JP2020123582A - 電子式回路遮断器 - Google Patents

Abstract

【課題】マイクロコンピュータによって時限特性を持たせた回路遮断器において、処理時間を短縮し、要求される短時間動作を実現した動作信頼性の高い電子式回路遮断器を得る。【解決手段】電路の電流を検出する電流検出装置の出力信号が入力される第１のマイクロコンピュータ（５０ａ）と、第１のマイクロコンピュータから電路を流れる電流情報を取得する第２のマイクロコンピュータ（５０ｂ）を搭載し、第１のマイクロコンピュータ（５０ａ）が瞬時引外し信号を出力し、第２のマイクロコンピュータ（５０ｂ）が時限引外し信号を出力し、リセット回路（１４ａ，１４ｂ）のリセット出力を各々のマイクロコンピュータ（５０ａ，５０ｂ）のリセット端子および不足電圧動作禁止回路の入力端子へ接続するように構成した。【選択図】図１

Description

この発明は、複数のマイクロコンピュータを搭載した電子式回路遮断器に関するものである。

図６は、例えば特開昭６３−２７４３２１号公報（特許文献１）に開示された従来の遮断器の回路図である。
図６において、符号１０１，１０２，１０３は３相電源に接続される電源側端子で、この電源側端子１０１，１０２，１０３は、それぞれの電路１１１，１１２，１１３、および開閉接点２０１，２０２，２０３を介して対応する負荷側端子３０１，３０２，３０３に接続されている。符号２１，２２，２３は電路１１１，１１２，１１３のそれぞれに流れる負荷電流を検出する変流器で、この変流器２１，２２，２３の二次側には各変流器２１，２２，２３の二次出力電流を単一方向に変える整流回路３が接続されている。

整流回路３から得られた変流器２１，２２，２３の二次出力電流は電源回路４へと供給され、例えば後述する時限回路５および不足電圧動作禁止回路６を駆動させる正電源４０１を生成する他、不足電圧動作禁止回路６の基準電圧４０２、時限回路５および信号変換回路７に用いる負電源４０３を同時に生成している。信号変換回路７は電源回路４に接続されており、各変流器２１，２２，２３の二次側から出力される負荷電流に応じた二次出力電流を時限回路５へ入力できる電圧信号に変換する差動増幅器を備えている。

電源回路４から正電源４０１が供給されることで時限回路５が起動し、同時に信号変換回路７より電路１１１，１１２，１１３に流れる負荷電流に応じた電圧信号が時限回路５へ入力される。時限回路５は、最大相選択回路５０１、実効値変換回路５０２、ピーク値変換回路５０３、長限時引き外し回路５０４、短限時引き外し回路５０５、瞬時引き外し回路５０６を備えており、時限回路５へ入力されたアナログ信号は、最大相選択回路５０１によって電路１１１，１１２，１１３に流れる負荷電流の内、最も大きな電流が流れている電路のアナログ信号が選択され、実効値変換回路５０２へと入力される。実効値変換回路５０２のＤＣ出力信号は長限時引き外し回路５０４へ入力され、図７に示すような長限時引き外し電流領域を越えた時、長限時引き外し回路５０４から時限回路５としての引き外し信号Ｓ１を出力する。

また、信号変換回路７から出力された電圧信号はピーク値変換回路５０３へ入力され、アナログ信号の最大電圧をＤＣ信号として出力し、短限時引き外し回路５０５へ入力される。ＤＣ信号が図７に示すような短限時引き外し電流領域を越えた時、短限時引き外し回路５０５から時限回路５としての引き外し信号Ｓ１を出力する。瞬時引き外し回路５０６には、信号変換回路７から出力されたアナログ信号を演算回路を経由せずに直接入力し、その瞬時値によって図７に示すような瞬時引き外し電流領域を越えた時、瞬時引き外し回路５０６から時限回路５としての引き外し信号Ｓ１を出力する。

このように時限回路５から出力された引き外し信号Ｓ１は、開閉回路９へ入力される。開閉回路９は例えばサイリスタで構成されており、引き外し信号Ｓ１によりターンオンし、引き外し装置である釈放形過電流引き外し装置１０が駆動され、閉成状態にある開閉接点２０１，２０２，２０３は遮断機構１１を介して機械的に開放状態となるように構成されている。

不足電圧動作禁止回路６は、抵抗体で構成された電圧分割回路６０１とヒステリシス特性を持つ比較器６０２によって構成されている。開閉接点２０１，２０２，２０３が閉成状態になると負荷電流が流れ、変流器２１，２２，２３の二次出力電流は整流回路３を介し電源回路４へと流れ込む。電圧分割回路６０１によって分圧された電源回路４の正電源４０１を基準電圧４０２と比較し、オンレベルより正電源４０１が大きくなれば出力スイッチ８を閉じ、オフレベルより正電源４０１が小さくなれば出力スイッチ８を開く機能を持たせており、正常な動作に不十分な電源状態であった場合における開閉回路９の駆動を無効とし、釈放形過電流引き外し装置１０の誤動作を防止している。

上記回路遮断器の不足電圧動作禁止回路６は電源回路４から基準電圧４０２を生成し、比較器６０２を用いて正電源４０１が十分な電圧値にあるかを判定する方式であるが、例えば、特開平６−２４５３６２号公報（特許文献２）に開示されたマイクロコンピュータが搭載された回路遮断器では、図８に示すように、図６で説明した時限回路５と同等の役割を持つマイクロコンピュータ５０、およびマイクロコンピュータ５０のリセット制御を外部から行うリセット回路１４とＡＮＤ回路１５で構成されている。時限回路としてのマイクロコンピュータ５０の引き外し信号Ｓ１とリセット回路１４からのリセット信号Ｓ３の論理積によって開閉回路９を制御することで、電路１１１，１１２，１１３に流れる負荷電流が小さい場合、あるいは開閉接点２０１，２０２，２０３の投入時における電源回路４の不安定により、マイクロコンピュータ５０から誤った引き外し信号Ｓ１が出力されても開閉回路９の駆動を無効とし、図６と同様に釈放形過電流引き外し装置１０の誤動作を防止している。

その他、図８に示す回路遮断器の構成として、符号１２は特性設定部を示し、この特性設定部１２は、マイクロコンピュータ５０の内部のＲＡＭなどに記憶される時限特性のパラメータを設定する役割を持っている。特性設定部１２は、例えばトリマ等の可変抵抗器によって構成され、可変する電圧信号をマイクロコンピュータ５０に入力することで、使用者が所望する過電流時限特性を設定することができる。また、表示部１３は、時限回路としてのマイクロコンピュータ５０からの出力信号により、設定値オーバーを警告する事前警報表示灯と、過電流域で通電中であることを表示する定格オーバー表示灯が備えられている。

なお、図８において、長限時引き外し部５１４、短限時引き外し部５１５、瞬時引き外し部５１６は、それぞれ図６の長限時引き外し回路５０４、短限時引き外し回路５０５、瞬時引き外し回路５０６に相当し、実効値演算部５１２、ピーク値演算部５１３は、それぞれ図６の実効値変換回路５０２、ピーク値変換回路５０３に相当する。また、Ａ／Ｄ変換回路５１１は、信号変換回路７から出力されたアナログ信号をＡ／Ｄ変換し、実効値演算部５１２、ピーク値演算部５１３、瞬時引き外し部５１６のそれぞれに出力する。

更に上記の応用として、リセット回路と疑似負荷電流回路およびＡＮＤ回路で構成された不足電圧動作禁止回路の一例を図９に示す。
図９において、電源回路４は変流器から出力された二次出力電流Ｉから一定の正電源４０１を生成する回路であり、正電源４０１はリセット回路１４およびマイクロコンピュータ５０に電源を供給している。リセット回路１４のリセット信号Ｓ３は抵抗体Ｒ１を介して正電源４０１に接続されており、監視している正電源４０１が所定の電圧を越えた場合に正電源４０１と同電位になるように構成されている。

正電源４０１が所定の電圧よりも低い場合にはリセット信号Ｓ３からＬレベル出力される。リセット回路１４のリセット信号Ｓ３は、マイクロコンピュータ５０のリセット入力端子であるＲＳＴ端子と疑似負荷電流回路１７のトランジスタＴｒ１へ入力され、マイクロコンピュータ５０のリセット制御とトランジスタＴｒ１のコレクタに接続された抵抗体Ｒ２へ流れる電流とを同時に制御している。ＡＮＤ回路１５のトランジスタＴｒ２のベースは抵抗体Ｒ２の一端へ、コレクタはマイクロコンピュータ５０の引き外し信号Ｓ１を出力する端子へ接続され、抵抗体Ｒ２に電流が流れている場合はトランジスタＴｒ２のベース−エミッタ間に電圧が印加され、マイクロコンピュータ５０が引き外し信号Ｓ１をＨレベル出力した場合にコレクタからエミッタへ電流が流れる構成となっている。

上記構成の動作について説明する。
電路に負荷電流が流れると変流器の二次出力電流が整流回路を介して電源回路４へ電流Ｉが流入する。流入した電流Ｉによって徐々に電源回路４の正電源４０１が立ち上がり、リセット回路１４の駆動電圧（例えば０．７Ｖ）に到達するとリセット回路１４からリセット信号Ｓ３がＬレベル出力され、マイクロコンピュータ５０はリセット状態で維持される。同時に疑似負荷電流回路１７のトランジスタＴｒ１のベース−エミッタ間に電位差が生じ、抵抗体Ｒ２へコレクタ電流が流れる。なお、この抵抗体Ｒ２は定常状態における回路全体の消費電流と同等となるように抵抗値が調整されている。

正電源４０１が更に立ち上がり、リセット回路１４の解除電圧（例えば２．８Ｖ）に到達するとリセット回路１４からリセット信号Ｓ３がＨレベル出力され、マイクロコンピュータ５０のリセット状態が解除されると同時に疑似負荷電流回路１７のトランジスタＴｒ１のベース−エミッタ間の電位差がなくなり、コレクタ電流は０となる。マイクロコンピュータ５０のリセット状態が解除されることにより演算処理が開始されるため、回路全体の消費電流が急峻に増加するが、リセット状態の解除前に抵抗体Ｒ２に定常状態における回路全体の消費電流と同等の電流を流していることで安定した正電源の立ち上がりを可能としている。

正電源４０１がリセット回路１４の解除電圧未満の場合、上記のとおり疑似負荷電流回路１７の抵抗体Ｒ２へ電流が流れている。抵抗体Ｒ２の一端にはＡＮＤ回路１５におけるトランジスタＴｒ２のベースが接続されており、生じた電圧によってトランジスタＴｒ２のベース−エミッタ間に電位差が生じる。この状態でマイクロコンピュータ５０から引き外し信号Ｓ１がＨレベル出力されたとしてもトランジスタＴｒ２が駆動し、マイクロコンピュータ５０から電流を引き込むため、開閉回路９におけるサイリスタＳＣＲ１が駆動することはない。

このように、マイクロコンピュータ５０の動作信頼性を向上するためのリセット回路１４と、安定した電源立ち上がりを実現するための疑似負荷電流回路１７を組み合わせる構成となっており、図６に示す不足電圧動作禁止回路６と比較し、新たに基準電圧回路あるいは比較器を設ける必要がないことから、マイクロコンピュータを搭載した電子式回路遮断器に適用されている。

特開昭６３−２７４３２１号公報 特開平６−２４５３６２号公報

これまで説明した不足電圧動作禁止回路を搭載した電子式回路遮断器の従来例は、単一の制御部、例えばマイクロコンピュータによって時限特性を持たせた回路遮断器へ適用されるもので、図８に示されるように、制御部となるマイクロコンピュータ５０は、大きく分けてＡ／Ｄ変換回路５１１を含んだＡ／Ｄ変換・演算部５２２と、時限特性部５２１とに二分される。

時限特性部５２１は、過電流時限特性あるいはその時限特性の設定、事前警報表示灯あるいは定格オーバー表示灯といった表示部制御など製品毎に異なる制御が必要であるため、製品の保有する機能によっては処理時間が増大することとなり、回路遮断器の瞬時引き外し特性のような回路遮断器投入から開閉接点２０１,２０２,２０３の開放まで数十ｍｓｅｃという短時間動作が要求される回路遮断器では処理時間の増大が問題となる。

この処理時間を短縮する方法としてマイクロコンピュータ５０の動作周波数を上げることが考えられるが、マイクロコンピュータ５０の消費電流が増大してしまうため、変流器２１，２２，２３の二次出力電流を電源回路４の正電源４０１として使用している関係上、電路１１１，１１２，１１３に流れる電流が小さい長限時引き外し特性ではマイクロコンピュータ５０を含めた回路を駆動させるための電源が不足することになる。加えて、処理時間だけでなく機能によってはマイクロコンピュータ５０内部のＲＯＭ、ＲＡＭといった内蔵メモリの使用容量も増大することとなる。

この発明は、かかる問題点を解決するためになされたもので、マイクロコンピュータによって時限特性を持たせた回路遮断器において、処理時間を短縮し、要求される短時間動作を実現した動作信頼性の高い電子式回路遮断器の提供を目的とするものである。

この発明に係る電子式回路遮断器は、電路を開閉する開閉接点と、上記電路の電流を検出する電流検出装置と、上記電路を流れる電流に応じ、上記開閉接点を開放する瞬時引き外し特性および時限引き外し特性を設定する特性設定部と、上記電流検出装置の出力信号が入力され、Ａ／Ｄ変換回路により上記出力信号に応じたデジタル値に変換するとともに、上記デジタル値に変換した値が瞬時引き外し電流を超えたときに瞬時引き外し信号を出力する第１のマイクロコンピュータと、上記特性設定部が接続され、上記瞬時引き外し特性を生成する信号を上記第１のマイクロコンピュータに送信するとともに、上記第１のマイクロコンピュータから上記電路を流れる電流情報を取得し時限引き外し信号を出力する第２のマイクロコンピュータと、上記瞬時引き外し信号および上記時限引き外し信号に基づいて上記開閉接点を開放する引き外し装置と、を備えたことを特徴とする。

この発明に係る電子式回路遮断器によれば、Ａ／Ｄ変換・演算部と時限特性部を複数のマイクロコンピュータで分担するため、各マイクロコンピュータの処理負担が軽減され、処理時間の短縮と内部メモリの使用容量の低減を図ることができる。
この発明の上記以外の目的、特徴、観点および効果は、図面を参照する以下のこの発明の詳細な説明から、さらに明らかになるであろう。

この発明の実施の形態１に係る電子式回路遮断器のブロック図である。 この発明の実施の形態２に係る電子式回路遮断器のブロック図である。 この発明の実施の形態３に係る電子式回路遮断器のブロック図である。 この発明の実施の形態４に係る電子式回路遮断器のブロック図である。 この発明の実施の形態５に係る電子式回路遮断器のブロック図である。 従来の回路遮断器の一例を示す回路ブロック図である。 図６に示す回路遮断器の引き外し特性図である。 従来の他の回路遮断器の一例を示す回路ブロック図である。 図８に示す回路遮断器の不足電圧動作禁止回路を示すブロック図である。

以下、この発明に係る電子式回路遮断器の実施の形態について図面を用いて説明する。なお、各図において同一符号は同一、若しくは相当部分を示している。

実施の形態１．
図１は、この発明の実施の形態１に係る電子式回路遮断器のブロック図である。図１において、電路１１１，１１２，１１３に流れる負荷電流は電流検出装置である変流器２１，２２，２３によって検出される。変流器２１，２２，２３の二次出力電流は整流回路３を介して信号変換回路７へ入力され、電流値に応じた電圧信号に変換される。信号変換回路７で変換された電圧信号は第１のマイクロコンピュータ５０ａ（以下、マイクロコンピュータ５０ａという。）に入力され、Ａ／Ｄ変換回路５１１により入力された電圧の大きさに応じたデジタル値に変換される。瞬時引き外し部５１６はＡ／Ｄ変換回路５１１から入力された電圧のデジタル値、すなわち変流器２１，２２，２３の二次出力電流の大きさに応じて動作を行い、瞬時引き外し電流領域を越えた時に、逆流防止用ダイオード３１を介して接続された開閉回路９へ引き外し信号Ｓ１をＨレベル出力する。

一方、Ａ／Ｄ変換回路５１１によって変換された入力電圧のデジタル値は、実効値演算部５１２およびピーク値演算部５１３により所定の周期における実効値と最大値が算出され、そのデジタル値は通信回路５０８ａへ引き渡される。通信回路５０８ａは第２のマイクロコンピュータ５０ｂ（以下、マイクロコンピュータ５０ｂという。）の通信回路５０８ｂと接続されており、算出された実効値と最大値のデジタル値を受信し、マイクロコンピュータ５０ｂの長限時引き外し部５１４および短限時引き外し部５１５へそれぞれ引き渡す。長限時引き外し部５１４および短限時引き外し部５１５は引き渡されたデジタル値、すなわち変流器２１，２２，２３の二次出力電流の大きさに応じて動作を行い、過電流である場合には限時動作を行った後、逆流防止用ダイオード３２を介して接続された開閉回路９へ引き外し信号Ｓ１をＨレベル出力する。

変流器２１，２２，２３は、電路１１１，１１２，１１３に流れる負荷電流によって整流回路３を介して二次出力電流を電源回路４へ供給する。電源回路４は一定の正電源４０１を生成し、リセット回路１４ａ，１４ｂおよびマイクロコンピュータ５０ａ，５０ｂにそれぞれ供給する。リセット回路１４ａ，１４ｂは電源回路４が生成する正電源４０１の電圧値を監視しており、その電圧値が所定値（例えば２．８Ｖ）以上となった場合、リセット信号Ｓ３，Ｓ４をＬレベルからＨレベルへと転じる。リセット信号Ｓ３は疑似負荷電流回路１７のトランジスタＴｒ１へ、リセット信号Ｓ４はトランジスタＴｒ３へそれぞれ入力され、ベース−エミッタ間の電位差がなくなることによりコレクタ電流は０となる。そのため、抵抗体Ｒ２の両端に発生していた電圧も０となり、開閉回路９の入力部に接続されたトランジスタＴｒ２のベース−エミッタ間の電位差がなくなる。

すなわち、電源回路４が生成する正電源４０１の電圧値が所定値未満であれば、疑似負荷電流回路１７の抵抗体Ｒ２へ電流を流すと同時に、開閉回路９に接続されたＡＮＤ回路１５のトランジスタＴｒ２により開閉回路９の入力部はＬレベルで維持され、マイクロコンピュータ５０ａ，５０ｂより引き外し信号Ｓ１，Ｓ２が誤ってＨレベル出力されても開閉回路９が駆動されることはない。正電源４０１が所定値以上であれば、疑似負荷電流回路１７の抵抗体Ｒ２に流れる電流は停止し、同時にＡＮＤ回路１５のトランジスタＴｒ２がスイッチング動作としてオフになるため、マイクロコンピュータ５０ａ，５０ｂいずれかから引き外し信号Ｓ１，Ｓ２がＨレベル出力された場合、開閉回路９が駆動し、釈放形過電流引き外し装置１０が励磁され、遮断機構１１を介して機械的に開閉接点２０１，２０２，２０３を開離させることができる。

開閉接点２０１，２０２，２０３が開放状態から閉成状態となった場合、あるいは負荷機器が投入された場合などは、電源回路４が過渡的な状態となり、正電源４０１は徐々に立ち上がる。マイクロコンピュータ５０ａ，５０ｂの動作電圧以下においてはその動作は不安定であり、引き外し信号Ｓ１，Ｓ２がＨレベル、すなわち誤った信号が出力される恐れがある。しかしながら前述のとおり、リセット回路１４ａ，１４ｂは電源回路４の正電源４０１の電圧値を監視しており、出力電圧が所定値未満であればリセット信号Ｓ３はＬレベルが維持され、マイクロコンピュータ５０ａ，５０ｂの引き外し信号Ｓ１，Ｓ２は無効化されるため、開閉回路９は導通せず、引き外し動作は行われない。電源回路４の正電源４０１が所定値に達した時点でリセット信号Ｓ３，Ｓ４はＨレベルとなり、マイクロコンピュータ５０ａ，５０ｂの引き外し信号Ｓ１，Ｓ２は有効となる。

リセット信号Ｓ３，Ｓ４はマイクロコンピュータ５０ａ，５０ｂのＲＳＴ端子へそれぞれ接続されており、マイクロコンピュータ５０ａ，５０ｂは自身の動作電圧以上の電圧が印加されている場合でも、ＲＳＴ端子への入力がＬレベルである限り、Ａ／Ｄ変換回路５１１、実効値演算部５１２、ピーク値演算部５１３、瞬時引き外し部５１６、短限時引き外し部５１５、長限時引き外し部５１４、通信回路５０８ａ，５０８ｂが機能することはなく、ＲＳＴ端子への入力がＨレベルとなった時初めて演算処理を開始し、電路１１１，１１２，１１３に流れる負荷電流に応じた引き外し動作を行うことになる。

電源回路４の定常状態において、電路１１１，１１２，１１３に流れる負荷電流が減少し、正電源４０１の電圧値が所定値未満に低下した場合は、リセット回路１４ａ，１４ｂのリセット信号Ｓ３，Ｓ４がＨレベルからＬレベルへ転じ、ＡＮＤ回路１５によってマイクロコンピュータ５０ａ，５０ｂの引き外し信号Ｓ１，Ｓ２を無効化する。同時にマイクロコンピュータ５０ａ，５０ｂのＲＳＴ端子へＬレベルのリセット信号を入力することにより、それぞれのマイクロコンピュータ５０ａ，５０ｂの演算処理を停止し、リセット状態に保つ。その後、電路１１１，１１２，１１３に流れる負荷電流が増加した場合には正電源４０１の電圧値が上昇し、所定値を越えるとリセット回路１４ａ，１４ｂのリセット信号Ｓ３，Ｓ４がＬレベルからＨレベルへと転じ、マイクロコンピュータ５０ａ，５０ｂの引き外し信号Ｓ１，Ｓ２を有効化するとともに、マイクロコンピュータ５０ａ，５０ｂのＲＳＴ端子へＨレベルのリセット信号を入力することによりマイクロコンピュータ５０ａ，５０ｂのリセット状態が解除され、演算処理を再開する。

このように、マイクロコンピュータ５０ａ，５０ｂは電源電圧が正常になった場合にのみ演算処理を開始し、その引き外し信号Ｓ１，Ｓ２が有効化となる。

上記のように、実施の形態１に係る電子式回路遮断器によれば、Ａ／Ｄ変換・演算部５２２をマイクロコンピュータ５０ａが、時限特性部５２１をマイクロコンピュータ５０ｂがそれぞれ担当することで、各々の演算に要する処理が軽減され、処理時間の短縮と各内蔵メモリの使用容量の低減を図ることができ、且つ製品毎に共通となるＡ／Ｄ変換・演算部を分離させることができる。ただし、Ａ／Ｄ変換・演算部５２２にて処理したデジタル信号を時限特性部５２１に通信回路５０８ａを介して送信する必要性が生じるため、Ａ／Ｄ変換回路５１１を含むＡ／Ｄ変換・演算部５２２には、時限特性部５２１の内、短時間動作が必要な瞬時引き外し特性と瞬時引き外し電流領域を越えた場合の引き外し信号出力回路のみをマイクロコンピュータ５０ａに残し、短時間動作の問題を解決した上で、短限時特性あるいは長限時特性、設定、表示制御などはマイクロコンピュータ５０ｂに役割を持たせている。

また、リセット回路１４ａ，１４ｂをマイクロコンピュータ５０ａ，５０ｂへそれぞれ接続し、ＡＮＤ回路１５および疑似負荷電流回路１７からなる不足電圧動作禁止回路を構成することで、電源状態が不安定な場合における各マイクロコンピュータ５０ａ，５０ｂからの誤った引き外し信号出力を不足電圧動作禁止回路により防止することができる。

実施の形態２．
次に、この発明の実施の形態２に係る電子式回路遮断器について説明する。
図２は、実施の形態２に係る電子式回路遮断器のブロック図である。実施の形態１と実施の形態２の差異は、図２に示すように、リセット回路を単一のリセット回路１４のみとし、リセット信号Ｓ３をマイクロコンピュータ５０ａ，５０ｂ、疑似負荷電流回路１７のトランジスタＴｒ１へ共通で接続していることである。なお、その他の構成については、実施の形態１と同様であり、同一符号を付すことにより重複説明を省略する。

実施の形態１のように複数のマイクロコンピュータを搭載し、各々が引き外し信号出力回路を持つ回路遮断器において、従来の不足電圧動作禁止回路を適用した場合、リセット回路も複数となり、リセット回路駆動電圧にばらつきが存在することとなる。そのため、全てのリセット回路においてリセット回路駆動電圧以上となるまで不足電圧動作禁止回路は機能せず、各マイクロコンピュータの誤った引き外し信号出力を防ぐことのできない電源電圧領域が存在する。また、各リセット回路の解除電圧にも同様にばらつきが存在するため、全てのマイクロコンピュータのリセット状態が解除されていないにもかかわらず疑似負荷電流が停止し、電源回路が不安定な状態となる。

実施の形態２に係る電子式回路遮断器によれば、リセット回路を単一のリセット回路１４のみとしたので、リセット回路の駆動電圧および解除電圧のばらつきが存在せず、常に一定の電圧閾値により電源電圧を監視し、電源状態が不安定な場合における各マイクロコンピュータ５０ａ，５０ｂからの誤った引き外し信号出力を不足電圧動作禁止回路により防止することができる。

また、リセット回路を単一のリセット回路１４のみとすることにより、リセット回路１４、ＡＮＤ回路１５および疑似負荷電流回路１７からなる不足電圧動作禁止回路の部品点数を削減することができ、実装面積を小さく且つ安価に構成することが可能である。

実施の形態３．
次に、この発明の実施の形態３に係る電子式回路遮断器について説明する。
図３は、実施の形態３に係る電子式回路遮断器のブロック図である。実施の形態３に係る電子式回路遮断器は、図３に示すように、ＡＮＤ回路１５のトランジスタＴｒ２と開閉回路９の入力部の間に抵抗体Ｒ３を直列に接続し、また抵抗体Ｒ４をＧＮＤと並列に接続した電圧分割回路を設けたものである。なお、その他の構成については、実施の形態２と同様であり、同一符号を付すことにより重複説明を省略する。

リセット回路１４は、電源回路４の正電源４０１の電圧値を監視するとともに、その正電源電圧によって駆動している。そのため、電路１１１，１１２，１１３に流れる負荷電流が小さく（例えば定格電流の１０％）、電源回路４の生成する正電源４０１の電圧値が小さい（例えば０．７Ｖ）場合、リセット回路１４が駆動せず、リセット信号Ｓ３がＨレベル、すなわち正電源４０１と同電位となる領域が存在する。

この領域においてマイクロコンピュータ５０ａ，５０ｂから誤った引き外し信号Ｓ１，Ｓ２が出力された場合、開閉回路９が駆動され、回路遮断器が誤動作してしまう。抵抗体Ｒ３，Ｒ４による電圧分割回路を設けることで、このような電圧領域における誤った引き外し信号Ｓ１，Ｓ２の電圧値を小さくし、開閉回路９の駆動電圧以下となるよう抵抗体Ｒ３，Ｒ４の抵抗値を調整することにより、誤動作を防止することができ、更なる回路遮断器の動作信頼性の向上が図れる。勿論、抵抗体Ｒ３，Ｒ４は定常状態において引き外し信号Ｓ１，Ｓ２がＨレベル出力された際、開閉回路９の駆動電圧以上となるように抵抗値を調整する必要があることは言うまでもない。

実施の形態４．
次に、この発明の実施の形態４に係る電子式回路遮断器について説明する。
図４は、実施の形態４に係る電子式回路遮断器のブロック図である。実施の形態２と実施の形態４との差異は、図４に示すように、バッファ回路１８とＳ／Ｗ書込み部１９を新たに設けていることである。バッファ回路１８はリセット回路１４とマイクロコンピュータ５０ｂのＲＳＴ端子間に挿入され、Ｓ／Ｗ書込み部１９はマイクロコンピュータ５０ａ，５０ｂのＲＳＴ端子にそれぞれ接続されている。なお、その他の構成については、実施の形態２と同様であり、同一符号を付すことにより重複説明を省略する。

リセット回路１４からのリセット信号Ｓ３はバッファ回路１８に入力され、リセット信号Ｓ３がＨレベルの場合においてバッファ回路１８の出力はハイインピーダンスとなり、抵抗体Ｒ５を介してＨレベル信号がマイクロコンピュータ５０ｂのＲＳＴ端子へ入力される。リセット信号Ｓ３がＬレベルの場合においてはバッファ回路１８の出力もＬレベルとなり、マイクロコンピュータ５０ｂのＲＳＴ端子へ入力される。論理的には何も変化はないが、マイクロコンピュータ５０ｂのＲＳＴ端子電位が変化した場合においても、マイクロコンピュータ５０ａのＲＳＴ端子、あるいは疑似負荷電流回路１７の入力には影響を与えない働きを持つことになる。

一般に、マイクロコンピュータのＲＳＴ端子はＳ／Ｗを書き込むためのデバッグ端子として使用されることがあり、回路が構成された状態、すなわちマイクロコンピュータ５０ａ，５０ｂのＲＳＴ端子が共通となった状態において、一方のＳ／ＷをＳ／Ｗ書込み部１９から書き込んだ場合、データ送受信によりＲＳＴ端子がＨレベル、Ｌレベルを繰り返すため、他方のマイクロコンピュータがリセット／スタートを繰り返すことになる。ここで、他方のマイクロコンピュータがリセット解除時にＲＳＴ端子を汎用出力端子として設定されるような仕様であった場合、Ｓ／Ｗ書込み用のデータ送受信波形を阻害し、書込みができないといった問題が想定される。

そこでマイクロコンピュータ５０ａ，５０ｂのＲＳＴ端子間にバッファ回路１８を設けることで、回路が構成された状態でも一方のマイクロコンピュータ（例えば５０ａ）のＳ／Ｗ書込み用データ送受信によるリセット／スタートが他方のマイクロコンピュータ（例えば５０ｂ）で繰り返されたとしても、マイクロコンピュータ５０ｂのＲＳＴ端子出力がマイクロコンピュータ５０ａのＲＳＴ端子に影響を与えないよう構成したものである。

実施の形態５．
次に、この発明の実施の形態５に係る電子式回路遮断器について説明する。
図５は実施の形態５に係る電子式回路遮断器のブロック図である。図４におけるバッファ回路１８は、図５に示すようなＳ／Ｗ書込み部１９と接続されたスイッチング回路２０を設け、Ｓ／Ｗ書込み部１９が駆動している場合にはスイッチング回路２０を開として正常にＳ／Ｗが書き込めるよう制御し、Ｓ／Ｗが書込みされない場合にはスイッチング回路２０を閉とするような構成としても構わない。なお、その他の構成については、実施の形態４と同様であり、同一符号を付すことにより重複説明を省略する。

実施の形態５に係る電子式回路遮断器においても、実施の形態４と同様に、回路が構成された状態でも一方のマイクロコンピュータ（例えば５０ａ）のＳ／Ｗ書込み用データ送受信によるリセット／スタートが他方のマイクロコンピュータ（例えば５０ｂ）で繰り返されたとしても、マイクロコンピュータ５０ｂのＲＳＴ端子出力がマイクロコンピュータ５０ａのＲＳＴ端子に影響を与えることはない。

以上、この発明の実施の形態１から実施の形態５について説明したが、この発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (2)

1. 電路を開閉する開閉接点と、
   上記電路の電流を検出する電流検出装置と、
   上記電路を流れる電流に応じ、上記開閉接点を開放する瞬時引き外し特性および時限引き外し特性を設定する特性設定部と、
   上記電流検出装置の出力信号が入力され、Ａ／Ｄ変換回路により上記出力信号に応じたデジタル値に変換するとともに、上記デジタル値に変換した値が瞬時引き外し電流を超えたときに瞬時引き外し信号を出力する第１のマイクロコンピュータと、
   上記特性設定部が接続され、上記瞬時引き外し特性を生成する信号を上記第１のマイクロコンピュータに送信するとともに、上記第１のマイクロコンピュータから上記電路を流れる電流情報を取得し時限引き外し信号を出力する第２のマイクロコンピュータと、
   上記瞬時引き外し信号および上記時限引き外し信号に基づいて上記開閉接点を開放する引き外し装置と、を備えたことを特徴とする電子式回路遮断器。
2. 上記第１のマイクロコンピュータは、上記電流検出装置の出力信号より所定の周期における実効値と最大値を算出して上記第２のマイクロコンピュータに送信し、
   上記第２のマイクロコンピュータは、受信した上記実効値と上記最大値に基づいて時限引き外し信号を出力することを特徴とする請求項１に記載の電子式回路遮断器。

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