JP2020120532A

JP2020120532A - 電源回路

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Publication number: JP2020120532A
Application number: JP2019011098A
Authority: JP
Inventors: チェンコンテー; Chen Kong Teh
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-01-25
Filing date: 2019-01-25
Publication date: 2020-08-06
Anticipated expiration: 2039-01-25
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Abstract

【課題】出力電圧を精度よく制御することができると共に、消費電力を抑制することができる電源回路を提供すること。【解決手段】電源回路は、入力電圧が印加される入力端子と出力電圧を供給する出力端子の間に主電流路が接続され、ＰＷＭ駆動信号によってオン／オフが制御されるスイッチング素子と、前記ＰＷＭ駆動信号を前記スイッチング素子に供給する駆動回路と、前記出力電圧と参照電圧との差分電圧を積分した積分信号を出力する積分回路を備え、ＰＷＭ信号のパルス幅を制御する第１の制御信号を出力する第１の制御経路と、前記出力電圧と前記参照電圧との差分電圧をデジタル信号に変換するＡ／Ｄコンバータを備え、前記ＰＷＭ信号のパルス幅を制御する第２の制御信号を出力する第２の制御経路と、前記第１の制御信号と前記第２の制御信号に応じてパルス幅が調整されたＰＷＭ信号を生成して前記駆動回路に供給するＰＷＭ信号生成回路とを具備する。【選択図】図１

Description

本実施形態は、電源回路に関する。

従来、直流入力電圧を所定の直流出力電圧に変換して出力する電源回路としてデジタル制御のＤＣ／ＤＣコンバータが知られている。デジタル制御の場合、ノイズの影響を受け難い利点がある一方、出力電圧の精度を上げる為には、出力電圧と参照電圧の差分電圧をデジタル信号に変換するＡ／ＤコンバータのＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）幅を小さくして分解能を高める必要があり消費電力が増加する。また、所謂、電圧モード制御の場合には、ＤＣ／ＤＣコンバータのインダクタと平滑コンデンサによる位相シフトに伴う発振を回避する為の微分回路を設ける場合があるが、消費電力を増加させる。また、所謂、電流モード制御の場合には、インダクタ電流を検知する回路による消費電力の増加を伴う。出力電圧を精度よく制御できると共に、消費電力が抑制できる電源回路が望まれる。

特許第５５６６８５９号公報

一つの実施形態は、出力電圧を精度よく制御することができると共に、消費電力を抑制することができる電源回路を提供することを目的とする。

一つの実施形態によれば、電源回路は、入力電圧が印加される入力端子と出力電圧を供給する出力端子の間に主電流路が接続され、ＰＷＭ駆動信号によってオン／オフが制御されるスイッチング素子と、前記ＰＷＭ駆動信号を前記スイッチング素子に供給する駆動回路と、前記出力電圧と参照電圧との差分電圧を積分した積分信号を出力する積分回路を備え、ＰＷＭ信号のパルス幅を制御する第１の制御信号を出力する第１の制御経路と、前記出力電圧と前記参照電圧との差分電圧をデジタル信号に変換するＡ／Ｄコンバータを備え、前記ＰＷＭ信号のパルス幅を制御する第２の制御信号を出力する第２の制御経路と、前記第１の制御信号と前記第２の制御信号に応じてパルス幅が調整されたＰＷＭ信号を生成して前記駆動回路に供給するＰＷＭ信号生成回路とを具備する。

図１は、第１の実施形態の電源回路を示す図である。図２は、第１の実施形態の電源回路の動作を説明する為の図である。図３は、第２の実施形態の電源回路を示す図である。図４は、第３の実施形態の電源回路を示す図である。図５は、第４の実施形態の電源回路を示す図である。図６は、遅延回路の構成例を示す図である。図７は、遅延回路の他の構成例を示す図である。図８は、第４の実施係蹄の電源回路の動作を説明する為の図である。図９は、第５の実施形態の電源回路を示す図である。図１０は、第５の実施形態の電源回路の動作を説明する為の図である。

以下に添付図面を参照して、実施形態にかかる電源回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の電源回路を示す図である。本実施形態は、直流電圧源１０が接続される入力端子１にソース電極が接続され、ドレイン電極がインダクタ１３を介して出力端子２に接続されるＰＭＯＳトランジスタ１１を有する。すなわち、ＰＭＯＳトランジスタ１１の主電流路であるソース・ドレイン路が、入力端子１と出力端子２の間に接続される。ＰＭＯＳトランジスタ１１のドレイン電極には、ＮＭＯＳトランジスタ１２のドレイン電極が接続される。ＮＭＯＳトランジスタ１２のソース電極は、接地される。ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２は、駆動回路２４から供給される駆動信号に応答してオン／オフするスイッチング素子を構成する。

インダクタ１３の他端は、平滑コンデンサ１４の一端に接続される。平滑コンデンサ１４の他端は接地される。インダクタ１３と平滑コンデンサ１４の接続端は、出力電圧Ｖｏｕｔを出力する出力端子２に接続され、出力電圧Ｖｏｕｔは、負荷１５に供給される。

出力電圧Ｖｏｕｔは、減算回路１６に供給される。減算回路１６は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧を出力する。減算回路１６は、例えば差動増幅回路で構成される。減算回路１６の出力は、Ａ／Ｄコンバータ１７に供給される。Ａ／Ｄコンバータ１７としては、逐次比較型Ａ／Ｄコンバータ、フラッシュ型Ａ／Ｄコンバータ等、種々のＡ／Ｄコンバータを用いることができる。

Ａ／Ｄコンバータ１７は、減算回路１６の出力信号に応じて、デジタル信号の誤差値ＥＲ［ｎ］を出力する。誤差値ＥＲ［ｎ］は、デジタル補償回路１８に供給される。

デジタル補償回路１８は、Ａ／Ｄコンバータ１７が出力する誤差値ＥＲ［ｎ］を受け、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなるようにＰＩＤ(ＰｒｏｐｏｒｔｉｏｎａｌＩｎｔｅｇｒａｌＤｅｒｉｖａｔｉｖｅ)制御を行う為の制御値ＣＴ［ｎ］を、ＰＩＤ演算によって算出して出力する。

デジタル補償回路１８が出力する制御値ＣＴ［ｎ］は、例えば、次の式（１）で示される。
ＣＴ［ｎ］＝ＣＴ［ｎ−１］＋ａ×ＥＲ［ｎ］＋ｂ×ＥＲ［ｎ−１］
＋ｃ×［ｎ−２］＋ｄ×ＥＲ［ｎ−３］・・・（１）
ここで、ＥＲは誤差値、ａ、ｂ、ｃ及びｄは補償係数を示す。また、［ｎ］は、現在の値、［ｎ−１］は、一つ前のスイッチングサイクルにおける値、［ｎ−２］は、２つ前のスイッチングサイクルにおける値、［ｎ−３］は３つ前のスイッチングサイクルにおける値であることを示している。

デジタル補償回路１８の制御値ＣＴ［ｎ］は、Ｄ／Ａコンバータ１９に供給される。Ｄ／Ａコンバータ１９は、制御値ＣＴ［ｎ］をアナログ変換信号ＶＡにアナログ変換して、加算回路２１に供給する。

減算回路１６の出力信号は、積分回路２０に供給される。積分回路２０は、減算回路１６が出力する出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧を積分して積分信号ＶＳを生成し、加算回路２１に供給する。

積分回路２０が出力する電圧は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧に応じて変化する。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低下すると減少し、逆に、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い時には、上昇する。すなわち、積分回路２０の積分信号ＶＳは、参照電圧Ｖｒｅｆに応じた電圧を基準にして変化し、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しい時に安定化する。

加算回路２１の制御信号ＶＴは、ＰＷＭ信号生成回路２２に供給される。ＰＷＭ信号生成回路２２は、三角波生成回路２３が出力する三角波と加算回路２１が出力する制御信号ＶＴからＰＷＭ信号ＰＷＭを生成して駆動回路２４に供給する。

駆動回路２４は、ＰＷＭ信号生成回路２２が出力するＰＷＭ信号ＰＷＭに応答して、駆動信号をＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のゲート電極に供給する。ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２は、相補的にオン／オフが制御される。ＰＭＯＳトランジスタ１１がオンの時、出力電圧Ｖｏｕｔを上昇させる状態となる。すなわち、ＰＭＯＳトランジスタ１１がオンの期間、出力電圧Ｖｏｕｔを上昇させる制御となる。尚、駆動回路２４は、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２が同時にオンとなる状態を回避する為、所定のデッドタイムを設けてＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２に駆動信号を供給する。

第１の実施形態によれば、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧に応じてＰＩＤ動作を行い、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなる様に制御するデジタル制御の経路と、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧を積分した制御電圧を生成するアナログ制御の経路を有する。積分回路２０を介して供給させる積分信号ＶＳは、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧に応じて変化し、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなった時に安定化する。従って、積分回路２０の積分信号ＶＳは、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなる様に変化する第１の制御信号となる。

また、Ａ／Ｄコンバータ１７、デジタル補償回路１８、及びＤ／Ａコンバータ１９を含む制御経路は、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなる様に変化するアナログ変換信号ＶＡを出力する。

出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなった時に安定する積分回路２０からの積分信号ＶＳにより、積分回路２０を含むアナログ制御経路によるＰＷＭ信号のデューティ比の制御が行われる為、Ａ／Ｄコンバータ１７の分解能を下げてデジタル制御の制御経路を構成しても、出力電圧Ｖｏｕｔを精度よく制御することができる。これにより、Ａ／Ｄコンバータ１７の分解能を下げて構成することができる為、電源回路の消費電力を抑制することができる。

また、Ａ／Ｄコンバータ１７、デジタル補償回路１８、Ｄ／Ａコンバータ１９を含むデジタル制御の制御経路は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧に応じた誤差値ＥＲ［ｎ］に基づいて生成される制御値ＣＴ［ｎ］による迅速な制御を行う。従って、積分回路２０を含む比較的に緩やかなアナログ制御とＡ／Ｄコンバータ１７を含むデジタル制御の高速な制御経路を併存させることにより、消費電力を抑制しつつ、出力電圧Ｖｏｕｔを精度よく参照電圧Ｖｒｅｆに等しくする制御が可能な電源回路が提供される。

図２は、第１の実施形態の電源回路の動作を説明する為の図である。三角波生成回路２３が出力する三角波１００と加算回路２１が出力する制御信号ＶＴ、及び、ＰＷＭ信号生成回路２２が出力するＰＷＭ信号ＰＷＭとの関係を示す。既述した様に、制御信号ＶＴは、Ａ／Ｄコンバータ１７、デジタル補償回路１８、及びＤ／Ａコンバータ１９を含むデジタル制御経路からのアナログ変換信号ＶＡと、積分回路２０を含むアナログ制御経路からの積分信号ＶＳが加算された信号である。

ＰＷＭ信号生成回路２２は、例えば、制御信号ＶＴが三角波生成回路２３から供給される三角波の電圧よりも高い時にＨｉｇｈレベルとなるＰＷＭ信号ＰＷＭを出力する。

左側に示す状態においては、制御信号ＶＴより三角波１００の電圧が低くなるタイミングｔ０においてＰＷＭ信号ＰＷＭがＨｉｇｈレベルとなり、制御信号ＶＴよりも三角波１００の電圧が高くなるタイミングｔ１においてＬｏｗとなる、すなわち、Ｈｉｇｈレベルの時間幅がＴ１のＰＷＭ信号ＰＷＭが生成される。

右側上段に示す状態は、制御信号ＶＴが上昇した場合を示す。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高くなり、加算回路２１からの制御信号ＶＴが上昇した場合を示す。この場合には、三角波１００の電圧が制御信号ＶＴよりも低くなるタイミングｔ２においてＰＷＭ信号ＰＷＭがＨｉｇｈレベルとなり、制御信号ＶＴよりも三角波１００の電圧が高くなるタイミングｔ３においてＬｏｗとなるＰＷＭ信号ＰＷＭが生成される。制御信号ＶＴが上昇することで、ＰＷＭ信号ＰＷＭのＨｉｇｈレベルの時間Ｔ２が長くなる。

右側下段に示す状態は、制御信号ＶＴが低下した場合を示す。出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低くなり、加算回路２１からの制御信号ＶＴが低下した場合を示す。この場合には、三角波１００の電圧が制御信号ＶＴよりも低くなるタイミングｔ４においてＰＷＭ信号ＰＷＭがＨｉｇｈレベルとなり、制御信号ＶＴよりも三角波１００の電圧が高くなるタイミングｔ５においてＬｏｗとなるＰＷＭ信号ＰＷＭが生成される。制御信号ＶＴが低下することで、ＰＷＭ信号ＰＷＭのＨｉｇｈレベルの時間Ｔ３が短くなる。

上記の様に、加算回路２１からの制御信号ＶＴに応じてＰＷＭ信号生成回路２２が出力するＰＷＭ信号ＰＷＭのＨｉｇｈレベルの時間幅、すなわち、デユーティ比が調整される。既述した第１の実施形態においては、ＰＭＯＳトランジスタ１１がオン状態の時に出力電圧Ｖｏｕｔが上昇する。従って、例えば、駆動回路２４によりＰＷＭ信号生成回路２２が出力するＰＷＭ信号ＰＷＭを反転させてＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のゲートに供給することで、ＰＷＭ信号ＰＷＭがＨｉｇｈレベルの期間に対応した期間においてＰＭＯＳトランジスタ１１をオンさせる構成とすることができる。すなわち、ＰＭＭ信号ＰＷＭがＨｉｇｈレベルの期間に応じてＰＭＯＳトランジスタ１１がオンする期間を制御する構成とすることができる。これにより、加算回路２１からの制御信号ＶＴが上昇する程ＰＷＭ信号ＰＷＭのＨｉｇｈレベルの期間を長くして出力電圧Ｖｏｕｔを上昇させ、制御信号ＶＴが低下する程Ｈｉｇｈレベルの期間を短くして出力電圧Ｖｏｕｔを低下させる制御を行う構成とすることができる。

（第２の実施形態）
図３は、第２の実施形態の電源回路を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態の積分回路２０は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧に応じた電流を出力する電圧／電流コンバータであるＯＴＡ（ＯｐｅｒａｔｉｏｎａｌＴｒａｎｓｃｏｎｄｕｃｔａｎｃｅＡｍｐｌｉｆｅｒ）２００と、ＯＴＡ２００の出力端と接地端との間に直列に接続された抵抗２０１とコンデンサ２０２を有する。

ＯＴＡ２００の非反転入力端子（＋）には出力電圧Ｖｏｕｔが印加され、反転入力端（−）には、参照電圧Ｖｒｅｆが印加される。ＯＴＡ２００は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧を利得ｇｍに応じて増幅して出力する。コンデンサ２０２は、その出力電流により充電される。かかる構成によって、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧に応じた積分信号ＶＳが出力される。ＯＴＡ２００が出力する電流は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆの差分電圧に応じて変化する。すなわち、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも高い時には増加し、逆に、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆよりも低い時には、減少する。これにより、ＯＴＡ２００の出力電流によって充電されるコンデンサ２０２の電圧は、参照電圧Ｖｒｅｆに応じた電圧を基準にして変化し、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しい時に安定化する。尚、抵抗２０１は、省略しても良い。

本実施形態においては、積分回路２０はＯＴＡ２００と、ＯＴＡ２００の出力端に接続される抵抗２０１とコンデンサ２０２の直列回路によって構成される。ＯＴＡ２００は、参照電圧Ｖｒｅｆに対する出力電圧Ｖｏｕｔの変化を積算して出力する積分回路２０として用いる為、速い応答速度は要求されない。従って、ＯＴＡ２００のバイアス電流を抑制した構成とすることができる為、ＯＴＡ２００による消費電力を抑制することが可能である。

（第３の実施形態）
図４は、第３の実施形態の電源回路を示す図である。本実施形態は、Ｄ／Ａコンバータ１９のアナログ変換信号ＶＡと、積分回路２０の積分信号ＶＳが、夫々、非反転入力端（＋）に供給され、反転入力端子（−）に三角波生成回路２３の出力信号が供給される比較回路３０を有する。比較回路３０の非反転入力端（＋）に印加されたＤ／Ａコンバータ１９からのアナログ変換信号ＶＡと積分回路２０からの積分信号ＶＳは加算され、三角波生成回路２３が出力する三角波と比較される。アナログ変換信号ＶＡと積分信号ＶＳを加算した信号の値が、三角波よりも大きい時にＨｉｇｈレベルとなるＰＷＭ信号ＰＷＭが出力される。

すなわち、アナログ変換信号ＶＡと積分信号ＶＳを加算した信号の値に応じてＰＷＭ信号ＰＷＭのデューティ比が調整されることでＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のオン／オフが制御され、出力電圧Ｖｏｕｔを参照電圧Ｖｒｅｆに等しくする制御が行われる。

本実施形態においては、比較回路３０において、Ａ／Ｄコンバータ１７を含むデジタル制御経路のアナログ変換信号ＶＡと積分回路２０からの制御信号ＶＳが加算され、三角波生成回路２３からの三角波と比較されることで、その比較結果に応じたＰＷＭ信号ＰＷＭが出力される。すなわち、比較回路３０において、２つの制御信号であるアナログ変換信号ＶＡと積分信号ＶＳの加算とＰＷＭ信号ＰＷＭの生成が行われる為、回路構成を簡素化することができる。

（第４の実施形態）
図５は、第４の実施形態の電源回路を示す図である。本実施形態は、デジタル補償回路１８の制御値ＣＴ［ｎ］とクロック信号ＣＬＫが印加される遅延回路４０を備える。遅延回路４０は、クロック信号ＣＬＫがデジタル補償回路１８からの制御値ＣＴ［ｎ］に応じて遅延された遅延信号ＤＬ１を出力する。

遅延信号ＤＬ１は、遅延回路４１に供給される。遅延回路４１は、遅延信号ＤＬ１が積分回路２０からの積分信号ＶＳに応じて遅延された遅延信号ＤＬ２を出力する。

遅延回路４１の遅延信号ＤＬ２は、ラッチ回路４２のリセット端子Ｒに供給される。ラッチ回路４２のセット端子Ｓには、クロック信号生成回路４３のクロック信号ＣＬＫが印加される。

ラッチ回路４２は、クロック信号生成回路４３からのクロック信号ＣＬＫと遅延回路４１からの遅延信号ＤＬ２に応答してデユーティ比が制御されるＰＷＭ信号ＰＷＭを出力して、駆動回路２４に供給する。

本実施形態によれば、デジタル補償回路１８からの制御値ＣＴ［ｎ］に応じて遅延回路４０の遅延時間が制御され、積分回路２０からの積分信号ＶＳに応じて遅延回路４１の遅延時間が制御される。すなわち、Ａ／Ｄコンバータ１７を含むデジタル制御の制御経路と積分回路２０を含むアナログ制御の制御経路からの積分信号ＶＳに応じてＰＷＭ信号ＰＷＭがＨｉｇｈレベルの時間幅、すなわち、デューティ比が調整される。Ａ／Ｄコンバータ１７を含むデジタル制御経路のデジタル補償回路１８の制御値ＣＴ［ｎ］によって遅延回路４０の遅延時間を迅速に制御し、積分回路２０を含むアナログ制御経路の積分信号ＶＳによって遅延回路４１の遅延時間を緩やかに微調整する構成とすることができる。これにより、ＰＷＭ信号ＰＷＭのデューティ比を精度よく制御することができ、出力電圧Ｖｏｕｔを精度よく制御することができる。

図６は、既述した第４の実施形態の遅延回路４０の構成例を示す図である。遅延回路４０は、多段に従属接続されたバッファ回路４０１〜４０５を有する。各バッファ回路４０１〜４０５は、例えば、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ）回路で構成することができる。初段のバッファ回路４０１には、入力端子４１０に印加されるクロック信号生成回路４３からのクロック信号ＣＬＫが供給される。

バッファ回路４０１〜４０５の各出力信号は、セレクタ４００に供給される。セレクタ４００は、デジタル補償回路１８からの制御値ＣＴ［ｎ］に応じてバッファ回路４０１〜４０５の信号の一つを選択して遅延信号ＤＬ１として出力する。バッファ回路４０１〜４０５は、所定の遅延時間を有する。従って、制御値ＣＴ［ｎ］に応じてバッファ回路４０１〜４０５の出力信号が選択されることで、制御値ＣＴ［ｎ］に応じた遅延時間の制御が行われ、遅延信号ＤＬ１が出力される。遅延回路４０の遅延時間をデジタル補償回路１８からの制御値ＣＴ［ｎ］に応じてデジタル的に制御することで、ノイズの影響を抑制して遅延回路４０の遅延時間を制御することができる。

図７は、既述した第４の実施形態の遅延回路４１の構成例を示す図である。遅延回路４１は、多段に従属接続されたバッファ回路４１１〜４１５を有する。初段のバッファ回路４１１には、遅延回路４０からの遅延信号ＤＬ１が供給される。

各バッファ回路４１１〜４１５には、電流源４２１〜４２５によりバイアス電流が供給される。電流源４２１〜４２５は、例えば、カレントミラー回路によって構成される。電流源４２１〜４２５には、積分信号ＶＳが供給される。積分信号ＶＳによって、電流源４２１〜４２５の電流値が制御され、バッファ回路４１１〜４１５の遅延時間が制御される。

例えば、電流源４２１〜４２５の電流値が増えることで、バッファ回路４１１〜４１５の動作速度が速くなり、遅延時間は短くなる。積分信号ＶＳの上昇に従って電流源４２１〜４２５の電流値を増加させ、遅延回路４１の遅延時間を短くする構成とすることができる。

尚、積分信号ＶＳに応じた電圧を各バッファ回路４１１〜４１５のバイアス電圧として構成してもよい。各バッファ回路４１１〜４１５は、バイアス電圧が高くなることで動作速度が速くなり、遅延時間は短くなる。この為、積分信号ＶＳの上昇に従って遅延時間が短くなる遅延回路を構成することができる。

図８は、第４の実施形態の電源回路の動作を説明する為の図である。既述した様に、クロック信号ＣＬＫが遅延回路４０によって遅延時間ｄ１だけ遅延される。遅延時間ｄ１は、デジタル補償回路１８の制御値ＣＴ［ｎ］によって制御される。遅延信号ＤＬ１は、遅延回路４１によって遅延時間ｄ２だけ遅延される。遅延時間ｄ２は、積分回路２０の積分信号ＶＳによって制御される。

ラッチ回路４２が出力するＰＷＭ信号ＰＷＭは、クロック信号ＣＬＫの立上りに応答してＨｉｇｈレベルになり、遅延回路４１の遅延信号ＤＬ２の立上りに応答してＬｏｗレベルになる。遅延回路４１の遅延信号ＤＬ２の遅延時間は、デジタル補償回路１８からの制御値ＣＴ［ｎ］と積分回路２０からの積分信号ＶＳによって制御される為、ＰＷＭ信号ＰＷＭが生成するＰＷＭ信号ＰＷＭのＨｉｇｈレベルの時間幅Ｔ４、従って、デューティ比は、デジタル補償回路１８からの制御値ＣＴ［ｎ］と積分回路２０からの積分信号ＶＳによって制御されることになる。

すなわち、クロック信号ＣＬＫがデジタル補償回路１８からの制御値ＣＴ［ｎ］に応じて遅延回路４０によって遅延時間ｄ１だけ遅延され、遅延回路４０の遅延信号ＤＬ１が積分回路２０からの積分信号ＶＳに応じて遅延回路４１によって遅延時間ｄ２だけ遅延される。Ａ／Ｄコンバータ１７を含むデジタル制御経路のデジタル補償回路１８の制御値ＣＴ［ｎ］による遅延回路４０の遅延時間の制御と、積分回路２０を含むアナログ制御経路の積分信号ＶＳによる遅延回路４１の遅延時間の制御を行うことができる。

（第５の実施形態）
図９は、第５の実施形態の電源回路を示す図である。本実施形態は、Ｄ／Ａコンバータ１９のアナログ変換信号ＶＡと三角波生成回路２３の出力信号を比較する比較回路５０を有する。比較回路５０は、Ｄ／Ａコンバータ１９が出力するアナログ変換信号ＶＡよりも三角波生成回路２３からの三角波の電圧が高い時にＨｉｇｈレベルとなる出力信号ＤＬ３を出力する。三角波生成回路２３は、クロック信号生成回路４３のクロック信号ＣＬＫに応答して三角波を生成して出力する。

比較回路５０が出力する出力信号ＤＬ３が遅延回路４１に供給される。遅延回路４１は、例えば、既述した第４の実施形態の遅延回路４１と同様の構成であり、積分回路２０からの積分信号ＶＳに応じて比較回路５０の出力信号ＤＬ３を遅延させた遅延信号ＤＬ４を出力してラッチ回路４２のリセット端子Ｒに供給する。

ラッチ回路４２は、クロック信号生成回路４３からのクロック信号ＣＬＫと遅延回路４１からの遅延信号ＤＬ４に応答してデユーティ比が制御されるＰＷＭ信号ＰＷＭを出力して、駆動回路２４に供給する。

本実施形態によれば、Ａ／Ｄコンバータ１７を含むデジタル制御経路で生成された比較回路５０の出力信号ＤＬ３が、積分回路２０からの積分信号ＶＳに応じて遅延時間が制御される遅延回路４１によって遅延され、ＰＷＭ信号ＰＷＭを生成するラッチ回路４２に供給される。比較回路５０が出力する出力信号ＤＬ３がＨｉｇｈレベルとなるタイミングは、Ａ／Ｄコンバータ１７を含むデジタル制御経路のＤ／Ａコンバータ１９からのアナログ変換信号ＶＡに応じて制御される。すなわち、比較回路５０が出力する出力信号ＤＬ３の立上りは、デジタル補償回路１８の制御値ＣＴ［ｎ］に応じて迅速に制御される。

遅延回路４１の遅延時間は、積分回路２０からの積分信号ＶＳに応じて遅延回路４１によって制御され、遅延信号ＤＬ４として出力される。積分回路２０からの積分信号ＶＳは、比較的に緩やかに変化する。この為、積分回路２０を含むアナログ制御経路の積分信号ＶＳによって遅延回路４１の遅延時間を緩やかに微調整する構成とすることができる。これにより、ＰＷＭ信号ＰＷＭのデューティ比を精度よく制御することができる為、出力電圧Ｖｏｕｔを精度よく制御することができる。

図１０は、第５の実施形態の電源回路の動作を説明する為の図である。最上段に、三角波生成回路２３が出力する三角波１０１とＤ／Ａコンバータ１９が出力するアナログ変換信号ＶＡを示す。三角波１０１がアナログ変換信号ＶＡよりも大きくなるタイミングｔ６で、比較回路５０はＨｉｇｈレベルの信号を出力信号ＤＬ３として出力する。出力信号ＤＬ３は、遅延回路４１によって遅延時間ｄ３だけ遅延され、遅延回路４１は遅延信号ＤＬ４を出力する。出力信号ＤＬ３がＨｉｇｈレベルとなるタイミングｔ６は、Ｄ／Ａコンバータ１９からのアナログ変換信号ＶＡが上昇すると遅れ、アナログ変換信号ＶＡが低下すると早まる。

比較回路５０の出力信号ＤＬ３がＨｉｇｈレベルとなるタイミングをデジタル補償回路１８からの制御値ＣＴ［ｎ］によって制御し、遅延回路４１の遅延時間を積分回路２０からの積分信号ＶＳによって制御することで、デジタル制御経路とアナログ制御経路の二つの制御経路によってＰＷＭ信号ＰＷＭのデューティ比が制御される。

ラッチ回路４２は、クロック信号ＣＬＫの立上りに応答してＨｉｇｈレベルになり、遅延信号ＤＬ４の立上りに応答してＬｏｗとなる。すなわち、ラッチ回路４２は、Ｈｉｇｈレベルの時間幅Ｔ５のＰＷＭ信号ＰＷＭを出力して、駆動回路２４に供給する。

Ａ／Ｄコンバータ１７、デジタル補償回路１８、Ｄ／Ａコンバータ１９を含むデジタル制御経路における制御値ＣＴ［ｎ］に基づくＰＷＭ信号ＰＷＭのデューティ比の制御と、積分回路２０を含むアナログ制御経路の積算信号ＶＳに基づくＰＷＭ信号ＰＷＭのデューティ比の制御を併存させることにより、デジタル制御経路を構成するＡ／Ｄコンバータ１７の分解能を低下させて電源回路を構成することができる。これにより、消費電力を抑制することができる。また、デジタル制御経路を併存させることで、出力電圧Ｖｏｕｔの変動に対して迅速な制御を行うことができる。

なお、以下の付記に記載されているような電源回路が考えられる。

（付記１）
前記積分回路は、前記出力電圧と前記参照電圧の差分電圧に応じた電流を出力する電圧電流コンバータと、前記電圧／電流コンバータの出力電流によって充電されるコンデンサを備えることを特徴とする請求項１に記載の電源回路。

（付記２）
前記第１遅延回路は、従属接続された複数のバッファ回路と、前記複数のバッファ回路の内の一つのバッファ回路の出力信号を前記デジタル補償回路の出力信号に応じて選択して出力する選択回路を備え、
前記第２の遅延回路は、前記第２の制御信号に応じたバイアスが印加される、従属接続された複数のバッファ回路を備えることを特徴とする請求項４に記載の電源回路。

（付記３）
前記ＰＷＭ信号生成回路は、前記第２の遅延回路の出力と所定のクロック信号に応答するラッチ回路を備えることを特徴とする請求項４に記載の電源回路。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１入力端子、２出力端子、１１ＰＭＯＳトランジスタ、１２ＮＭＯＳトランジスタ、１３インダクタ、１４平滑コンデンサ、１７Ａ／Ｄコンバータ、１８デジタル補償回路、１９Ｄ／Ａコンバータ、２０積分回路、４０及び４１遅延回路。

Claims

入力電圧が印加される入力端子と出力電圧を供給する出力端子の間に主電流路が接続され、ＰＷＭ駆動信号によってオン／オフが制御されるスイッチング素子と、
前記ＰＷＭ駆動信号を前記スイッチング素子に供給する駆動回路と、
前記出力電圧と参照電圧との差分電圧を積分した積分信号を出力する積分回路を備え、ＰＷＭ信号のパルス幅を制御する第１の制御信号を出力する第１の制御経路と、
前記出力電圧と前記参照電圧との差分電圧をデジタル信号に変換するＡ／Ｄコンバータを備え、前記ＰＷＭ信号のパルス幅を制御する第２の制御信号を出力する第２の制御経路と、
前記第１の制御信号と前記第２の制御信号に応じてパルス幅が調整されたＰＷＭ信号を生成して前記駆動回路に供給するＰＷＭ信号生成回路と
を具備することを特徴とする電源回路。
前記第２の制御経路は、
前記Ａ／Ｄコンバータの出力信号に所定の演算処理を行って出力信号を出力するデジタル補償回路を備えることを特徴とする請求項１に記載の電源回路。
前記第２の制御経路は、
前記デジタル補償回路の出力信号をアナログ信号に変換するＤ／Ａコンバータを備え、
前記ＰＷＭ信号生成回路は、
前記Ｄ／Ａコンバータの出力信号と前記第１の制御信号が加算された加算信号と所定の三角波とを比較して、その比較結果に応じて前記ＰＷＭ信号を生成する比較回路を備えることを特徴とする請求項２に記載の電源回路。
前記デジタル補償回路の出力信号によって遅延時間が調整される第１の遅延信号を出力する第１の遅延回路と、
前記第１の遅延回路の出力信号を、前記第１の制御信号に応じて調整する第２の遅延回路とを備え、
前記ＰＷＭ信号生成回路は、前記第２の遅延回路の出力信号に応答して前記ＰＷＭ信号を生成することを特徴とする請求項２に記載の電源回路。
前記デジタル補償回路の出力信号をアナログ信号に変換するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータの出力信号と所定の三角波とを比較する比較回路と、
前記比較回路の出力信号を、前記第１の制御信号に応じて遅延させた信号を出力する遅延回路とを備え、
前記ＰＷＭ信号生成回路は、前記遅延回路の出力信号に応答して前記ＰＷＭ信号を生成することを特徴とする請求項２に記載の電源回路。