JP2020120244A - ゲート駆動回路、及びゲート駆動システム - Google Patents

Abstract

【課題】並列接続されたパワーデバイス間の電流偏りをより抑制可能なゲート駆動回路、及びゲート駆動システムを提供する。【解決手段】ゲート駆動回路（１）は、目標波形を生成する目標波形生成部（１３）と、パワーデバイス（２）をオンオフするタイミングの変更量を示すオンタイミング設定情報（１４１ａ）、及びオフタイミング設定情報（１４１ｂ）を参照し、目標波形を基に、駆動波形を生成する駆動波形生成部（１４１）と、駆動波形を基に、パワーデバイスをオンオフ駆動する駆動制御部（１１）と、パワーデバイスの状態を検出する状態検出部（１２１、１２２）と、パワーデバイスに印加される電圧の予測波形を生成する予測波形生成部（１４４）と、状態の検出結果と予測波形との比較結果を基に、オンタイミング設定情報、及びオフタイミング設定情報を更新する更新部（１５）と、を有している。【選択図】図１

Description

本発明は、パワーデバイスをオンオフ駆動するゲート駆動回路、及びゲート駆動システムに関する。

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワーデバイスのスイッチングで設けられるデッドタイムは、直列に接続されたパワーデバイスが同時にオンしないように、マージンを確保する必要がある。例えば、母線数百Ｖ以上で運用される高耐圧のパワーデバイスでは、デッドタイムとして２〜５μｓｅｃ程度を確保する必要がある。

デッドタイムに対してＰＷＭ（Pulse Width Modulation）の周期をあまり短くすることはできない。このため、ＰＷＭによるパワーデバイスの高周波駆動化には、デッドタイムに起因した限界がある。なお、デッドタイムを短縮する方法としては、例えば特許文献１に開示のものが知られている。

特許６３３７８０３号公報

高耐圧のパワーデバイスに用いられる半導体材料としては、例えばＳｉＣ（シリコン・カーバイド）がある。ＳｉＣを用いて作製されたパワーデバイスでは、局所集中発熱の問題と、ＳｉＣ基板の残留欠陥密度の問題を回避するために、小さいダイ・サイズを選択し、流す電流により並列度を上げる必要がある。

複数のパワーデバイスを並列接続させた場合、例え全てのバスバを含む配線の長さを等しくし、且つ構成するリードフレームの寄生ＬＣＲ（インダクタ、コンデンサ、及び抵抗）を全て等しく、または等しく打ち消し合うような構成を採用することが考えられる。しかし、このような構成を採用したとしても、各パワーデバイスの動作のタイミングにより、流れる電流の偏りが発生する。この電流の偏りにより、言い換えれば、流れる電流の集中により、一つのパワーデバイスの最大許容電流は、並列度に応じて大きくさせる必要がある。そのため、採用すべきパワーデバイスのダイ・サイズは、並列度に応じて大きくさせる必要があり、コストが増大する。

最大許容電流を比較的に小さく決定すると、パワーデバイスに要するコストは抑えられる。しかし、電流の偏りにより大きい電流が流れる場合には、ＳｉＣ基板の残留欠陥密度に起因して、パワーデバイスの寿命が短くなってしまう。パワーデバイスの寿命が短くなることは、パワーデバイスが搭載された製品自体の寿命を短くさせる原因となり得る。

本発明は、かかる問題点を解決するためになされたもので、並列接続されたパワーデバイス間の電流の偏りをより抑制可能なゲート駆動回路、及びゲート駆動システムを提供することを目的とする。

本発明に係るゲート駆動回路は、１つ以上のパワーデバイスをオンオフ駆動するために、あらかじめ設定されたデッドタイム情報が示すデッドタイムが加えられた目標波形を生成する目標波形生成部と、前記目標波形を基準として、パワーデバイスをオンするタイミングの第１の変更量を示すオンタイミング設定情報、及びパワーデバイスをオフするタイミングの第２の変更量を示すオフタイミング設定情報を参照し、目標波形を基に、パワーデバイスを駆動するための駆動波形を生成する駆動波形生成部と、駆動波形を基に、パワーデバイスのゲートに印加する電圧を変化させ、パワーデバイスをオンオフ駆動する駆動制御部と、パワーデバイスのゲート電圧を基に、パワーデバイスの状態を検出する状態検出部と、駆動波形を基に、駆動制御部がパワーデバイスに印加される電圧の予測波形を生成する予測波形生成部と、状態検出部による状態の検出結果と予測波形との比較結果を基に、オンタイミング設定情報、及びオフタイミング設定情報を更新する更新部と、を有している。

本発明に係るゲート駆動システムは、上記ゲート駆動回路を複数、有し、並列に接続された複数のパワーデバイスのうちの１つ以上を複数のゲート駆動回路がそれぞれオンオフ駆動する。

本発明によれば、並列接続されたパワーデバイス間の電流の偏りをより抑制することができる。
本発明によれば、ＰＷＭ入力における、オン入力からオン遷移完了までの時間と、オフ入力からオフ遷移完了までの時間を、係る相補相間、並列間のすべてのパワーデバイス間で、ＰＷＭパルス幅でパワーデバイスの特性に関係なく、ばらつきを抑制し、共通の同一時間に一致させることができる。
本発明によれば、パワーデバイス間電流偏りを抑制し、オン、オフ入力からオン、オフ遷移完了までの時間を、全て共通の設定時間に対し一致させることで、全てのパワーデバイスのスイッチングデッドタイムを短縮することができる。

本発明の実施の形態１に係るゲート駆動システムの構成例を示す図である。 本発明の実施の形態１に係るゲート駆動システムによって駆動されるパワーデバイスの使用例を説明する図である。 閾値電圧の違いによるドレイン電流の時間変化例を説明する図である。 閾値電圧、及びトランスコンダクタンスの違いによって生じる電流の偏りを説明する図である。 本発明の実施の形態１に係るゲート駆動システムによって実現される電流の偏りの抑制例を説明する図である。 本発明の実施の形態１に係るゲート駆動回路を搭載した駆動ユニットの各部の動作例を示すタイミングチャートである。 パワーデバイスとして用いられるＭＯＳＦＥＴのターンオン時のゲート・ソース間電圧、ドレイン・ソース間電圧、及びドレイン・ソース間電流の各時間遷移を示すタイミングチャートである。 パワーデバイスとして用いられるＭＯＳＦＥＴのターンオフ時のゲート・ソース間電圧、ドレイン・ソース間電圧、及びドレイン・ソース間電流の各時間遷移を示すタイミングチャートである。 本発明の実施の形態２に係るゲート駆動回路の構成例を示す図である。 本発明の実施の形態２の変形例に係るゲート駆動回路の構成例を示す図である。 本発明の実施の形態３に係るゲート駆動システムの構成例を示す図である。 本発明の実施の形態３の変形例に係るゲート駆動システムの構成例を示す図である。 本発明の実施の形態５に係るゲート駆動回路の構成例を示す図である。 本発明の実施の形態５に係るゲート駆動回路を搭載した駆動ユニットの各部の動作例を示すタイミングチャートである。

以下、本発明にゲート駆動回路、及びゲート駆動システムの各実施の形態を、図を参照して説明する。各図では、同一または対応する要素には、同一符号を付している。

実施の形態１．
図１は、本発明の実施の形態１に係るゲート駆動システムの構成例を示す図であり、図２は、本発明の実施の形態１に係るゲート駆動システムによって駆動されるパワーデバイスの使用例を説明する図である。

このゲート駆動システムは、スイッチ素子として用いられるパワーデバイス２をオンオフ駆動するためのものである。駆動対象となるパワーデバイス２は、Ｎチャネル型のＭＯＳＦＥＴである。より具体的には、パワーデバイス２は、ＳｉＣ、ＧａＮ（ガリウム・ナイトライド）等の高バンドギャップ半導体を使ったものである。高バンドギャップ半導体を使ったパワーデバイス２を採用した場合、母線電圧が数百Ｖであっても、５０ＫＨｚ以上の高周波でパワーデバイス２を駆動することができる。

このパワーデバイス２は、例えば図２に示すように、インバータ回路で相毎に用意されるハーフブリッジ４０１を構成する上アームのスイッチ素子４０２、及び下アームのスイッチ素子４０３として用いられる。このインバータ回路によって電力が供給される負荷４０４は、例えば昇降圧コイル、単相モータ、多相モータ等である。パワーデバイス２は、スイッチングに用いるものであれば良く、インバータ回路等以外の用途に使用されるものであっても良い。

図１では、複数のパワーデバイス２を駆動する２つの駆動ユニット４、及びＰＷＭ波形生成部３が示されている。２つの駆動ユニット４がそれぞれ駆動する複数のパワーデバイス２は、同相の同じアームとして用いられるものである。それにより、同じ相の同じアームとして、複数のパワーデバイスが並列接続されている。図１では、便宜的に、ゲート駆動システムにおける同じ相の同じアームの駆動に係わる部分のみが示されている。

各駆動ユニット４では、他の駆動ユニット４に搭載されたゲート駆動回路１は第１のゲート駆動回路に相当する。他の駆動ユニット４が駆動するパワーデバイス２は、第１のパワーデバイスに相当する。他の駆動ユニット４に搭載された目標波形生成部１３は、第１の目標波形生成部に相当し、第１の目標波形生成部が生成するＰＷＭ波形は第１の目標波形に相当する。

同一型番のパワーデバイス２であっても、実際の特性、具体的には閾値電圧Ｖｔｈ、トランスコンダクタンスｇｍ等に差があるのが普通である。そのようなパワーデバイス２を複数、並列接続させる場合、特性の差によって、各パワーデバイス２に流れる電流に偏りが生じ易い。ゲート駆動システムの構成の詳細について説明する前に、この電流の偏りについて具体的に説明する。

図３は、閾値電圧の違いによるドレイン電流の時間変化例を説明する図である。図４は、閾値電圧、及びトランスコンダクタンスの違いによって生じる電流の偏りを説明する図である。図４（ａ）はドレイン電流ＩＤの時間変化例を説明する図であり、図４（ｂ）はゲート電圧Ｖｇｓの時間変化例を説明する図である。図３及び図４ともに、パワーデバイス２が２つの場合を示している。横軸には共に時間を採っている。

図３及び図４に示すように、特性のばらつきは、一方のパワーデバイス２に大きいドレイン電流ＩＤが流れる原因となる。特に大きいドレイン電流ＩＤが流れるのは、ターンオン時であり、閾値電圧Ｖｔｈが低いほうのパワーデバイス２により大きいドレイン電流ＩＤが流れる。局所的なドレイン電流ＩＤの程度は、並列度が大きくなるほど、つまり並列接続させるパワーデバイス２の数が多くなるほど、大きくなる。そのため、一つのパワーデバイス２の最大許容電流は、並列度に応じて大きくさせる必要がある。このことから、本実施の形態１では、パワーデバイス２を駆動する電圧波形を実際の特性に合わせて操作する。この操作により、各駆動ユニット４が駆動するパワーデバイス２のターンオン、及びターンオフのタイミングを揃え、並列接続されたパワーデバイス２間での電流の偏りを抑制するようにしている。

図５は、本発明の実施の形態１に係るゲート駆動システムによって実現される電流の偏りの抑制例を説明する図である。図５（ａ）はドレイン電流ＩＤの時間変化例を説明する図であり、図５（ｂ）はゲート電圧Ｖｇｓの時間変化例を説明する図である。

図５に示すように、パワーデバイス２を駆動するゲート電圧Ｖｇｓの波形に対する実際の特性に合わせた操作により、ターンオン時、及びターンオフ時における電流の偏りを抑制することができる。そのため、パワーデバイス２に求められる最大許容電流はより低くなり、パワーデバイス２の寿命が短くなるのも抑制することができる。

図６は、本発明の実施の形態１に係るゲート駆動回路を搭載した駆動ユニットの各部の動作例を示すタイミングチャートである。図１に戻り、図６を参照しつつ、駆動ユニット４の構成および動作について説明する。

各駆動ユニット４は、図１に示すように、ゲート駆動回路１、目標波形比較部１６、及びクロック生成部１６１を備えている。各パワーデバイス２のゲートとゲート駆動回路１とは、オン側ゲート抵抗５１、及びオフ側ゲート抵抗５２を介して接続されている。

ＰＷＭ波形生成部３は、同じ相の同じアームを駆動する各駆動ユニット４に対し、駆動用のＰＷＭ波形を示す駆動ＰＷＭ波形信号を出力する。駆動ＰＷＭ波形信号の生成には、設定されたデッドタイムを示す第１の設定情報３ａを用いても良い。図６に示すＰＷＭ入力波形５０１は、駆動ＰＷＭ波形信号が示す波形である。

ＰＷＭ波形生成部３が出力した駆動ＰＷＭ波形信号は、目標波形生成部１３に入力される。目標波形生成部１３は、設定されたデッドタイムを示す第２の設定情報１３ａに従い、駆動ＰＷＭ波形信号が示すＰＷＭ入力波形５０１を遅らせて、目標波形であるＰＷＭ波形を生成する。図６において、５０６は、第２の設定情報１３ａが示すデッドタイム、ｋは、そのデッドタイム５０６分だけ、ＰＷＭ入力波形５０１を遅らせて生成される目標となるＰＷＭ波形である。ＰＷＭ波形５０２を示すＰＷＭ波形信号は、駆動波形生成部１４１に出力される。第２の設定情報１３ａは、本実施の形態１におけるデッドタイム情報に相当する。

駆動波形生成部１４１、オンタイミングずれ演算部１４２、オフタイミングずれ演算部１４３、遅延時間加算部１４４、オンタイミング比較部１４５、及びオフタイミング比較部１４６は、タイミング制御部１４の構成要素である。タイミング制御部１４は、パワーデバイス２を駆動するためのＰＷＭ波形の操作により、パワーデバイス２の駆動タイミング、つまりゲートへの電圧の印加開始タイミング、及びゲートへの電圧の印加終了タイミングを最適化する制御を行う。この最適化に伴い、パワーデバイス２を駆動する電圧波形であるＰＷＭ波形が操作される。

タイミング制御部１４の構成要素のなかで、オンタイミングずれ演算部１４２、遅延時間加算部１４４、オンタイミング比較部１４５、及びオフタイミング比較部１４６は、パワーデバイス２の駆動タイミングを変更するための情報の更新を行う更新部１５を構成する。

駆動波形生成部１４１は、オンタイミングのマージン時間を示すオン設定情報１４１ａ及びオフタイミングのマージン時間を示すオフ設定情報１４１ｂに従い、ＰＷＭ波形５０２の立ち上がり、及び立ち下がりを遅らせた目標ＰＷＭ波形５０３を駆動波形として生成する。目標ＰＷＭ波形５０３を示す目標ＰＷＭ波形信号は、駆動制御部１１及び遅延時間加算部１４４に出力される。図６において、５０７は、オン設定情報１４１ａが示すオン側のマージン時間、５０８は、オフ設定情報１４１ｂが示すオフ側のマージン時間をそれぞれ表している。オン設定情報１４１ａ及びオフ設定情報１４１ｂは、本実施の形態１におけるオンタイミング設定情報、及びオフタイミング設定情報に相当する。オン側のマージン時間５０７は、オン側で予測される遅延量をフィードバックするための予測フィードバック遅延時間である。オフ側のマージン時間５０８は、オフ側で予測される遅延量をフィードバックするための予測フィードバック遅延時間である。本実施の形態１において、オン設定情報１４１ａ及びオフ設定情報１４１ｂがそれぞれ示すマージン時間は、「第１の変更量」及び「第２の変更量」に相当する。

駆動制御部１１は、入力した目標ＰＷＭ波形信号を用いて、ハーフブリッジを構成する２つのＭＯＳＦＥＴを駆動することにより、各パワーデバイス２のゲートに電圧を印加する。この電圧の印加により、各パワーデバイス２は、目標ＰＷＭ波形信号に従って駆動される。

駆動波形生成部１４１が目標ＰＷＭ波形信号を出力してから、その目標ＰＷＭ波形信号に従って駆動制御部１１が実際にパワーデバイス２のゲートに電圧を印加するまでの間には時間差が発生する。遅延時間加算部１４４は、予測される時間差分、目標ＰＷＭ波形信号を遅延させたＰＷＭ波形である期待値波形５０４を生成する。期待値波形５０４の立ち上がり開始のタイミングを示すオンタイミング情報は、オンタイミング比較部１４５に出力される。期待値波形５０４の立ち下がりが完了するタイミングを示すオフタイミング情報は、オフタイミング比較部１４６に出力される。

図６に示す矩形５０９は、上記オン側のマージン時間５０７にオン側で予測される時間差である遅延分を足した時間と、上記オフ側のマージン時間５０８にオフ側で予測される時間差である遅延分とを足した時間を表している。ここでは、オン側、及びオフ側の各遅延分を同一の設定時間としている。目標波形５０３に対し、上記予測フィードバック遅延時間加算後の目標波形である期待値波形５０４において、オン側とオフ側の各遅延時間５０９として同一の設定時間を設定することで、目標波形５０３と期待値波形５０４のＰＷＭ波形パルス幅を等しくすることを目標とする。

遅延時間加算部１４４は、本実施の形態１における予測波形生成部に相当する。それにより、期待値波形５０４は、本実施の形態１における予測波形に相当する。

各パワーデバイス２のゲートは、配線５３によって、オン検出コンパレータ部１２１、及びオフ検出コンパレータ部１２２と接続されている。そのため、パワーデバイス２のゲート電圧Ｖｇｓは、オン検出コンパレータ部１２１、及びオフ検出コンパレータ部１２２にそれぞれ印加される。オン検出コンパレータ部１２１、及びオフ検出コンパレータ部１２２は共に、本実施の形態１における状態検出部に相当する。

このゲート電圧Ｖｇｓは、オン検出コンパレータ部１２１を構成するオペアンプの反転入力端子に抵抗を介して印加される。オペアンプの非反転入力端子には、抵抗を介して電源が接続されている。この抵抗、及び電源は、ゲート電圧Ｖｇｓと比較するオン側閾値電圧Ｖ＿ＯＮＤＥＴの発生用である。オン検出コンパレータ部１２１の出力、つまりオペアンプの出力は、ゲート電圧Ｖｇｓとオン側閾値電圧Ｖ＿ＯＮＤＥＴとの間の大小関係によって極性が変化する。

オフ検出コンパレータ部１２２でも、ゲート電圧Ｖｇｓは、オフ検出コンパレータ部１２２を構成するオペアンプの反転入力端子に抵抗を介して印加される。オペアンプの非反転入力端子には、抵抗を介して電源が接続されている。この抵抗、及び電源は、ゲート電圧Ｖｇｓと比較するオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴの発生用である。オフ検出コンパレータ部１２２の出力、つまりオペアンプの出力も、ゲート電圧Ｖｇｓとオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴとの間の大小関係によって極性が変化する。

図７は、パワーデバイスとして用いられるＭＯＳＦＥＴのターンオン時のゲート・ソース間電圧、ドレイン・ソース間電圧、及びドレイン・ソース間電流の各時間遷移を示すタイミングチャートである。図８は、パワーデバイスとして用いられるＭＯＳＦＥＴのターンオフ時のゲート・ソース間電圧、ドレイン・ソース間電圧、及びドレイン・ソース間電流の各時間遷移を示すタイミングチャートである。ここで、図７及び図８を参照し、パワーデバイス２として用いることが可能なＭＯＳＦＥＴのターンオン時、及びターンオフ時のゲート・ソース間電圧であるゲート電圧Ｖｇｓとスイッチング状態との関係について詳細に説明する。

図７及び図８において、Ｖｄｓはドレイン・ソース間電圧、Ｉｄｓはドレイン・ソース間のドレイン電流、ＶＧＰはミラー区間電圧、ＶＧＡはゲート電圧Ｖｇｓの最大値、Ｖｓは上側母線電圧、Ｖｆは下側母線電圧、ＩＬはＭＯＳＦＥＴに流すことが可能な最大のドレイン電流Ｉｄｓをそれぞれ示している。また、ここでは、オン側ゲート抵抗５１の抵抗値をＲｇ＿ｏｎ、 オフ側ゲート抵抗５２の抵抗値をＲｇ＿ｏｆｆ、ゲート・ソース間容量をＣ_ｇｓ、ゲート・ドレイン間容量をＣ_ｇｄとする。この場合、トランスコンダクタンスｇｍは、以下のように求められる。
ｇｍ＝ｄＩＤ／ｄＶｇｓ （１）

また、ミラー区間電圧ＶＧＰは、トランスコンダクタンスｇｍを用いて
ＶＧＰ＝Ｖｔｈ＋ＩＤ／ｇｍ （２）
より求めることができる。

図７及び図８に示す各遷移時間ｔ１〜ｔ６は、以下のように求めることができる。ターンオン時の遷移時間ｔ１〜ｔ３は、それぞれ、ｔ１はゲート電圧Ｖｇｓの印加の開始から閾値電圧Ｖｔｈを越えるまでの時間、ｔ２はゲート電圧Ｖｇｓが閾値電圧Ｖｔｈを越えてからミラー区間電圧ＶＧＰに達するまでの時間、ｔ３はミラー区間の時間、である。ターンオフ時の遷移時間ｔ４〜ｔ６は、それぞれ、ｔ４はターンオフの開始からゲート電圧Ｖｇｓがミラー区間電圧ＶＧＰに達するまでの時間、ｔ５はミラー区間の時間、ｔ６はミラー区間の終了後、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈまで低下するのに要する時間、である。

このようなことから、ゲート電圧Ｖｇｓを監視することにより、ＭＯＳＦＥＴ、つまりパワーデバイス２のスイッチング状態の直接的な検出、及びスイッチング状態の特定を行うことができる。そのため、オン検出コンパレータ部１２１、及びオフ検出コンパレータ部１２２のそれぞれの出力は、パワーデバイス２のスイッチング状態を直接的、或いは間接的に示す検出結果となる。それにより、本実施の形態１では、オン検出コンパレータ部１２１及びオフ検出コンパレータ部１２２により、ゲート電圧Ｖｇｓを監視するようにしている。

上記遷移時間ｔ１〜ｔ６には、閾値電圧Ｖｔｈ、及びトランスコンダクタンスｇｍのうちの少なくとも一方が影響する。そのため、同じ駆動ユニット４に駆動させるパワーデバイス２としては、閾値電圧Ｖｔｈ、及びトランスコンダクタンスｇｍがより近いものとするのが好ましい。これは、閾値電圧Ｖｔｈ、及びトランスコンダクタンスｇｍが近い値であるならば、等長で共通インピーダンスを持たない共通化した配線によりパワーデバイス２を駆動するのが合理的だからである。閾値電圧Ｖｔｈ、及びトランスコンダクタンスｇｍがより近いパワーデバイス２を駆動させるために、駆動ユニット４の数を増減させても良い。閾値電圧Ｖｔｈ、及びトランスコンダクタンスｇｍとしては、制御上、実測値を用いるのが好ましい。

トランスコンダクタンスｇｍが小さいことは、（１）式より、ターンオンに要する時間が長いことを意味する。しかし、ターンオンは、（２）〜（４）式から明らかなように、オン側ゲート抵抗値Ｒｇ＿ｏｎ、つまりオン側ゲート抵抗５１の抵抗値をより小さくすることにより、より早くすることができる。同様に、ターンオフは、（４）〜（６）式から明らかなように、オフ側抵抗値Ｒｇ＿ｏｆｆ、つまりオフ側ゲート抵抗５２の抵抗値をより小さくすることにより、より早くすることができる。このことから、各駆動ユニット４のオン側ゲート抵抗値Ｒｇ＿ｏｎ、及びオフ側ゲート抵抗値Ｒｇ＿ｏｆｆは、駆動させるパワーデバイス２の特性に応じて調整し、駆動ユニット４毎によるターンオン、及びターンオフにそれぞれ要する時間のばらつきを抑えるのが好ましい。

ミラー区間電圧ＶＧＰは、上記（２）式により求めることができる。ＭＯＳＦＥＴであるパワーデバイス２では、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈを越えることでドレイン電流ＩＤが流れ始め、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈより低下することでドレイン電流ＩＤが流れなくなる。そのため、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈと一致するタイミングの制御により、デッドタイムを管理することができる。

パワーデバイス２の並列接続時のスイッチングでは、何れかのパワーデバイス２のターンオンが他より早いか、或いはターンオフが他より遅いことにより、電流が偏る。ターンオン時、ドレイン電流ＩＤの偏りが最も顕在化するのは、ミラー区間の終わりのタイミングとそれ以降である。ターンオフ時でも、ドレイン電流ＩＤの偏りが最も顕在化するのは、ミラー区間の終わりのタイミングとそれ以降、つまり遷移時間ｔ６内である。遷移時間ｔ６は、実際には非常に短く、電流の偏りは、遷移時間ｔ６内で起こるのが普通である。このことから、ターンオン時、及びターンオフ時ともに、パワーデバイス２間の電流の偏りを抑制するには、ミラー区間の完了タイミングを揃えることが重要である。

このために、本実施の形態１では、ミラー区間電圧ＶＧＰをオン側閾値電圧Ｖ＿ＯＮＤＥＴとしている。それにより、ターンオン時には、ミラー区間の終了タイミングを高精度に検出できるようにしている。オン検出コンパレータ部１２１が出力する信号の極性は、ゲート電圧Ｖｇｓがオン側閾値電圧Ｖ＿ＯＮＤＥＴを越えることにより、正から負に変化する。

同様に、ミラー区間電圧ＶＧＰはオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴとしている。それにより、ターンオフ時にも、ミラー区間の終了タイミングを高精度に検出できるようにしている。オフ検出コンパレータ部１２２が出力する信号の極性は、ゲート電圧Ｖｇｓがオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴを下回ることにより、負から正に変化する。

オンタイミング比較部１４５は、遷移時間ｔ１〜ｔ３を計算する。この計算結果、及びオン検出コンパレータ部１２１の出力信号の極性が正から負に変化したタイミングから、オンタイミング比較部１４５は、駆動制御部１１がパワーデバイス２のゲートへの電圧の印加を開始したタイミングを特定する。その後、オンタイミング比較部１４５は、特定したタイミングを、遅延時間加算部１４４から入力したオンタイミング情報が示すタイミングと比較して、それらの間の時間差である差分時間を算出する。算出した差分時間は、オンタイミングずれ演算部１４２に通知される。図６において、この差分時間５１０は、グレーゾーンにより示している。

一方、オフタイミング比較部１４６は、遷移時間ｔ６を計算する。この計算結果、及びオフ検出コンパレータ部１２２の出力信号の極性が負から正に変化したタイミングから、
オフタイミング比較部１４６は、駆動制御部１１がパワーデバイス２のゲートへの電圧の印加を終了したタイミングを特定する。その後、オフタイミング比較部１４６は、特定したタイミングを、遅延時間加算部１４４から入力したオフタイミング情報が示すタイミングと比較して、それらの間の時間差である差分時間を算出する。算出した差分時間は、オフタイミングずれ演算部１４３に通知される。図６において、この差分時間５１１は、グレーゾーンにより示している。立ち上がり開始タイミング、及び立ち下がり終了タイミングを特定することにより、パワーデバイス２の実際の駆動波形５０５が推定される。

オンタイミングずれ演算部１４２は、通知された差分時間を用いた演算により、新たにオンタイミングのマージン時間とすべき時間を算出し、算出した時間を表す情報をオン設定情報１４１ａとして設定する。

図６に示すケースでは、差分時間は正であり、駆動制御部１１が実際に電圧の印加を開始するタイミングが遅いものとなっている。そのため、オンタイミングずれ演算部１４２は、現在のオン設定情報１４１ａが示す時間より短い時間を新たなオンタイミングのマージン時間として算出し、オン設定情報１４１ａを更新する。図６に示す矩形５１２は、新たに設定されるオンタイミングのマージン時間、つまり更新後のオン設定情報１４１ａを表している。

新たなオン設定情報１４１ａが示す時間は、直前のオン設定情報１４１ａが示す時間とは差分時間未満の差を有する時間である。これは、最適なオン設定情報１４１ａに徐々に近づけるようにしているためである。なお、実際の設定、つまりオン設定情報１４１ａの更新は、駆動波形生成部１４１が行っても良い。つまりオンタイミングずれ演算部１４２は、設定すべきオン設定情報１４１ａ、或いは現在のオン設定情報１４１ａからの変更量の演算を行い、その演算結果をアクセス可能にするものであっても良い。オン設定情報１４１ａの更新を駆動波形生成部１４１自身が行う場合、駆動波形生成部１４１は更新部１５に含まれることになる。

オフタイミングずれ演算部１４３は、通知された差分時間を用いた演算により、新たにオフタイミングのマージン時間とすべき時間を算出し、算出した時間を表す情報をオフ設定情報１４１ｂとして設定する。

図６に示すケースでは、差分時間は正であり、駆動制御部１１が実際に電圧の印加を終了するタイミングが遅いものとなっている。そのため、オフタイミングずれ演算部１４３は、現在のオフ設定情報１４１ｂが示す時間より短い時間を新たなオフタイミングのマージン時間として算出し、オフ設定情報１４１ｂを更新する。図６に示す矩形５１３は、新たに設定されるオフタイミングのマージン時間、つまり更新後のオフ設定情報１４１ｂを表している。

新たなオフ設定情報１４１ｂが示す時間は、オン設定情報１４１ａと同様に、直前のオフ設定情報１４１ｂが示す時間とは差分時間未満の差を有する時間である。これは、最適なオフ設定情報１４１ｂに徐々に近づけるようにしているためである。なお、実際の設定、つまりオフ設定情報１４１ｂの更新は、駆動波形生成部１４１が行っても良い。つまりオフタイミングずれ演算部１４３は、設定すべきオフ設定情報１４１ｂ、或いは現在のオフ設定情報１４１ｂからの変更量の演算を行い、その演算結果をアクセス可能にするものであっても良い。

このようにして、オン設定情報１４１ａ、及びオフ設定情報１４１ｂは、パワーデバイス２の駆動を繰り返すことにより、最適なものに近づいていくことになる。これは、並列接続されたパワーデバイス２を駆動する各駆動ユニット４は、ＰＷＭ波形５０２を基準として、駆動ユニット４間でターンオン、及びターンオフの各タイミングが揃うように、オン設定情報１４１ａ、及びオフ設定情報１４１ｂを更新していくことを意味する。このため、異なる駆動ユニット４により駆動されるパワーデバイス２間の電流の偏りは、例えば図４に示すようなものから図５に示すようなものに抑制されることになる。

時間管理は、クロック生成部１６１が出力するクロックをベースに行われる。そのクロックの周波数が例えば２００ＭＨｚであれば、理論上はプラスマイナス５ｎｓの範囲内で時間管理を行うことができる。しかし、実際にはドレイン電流ＩＤは常に変化する。そのため、温度、母線電圧等の変化に伴い、パワーデバイス２のオンタイミング、及びオフタイミングが変動する。そのような変動が発生するとしても、（３）〜（８）式により、ドレイン電流ＩＤ、各ゲート抵抗値Ｒｇ＿ｏｎ、Ｒｇ＿ｏｆｆ等の最適化を行い、閾値電圧Ｖｔｈ、トランスコンダクタンスｇｍを実測値から決定した代表値を用いることにより、パワーデバイス２の駆動タイミングのずれは数十ｎｓ以内に制御できる。このような制御を実現するうえでも、オン側閾値電圧Ｖ＿ＯＮＤＥＴ、及びオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴとして、ミラー区間電圧ＶＧＰを採用するのが好ましい。

各駆動ユニット４に設けられた目標波形比較部１６は、自身が設けられた駆動ユニット４の目標波形生成部１３が生成したＰＷＭ波形信号と、他の駆動ユニット４が備える目標波形生成部１３が生成したＰＷＭ波形信号とを入力し、両者を比較する。つまり、目標波形比較部１６は、自身を含むゲート駆動回路１が生成したＰＷＭ波形信号を、パワーデバイス２と並列接続された１つ以上の他のパワーデバイス２を駆動する他のゲート駆動回路１が生成したＰＷＭ波形信号と比較する。その比較結果から、目標波形比較部１６は、新たに目標とすべきＰＷＭ波形を示す目標ＰＷＭ波形信号を生成するか、或いはその目標ＰＷＭ波形信号の生成に必要な変更量情報を生成する。この目標ＰＷＭ波形信号の生成は、例えば両者が共にオンとなっている期間を抽出し、抽出した期間のみをオンとするＰＷＭ波形を生成することで行えば良い。変更量情報は、例えば立ち上がり開始タイミング、及び立ち下がり終了タイミングの各差分時間を示すものとしても良い。

そのようにして生成される目標ＰＷＭ波形信号、或いは変更量情報は、同じ駆動ユニット４内の目標波形生成部１３に出力され、目標波形生成部１３によるＰＷＭ波形信号の生成に用いられる。それにより、目標波形生成部１３は、目標波形比較部１６による比較結果に応じて、生成するＰＷＭ波形信号を変更する。この結果、駆動ユニット４毎にベースとなる目標ＰＷＭ波形信号の違いによるずれの影響は回避されるか、或いは抑制される。この結果、各駆動ユニット４によるパワーデバイス２の駆動上のズレも抑えられ、駆動ユニット４間における電流の偏りをより小さくさせることができる。

実施の形態２．
図９は、本発明の実施の形態２に係るゲート駆動回路の構成例を示す図である。図９では、ゲート駆動回路１を搭載した駆動ユニット４は一つのみである。一つの駆動ユニット４は、上記実施の形態１と同様に、複数のパワーデバイス２を駆動するようになっている。この駆動ユニット４は、同じ相の同じアームとして用いられるパワーデバイス２のみを駆動する。そのため、ゲート駆動システムには、相、及びアームのうちの少なくとも一方が異なる駆動ユニット４が複数、存在する。ここでは、上記実施の形態１とは異なる部分に着目して説明する。これは、他の実施の形態でも同様である。

各駆動ユニット４に駆動させるパワーデバイス２は、特性、例えば閾値電圧Ｖｔｈ、及びトランスコンダクタンスｇｍの各値が近いものとしている。オン検出コンパレータ部１２１のオン側閾値電圧Ｖ＿ＯＮＤＥＴは、例えば複数回、実測した閾値電圧Ｖｔｈ、或いはミラー区間電圧ＶＧＰの平均値である。同様に、オフ検出コンパレータ部１２２のオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴも、例えば複数回、実測した閾値電圧Ｖｔｈ、或いはミラー区間電圧ＶＧＰの平均値である。同じ相、同じアームのパワーデバイス２を駆動する駆動ユニット４は一つのみであることから、本実施の形態２では、駆動ユニット４に目標波形比較部１６が搭載されていない。本実施の形態２でも、クロック生成部１６１が２００ＭＨｚのクロックを生成する場合、数十ｎｓの精度でデッドタイムを制御することができ、そのデッドタイムの制御を通して、電流の偏りを抑制することができる。

なお、図１０に示すように、１つの駆動ユニット４に駆動させるパワーデバイス２は１つであっても良い。

実施の形態３．
図１１は、本発明の実施の形態３に係るゲート駆動システムの構成例を示す図である。本実施の形態３でも、上記実施の形態１と同様に、図１１には、同じ相の同じアームを駆動する部分のみを示している。

本実施の形態３では、図１１に示すように、基準目標波形部６が駆動ユニット４とは別に設けられている。基準目標波形部６は、目標波形成形部６１３、及びクロック出力部６１を備えている。

目標波形成形部６１３は、ＰＷＭ波形生成部３が出力する駆動ＰＷＭ波形信号を入力する。目標波形成形部６１３は、駆動ＰＷＭ波形信号が示すＰＷＭ波形を、設定されたデッドタイムを示す第３の設定情報１６３ａに従って遅らせて、別のＰＷＭ波形信号に成形する。成形によって生成されたＰＷＭ波形信号は、基準とすべき基準目標波形を示す信号として、各駆動ユニット４の目標波形比較部１６に入力される。目標波形比較部１６は、上記実施の形態１と同様に、共通したオン期間を抽出して、抽出した期間のみをオンとするＰＷＭ波形を生成しても良い。

なお、目標波形成形部６１３から入力したＰＷＭ信号は、目標波形比較部１６が出力する目標ＰＷＭ波形信号として扱っても良い。そのため、基準目標波形部６を設ける場合、各駆動ユニット４に目標波形比較部１６を搭載しなくても良い。基準目標波形部６は、並列接続されたパワーデバイス２を駆動する複数の駆動ユニット４のうちの一つに搭載させても良い。

クロック出力部６１は、各駆動ユニット４に対し、基準となるクロックを出力する。出力されたクロックは、各駆動ユニット４に搭載・配置されたクロック同期逓倍部１５３に入力される。クロック同期逓倍部１５３は、例えば入力したクロックを複数倍に逓倍して、ゲート駆動回路１に供給する。そのため、本実施の形態３では、各駆動ユニット４にクロック生成部１６１が搭載されていない。本実施の形態３において、クロック出力部６１が出力するクロックは「第１のクロック」、クロック同期逓倍部１５３が出力するクロック「第２のクロック」にそれぞれ相当する。

各駆動ユニット４を外部から供給されるクロックをベースに動作させることにより、各駆動ユニット４の動作タイミングをより合わせることができる。そのため、駆動ユニット４間でのパワーデバイス２の駆動タイミングのずれもより抑えられる。従って、電流の偏りもより抑制することができる。

クロック同期逓倍部１５３においては、ＰＬＬ（Phase Locked Loop）、ＤＬＬ（Delay Locked Loop）と呼ばれる既知の技術による回路で実現可能である。ＰＬＬ同期回路、或いはＤＬＬ同期回路と分周回路との組合せにより、適宜、元のクロックをＮ／Ｍ（Ｎ、Ｍは共に自然数）倍に逓倍、或いは分周したクロックが得られることが知られ、その組合せは周波数シンセサイザと呼ばれている。

図１１を参照して更に説明する。ＰＷＭ波形生成部３から複数の駆動ユニット４のそれぞれまでの信号経路を等長配線にして、ＰＷＭ入力波形５０１を示す駆動ＰＷＭ波形信号の伝送時における遅延ばらつきを抑える。基準目標波形部６のクロック出力部６１から複数の駆動ユニット４の各クロック同期逓倍部１５３へのクロックの信号経路もまた、同じく等長配線にして分配、伝達する。このとき、クロック同期逓倍部１５３は、遅延ばらつきを抑えられたクロックにＰＬＬまたはＤＬＬにより同期する結果、複数の駆動ユニット４間でクロックのばらつきは±数ｎｓの範囲内に抑制することが可能となる。そこに等長配線により遅延ばらつきを抑制したクロック同期逓倍部１５３からのクロックがゲート駆動回路１に伝送され、時間ずれのないクロックで各駆動ユニット４内の目標波形生成部１３で、目標波形信号が生成される。このようなことから、その目標波形は複数の駆動ユニット４間で、クロックのばらつきである±数ｎｓの範囲内に抑制することが可能となる。

駆動波形生成部１４１と遅延時間加算部１４４とで、遅延時間がそれぞれ加算され、期待値波形５０４が生成される。駆動制御部１１が目標波形５０３に一致するような制御処理を行うとき、複数の駆動ユニット４間でずれが数ｎｓの範囲内の目標波形５０３に対して、時間ずれのないクロックの１クロック時間幅の単位でプラスマイナスされ、複数の駆動ユニット４間で目標波形５０３が近づくことになる。この結果、複数の駆動ユニット４間での駆動制御部１１によるパワーデバイス２のオンオフ駆動におけるタイミングのずれを数十ｎｓの範囲内で近づけることがはじめて可能となる。

なお、各駆動ユニット４には、図１２に示すように、クロック生成部１６１を搭載し、各駆動ユニット４への外部からのクロック供給を行わないようにしても良い。

実施の形態４．
電流の偏りは、最大のドレイン電流ＩＤｍａｘが流れるときに、最も抑制する必要がある。このことから、本実施の形態４は、ドレイン電流ＩＤとして、最大のドレイン電流ＩＤｍａｘを想定したものである。

最大のドレイン電流ＩＤｍａｘを流す際のミラー区間電圧ＶＧＰは、（２）式のＩＤをＩＤｍａｘに代えることにより求めることができる。ターンオン時、実際にミラー区間が終わる際の電圧は、実測もしくはＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレーションにより、ミラー区間電圧ＶＧＰに微少量のオフセットが追加された電圧となることが確認できる。この電圧をＶ＿ＧＰ＿ｏｎとすると、Ｖ＿ＧＰ＿ｏｎ＝ＶＧＰ＋オン定数、により表すことができる。本実施の形態４では、この電圧Ｖ＿ＧＰ＿ｏｎをオン側閾値電圧Ｖ＿ＯＮＤＥＴとしている。それにより、ターンオン時には、ミラー区間の終了タイミングを高精度に検出できるようにしている。オン検出コンパレータ部１２１が出力する信号の極性は、ゲート電圧Ｖｇｓがオン側閾値電圧Ｖ＿ＯＮＤＥＴを越えることにより、正から負に変化する。

同様に、ターンオフ時にも、実際にミラー区間が終わる際の電圧は、ミラー区間電圧ＶＧＰに微少量のオフセットが追加された電圧となる。この電圧をＶ＿ＧＰ＿ｏｆｆとすると、Ｖ＿ＧＰ＿ｏｆｆ＝ＶＧＰ＋オフ定数、により表すことができる。本実施の形態４では、この電圧Ｖ＿ＧＰ＿ｏｆｆをオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴとしている。それにより、ターンオフ時にも、ミラー区間の終了タイミングを高精度に検出できるようにしている。オフ検出コンパレータ部１２２が出力する信号の極性は、ゲート電圧Ｖｇｓがオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴを下回ることにより、負から正に変化する。

このように、電圧Ｖ＿ＧＰ＿ｏｎ及び電圧Ｖ＿ＧＰ＿ｏｆｆをそれぞれオン側閾値電圧Ｖ＿ＯＮＤＥＴ及びオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴとして設定することにより、パワーデバイス２の状態をより高精度に特定することが期待できる。そのため、オン設定情報１４１ａ、及びオフ設定情報１４１ｂの更新もより適切に行うことができる。これらの結果、最大のドレイン電流ＩＤｍａｘに対応し、電流の偏りをより適切に抑制することができる。つまり、電流の偏りが発生したとしても、並列接続されたパワーデバイス２のなかで最大となるドレイン電流ＩＤの程度はより抑えることができる。従って、電流の偏りによるパワーデバイス２の寿命が短くなるのもより抑えることができる。

実施の形態５．
図１３は、本発明の実施の形態５に係るゲート駆動回路の構成例を示す図である。図１３では、図９と同様に、ゲート駆動回路１を搭載した駆動ユニット４は一つのみである。しかし、同じ相、同じアームのパワーデバイス２を駆動する他の駆動ユニット４が１つ以上、存在する。そのために、駆動ユニット４は、目標波形比較部１６を備えている。

本実施の形態５では、駆動ユニット４の更新部１５に、オン限界タイミング比較部１４７、オフ限界タイミング比較部１４８、デッドタイム限界チェック部１５０、及びオンオフ限界考慮演算部１５５が追加されている。他には、オン限界コンパレータ部１２３、及びオフ限界コンパレータ部１２４が追加されている。オン限界コンパレータ部１２３、及びオフ限界コンパレータ部１２４は、オン検出コンパレータ部１２１と基本的に同じ構成である。オン限界コンパレータ部１２３、及びオフ限界コンパレータ部１２４も状態検出部に相当する。

オン限界コンパレータ部１２３は、ゲート電圧Ｖｇｓを、オン側限界閾値電圧Ｖ＿ＯＮＤＥＴ＿２と比較し、その比較結果を出力する。出力信号の極性は、ゲート電圧Ｖｇｓがオン側限界閾値電圧Ｖ＿ＯＮＤＥＴ＿２より大きければ負であり、ゲート電圧Ｖｇｓがオン側限界閾値電圧Ｖ＿ＯＮＤＥＴ＿２より小さければ正である。本実施の形態５では、オン側限界閾値電圧Ｖ＿ＯＮＤＥＴ＿２を閾値電圧Ｖｔｈとしている。

一方、オフ限界コンパレータ部１２４は、ゲート電圧Ｖｇｓを、オフ側限界閾値電圧Ｖ＿ＯＦＦＤＥＴ＿２と比較し、その比較結果を出力する。出力信号の極性は、ゲート電圧Ｖｇｓがオフ側限界閾値電圧Ｖ＿ＯＦＦＤＥＴ＿２より大きければ負であり、ゲート電圧Ｖｇｓがオフ側限界閾値電圧Ｖ＿ＯＦＦＤＥＴ＿２より小さければ正である。本実施の形態５では、オフ側限界閾値電圧Ｖ＿ＯＦＦＤＥＴ＿２も閾値電圧Ｖｔｈとしている。

図１４は、本発明の実施の形態５に係るゲート駆動回路を搭載した駆動ユニットの各部の動作例を示すタイミングチャートである。以降、図１４を併せて参照しつつ、駆動ユニット４の動作について詳細に説明する。

上記のように、オン限界コンパレータ部１２３により、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈを越えたタイミングが検出され、オフ限界コンパレータ部１２４により、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈを下回ったタイミングが検出される。これらのタイミングの検出により、図１４に示す出力波形５２０が特定される。

オン限界コンパレータ部１２３の出力信号は、オン限界タイミング比較部１４７に入力される。オン限界タイミング比較部１４７には、遅延時間加算部１４４から、期待値波形５０４の立ち上がり開始のタイミングを示すオンタイミング情報が入力される。それにより、オン限界タイミング比較部１４７は、立ち上がり開始タイミングと、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈを上回ったタイミングとを比較して、それらの間の時間差である差分時間を特定し、特定した差分時間をデッドタイム限界チェック部１５０に通知する。図１４において、この差分時間は、矩形５２１により表している。

オフ限界コンパレータ部１２４の出力信号は、オフ限界タイミング比較部１４８に入力される。オフ限界タイミング比較部１４８には、遅延時間加算部１４４から、期待値波形５０４の立ち上がりが完了するタイミングを示すオフタイミング情報が入力される。それにより、オフ限界タイミング比較部１４８は、立ち上がり完了タイミングと、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈを下回ったタイミングとを比較して、それらの間の時間差である差分時間を特定し、特定した差分時間をデッドタイム限界チェック部１５０に通知する。図１４において、この差分時間は、矩形５２２により表している。

本実施の形態５では、パワーデバイス２間の電流の偏りを抑制しつつ、デッドタイムの短縮を実現させるようにしている。デッドタイム限界チェック部１５０、オンオフ限界考慮演算部１５５は、デッドタイムの短縮を実現させるための構成要素である。ここで、デッドタイムの短縮方法について、具体的に説明する。ここでは、構成として、ハーフブリッジの上アーム、つまりＨ（High）側を構成するパワーデバイス２と、下アーム、つまりＬ（Low）側を構成するパワーデバイス２の２つを想定する。

実際のデッドタイムは、上記のように、オン設定情報１４１ａとオフ設定情報１４１ｂとによって制御される。このデッドタイムは、第２の設定情報１３ａにより管理されるデッドタイムがベースとなる。本実施の形態５では、ベースとするデッドタイムを合わせて制御する。このデッドタイムの制御は、各駆動ユニット４で行う。それにより、駆動ユニット４間で生成される目標波形５０３のズレを抑制しつつ、ベースとするデッドタイムの最適化を可能にする。ここでは、混乱を避けるために、以降、第２の設定情報１３ａにより指定されたデッドタイムを「目標デッドタイム」と表記して区別する。この目標デッドタイムは、図１４において、矩形５０６によって表される時間である。そのため、目標デッドタイムは、「時間５０６」とも表記する。

Ｖｇｓ＝Ｖｔｈとなる時刻がドレイン電流Ｉｄｓの流れ始め、或いは流れ終わりのタイミングである。このことから、ハーフブリッジにおいて、アーム短絡電流が流れないようにするためには、以下の関係が満たされる必要がある。
目標デッドタイム ≧ Ｈ側ｔ６ +Ｌ側（ｔ２＋ｔ３） （９）
目標デッドタイム ≧ Ｌ側ｔ６ +Ｈ側（ｔ２＋ｔ３） （１０）

オン側閾値電圧Ｖ＿ＯＮＤＥＴ、及びオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴを共にミラー区間電圧ＶＧＰと想定し、ゲート電圧Ｖｇｓがオン側閾値電圧Ｖ＿ＯＮＤＥＴを越えるタイミングをｔｉｍ＿ＶＯＮ１、ゲート電圧Ｖｇｓがオン側限界閾値電圧Ｖ＿ＯＮＤＥＴ＿２を越えるタイミングをｔｉｍ＿ＶＯＮ２と定義する。また、ゲート電圧Ｖｇｓがオフ側閾値電圧Ｖ＿ＯＦＦＤＥＴを下回るタイミングをｔｉｍ＿ＶＯＦＦ１、ゲート電圧Ｖｇｓがオフ側限界閾値電圧Ｖ＿ＯＦＦＤＥＴ＿２を下回るタイミングをｔｉｍ＿ＶＯＦＦ２と定義する。

上記のように定義した場合、
｜ｔｉｍ＿ＶＯＮ２−ｔｉｍ＿ＶＯＮ１｜＝ｔ２＋ｔ３ （１１）
｜ｔｉｍ＿ＶＯＦＦ２−ｔｉｍ＿ＶＯＦＦ１｜＝ｔ６ （１２）
となる。図１４において、矩形５２１は、（１１）式により算出される時間を表し、矩形５２２は、（１２）式により算出される時間を表している。矩形５２３は、時間５２１と時間５２２との合計時間を表している。｜ｔｉｍ＿ＶＯＮ２−ｔｉｍ＿ＶＯＮ１｜及び｜ｔｉｍ＿ＶＯＦＦ２−ｔｉｍ＿ＶＯＦＦ１｜は、本実施の形態５における第１の時間、及び第２の時間にそれぞれ相当する。

（１１）及び（１２）式から、
ｔ２＋ｔ３＋ｔ６＝｜ｔｉｍ＿ＶＯＮ２−ｔｉｍ＿ＶＯＮ１｜＋
｜ｔｉｍ＿ＶＯＦＦ２−ｔｉｍ＿ＶＯＦＦ１｜ （１３）
が得られる。ここで注意しなければならないのは、（１３）式は同一の駆動ユニット４が駆動するパワーデバイス２、つまり一方のアームを構成するパワーデバイス２でのｔ２、ｔ３、ｔ６を対象にしていることである。本来は（９）式、（１０）式のように、自相と相補相の遷移時間、つまりＨ側とＬ側の各パワーデバイス２での遷移時間を対象にしなければならない。しかし、各遷移時間は、（３）〜（８）式から計算可能である。そのため、本実施の形態５では、（Ｈ側ｔ６＋Ｌ側ｔ２＋ｔ３）と（Ｌ側ｔ６ +Ｈ側ｔ２＋ｔ３）の間で大きいほうを選択し、選択したほうの時間より少し大きい時間を目標デッドタイムとして設定するようにしている。少し大きい時間とは、例えば予め更新用に設定した単位時間であっても良いが、選択したほうの時間の変化を反映した時間等であっても良い。

ｔ２、ｔ３、及びｔ６を計算するための（４）（５）及び（８）式において、ドレイン電流ＩＤ以外は固定値である。正常駆動時、最大ゲート電圧ＶＧＡが正常範囲にある場合は、ドレイン電流ＩＤの値が大きくなるほど、遷移時間ｔ２、ｔ３、ｔ６ともに長くなる方向に変化する。ここで、Ｈ側の遷移時間ｔ２をｔ２＿ｈｉｇｈ、Ｌ側の遷移時間ｔ２をｔ２＿ｌｏｗとすると、ｔ２＿ｈｉｇｈ＜ｔ２＿ｌｏｗの関係を満たす場合、遷移時間ｔ３、ｔ６は共にＬ側のほうが長くなる。その関係が満たされない場合、遷移時間ｔ２、ｔ３、ｔ６は共に、Ｈ側のほうが長くなる。

今、自相、及び相補相の遷移時間ｔ２、ｔ３及びｔ６をそれぞれ、ｔ２１、ｔ３１、ｔ６１、ｔ２２、ｔ３２、ｔ６２と表記する。自相と相補相との間の遷移時間に、ｔ２１＜ｔ２２の関係が成立している場合
ｔ２１＋ｔ３１＋ｔ６１＜ｔ２１＋ｔ３１＋ｔ６２＜ｔ２２＋ｔ３２＋ｔ６２
かつ
ｔ２１＋ｔ３１＋ｔ６１＜ｔ２２＋ｔ３２＋ｔ６１＜ｔ２２＋ｔ３２＋ｔ６２
（１４）
が成立する。ｔ２１＞ｔ２２の関係が成立している場合、不等号の向きを逆にした（１４）式の関係が成立する。

従って、自相、及び相補相の２つの相ともに、自相でのｔ２＋ｔ３＋ｔ６を目標デッドタイム以下に抑えることにより、アーム短絡を回避させることができる。言い換えれば、目標デッドタイムの下限は、ｔ２＋ｔ３＋ｔ６により制約される。このことから、本実施の形態５では、オン設定情報１４１ａ、及びオフ設定情報１４１ｂのうちの少なくとも一方の更新は、以下の式が成立しないように行っている。なお、ｔ２１＞ｔ２２の関係が成立している場合、ｔ３１＞ｔ３２、及びｔ６１＞ｔ６２の関係も共に成立する。
｜ｔｉｍ＿ＶＯＮ２−ｔｉｍ＿ＶＯＮ１｜＋｜ｔｉｍ＿ＶＯＦＦ２−
ｔｉｍ＿ＶＯＦＦ１｜＝ｔ２＋ｔ３＋ｔ６＜目標デッドタイム （１５）
（１５）式の左辺は、第１の時間と第２の時間の合計時間である。

デッドタイム限界チェック部１５０は、（１５）式が成立するか否かの判断を行う。その判断を行うために、デッドタイム限界チェック部１５０は、オンタイミング比較部１４５からｔｉｍ＿ＶＯＮ１を示す情報、オフタイミング比較部１４６からｔｉｍ＿ＶＯＦＦ１を示す情報をそれぞれ取得する。また、デッドタイム限界チェック部１５０は、ｔｉｍ＿ＶＯＮ２、及びｔｉｍ＿ＶＯＦＦ２をそれぞれ示す各情報を、オン限界タイミング比較部１４７、及びオフ限界タイミング比較部１４８から取得する。

デッドタイム限界チェック部１５０は、ｔ２＋ｔ３を表す時間５２１とｔ６を表す時間５２２との合計時間５２３を、第２の設定情報１３ａで設定されるデッドタイム５０６と比較する。デッドタイム限界チェック部１５０は、その比較結果に応じて、オンオフ限界考慮演算部１５５に下記のような処理を行わせる。

デッドタイム限界チェック部１５０は、比較により、時間５０６≧時間５２３、と判定した場合、オンオフ限界考慮演算部１５５には何も処理を行わせない。一方、比較により、時間５０６＜時間５２３、と判定した場合、デッドタイム限界チェック部１５０は、時間５２３を表す情報をオンオフ限界考慮演算部１５５に出力し、オンオフ限界考慮演算部１５５１に、その情報を新たな第２の設定情報１３ａとして更新させる。それにより、時間５２３を新たなデッドタイム５０６とさせる。

または、デッドタイム限界チェック部１５０は、上記比較結果に応じて、オンオフ限界考慮演算部１５５に下記のような処理を行わせても良い。

デッドタイム限界チェック部１５０は、比較により、時間５０６＜時間５２３、と判定した場合、オンオフ限界考慮演算部１５５に、時間５２３を示す情報を出力して、第２の設定情報１３ａをその情報に更新させる。比較により、時間５０６＝時間５２３、と判定した場合、デッドタイム限界チェック部１５０は、オンオフ限界考慮演算部１５５には何も処理を行わせない。比較により、時間５０６＞時間５２３、と判定した場合、デッドタイム限界チェック部１５０は、その大小関係の状態が継続している回数を計数する。それにより、デッドタイム限界チェック部１５０は、計数した回数が予め設定した値以上となることを条件に、時間５０６をより短くした時間を算出してオンオフ限界考慮演算部１５５に出力する。出力された時間は、オンオフ限界考慮演算部１５５により、新たな第２の設定情報１３ａとして保存させる。短くする時間は、例えば予め設定された単位時間であっても良く、時間５０６と時間５２３との間の差分を反映させた時間等であっても良い。

図１４に示す矩形５２６は、デッドタイム５０６の代わりに新たに設定されるデッドタイムを表している。ここでは、デッドタイム５０６が短いと判定されたことにより、デッドタイム５２６はデッドタイム５０６より長い時間となっている。

本実施の形態５では、（１５）式の目標デッドタイムを適切に設定することにより、最小のデッドタイムでのパワーデバイス２の駆動を実現できる。しかし、（１５）式を用いた判断によるオンオフ限界考慮演算部１５５による時間５０６、つまりデッドタイムの更なる更新は、パワーデバイス２の駆動を安定的に行えるように、オンタイミングずれ演算部１４２、及びオフタイミングずれ演算部１４３によるマージン時間の更新より、緩やかに行うことが好ましい。

各マージン時間の更新、言い換えればオン設定情報１４１ａ、及びオフ設定情報１４１ｂの更新により、実際のデッドタイムが変化することから、第２の設定情報１３ａにより設定するデッドタイムは、比較的に長い時間としても良い。第２の設定情報１３ａにより設定するデッドタイムは、パワーデバイス２の駆動を繰り返した後のオン設定情報１４１ａ、及びオフ設定情報１４１ｂを参照して、変更するようにしても良い。

なお、各ゲート駆動回路１は、共通の目標波形に対する時間差をスイッチング毎に把握しており、例えば相補相間で、定期的に目標波形に対する時間差を比較するなどの方法により、アーム短絡を検出し、（１５）式を用いた判断の代わりとして、或いは併用して、アーム短絡が検出されたか否かにより、デッドタイム設定を長くするか、短くするかを決めてもよい。そのようにした場合、例え初期設定の目標デッドタイムが不適切であったとしても、現在の使用環境下における最小のデッドタイムでのパワーデバイス２の駆動を実現させることができる。

特許文献１記載の従来技術では、本来はドレイン電流センスのために設けられたセンスＭＯＳＦＥＴのソースつなぎ変えによるボディ・ダイオードの通電の有無により、ドレイン電圧Ｖｄｓの電圧の変化を検知している。この従来技術では、センスＭＯＳＦＥＴのドレイン側、ソース側へトランジスタでスイッチするつなぎ変え切替回路と、通電時の電圧発生のための抵抗素子と、を追加する必要がある。

また、従来技術は、メインＭＯＳＦＥＴ全体のドレイン電流Ｖｄｓの電圧変化を検知してターンオン及びターンオフの判定を行う仕組みである。そのために、ドライバとメインＭＯＳＦＥＴの組単位でそれらを並列に接続したとしても、並列接続したメインＭＯＳＦＥＴのうちで、ターンオンの最も早いメインＭＯＳＦＥＴ、及びターンオフの最も遅いメインＭＯＳＦＥＴを対象にしたデッドタイム制御となる。並列接続全体でのドレイン電圧Ｖｄｓが低下してからターンオンさせる必要上、ターンオン時のタイミングのずれ、及びターンオフ時のタイミングのずれは、デッドタイムの時間をより長くする方向に作用する。このことは、並列接続動作時には、並列接続させたメインＭＯＳＦＥＴの特性ばらつきに依存して、デッドタイムをより長くさせなければならないことを意味する。

１ ゲート駆動回路、２ パワーデバイス、３ ＰＷＭ波形生成部、３ａ 第１の設定情報、４ 駆動ユニット、６ 基準目標波形部、１１ 駆動制御部、１３ 目標波形生成部、１３ａ 第２の設定情報（デッドタイム情報）、１４ タイミング制御部、１５ 更新部、１６ 目標波形比較部、５１ オン側ゲート抵抗、５２ オフ側ゲート抵抗、６１ クロック出力部、１２１ オン検出コンパレータ部、１２２ オフ検出コンパレータ部、１２３ オン限界コンパレータ部、１２４ オフ限界コンパレータ部、１４１ 駆動波形生成部、１４１ａ オン設定情報（オンタイミング設定情報）、１４１ｂ オフ設定情報（オフタイミング設定情報）、１４２ オンタイミングずれ演算部、１４３ オフタイミングずれ演算部、１４４ 遅延時間加算部（予測波形生成部）、１４５ オンタイミング比較部、１４６ オフタイミング比較部、１４７ オン限界タイミング比較部、１４８ オフ限界タイミング比較部、１５０ デッドタイム限界チェック部、１５５ オンオフ限界考慮演算部、６１３ 目標波形成形部。

タイミング制御部１４の構成要素のなかで、オンタイミングずれ演算部１４２、オフタイミングずれ演算部１４３、遅延時間加算部１４４、オンタイミング比較部１４５、及びオフタイミング比較部１４６は、パワーデバイス２の駆動タイミングを変更するための情報の更新を行う更新部１５を構成する。

目標波形成形部６１３は、ＰＷＭ波形生成部３が出力する駆動ＰＷＭ波形信号を入力する。目標波形成形部６１３は、駆動ＰＷＭ波形信号が示すＰＷＭ波形を、設定されたデッドタイムを示す第３の設定情報６１３ａに従って遅らせて、別のＰＷＭ波形信号に成形する。成形によって生成されたＰＷＭ波形信号は、基準とすべき基準目標波形を示す信号として、各駆動ユニット４の目標波形比較部１６に入力される。目標波形比較部１６は、上記実施の形態１と同様に、共通したオン期間を抽出して、抽出した期間のみをオンとするＰＷＭ波形を生成しても良い。

Claims (11)

1. １つ以上のパワーデバイスをオンオフ駆動するために、あらかじめ設定されたデッドタイム情報が示すデッドタイムが加えられた目標波形を生成する目標波形生成部と、
   前記目標波形を基準として、前記パワーデバイスをオンするタイミングの第１の変更量を示すオンタイミング設定情報、及び前記パワーデバイスをオフするタイミングの第２の変更量を示すオフタイミング設定情報を参照し、前記目標波形を基に、前記パワーデバイスを駆動するための駆動波形を生成する駆動波形生成部と、
   前記駆動波形を基に、前記パワーデバイスのゲートに印加する電圧を変化させ、前記パワーデバイスをオンオフ駆動する駆動制御部と、
   前記パワーデバイスのゲート電圧を基に、前記パワーデバイスの状態を検出する状態検出部と、
   前記駆動波形を基に、前記駆動制御部が前記パワーデバイスに印加される電圧の予測波形を生成する予測波形生成部と、
   前記状態検出部による前記状態の検出結果と前記予測波形との比較結果を基に、前記オンタイミング設定情報、及び前記オフタイミング設定情報を更新する更新部と、
   を有するゲート駆動回路。
2. 前記パワーデバイスと並列接続された１つ以上の他のパワーデバイスをオンオフ駆動する他のゲート駆動回路が生成した前記目標波形を、前記目標波形生成部が生成した前記目標波形と比較し、前記目標波形生成部が生成する前記目標波形を変更させる目標波形比較部、
   を更に有する請求項１に記載のゲート駆動回路。
3. 前記状態検出部は、前記ゲート電圧を前記パワーデバイスの閾値電圧、及びミラー区間電圧のうちの少なくとも一方と比較することにより、前記パワーデバイスの前記状態を検出する、
   請求項１または２に記載のゲート駆動回路。
4. 前記状態検出部は、前記ゲート電圧を前記パワーデバイスのミラー区間電圧より大きい電圧と比較することにより、前記パワーデバイスの前記状態として、ミラー区間の終了を検出する、
   請求項１または２に記載のゲート駆動回路。
5. 前記更新部は、前記目標波形のパルス幅に前記駆動波形のパルス幅が等しくなるように、前記オンタイミング設定情報、及び前記オフタイミング設定情報を更新する、
   請求項１〜４の何れか１項に記載のゲート駆動回路。
6. 前記予測波形生成部は、前記駆動波形におけるオンのタイミング、及びオフのタイミングに対して同じ遅延分を加えて、前記予測波形を生成する、
   請求項１〜５の何れか１項に記載のゲート駆動回路。
7. 前記状態検出部は、前記ゲート電圧を前記パワーデバイスの閾値電圧、及びミラー区間電圧とそれぞれ比較し、
   前記更新部は、前記状態検出部による検出結果を用いて、前記パワーデバイスのターンオン時に前記ゲート電圧が前記閾値電圧を越えてから前記ミラー区間電圧を越えるまでの第１の時間、及び前記パワーデバイスのターンオフ時に前記ゲート電圧が前記ミラー区間電圧より低下してから前記閾値電圧より低下するまでの第２の時間を算出し、前記第１の時間、及び前記第２の時間を基に、前記デッドタイム情報を更新する、
   請求項１〜６の何れか１項に記載のゲート駆動回路。
8. 前記更新部は、前記第１の時間に前記第２の時間を加えた合計時間が下限とするデッドタイムより短くならないように、前記デッドタイム情報を更新する、
   請求項７に記載のゲート駆動回路。
9. 請求項１から８の何れか１項に記載のゲート駆動回路を複数、有し、
   並列に接続された複数のパワーデバイスのうちの１つ以上を複数の前記ゲート駆動回路がそれぞれオンオフ駆動する、
   ゲート駆動システム。
10. 前記複数の前記ゲート駆動回路がそれぞれ有する目標波形生成部が生成した目標波形を比較し、前記複数の前記ゲート駆動回路で基準とすべき基準目標波形を生成する目標波形成形部、
    を更に有する請求項９記載のゲート駆動システム。
11. 前記複数の前記ゲート駆動回路に対し等長配線で第１のクロックを供給するクロック出力部、を更に有し、
    前記複数の前記ゲート駆動回路側には、供給された前記第１のクロックを同期・逓倍して生成した第２のクロックを前記ゲート駆動回路に供給するクロック同期逓倍部が配置され、
    前記複数の前記ゲート駆動回路は、前記クロック同期逓倍部から等長配線により前記第２のクロックが供給される、
    請求項９または１０記載のゲート駆動システム。

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