JP2020119917A - 半導体装置 - Google Patents

Abstract

【課題】信号伝送特性を向上しながら、高周波ノイズを低減する。【解決手段】 半導体装置は、パッドＰＤ１と接続され、かつ、パッドＰＤ１の下方に位置する半田ボールＳＢと、パッドＰＤ１と電気的に接続され、かつ、パッドＰＤ１の上方に位置する配線ＷＬ２と、配線ＷＬ２と電気的に接続された配線１００ａとを備える。このとき、配線ＷＬ２の幅は、配線１００ａの幅よりも大きい。【選択図】図２０

Description

本発明は、半導体装置に関し、例えば、配線基板を含む半導体装置に適用して有効な技術に関する。

特開２０１４−８２２９８号公報（特許文献１）には、広帯域にわたって良好な信号伝送特性を実現する技術が記載されている。

特開２０１４−８２２９８号公報

例えば、５６Ｇｂｐｓに代表される高速信号伝送を行なう半導体装置において、信号伝送特性の向上が望まれている。ただし、信号伝送特性が向上するということは、高周波ノイズ（ナイキスト周波数よりも高い周波数のノイズ）も信号と同様に良く半導体装置に取り込まれることを意味する。したがって、信号伝送特性を向上しながら、高周波ノイズを低減することができる技術が望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置は、パッドと接続され、かつ、パッドの下方に位置する外部接続端子と、パッドと電気的に接続され、かつ、パッドの上方に位置する第１配線と、第１配線と電気的に接続された第２配線とを備える。このとき、第１配線の幅は、第２配線の幅よりも大きい。

一実施の形態によれば、信号伝送特性を向上しながら、高周波ノイズを低減できる。

伝送システムの模式的な構成を示す図である。 半導体装置の模式的な構成を示す平面図である。 半導体装置の一断面を模式的に示す断面図である。 半導体装置と実装基板との接続部位における特性インピーダンスを模式的に示す図である。 具体的な低インピーダンス遅延部の構成を示す模式図である。 、第１関連技術において、半導体装置と実装基板との接続部位における特性インピーダンスを模式的に示す図である。 第１関連技術における具体的な低インピーダンス遅延部と高インピーダンス遅延部との構成を示す模式図である。 高周波信号においては、反射損失が大きくなることを説明する図である。 第２関連技術を説明する図である。 対策案において、半導体装置と実装基板との接続部位における特性インピーダンスを模式的に示す図である。 対策案の具体的な構成を説明する図である。 半導体装置と実装基板との接続部位における等価回路図を示す図である。 本実施の形態における基本思想を説明する図である。 信号伝送特性の向上を図ることができることを説明する図である。 周波数と反射損失との関係を示すグラフである。 高周波ノイズを低減できることを説明する図である。 周波数と反射損失との関係を示すグラフである。 実施の形態における基本思想により実現される帯域制限フィルタを模式的に示すグラフである。 本実施の形態における基本思想を説明する図である。 実装基板と半導体装置との接続部位を模式的に示す図である。 図２０のＡ−Ａ線で切断した断面図である。 （ａ）は、第１配線層のレイアウトパターンを示す図であり、（ｂ）は、第２配線層のレイアウトパターンを示す図であり、（ｃ）は、第３配線層のレイアウトパターンを示す図であり、（ｄ）は、第４配線層のレイアウトパターンを示す図である。 反射損失の周波数依存性と挿入損失の周波数依存性について、図１１に示す対策案の接続構造と図２０に示す本実施の形態における接続構造とを比較した結果を示すグラフである。 本変形例１において実装基板と半導体装置との接続部位を示す図である。 図２４のＡ−Ａ線で切断した断面図である。 （ａ）は、第１配線層のレイアウトパターンを示す図であり、（ｂ）は、第２配線層のレイアウトパターンを示す図であり、（ｃ）は、第３配線層のレイアウトパターンを示す図である。 反射損失の周波数依存性と挿入損失の周波数依存性について、図１１に示す対策案の接続構造と図２４に示す本変形例１における接続構造とを比較した結果を示すグラフである。 （ａ）は、アイパターンの高さの周波数依存性を示すグラフであり、（ｂ）は、アイパターンの幅の周波数依存性を示すグラフである。 （ａ）は、高周波ノイズがない場合において、対策案でのアイパターンを示す図であり、（ｂ）は、高周波ノイズがない場合において、変形例１でのアイパターンを示す図である。 （ａ）は、高周波ノイズがある場合において、対策案でのアイパターンを示す図であり、（ｂ）は、高周波ノイズがある場合において、変形例１でのアイパターンを示す図である。 （ａ）は、アイパターンの高さの周波数依存性を示すグラフであり、（ｂ）は、アイパターンの幅の周波数依存性を示すグラフである。 （ａ）は、高周波ノイズがない場合において、対策案でのアイパターンを示す図であり、（ｂ）は、高周波ノイズがない場合において、変形例１でのアイパターンを示す図である。 （ａ）は、高周波ノイズがある場合において、対策案でのアイパターンを示す図であり、（ｂ）は、高周波ノイズがある場合において、変形例１でのアイパターンを示す図である。 （ａ）は、アイパターンの高さの周波数依存性を示すグラフであり、（ｂ）は、アイパターンの幅の周波数依存性を示すグラフである。 （ａ）は、高周波ノイズがない場合において、対策案でのアイパターンを示す図であり、（ｂ）は、高周波ノイズがない場合において、変形例１でのアイパターンを示す図である。 （ａ）は、高周波ノイズがある場合において、対策案でのアイパターンを示す図であり、（ｂ）は、高周波ノイズがある場合において、変形例１でのアイパターンを示す図である。 変形例３における接続構造を示す模式図である。 変形例４における接続構造を示す模式図である。 変形例４における接続構造を示す模式図である。 反射損失の周波数依存性と挿入損失の周波数依存性を示すグラフである。 反射損失の周波数依存性と挿入損失の周波数依存性を示すグラフである。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

＜伝送システムの模式的な構成＞
図１は、伝送システムの模式的な構成を示す図である。

図１において、伝送システムには、信号を送信する送信部ＴＸと、信号を受信する受信部ＲＸとが設けられており、送信部ＴＸと受信部ＲＸとは、伝送線路で接続されている。

図１に示すように、受信部ＲＸは、半導体装置ＳＡに組み込まれており、この半導体装置ＳＡは、例えば、実装基板ＭＢ上に搭載されている。一方、送信部ＴＸは、例えば、実装基板ＭＢの外部に設けられている外部機器に組み込まれている。

この送信部ＴＸと受信部ＲＸとは、例えば、伝送線路ＴＬ１と伝送線路ＴＬ２とからなる差動配線で電気的に接続されている。

＜半導体装置の構成＞
図２は、半導体装置の模式的な構成を示す平面図である。

図２において、半導体装置ＳＡは、例えば、平面形状が矩形形状の配線基板ＷＢを有し、この配線基板ＷＢ上に半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、受信部を構成する集積回路が形成されている。そして、半導体チップＣＨＰに形成されている受信部は、配線基板ＷＢに形成されている伝送線路と電気的に接続されている。

図３は、半導体装置の一断面を模式的に示す断面図である。

図３において、半導体装置ＳＡは、実装基板ＭＢに搭載されている。半導体装置ＳＡは、配線基板ＷＢと、配線基板ＷＢの表面にフリップチップ接続された半導体チップＣＨＰとを有し、半導体チップＣＨＰは、配線基板ＷＢの内部に形成されている多層配線と電気的に接続されている。配線基板ＷＢの内部に形成されている多層配線は、配線基板ＷＢの裏面に形成されているパッドＰＤと電気的に接続されており、このパッドＰＤは、パッドＰＤに搭載されている半田ボール（外部接続端子）ＳＢと電気的に接続されている。そして、この半田ボールＳＢによって、半導体装置ＳＡを構成する配線基板ＷＢと、実装基板ＭＢに形成されている配線（伝送線路）とが接続されることになる。このように構成されている半導体装置ＳＡにおいて、実装基板ＭＢ上に形成されている配線（伝送線路）を伝搬してきた信号は、半田ボールＳＢを搭載するパッドＰＤを介して、配線基板ＷＢの内部に形成されている多層配線を伝わった後、配線基板ＷＢにフリップチップ接続されている半導体チップＣＨＰの受信部で受信されることになる。

図４は、半導体装置と実装基板との接続部位における特性インピーダンスを模式的に示す図である。図４において、配線基板に形成されている配線１００の特性インピーダンスは、５０Ωになっている。同様に、実装基板に形成されている配線２００の特性インピーダンスも５０Ωとなっている。ここで、配線基板と実装基板とは、パッドに搭載された半田ボールによって接続されており、このパッドと半田ボールとを含む接続部位は、５０Ωよりも特性インピーダンスの小さな低インピーダンス遅延部１０となる。なぜなら、例えば、抵抗を無視できるとし、かつ、インダクタンスを「Ｌ」、キャパシタンスを「Ｃ」とすると、伝送線路の特性インピーダンスは、√（Ｌ／Ｃ）で表されるからである。つまり、パッドと半田ボールとを含む接続部位の面積は、伝送線路を構成する配線基板の配線１００や実装基板の配線２００よりも大きく、面積が大きいということは、キャパシタンス「Ｃ」が大きくなることを意味する結果、パッドと半田ボールとを含む接続部位の特性インピーダンスは、５０Ωよりも小さくなるからである。したがって、パッドと半田ボールとを含む接続部位は、低インピーダンス遅延部１０を構成することになる。

このことから、図４に示すように、配線１００と低インピーダンス遅延部１０との間と、低インピーダンス遅延部１０と配線２００との間に特性インピーダンスの不整合が生じることになる。そして、特性インピーダンスの不整合が生じる境界においては、信号の反射損失が大きくなる。この結果、信号伝送性能が低下することになる。

図５は、具体的な低インピーダンス遅延部１０の構成を示す模式図である。

図５において、低インピーダンス遅延部１０は、パッドＰＤと半田ボールＳＢとを含むように構成されている。このとき、パッドＰＤには、配線基板に形成されている配線１００が電気的に接続されている一方、半田ボールＳＢには、実装基板に形成されている配線２００が電気的に接続されている。そして、図５に示すように、パッドＰＤと半田ボールＳＢの実効的な幅は、例えば、特性インピーダンスが５０Ωの伝送線路を構成する配線１００の幅よりも大きいことから、パッドＰＤと半田ボールＳＢとを含む接続部位は、特性インピーダンスが５０Ωよりも小さな低インピーダンス遅延部１０となることがわかる。

そこで、伝送線路と低インピーダンス遅延部１０との間の特性インピーダンスの不整合によって生じる信号の反射損失を低減するために、以下に示す第１関連技術がある。

＜第１関連技術の説明＞
本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。

図６は、第１関連技術において、半導体装置と実装基板との接続部位における特性インピーダンスを模式的に示す図である。図６に示す第１関連技術では、配線１００と低インピーダンス遅延部１０との間に、特性インピーダンスが５０Ωよりも大きな高インピーダンス遅延部２０が設けられている。このとき、第１関連技術では、高インピーダンス遅延部２０と低インピーダンス遅延部１０とを組み合わせて特性インピーダンスが５０Ωとなるように、高インピーダンス遅延部２０の特性インピーダンスが調整されている。これにより、例えば、実装基板の配線２００を伝搬してきた信号にとって、低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせが５０Ωの伝送線路と同等に見えることになる。この結果、実装基板の配線２００を伝搬してきた信号は、反射損失をほぼ生じることなく、スムーズに配線基板の配線１００に伝搬することになる。すなわち、第１関連技術では、特性インピーダンスの小さな低インピーダンス遅延部の影響を、特性インピーダンスの大きな高インピーダンス遅延部の影響で相殺することにより、特性インピーダンスの不連続に起因する反射損失を低減しているのである。

図７は、第１関連技術における具体的な低インピーダンス遅延部と高インピーダンス遅延部との構成を示す模式図である。

図７において、低インピーダンス遅延部１０は、パッドＰＤと半田ボールＳＢとを含むように構成されている一方、高インピーダンス遅延部２０は、配線ＷＬを含むように構成されている。このように、配線ＷＬによる寄生インダクタンスを利用して、特性インピーダンスが５０Ωよりも大きな高インピーダンス遅延部２０が実現されている。

第１関連技術では、低インピーダンス遅延部１０の影響を相殺する高インピーダンス遅延部２０を設けることにより、信号の反射損失を低減することができる。

ところが、伝搬する信号の周波数が高くなると、上述した第１関連技術での対策では不充分となる。以下に、この点について説明する。

図８は、高周波信号においては、反射損失が大きくなることを説明する図である。

図８において、信号の周波数が低い場合には、例えば、実装基板の配線２００を伝搬してきた信号にとって、低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせが５０Ωの伝送線路と同等に見えることになる。これに対し、信号の周波数が高くなると、実装基板の配線２００を伝搬してきた信号にとって、低インピーダンス遅延部１０と高インピーダンス遅延部２０との平均ではなく、低インピーダンス遅延部１０と高インピーダンス遅延部２０のそれぞれが別個のものとして見えてくる。このことは、高周波信号にとっては、特性インピーダンスの不連続領域が増加して見えることを意味する。すなわち、高周波信号に対して、上述した第１関連技術を適用すると、例えば、図８に示すように、配線２００と低インピーダンス遅延部１０との境界、低インピーダンス遅延部１０と高インピーダンス遅延部２０との境界、高インピーダンス遅延部２０と配線１００との境界に特性インピーダンスの不連続領域が存在するように見えるのである。

この結果、図８に示すように、第１関連技術では、高周波信号に対する反射損失が大きくなってしまうのである。この点に関し、高周波信号に対する反射損失を低減するために、以下に示す第２関連技術がある。

＜第２関連技術の説明＞
図９は、第２関連技術を説明する図である。

図９において、低インピーダンス遅延部１０は、パッドＰＤと半田ボールＳＢとを含むように構成されている一方、高インピーダンス遅延部２０は、配線ＷＬを含むように構成されている。この構成は、図７に示す第１関連技術と同様の構成である。さらに、第２関連技術では、図９に示すように、パッドＰＤの上方に電磁波吸収体ＥＭＡが設けられている。これにより、第２関連技術によれば、高周波信号においても、特性インピーダンスの不連続領域で散乱された電磁波の一部が吸収される。この結果、第２関連技術によれば、高周波信号に対する反射損失を低減できることになる。

＜第２関連技術に対する改善の検討＞
ところが、本発明者が検討したところ、第２関連技術においては、特性インピーダンスの不連続領域における不連続性が大きすぎるため、特性インピーダンスの不連続領域で散乱される電磁波が多すぎて、電磁波吸収体ＥＭＡでは、電磁波を吸収しきれないということを新たに見出した。すなわち、第２関連技術においては、高周波信号に対する反射損失を充分に低減する観点から改善の余地が存在するのである。特に、２５ＧＨｚ以上の周波数の高周波信号に対して、信号伝送特性が劣化する。したがって、第２関連技術は、例えば、５６Ｇｂｐｓ以上の信号伝送に使用される高周波信号に対して、信号伝送特性を確保する観点から不充分であるといえる。そこで、本発明者は、第２関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した対策案について説明する。

＜対策案＞
図１０は、対策案において、半導体装置と実装基板との接続部位における特性インピーダンスを模式的に示す図である。図１０に示す対策案では、低インピーダンス遅延部１０における特性インピーダンスの不連続性および高インピーダンス遅延部２０における特性インピーダンスの不連続性が小さくなっている。この場合、特性インピーダンスの不連続性が小さくなればなるほど、特性インピーダンスの不連続領域における高周波信号（電磁波）の散乱が小さくなることを考慮すると、図１０に示す対策案は、図８に示す第２関連技術よりも、特性インピーダンスの不連続領域における電磁波の散乱が小さくなる。この結果、対策案では、電磁波吸収体を設けることによって、特性インピーダンスの不連続領域で散乱した電磁波を電磁波吸収体で充分に吸収できることになる。このことは、対策案によれば、高周波信号に対する反射損失を充分に低減できることを意味する。この結果、
対策案によれば、高周波信号における伝送損失（挿入損失）を低減することができる。

図１１は、対策案の具体的な構成を説明する図である。

図１１において、対策案では、高インピーダンス遅延部２０を構成する配線ＷＬの長さが短く、かつ、太くなっている。これより、配線ＷＬの寄生インダクタンスを低減することができる。このため、図１０に示すように、配線ＷＬから構成される高インピーダンス遅延部２０の不連続性が緩和される。一方、図１１において、対策案では、低インピーダンス遅延部１０に含まれるパッドＰＤのサイズおよび半田ボールのサイズを小さくしている。これにより、低インピーダンス遅延部１０の寄生容量を低減することができる。このため、図１０に示すように、パッドＰＤと半田ボールＳＢとを含む低インピーダンス遅延部１０の不連続性が緩和される。

以上のようにして、対策案では、低インピーダンス遅延部１０における特性インピーダンスの５０Ωからのずれ（不連続性）および高インピーダンス遅延部２０における特性インピーダンスの５０Ωからのずれ（不連続性）を小さくすることができる。これにより、電磁波吸収体ＥＭＡを備える対策案によれば、特性インピーダンスの不連続領域で散乱した電磁波を電磁波吸収体ＥＭＡで充分に吸収できることになる結果、対策案によれば、高周波信号に対する反射損失を充分に低減することができる。このことから、対策案によれば、高周波信号における伝送損失（挿入損失）を低減することができる。

＜本発明者が見出した新たな知見＞
上述したように、対策案では、高周波信号における伝送損失も低減できることから、信号伝送帯域の向上を図ることができる点で有用である。ところが、信号伝送帯域の向上を図ることができるということは、高周波ノイズも良く通すことを意味する。すなわち、対策案では、高周波信号も良く通すとともに、高周波ノイズも良く通すことになる。このことから、対策案では、信号伝送特性の向上を図ることができる一方、高周波ノイズも良く通すことから、高周波ノイズ耐性の劣化が問題点として顕在化する。特に、対策案では、ノイズに弱い多値変調信号を伝送させる際に高周波ノイズ（ナイキスト周波数よりも高い周波数成分を有するノイズ）に対する耐性が劣化する。

この点に関し、高周波ノイズは、実装基板上でのクロストークや信号反射などによって発生して、実装基板上に搭載されている半導体装置に入り込む。このことから、高周波信号とともに高周波ノイズも良く通す対策案を採用する際には、高周波信号を通す一方、高周波ノイズを除去するようなフィルタを使用する必要がある。ただし、このようなフィルタの追加は、システムコストの増大を招くことになる。また、信号（例えば、５６Ｇｂｐｓ）自体の周波数が高いため、高周波信号を通す一方、高周波ノイズを除去するようなフィルタは、コストに関わらず、入手すること、製造すること、さらには、実装基板に実装することのいずれもが困難である。

そこで、本実施の形態では、上述した対策案に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。

＜実施の形態における基本思想＞
図１２は、半導体装置と実装基板との接続部位における等価回路図を示す図である。

図１２において、配線２００は、実装基板に形成されている配線を示している。一方、配線１００は、実装基板上に搭載される半導体装置に形成されている配線を示している。そして、配線２００と配線１００との間に、半導体装置と実装基板との接続部位が設けられており、この接続部位は、低インピーダンス遅延部１０と高インピーダンス遅延部２０とから構成されている。低インピーダンス遅延部１０と高インピーダンス遅延部２０のそれぞれは、Ｌ／Ｃ回路から構成されている。そして、Ｌ／Ｃ回路のインダクタンスの値とキャパシタンスの値とによって、低インピーダンス遅延部１０と高インピーダンス遅延部２０とがそれぞれ構成されることになる。

図１３は、本実施の形態における基本思想を説明する図である。

図１３には、本実施の形態において、半導体装置と実装基板との接続部位における特性インピーダンスが模式的に示されている。

本実施の形態では、特に、実装基板に形成されている配線２００から半導体装置に形成されている配線１００に高周波信号が伝搬することを想定しており、図１３に示すように、配線２００と接続部位の低インピーダンス遅延部１０との境界領域を入力端とし、配線１００と接続部位の高インピーダンス遅延部２０との境界領域を出力端としている。

このとき、配線２００の特性インピーダンスと配線１００の特性インピーダンスは、ともに、５０Ωになっている。一方、低インピーダンス遅延部１０の特性インピーダンスは、５０Ωよりも小さくなっており、高インピーダンス遅延部２０の特性インピーダンスは、５０Ωよりも大きくなっている。

したがって、本実施の形態では、配線２００と低インピーダンス遅延部１０との境界領域である入力端において、特性インピーダンスの不連続が生じている。同様に、本実施の形態では、低インピーダンス遅延部１０と高インピーダンス遅延部２０との境界領域においても、特性インピーダンスの不連続が生じている。さらに、本実施の形態では、高インピーダンス遅延部２０と配線１００との境界領域である出力端においても、特性インピーダンスの不連続が生じている。

このことから、配線２００を伝搬してきた高周波信号は、入力端と出力端との間に存在する接続部位（低インピーダンス遅延部１０と高インピーダンス遅延部２０）の内部に存在する特性インピーダンスの不連続によって、多重反射を起こし、反射損失が生じる。このとき、入力端と出力端との間の位相調整を行なうことにより、高周波信号の反射損失を低減することができる。具体的には、入力端に入射する高周波信号の位相と、入力端から入射した後、出力端で反射して再び入力端に戻ってくる反射信号の位相とが、１８０度ずれるように位相調整することにより、入力端や出力端における高周波信号の反射損失を低減することができる。なぜなら、入力端に入射する高周波信号の位相と、入力端から入射した後、出力端で反射して再び入力端に戻ってくる反射信号の位相とが、１８０度ずれている場合には、配線２００に戻る反射信号が低減されるからである。

このように、本実施の形態では、まず第１に、入力端に入射する高周波信号の位相と、入力端から入射した後、出力端で反射して再び入力端に戻ってくる反射信号の位相とが、１８０度になるように位相調整するものである。つまり、図１４に示すように、接続部位（低インピーダンス遅延部１０と高インピーダンス遅延部２０）での位相調整を行なうと、入力端および出力端での反射波が低減される。このことは、インピーダンス極が形成されることを意味し、これによって、信号伝送特性の向上を図ることができることになる。このことについて、図１５を使用して説明する。

図１５は、周波数と反射損失との関係を示すグラフである。

図１５において、入力端に入射する高周波信号の位相と、入力端から入射した後、出力端で反射して再び入力端に戻ってくる反射信号の位相とが、１８０度になるように位相調整すると、この１８０度の位相のずれを引き起こす周波数では、反射損失が著しく低減する結果、インピーダンス極が形成される。このとき、図１５に示す第１周波数をナイキスト周波数とすると、インピーダンス極を設けることにより、第１周波数信号（ナイキスト周波数の信号）の反射損失を低減することができる。この結果、第１周波数信号の伝送損失（挿入損失）を低減することができるため、信号伝送特性の向上を図ることができる。

ところが、図１５に示すように、位相調整を実施して、インピーダンス極を形成すると、ナイキスト周波数（第１周波数）だけでなく、ナイキスト周波数よりも高い第２周波数信号の反射損失も低減することになる。例えば、第２周波数を高周波ノイズの周波数とすると、位相調整を行なう場合、高周波ノイズの伝送損失も低減することになる。

そこで、本実施の形態では、第１に第１周波数信号（ナイキスト周波数の信号）の伝送損失を低減するため、入力端と出力端との間の位相調整を行なうことを前提として、第２に入力端から見た接続部位の特性インピーダンス（あるいは、出力端から見た接続部位の特性インピーダンス）を意図的に５０Ωからずらしている。これにより、本実施の形態によれば、第１周波数信号（ナイキスト周波数の信号）の信号伝送特性の向上を図りながら、高周波ノイズ（ナイキスト周波数よりも高い第２周波数のノイズ）を低減できる。

つまり、図１６に示すように、入力端から見た接続部位の特性インピーダンス（あるいは、出力端から見た接続部位の特性インピーダンス）を意図的に５０Ωからずらすということは、インピーダンス極が明確に現れなくなることを意味し、これによって、インピーダンス極よりも高い周波数帯域の反射損失が増大する。この結果、本実施の形態によれば、高周波ノイズの低減を実現することができる。

このことについて、図１７を使用して説明する。

図１７は、周波数と反射損失との関係を示すグラフである。

図１７において、点線は、入力端から見た接続部位（低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせ）の特性インピーダンスが５０Ωのときの反射損失の周波数依存性を示すグラフである。図１７の点線に示すように、位相調整を行なうとともに、入力端から見た接続部位（低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせ）の特性インピーダンスを５０Ωにする場合には、インピーダンス極が明確に現れる結果、第１周波数だけでなく、第２周波数においても、反射損失を大幅に低減することができる。このことは、ナイキスト周波数の信号だけでなく、高周波ノイズの伝送損失も低減されることを意味し、これによって、実装基板から半導体装置に高周波ノイズも良く取り込まれることになる結果、高周波ノイズ耐性が劣化することになる。

これに対し、図１７において、実線は、入力端から見た接続部位（低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせ）の特性インピーダンスが意図的に５０Ωからずれているときの反射損失の周波数依存性を示すグラフである。図１７の実線に示すように、位相調整を行なう一方、入力端から見た接続部位（低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせ）の特性インピーダンスを意図的に５０Ωからずらす場合、インピーダンス極が明確に現れなくなる。この結果、インピーダンス極よりも低い第１周波数では、反射損失を低減できる一方、インピーダンス極よりも高い第２周波数においては、反射損失を増大させることができる。これにより、本実施の形態によれば、ナイキスト周波数の信号（第１周波数信号）の信号伝送特性を向上しながら、高周波ノイズを低減することができる。

本実施の形態における基本思想は、入力端に入射する高周波信号の位相と、入力端から入射した後、出力端で反射して再び入力端に戻ってくる反射信号の位相とが、１８０度になるように位相調整する思想と、入力端から見た接続部位（低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせ）の特性インピーダンスを意図的に５０Ωからずらす思想とを組み合わせた思想である。

このような本実施の形態における基本思想によれば、インピーダンス極より低い周波数帯域での信号伝送特性の向上を図りながら、インピーダンス極よりも高い周波数を有する高周波ノイズを除去することができる。つまり、本実施の形態における基本思想は、低インピーダンス遅延部１０と高インピーダンス遅延部２０との組み合わせ方を工夫することにより、帯域制限フィルタを構成しているということもできる。

図１８は、本実施の形態における基本思想により実現される帯域制限フィルタを模式的に示すグラフである。図１８に示すように、本実施の形態における基本思想により実現される帯域制限フィルタによれば、第１周波数（ナイキスト周波数）での信号伝送特性の向上を図りながら、第２周波数（高周波ノイズ）の伝送損失（挿入損失）を増加させることができることがわかる。つまり、本実施の形態における基本思想により実現される帯域制限フィルタによれば、信号伝送特性を向上しながら、高周波ノイズを低減できる。

以上のことをまとめると、図１９に示すように、本実施の形態における基本思想は、低インピーダンス遅延部１０と高インピーダンス遅延部２０とを含む接続部位の存在を前提として、接続部位に対して、位相調整と、特性インピーダンスを５０Ωからずらすという工夫とを施すことにより、実装基板と半導体装置との接続部位を帯域制限フィルタとして機能させる技術的思想である。

以下では、実装基板と半導体装置との接続部位でのレイアウトパターンを工夫することにより、本実施の形態における基本思想を具現化する例について説明する。すなわち、以下では、実装基板と半導体装置との接続部位に設けられている高インピーダンス遅延部のレイアウトパターンを工夫することにより、この接続部位を帯域制限フィルタとして機能させる具体的な構成について説明する。

＜具体的な構成＞
図２０は、実装基板と半導体装置との接続部位を模式的に示す図である。

図２０において、配線１００ａと配線１００ｂとは、半導体装置の配線基板に形成されている配線であり、差動配線を構成している。一方、配線２００ａと配線２００ｂとは、実装基板に形成されている配線であり、差動配線を構成している。

図２０に示すように、配線１００ａと配線２００ａとは、実装基板と半導体装置との接続部位によって接続されている。具体的に、接続部位は、配線１００ａと接続された配線ＷＬ１と、この配線ＷＬ１と接続された配線ＷＬ２と、この配線ＷＬ２と接続されたパッドＰＤ１とを有している。このとき、配線１００ａと配線ＷＬ１と配線ＷＬ２は、信号配線であり、パッドＰＤ１は、信号用パッドである。特に、信号配線は、例えば、２値のデジタル信号を伝送する信号配線から構成することもできるし、４値のデジタル信号を伝送する信号配線から構成することもできる。

ここで、配線ＷＬ１の幅は、配線１００ａの幅よりも大きく、かつ、配線ＷＬ２の幅は、配線ＷＬ１の幅よりも大きくなっている。つまり、配線１００ａの幅＜配線ＷＬ１の幅＜配線ＷＬ２の幅の関係が成立している。例えば、配線１００ａの幅は、２３μｍであり、配線ＷＬ１の幅は、６０μｍである。さらに、配線ＷＬ２の幅は、８０μｍである。

図２１は、図２０のＡ−Ａ線で切断した断面図である。

図２１において、実装基板ＭＢの表面には、配線２００ａが形成されており、この配線２００ａ上には、外部接続端子である半田ボールＳＢが搭載されている。そして、半田ボールＳＢ上には、パッドＰＤ１が形成されている。このパッドＰＤ１は、半導体装置の配線基板に形成されており、パッドＰＤ１と実装基板ＭＢに形成されている配線２００ａとに挟まれるように半田ボールＳＢが配置されている。これにより、半導体装置の配線基板と実装基板ＭＢとが半田ボールＳＢを介して電気的に接続されることになる。

図２１に示すように、配線基板には、４層の配線層が形成されており、最下層の配線層Ｌ１には、半田ボールＳＢと接続されるパッドＰＤ１が形成されている。このパッドＰＤ１の平面形状は、円形形状を含む。そして、図２１に示すように、パッドＰＤ１は、配線層Ｌ１の上層の配線層Ｌ２に形成されている配線ＲＬとビア部を介して接続されている。また、配線層Ｌ２に形成されている配線ＲＬは、配線層Ｌ２の上層の配線層Ｌ３に形成されている配線ＷＬ２とビア部を介して接続されている。図２０に示すように、この配線ＷＬ２は、平面視において、パッドＰＤ１と重なる部分を有するように配置されている。そして、平面視において、配線ＷＬ２は、パッドＰＤ１の円周に沿って延在している。特に、図２０において、配線ＷＬ２は、一端部と他端部とを有し、パッドＰＤ１の中心点と配線ＷＬ２の一端部とを結ぶ仮想線ＶＬ１と、パッドＰＤ１の中心点と配線ＷＬ２の他端部とを結ぶ仮想線ＶＬ２とのなす角度θ１は、１８０度以上である。特に、仮想線ＶＬ１と仮想線ＶＬ２とのなす角度θ１は、２２０度以上３４０度以下に設定することができる。

図２１に示すように、配線層Ｌ３に形成されている配線ＷＬ２は、配線層Ｌ３の上層の配線層Ｌ４に形成されている配線ＷＬ１とビア部を介して接続されている。この配線層Ｌ４に形成されている配線ＷＬ１は、同じ配線層Ｌ４に形成されている配線１００ａと接続されている。このようにして、配線基板に形成されている配線１００ａと実装基板ＭＢに形成されている配線２００とが、配線基板と実装基板ＭＢとの接続部位を介して電気的に接続されていることになる。このとき、図２１において、半田ボールＳＢとパッドＰＤ１とによって、例えば、図１２に示す低インピーダンス遅延部１０が構成されている。一方、配線ＷＬ２によって、例えば、図１２に示す高インピーダンス遅延部２０が構成される。

図２２は、配線基板に形成されている多層配線層を構成するそれぞれの配線層のレイアウトパターンを模式的に示す平面図である。特に、図２２（ａ）は、配線層Ｌ１のレイアウトパターンを示す図であり、図２２（ｂ）は、配線層Ｌ２のレイアウトパターンを示す図である。また、図２２（ｃ）は、配線層Ｌ３のレイアウトパターンを示す図であり、図２２（ｄ）は、配線層Ｌ４のレイアウトパターンを示す図である。

図２２（ａ）に示すように、配線層Ｌ１には、信号電位（信号電圧）が印加されるパッドＰＤ１が形成されているとともに、このパッドＰＤ１を離間して囲むように基準電位（グランド電位）が供給されるグランドパターンＧＰ１が形成されている。なお、破線はグランド電位を供給する半田ボールの位置を示している。

次に、図２２（ｂ）に示すように、配線層Ｌ２には、基準電位が供給されるグランドパターンＧＰ２が形成されているとともに、パッドＰＤ１と電気的に接続される配線ＲＬが形成されている。続いて、図２２（ｃ）に示すように、配線層Ｌ３には、基準電位が供給されるグランドパターンＧＰ３が形成されているとともに、配線ＲＬと電気的に接続される配線ＷＬ２が形成されている。さらに、図２２（ｄ）に示すように、配線層Ｌ４には、基準電位が供給されるグランドパターンＧＰ４が形成されているとともに、このグランドパターンＧＰ４と離間するように、配線ＷＬ２と電気的に接続される配線ＷＬ１と、この配線ＷＬ１と接続される配線１００ａが形成されている。

以上のことから、表面と裏面とを有する配線基板を含む半導体装置において、配線基板は、裏面に形成されたパッドＰＤ１と、パッドＰＤ１と接続され、かつ、パッドＰＤ１の下方に位置する外部接続端子である半田ボールＳＢと、パッドＰＤ１と電気的に接続され、かつ、パッドＰＤの上方に位置する配線ＷＬ２と、配線ＷＬ２と電気的に接続された配線１００ａとを備える。このとき、配線ＷＬ２の幅は、配線１００ａの幅よりも大きい。

特に、配線基板は、多層配線構造を有し、パッドＰＤ１は、配線層Ｌ１に形成され、配線ＷＬ２は、配線層Ｌ１よりも２層上層の配線層Ｌ３に形成され、配線１００ａは、配線層Ｌ３よりも１層上層の配線層Ｌ４に形成されている。そして、パッドＰＤ１と配線ＷＬ２とは、配線層Ｌ１よりも１層上層で、かつ、配線層Ｌ３よりも１層下層に位置する配線層Ｌ２に形成された配線（中継配線）ＲＬと、パッドＰＤ１と配線ＲＬとを接続する第１ビア部と、配線ＲＬと配線ＷＬ２とを接続する第２ビア部とを介して接続されている。さらに、配線ＷＬ２と配線１００ａとは、第３ビア部を介して接続される。

ここで、図２０に示すように、配線１００ａと配線ＷＬ２との間には、配線ＷＬ１が介在しており、配線１００ａの幅は、配線ＷＬ１の幅よりも小さく、かつ、配線ＷＬ１の幅は、配線ＷＬ２の幅よりも小さくなっている。言い換えれば、配線１００ａと配線ＷＬ１とを一体的に形成されていると考えると、配線１００ａは、第１幅の狭幅部と、第１幅よりも大きな第２幅を有する幅広部（配線ＷＬ１の相当）とを含み、幅広部は、狭幅部と配線ＷＬ２との間に設けられているということもできる。このとき、例えば、図２０に示すように、幅広部は、狭幅部から配線ＷＬ２に向って幅が広くなる部位を含む。

＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。

まず、本実施の形態における第１特徴点は、例えば、図２０に示すように、高インピーダンス遅延部を構成する配線ＷＬ２の長さと幅を調整する点にある。すなわち、本実施の形態における第１特徴点は、配線ＷＬ２の長さと幅を調整することにより、位相調整する思想と、特性インピーダンスを意図的に５０Ωからずらす思想とを組み合わせた思想を具現化している点にある。具体的に、本実施の形態では、図２０に示すように、配線ＷＬ２の幅を配線１００ａの幅よりも大きくし、かつ、仮想線ＶＬ１と仮想線ＶＬ２とのなす角度（回転角）θ１が１８０度以上となるように、配線ＷＬ２の長さを長くしている。これにより、入力端および出力端での反射波が低減されるように位相調整することができる。このとき、さらに、接続部位（低インピーダンス遅延部＋高インピーダンス遅延部）の特性インピーダンスを意図的に５０Ωからずらすことができるように、配線ＷＬ２の長さと幅を調整することも考慮する必要がある。なぜなら、位相調整する思想と、特性インピーダンスを意図的に５０Ωからずらす思想とを組み合わせることによって、インピーダンス極より低い周波数帯域での信号伝送特性の向上を図りながら、インピーダンス極よりも高い周波数を有する高周波ノイズを効果的に除去することができるからである。

以下に、この点について説明する。

本実施の形態では、入力端に入射する高周波信号の位相と、入力端から入射した後、出力端で反射して再び入力端に戻ってくる反射信号の位相とが、１８０度になるように位相調整する方法として、例えば、高インピーダンス遅延部を構成する配線ＷＬ２を使用している。なぜなら、配線ＷＬ２の寄生インダクタンスを「Ｌ」とし、配線ＷＬ２の寄生キャパシタンスを「Ｃ」とすると、入力端と出力端との間の位相差は、√（ＬＣ）で表すことができることから、配線ＷＬ２の寄生インダクタンスと寄生キャパシタンスを調整することにより、入力端と出力端との間の位相差を９０度にして反射波を低減する位相調整が可能となるからである。

具体的に、まず、図２０に示すように、配線ＷＬ２の幅を配線１００ａの幅よりも大きくしている（「構成Ａ」）。この場合、配線ＷＬ２の寄生キャパシタンスが大きくなるから、位相差を示す√（ＬＣ）を大きくすることができる。さらに、図２０に示すように、仮想線ＶＬ１と仮想線ＶＬ２とのなす角度（回転角）θ１が１８０度以上となるように、配線ＷＬ２の長さを長くしている（「構成Ｂ」）。これにより、配線ＷＬ２の寄生インダクタンスが大きくなることから、位相差を示す√（ＬＣ）を大きくすることができる。このように、「構成Ａ」と「構成Ｂ」とを採用することにより、相乗的に、位相差を示す√（ＬＣ）を大きくすることができる結果、入力端と出力端との間の位相差を９０度にして反射波を低減する位相調整が可能となる。特に、「構成Ａ」と「構成Ｂ」とを組み合わせている点が位相差を示す√（ＬＣ）を調整する観点から有用である。なぜなら、例えば、「構成Ａ」だけで、入力端と出力端との間の位相差を９０度にする配線ＷＬ２の構成を実現することは困難であるとともに、「構成Ｂ」だけでも、入力端と出力端との間の位相差を９０度にする配線ＷＬ２の構成を実現することは困難であるからである。すなわち、「構成Ａ」と「構成Ｂ」とを組み合わせる相乗効果によって、入力端と出力端との間の位相差を９０度にする配線ＷＬ２の構成を容易に実現することが可能となる。

このようにして、本実施の形態における第１特徴点によれば、本実施の形態における基本思想を具現化することができる。すなわち、本実施の形態における第１特徴点によれば、実装基板と半導体装置との接続部位に設けられている高インピーダンス遅延部のレイアウトパターンを工夫することにより、この接続部位を帯域制限フィルタとして機能させることができる。この結果、本実施の形態における第１特徴点によれば、信号伝送特性を向上しながら、高周波ノイズを低減できる。

以下では、本実施の形態における第１特徴点によれば、信号伝送性能を向上しながら、高周波ノイズを低減できることを裏付ける結果について説明する。

図２３は、反射損失の周波数依存性と挿入損失の周波数依存性について、図１１に示す対策案の接続構造と図２０に示す本実施の形態における接続構造とを比較した結果を示すグラフである。図２３において、点線が対策案の接続構造に対応するグラフであり、実線が本実施の形態の接続構造に対応するグラフである。そして、図２３において、横軸は、周波数を示している。一方、図２３において、左側の縦軸は、反射損失を示しており、右側の縦軸は、挿入損失を示している。

まず、図２３において、対策案の接続構造に対応するグラフを示す点線では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い周波数帯においても、挿入損失が小さいことがわかる。このことは、対策案の接続構造では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも低い信号だけでなく、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い高周波ノイズも良く通すことを意味し、これによって、半導体装置のノイズ耐性が劣化してしまうことがわかる。

これに対し、図２３において、本実施の形態の接続構造に対応するグラフを示す実線では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも低い周波数帯においては、挿入損失を低減できる一方、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い周波数帯においては、対策案に比べて挿入損失が大きくなっていることがわかる。このことは、本実施の形態の接続構造では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも低い信号は良く通す一方、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い高周波ノイズは遮断できることを意味する。この結果、本実施の形態における接続構造は、帯域制限フィルタとしての機能が実現されており、信号伝送性能を向上しながら、高周波ノイズを低減できることがわかる。これにより、本実施の形態によれば、対策案に比べて、半導体装置の性能向上を図ることができることがわかる。

なお、本実施の形態における接続構造は、例えば、図１２に示すように、低インピーダンス遅延部１０と高インピーダンス遅延部２０からなる２段のＬ／Ｃラダー構造であり、インピーダンス極の数は１つである。ただし、インピーダンス極の数は、Ｌ／Ｃラダー構造の段数を増やすことにより、増加させることができる。例えば、高周波ノイズの周波数が高く、高周波ノイズを遮断する遮断周波数をもっと高い周波数に設定する場合、インピーダンス極が１つの２段のＬ／Ｃラダー構造では不充分であることも考えられる。この場合は、例えば、実装基板側にさらなる高インピーダンス遅延部を追加する、あるいは、高インピーダンス遅延部２０と配線基板の配線（特性インピーダンスが５０Ωの伝送線路）との間にさらなる低インピーダンス遅延部を挿入することにより、インピーダンス極を増やすことができ、これによって、高周波ノイズを遮断する遮断周波数を高くできる。

続いて、本実施の形態における第２特徴点は、例えば、図２０に示すように、配線１００ａと配線ＷＬ２との間に、配線１００ａよりも幅が大きく、かつ、配線ＷＬ２よりも幅が小さい配線ＷＬ１を設ける点にある。これにより、幅の小さい配線１００ａと幅の大きい配線ＷＬ２との境界における特性インピーダンスの不連続を緩和することができる。すなわち、本実施の形態では、高インピーダンス遅延部２０を構成する配線ＷＬ２の幅を大きくすることにより位相調整を行なっているが、この場合、幅の小さい配線１００ａと幅の大きい配線ＷＬ２との境界における特性インピーダンスの不連続が顕在化して反射損失が大きくなって設計が難しくなることが懸念される。この点に関し、本実施の形態における第２特徴点を採用することにより、特性インピーダンスの不連続が緩和される結果、反射損失が大きくなって設計が難しくなることが抑制される。特に、本実施の形態における第１特徴点を採用しながら、幅の小さい配線１００ａと幅の大きい配線ＷＬ２との境界における特性インピーダンスの不連続を緩和する観点から、配線ＷＬ１の平面形状として、配線１００ａ側から配線ＷＬ２側に向って徐々に幅が広くなる形状を有することが望ましい。この場合、幅の小さい配線１００ａと幅の大きい配線ＷＬ２との境界における特性インピーダンスの不連続を充分に緩和することができる。

次に、本実施の形態における第３特徴点は、例えば、図２０に示すように、高インピーダンス遅延部を構成する配線ＷＬ２が、平面視において、円形形状のパッドＰＤ１の円周に沿って形成されている点にある。これにより、本実施の形態によれば、実装基板の設計に関係なく独立して、半導体装置を設計することができる。

以下に、この理由について説明する。

図２０において、実装基板に形成されている配線２００ａとパッドＰＤ１とは、図２０では図示されない半田ボールで接続されており、配線２００ａを流れる電流は、半田ボールの高さ方向（垂直方向）に沿って、パッドＰＤ１に流れる。このことは、半田ボールを流れる電流に起因して発生する磁場は、アンペールの法則により、図２０に示すように、パッドＰＤ１の円周方向に沿って発生することになる。このとき、高インピーダンス遅延部を構成する配線ＷＬ２は、パッドＰＤ１の円周方向に沿って配置されていることから、配線ＷＬ２は、半田ボールを流れる電流によって発生する磁場と平行に配置されることになる。この結果、半導体装置の配線基板に形成されている高インピーダンス遅延部（配線ＷＬ２）は、真下（半田ボール）を流れる電流との干渉による相互インダクタンスを無くすことができる。このことは、実装基板側の設計に影響を受けることなく、配線基板に形成された高インピーダンス遅延部（配線ＷＬ２）による帯域制限フィルタを機能させることができることを意味する。すなわち、本実施の形態における第３特徴点によれば、設計の異なる様々な実装基板に半導体装置を搭載する場合であっても、半導体装置の配線基板側の設計を変更することなく、半導体装置に形成された帯域制限フィルタを機能させることができる。この結果、本実施の形態における第３特徴点によれば、半導体装置の汎用性を確保しながら、信号伝送性能の向上と高周波ノイズの低減とを両立できる。

＜変形例１＞
続いて、変形例１について説明する。

図２４は、本変形例１において実装基板と半導体装置との接続部位を示す図である。

図２４において、配線１００ａと配線１００ｂとは、半導体装置の配線基板に形成されている配線であり、差動配線を構成している。一方、配線２００ａと配線２００ｂとは、実装基板に形成されている配線であり、差動配線を構成している。

図２４に示すように、配線１００ａと配線２００ａとは、実装基板と半導体装置との接続部位によって接続されている。具体的に、接続部位は、配線１００ａと接続された配線ＷＬ１と、この配線ＷＬ１と接続された配線ＷＬ２と、この配線ＷＬ２と接続されたパッドＰＤ１とを有している。ここで、本変形例１においても、配線ＷＬ１の幅は、配線１００ａの幅よりも大きく、かつ、配線ＷＬ２の幅は、配線ＷＬ１の幅よりも大きくなっている。つまり、配線１００ａの幅＜配線ＷＬ１の幅＜配線ＷＬ２の幅の関係が成立している。

図２５は、図２４のＡ−Ａ線で切断した断面図である。

図２５において、実装基板ＭＢの表面には、配線２００ａが形成されており、この配線２００ａ上には、外部接続端子である半田ボールＳＢが搭載されている。そして、半田ボールＳＢ上には、パッドＰＤ１が形成されている。このパッドＰＤ１は、半導体装置の配線基板に形成されており、パッドＰＤ１と実装基板ＭＢに形成されている配線２００ａとに挟まれるように半田ボールＳＢが配置されている。これにより、半導体装置の配線基板と実装基板ＭＢとが半田ボールＳＢを介して電気的に接続されることになる。

図２５に示すように、配線基板には、３層の配線層が形成されており、最下層の配線層Ｌ１には、半田ボールＳＢと接続されるパッドＰＤ１が形成されている。このパッドＰＤ１の平面形状は、円形形状を含む。そして、図２５に示すように、パッドＰＤ１は、配線層Ｌ１の上層の配線層Ｌ２に形成されている配線ＷＬ２とビア部を介して接続されている。図２４に示すように、この配線ＷＬ２は、平面視において、パッドＰＤ１と重なる部分を有するように配置されている。そして、平面視において、配線ＷＬ２は、パッドＰＤ１の円周に沿って延在している。特に、図２４において、配線ＷＬ２は、一端部と他端部とを有し、パッドＰＤ１の中心点と配線ＷＬ２の一端部とを結ぶ仮想線ＶＬ１と、パッドＰＤ１の中心点と配線ＷＬ２の他端部とを結ぶ仮想線ＶＬ２とのなす角度θ２は、１８０度以上である。図２５に示すように、配線層Ｌ２に形成されている配線ＷＬ２は、配線層Ｌ２の上層の配線層Ｌ３に形成されている配線ＷＬ１とビア部を介して接続されている。この配線層Ｌ３に形成されている配線ＷＬ１は、同じ配線層Ｌ３に形成されている配線１００ａと接続されている。このようにして、配線基板に形成されている配線１００ａと実装基板ＭＢに形成されている配線２００とが、配線基板と実装基板ＭＢとの接続部位を介して電気的に接続されていることになる。

ここで、図２５に示す本変形例１における接続部位と、図２１に示す実施の形態における接続部位との相違点は、図２１に示す実施の形態では、配線基板に形成されている多層配線層が４層（配線層Ｌ１〜配線層Ｌ４）で構成されているのに対し、図２５に示す本変形例１では、配線基板に形成されている多層配線層が３層（配線層Ｌ１〜配線層Ｌ３）で構成されている点である。特に、図２１に示す実施の形態では、高インピーダンス遅延部を構成する配線ＷＬ２が配線層Ｌ３に形成されており、この配線ＷＬ２は、配線層Ｌ３の下層の配線層Ｌ２に形成されている配線ＲＬを介して、配線層Ｌ２の下層の配線層Ｌ１に形成されているパッドＰＤ１と電気的に接続されている。これに対し、図２５に示す本変形例１では、高インピーダンス遅延部を構成する配線ＷＬ２が配線層Ｌ２に形成されており、この配線ＷＬ２は、配線層Ｌ２の下層の配線層Ｌ１に形成されているパッドＰＤ１と電気的に接続されている。すなわち、図２１に示す実施の形態では、配線基板の厚さ方向において、配線ＷＬ２とパッドＰＤ１との間に配線ＲＬが介在するのに対し、図２５に示す本変形例１では、配線基板の厚さ方向において、配線ＷＬ２とパッドＰＤ１との間に配線ＲＬが介在しない。これにより、本変形例においては、実施の形態よりも、配線ＷＬ２とパッドＰＤ１との間の距離が小さくなる。このことは、本変形例では、実施の形態よりも、配線ＷＬ２とパッドＰＤ１との間の相互インダクタンスが大きくなることを意味する。この結果、本変形例１では、高インピーダンス遅延部を構成する配線ＷＬ２の長さを実施の形態よりも長くしなくても、寄生インダクタンスをかせぐことができるので、入力端と出力端との間の位相差を９０度に調整ができる。すなわち、図２０と図２４とを比較するとわかるように、本変形例１における角度θ２は、実施の形態における角度θ１よりも小さくしながらも、入力端と出力端との間の位相差を９０度に調整することができる。

図２６は、配線基板に形成されている多層配線層を構成するそれぞれの配線層のレイアウトパターンを模式的に示す平面図である。特に、図２６（ａ）は、配線層Ｌ１のレイアウトパターンを示す図であり、図２６（ｂ）は、配線層Ｌ２のレイアウトパターンを示す図である。また、図２２（ｃ）は、配線層Ｌ３のレイアウトパターンを示す図である。

図２６（ａ）に示すように、配線層Ｌ１には、信号電位（信号電圧）が印加されるパッドＰＤ１が形成されているとともに、このパッドＰＤ１を離間して囲むように基準電位（グランド電位）が供給されるグランドパターンＧＰ１が形成されている。なお、破線の位置にはグランドパターンＧＰ１と実装基板とを接続する半田ボールが置かれる。

次に、図２２（ｂ）に示すように、配線層Ｌ２には、基準電位が供給されるグランドパターンＧＰ２が形成されているとともに、パッドＰＤ１と電気的に接続される配線ＷＬ２が形成されている。続いて、図２２（ｃ）に示すように、配線層Ｌ３には、基準電位が供給されるグランドパターンＧＰ３が形成されているとともに、このグランドパターンＧＰ３と離間するように、配線ＷＬ２と電気的に接続される配線ＷＬ１と、この配線ＷＬ１と接続される配線１００ａが形成されている。

以下では、本変形例１によれば、信号伝送性能を向上しながら、高周波ノイズを低減できることを裏付ける結果について説明する。

図２７は、反射損失の周波数依存性と挿入損失の周波数依存性について、図１１に示す対策案の接続構造と図２４に示す本変形例１における接続構造とを比較した結果を示すグラフである。図２７において、点線が対策案の接続構造に対応するグラフであり、実線が本変形例１の接続構造に対応するグラフである。そして、図２７において、横軸は、周波数を示している。一方、図２７において、左側の縦軸は、反射損失を示しており、右側の縦軸は、挿入損失を示している。

まず、図２７において、対策案の接続構造に対応するグラフを示す点線では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い周波数帯においても、挿入損失が小さいことがわかる。このことは、対策案の接続構造では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも低い信号だけでなく、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い高周波ノイズも良く通すことを意味し、これによって、半導体装置のノイズ耐性が劣化してしまうことがわかる。

これに対し、図２７において、本変形例１の接続構造に対応するグラフを示す実線では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも低い周波数帯においては、挿入損失を低減できる一方、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い周波数帯においては、対策案に比べて挿入損失が著しく大きくなっていることがわかる。このことは、本変形例１の接続構造では、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも低い信号は良く通す一方、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い高周波ノイズは遮断できることを意味する。この結果、本変形例１における接続構造は、帯域制限フィルタとしての機能が実現されており、信号伝送性能を向上しながら、高周波ノイズを低減できることがわかる。これにより、本変形例１によれば、対策案に比べて、半導体装置の性能向上を図ることができることがわかる。

さらには、図２７に示す本変形例１の接続構造に対応するグラフ（実線）と、図２３に示す実施の形態の接続構造に対応するグラフ（実線）とを比較すると、本変形例１のほうが実施の形態よりも、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い周波数での挿入損失が著しく大きくなっていることがわかる。このことは、実施の形態よりも本変形例１のほうが、ナイキスト周波数の２倍の周波数（２８ＧＨｚ）よりも高い高周波ノイズに対する遮断性能が高いことを意味する。このように、本変形例１における接続構造では、実施の形態の接続構造よりも高性能の帯域制限フィルタを実現しており、本変形例１においても、信号伝送性能を向上しながら、高周波ノイズを低減できることがわかる。

次に、本変形例１の接続構造と対策案の接続構造において、高周波ノイズに対する耐性をシミュレーションによって比較した結果について説明する。

シミュレーションにおいては、例えば、半導体装置の信号入力ピン位置から正弦波の高周波ノイズを注入する。この高周波ノイズが、送信部から半導体装置に送信される高周波信号（５６Ｇｂｐｓ／ＰＡＭ４信号）に合成されて、半導体装置に入力される。その後、高周波ノイズが重畳した高周波信号は、受信部に到達した後、例えば、イコライザで波形整形される。この波形整形された後の受信波形を比較している。

このとき、正弦波である高周波ノイズの周波数が、高周波信号のナイキスト周波数の有理数倍（特に、整数倍）であると、高周波ノイズの影響が現れなくなってしまうことから、加える高周波ノイズの周波数は、高周波信号のナイキスト周波数の無理数倍としている。

図２８は、挿入損失が１ｄＢ以下の帯域が高周波信号のナイキスト周波数の約２倍の場合において、アイパターンの高さと幅の周波数依存性を示すグラフである。

特に、図２８（ａ）は、アイパターンの高さの周波数依存性を示すグラフであり、図２８（ｂ）は、アイパターンの幅の周波数依存性を示すグラフである。

まず、図２８（ａ）および図２８（ｂ）において、点線は、対策案の接続構造に対応したグラフであり、実線は、本変形例１の接続構造に対応したグラフである。

図２８（ａ）および図２８（ｂ）に示すように、高周波ノイズを注入すると、点線で示される対策案では、アイパターンが完全に閉じてしまうのに対し、実線で示される本変形例１では、アイパターンがあまり変化していないことがわかる。つまり、本変形例１では、高周波ノイズの影響を受けにくく、高周波ノイズに対する耐性が高いことがわかる。

具体的に、図２９（ａ）は、高周波ノイズがない場合において、対策案でのアイパターンを示す図であり、図２９（ｂ）は、高周波ノイズがない場合において、本変形例１でのアイパターンを示す図である。一方、図３０（ａ）は、高周波ノイズがある場合において、対策案でのアイパターンを示す図であり、図３０（ｂ）は、高周波ノイズがある場合において、本変形例１でのアイパターンを示す図である。

図２９（ａ）および図２９（ｂ）に示すように、高周波ノイズが加えられていない場合の受信波形は、対策案と本変形例１とにおいて、ほぼ同じであることがわかる。これに対し、図３０（ａ）および図３０（ｂ）に示すように、高周波ノイズを注入すると、アイパターンに関して、対策案と本変形例１とにおいて明瞭な差が現れていることがわかる。すなわち、対策案の接続構造に対応した受信波形（図３０（ａ））では、アイパターンが潰れてしまっているのに対し、本変形例１の接続構造に対応した受信波形（図３０（ｂ））では、アイパターンが、高周波ノイズを加えていない場合の受信波形（図２９（ｂ））と同等であることがわかる。つまり、本変形例１の接続構造を採用する場合には、受信波形が実質的に高周波ノイズの影響を受けないことがわかる。

続いて、図３１は、挿入損失が１ｄＢ以下の帯域が高周波信号のナイキスト周波数の約１．５倍の場合で、かつ、パッドピッチが１．０ｍｍの場合において、アイパターンの高さと幅の周波数依存性を示すグラフである。

特に、図３１（ａ）は、アイパターンの高さの周波数依存性を示すグラフであり、図３１（ｂ）は、アイパターンの幅の周波数依存性を示すグラフである。

まず、図３１（ａ）および図３１（ｂ）において、点線は、対策案の接続構造に対応したグラフであり、実線は、本変形例１の接続構造に対応したグラフである。

図３１（ａ）および図３１（ｂ）に示すように、高周波ノイズを注入すると、点線で示される対策案では、アイパターンが完全に閉じてしまうのに対し、実線で示される本変形例１では、アイパターンがあまり変化していないことがわかる。つまり、本変形例１では、高周波ノイズの影響を受けにくく、高周波ノイズに対する耐性が高いことがわかる。

具体的に、図３２（ａ）は、高周波ノイズがない場合において、対策案でのアイパターンを示す図であり、図３２（ｂ）は、高周波ノイズがない場合において、本変形例１でのアイパターンを示す図である。一方、図３３（ａ）は、高周波ノイズがある場合において、対策案でのアイパターンを示す図であり、図３３（ｂ）は、高周波ノイズがある場合において、本変形例１でのアイパターンを示す図である。

図３２（ａ）および図３２（ｂ）に示すように、高周波ノイズが加えられていない場合の受信波形は、対策案と本変形例１とにおいて、ほぼ同じであるが、本変形例１のアイパターンのほうが若干対策案のアイパターンよりも小さくなってしまうことがわかる。ところが、図３３（ａ）および図３３（ｂ）に示すように、高周波ノイズを注入すると、この関係は逆転し、さらには、アイパターンに関して、対策案と本変形例１とにおいて明瞭な差が現れていることがわかる。すなわち、対策案の接続構造に対応した受信波形（図３３（ａ））では、アイパターンが完全に潰れてしまっているのに対し、本変形例１の接続構造に対応した受信波形（図３３（ｂ））では、アイパターンが、高周波ノイズを加えていない場合の受信波形（図３２（ｂ））と同等であることがわかる。つまり、本変形例１の接続構造を採用する場合には、受信波形が実質的に高周波ノイズの影響を受けない。

次に、図３４は、挿入損失が１ｄＢ以下の帯域が高周波信号のナイキスト周波数の約１．５倍の場合で、かつ、パッドピッチが０．８ｍｍの場合において、アイパターンの高さと幅の周波数依存性を示すグラフである。

特に、図３４（ａ）は、アイパターンの高さの周波数依存性を示すグラフであり、図３４（ｂ）は、アイパターンの幅の周波数依存性を示すグラフである。

まず、図３４（ａ）および図３４（ｂ）において、点線は、対策案の接続構造に対応したグラフであり、実線は、本変形例１の接続構造に対応したグラフである。

図３４（ａ）および図３４（ｂ）に示すように、高周波ノイズを注入すると、点線で示される対策案では、アイパターンが完全に閉じてしまうのに対し、実線で示される本変形例１では、アイパターンがあまり変化していないことがわかる。つまり、本変形例１では、高周波ノイズの影響を受けにくく、高周波ノイズに対する耐性が高いことがわかる。

具体的に、図３５（ａ）は、高周波ノイズがない場合において、対策案でのアイパターンを示す図であり、図３５（ｂ）は、高周波ノイズがない場合において、本変形例１でのアイパターンを示す図である。一方、図３６（ａ）は、高周波ノイズがある場合において、対策案でのアイパターンを示す図であり、図３６（ｂ）は、高周波ノイズがある場合において、本変形例１でのアイパターンを示す図である。

図３５（ａ）および図３５（ｂ）に示すように、高周波ノイズが加えられていない場合の受信波形は、対策案と本変形例１とにおいて、ほぼ同じであるが、本変形例１のアイパターンのほうが若干対策案のアイパターンよりも小さくなってしまうことがわかる。ところが、図３６（ａ）および図３６（ｂ）に示すように、高周波ノイズを注入すると、この関係は逆転し、さらには、アイパターンに関して、対策案と本変形例１とにおいて明瞭な差が現れていることがわかる。すなわち、対策案の接続構造に対応した受信波形（図３６（ａ））では、アイパターンが完全に潰れてしまっているのに対し、本変形例１の接続構造に対応した受信波形（図３６（ｂ））では、アイパターンが、高周波ノイズを加えていない場合の受信波形（図３５（ｂ））と同等であることがわかる。つまり、本変形例１の接続構造を採用する場合には、受信波形が実質的に高周波ノイズの影響を受けない。

以上のことから、本変形例１によれば、受信波形に対して高周波ノイズの影響を受けにくくすることができる。つまり、本変形例１によれば、高周波ノイズに対する耐性を高めることができることになる。

＜変形例２＞
実施の形態では、パッドの上方に散乱電磁波を吸収するための電磁波吸収パターンを設けていないが、パッドの上方に散乱電磁波を吸収するための電磁波吸収パターンを設けてもよい。すなわち、実施の形態の基本思想は、信号透過帯域を意図的に制限する思想であることから、電磁波吸収パターンを設ける構成は必須要件ではないが、パッドの上方に電磁波吸収パターンを設ける構成を採用すると、インピーダンス極付近の周波数応答を制御しやすくなる。電磁波吸収パターンを設けることにより、反射波を吸収することができ、これによって、インピーダンス極をよりブロードにすることができる。つまり、インピーダンス極をよりブロードにすることができるということは、インピーダンス極の低周波側の周波数帯域において、挿入損失の周波数依存性をフラットにすることができることを意味し、これによって、インピーダンス極の低周波側の周波数帯域における信号伝送特性を向上することができる。

なお、電磁波吸収パターンは、例えば、メッシュパターンから構成することができる。

＜変形例３＞
図３７は、本変形例３における接続構造を示す模式図である。

図３７に示すように、高インピーダンス部を構成する配線ＷＬ２とパッドＰＤ１との接続部位（ビア部）をパッドＰＤ１と平面的に重ならない位置に設けることもできる。この場合、配線ＷＬ２の長さを維持すると、電気長（位相）が減ってしまうため、例えば、図３７に示すように、寄生インダクタンスを大きくするため、配線ＷＬ２に延長部ＥＸＵを設ける必要がある。

＜変形例４＞
図３８は、本変形例４における接続構造を示す模式図である。

図３８に示すように、パッドＰＤ１の上方に、パッドＰＤ１を平面的に覆うグランドパターン３００ａを設けることもできる。この場合、寄生キャパシタンスを増加させることができることから、高インピーダンス遅延部（配線ＷＬ２）の設計自由度を向上することができる。ただし、パッドＰＤ１の上方に設けるグランドパターンは、グランドパターン３００ａのような形状でなくてもよく、例えば、図３９に示すように、高インピーダンス部を構成する配線ＷＬ２を覆う幅広パターンからなるグランドパターン３００ｂであってもよい。この場合、高インピーダンス遅延部を構成する配線ＷＬ２の寄生キャパシタンスと寄生インダクタンスの両方を精密に調整することができる。

＜変形例５＞
実施の形態では、５６Ｇｂｐｓ／ＰＡＭ４伝送用の設計を例に挙げて、実施の形態における基本思想を説明したが、実施の形態における基本思想は、例えば、より高周波帯域（１１２Ｇｂｐｓ／ＰＡＭ４）の伝送用の設計にも適用することができる。

具体的に、図４０は、１１２Ｇｂｐｓ／ＰＡＭ４の伝送設計例（パッドピッチ１ｍｍ）における反射損失の周波数依存性と挿入損失の周波数依存性を示すグラフである。また、図４１は、１１２Ｇｂｐｓ／ＰＡＭ４の伝送設計例（パッドピッチ０．８ｍｍ）における反射損失の周波数依存性と挿入損失の周波数依存性を示すグラフである。

図４０および図４１に示すように、実施の形態の基本思想を採用することによって、５０ＧＨｚよりも低い信号は良く通す一方、５０ＧＨｚよりも高い高周波ノイズは遮断できる帯域制限フィルタも設計可能となることがわかる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態は、以下の形態を含む。

（付記１）（基本思想）
第１配線と、
前記第１配線と接続するインピーダンス変化部と、
を含む、半導体装置であって、
前記インピーダンス変化部は、
前記第１配線よりも大きな特性インピーダンスを有する高インピーダンス遅延部と、
前記第１配線よりも小さな特性インピーダンスを有する低インピーダンス遅延部と、
を有し、
前記第１配線と前記インピーダンス変化部との間の反射損失の周波数依存性において、前記反射損失が極小となる周波数を示すインピーダンス極が存在し、
前記第１配線から見た前記インピーダンス変化部の特性インピーダンスは、前記第１配線の特性インピーダンスからずれている、半導体装置。

（付記２）
付記１に記載の半導体装置において、
前記インピーダンス変化部は、帯域制限フィルタとして機能する、半導体装置。

（付記３）
付記１に記載の半導体装置において、
前記高インピーダンス遅延部は、第２配線を含み、
前記インピーダンス極は、前記第２配線の長さと幅を調整することにより形成される、半導体装置。

（付記４）（基本思想）
実装基板と、
前記実装基板上に搭載される半導体装置と、
を含む、電子装置であって、
前記実装基板は、前記半導体装置と電気的に接続される伝送線路を有し、
前記半導体装置は、インピーダンス変化部を有し、
前記インピーダンス変化部は、
前記伝送線路よりも大きな特性インピーダンスを有する高インピーダンス遅延部と、
前記伝送線路よりも小さな特性インピーダンスを有する低インピーダンス遅延部と、
を有し、
前記伝送線路と前記インピーダンス変化部との間の反射損失の周波数依存性において、前記反射損失が極小となる周波数を示すインピーダンス極が存在し、
前記伝送線路から見た前記インピーダンス変化部の特性インピーダンスは、前記伝送線路の特性インピーダンスからずれている、電子装置。

（付記５）
付記４に記載の電子装置において、
前記インピーダンス変化部は、帯域制限フィルタとして機能する、電子装置。

（付記６）
付記４に記載の電子装置において、
前記高インピーダンス遅延部は、配線を含み、
前記インピーダンス極は、前記配線の長さと幅を調整することにより形成される、電子装置。

１００ａ 配線
１００ｂ 配線
２００ａ 配線
２００ｂ 配線
３００ａ グランドパターン
３００ｂ グランドパターン
ＥＭＡ 電磁波吸収パターン
Ｌ１ 配線層
Ｌ２ 配線層
Ｌ３ 配線層
Ｌ４ 配線層
ＰＤ パッド
ＰＤ１ パッド
ＲＬ 配線
ＳＢ 半田ボール
ＶＬ１ 仮想線
ＶＬ２ 仮想線
ＷＢ 配線基板
ＷＬ１ 配線
ＷＬ２ 配線

Claims (15)

1. 表面と裏面とを有する配線基板を含む、半導体装置であって、
   前記配線基板は、
   前記裏面に形成されたパッドと、
   前記パッドと接続され、かつ、前記パッドの下方に位置する外部接続端子と、
   前記パッドと電気的に接続され、かつ、前記パッドの上方に位置する第１配線と、
   前記第１配線と電気的に接続された第２配線と、
   を備え、
   前記第１配線の幅は、前記第２配線の幅よりも大きい、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記配線基板は、多層配線構造を有し、
   前記パッドは、第１配線層に形成され、
   前記第１配線は、前記第１配線層よりも１層上層の第２配線層に形成され、
   前記第２配線は、前記第２配線層よりも１層上層の第３配線層に形成され、
   前記パッドと前記第１配線とは、第１ビア部を介して接続され、
   前記第１配線と前記第２配線とは、第２ビア部を介して接続される、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記配線基板は、多層配線構造を有し、
   前記パッドは、第１配線層に形成され、
   前記第１配線は、前記第１配線層よりも２層上層の第３配線層に形成され、
   前記第２配線は、前記第３配線層よりも１層上層の第４配線層に形成され、
   前記パッドと前記第１配線とは、
   前記第１配線層よりも１層上層で、かつ、前記第３配線層よりも１層下層に位置する第２配線層に形成された中継配線と、
   前記パッドと前記中継配線とを接続する第１ビア部と、
   前記中継配線と前記第１配線とを接続する第２ビア部と、
   を介して接続され、
   前記第１配線と前記第２配線とは、第３ビア部を介して接続される、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第２配線は、
   第１幅の狭幅部と、
   前記第１幅よりも大きな第２幅を有する幅広部と、
   を含み、
   前記幅広部は、前記狭幅部と前記第１配線との間に設けられている、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記幅広部は、前記狭幅部から前記第１配線に向って幅が広くなる部位を含む、半導体装置。
6. 請求項１に記載の半導体装置において、
   平面視において、
   前記第１配線と前記パッドとは、重なる部分を有する、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記パッドの平面形状は、円形形状を含み、
   平面視において、
   前記第１配線は、前記パッドの円周に沿って延在している、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第１配線は、一端部と他端部とを有し、
   前記パッドの中心点と前記第１配線の前記一端部とを結ぶ第１仮想線と、前記パッドの中心点と前記第１配線の前記他端部とを結ぶ第２仮想線とのなす角度は、１８０度以上である、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１仮想線と前記第２仮想線とのなす角度は、２２０度以上３４０度以下である、半導体装置。
10. 請求項１に記載の半導体装置において、
    前記第１配線の上方には、電磁波吸収パターンが形成されている、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記電磁波吸収パターンは、メッシュパターンである、半導体装置。
12. 請求項１に記載の半導体装置において、
    前記第１配線および前記第２配線は、信号配線であり、
    前記パッドは、信号用パッドである、半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記信号配線は、４値信号を伝送する配線である、半導体装置。
14. 請求項１に記載の半導体装置において、
    前記第１配線の上方には、グランドパターンが形成されている、半導体装置。
15. 請求項１４に記載の半導体装置において、
    平面視において、
    前記第１配線と前記グランドパターンとは、重なる部分を有する、半導体装置。