JP2020061531A - 半導体装置、半導体装置の製造方法、電源装置及び増幅器 - Google Patents

Abstract

【課題】窒化物半導体を用いた半導体装置において、高周波特性が良好であって、ピンチオフ時におけるリーク電流を低くすることができる半導体装置を提供する。【解決手段】基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記ゲート電極は、Ａｕ層とＮｉ層とを有しており、前記ゲート電極における前記Ａｕ層及び前記Ｎｉ層は、ともに前記第２の半導体層に接触していることを特徴とする半導体装置により上記課題を解決する。【選択図】図６

Description

本発明は、半導体装置、半導体装置の製造方法、電源装置及び増幅器に関するものである。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮからなるＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極差により、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。

特開２００２−３５９２５６号公報 特開２００７−３５８９８号公報 特開２００８−１６６８２号公報

上述した窒化物半導体を用いた半導体装置においては、高周波特性が良好であって、ピンチオフ時におけるリーク電流の低い半導体装置が求められている。

本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記ゲート電極は、Ａｕ層とＮｉ層とを有しており、前記ゲート電極における前記Ａｕ層及び前記Ｎｉ層は、ともに前記第２の半導体層に接触していることを特徴とする。

開示の半導体装置によれば、窒化物半導体を用いた半導体装置において、高周波特性が良好であって、ピンチオフ時におけるリーク電流を低くすることができる。

半導体装置の構造図 図１に示す半導体装置の説明図 図１に示す半導体装置の特性の説明図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の説明図（１） 第１の実施の形態における半導体装置の説明図（２） 第１の実施の形態における半導体装置の説明図（３） 第１の実施の形態における半導体装置の変形例の構造図（１） 第１の実施の形態における半導体装置の変形例の構造図（２） 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第１の実施の形態における半導体装置の製造方法の工程図（５） 第１の実施の形態における半導体装置の製造方法の工程図（６） 第１の実施の形態における半導体装置の製造方法の工程図（７） 第１の実施の形態における半導体装置の製造方法の工程図（８） 第２の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第２の実施の形態における電源装置の回路図 第２の実施の形態における高出力増幅器の構造図

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
最初に、窒化物半導体を用いた半導体装置として、窒化物半導体を用いた電界効果トランジスタについて図１に基づき説明する。図１に示される電界効果トランジスタは、ＨＥＭＴであり、基板９１０の上に、不図示の核形成層、バッファ層９１１、電子走行層９２１、電子供給層９２２が順に積層して形成されている。電子供給層９２２の上には、ゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されており、露出している電子供給層９２２を覆うように、保護膜となる絶縁膜９３０が形成されている。

図１に示される半導体装置である電界効果トランジスタにおいては、基板９１０は、ＳｉＣ基板が用いられており、不図示の核形成層は、ＡｌＮ等により形成されている。バッファ層９１１は、ＡｌＧａＮ等により形成されている。電子走行層９２１は、ＧａＮにより形成されており、電子供給層９２２は、ＡｌＧａＮにより形成されており、これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが生成される。絶縁膜９３０は、ＳｉＮ等により形成されている。ゲート電極９４１は、下層のＮｉ（ニッケル）層９４１ａと上層のＡｕ（金）層９４１ｂとの金属積層膜により形成されており、Ｎｉ層９４１ａが電子供給層９２２と接触している。

このような図１に示される構造の電界効果トランジスタにおいては、ソース−ドレイン間におけるゲート電極９４１の長さとなるゲート長Ｌｇを短くすることにより、良好な高周波特性を得ることができる。ところで、図１に示される半導体装置である電界効果トランジスタにおいて、ゲート電極９４１にオフとなるゲート電圧を印加した場合には、図２に示されるように、ゲート電極９４１との界面より電子供給層９２２及び電子走行層９２１の一部に空乏層が広がる。しかしながら、ゲート電極９４１のゲート長Ｌｇを短くすると、このような空乏層の広がりも小さくなるため、破線矢印で示されるピンチオフ時に流れるリーク電流が大きくなるため好ましくない。

図３は、図１に示される構造の電界効果トランジスタにおける特性であり、ゲート電圧Ｖｇが−３Ｖ、ドレイン電圧Ｖｄが２０Ｖにおけるゲート電極９４１のゲート長Ｌｇとピンチオフ時のリーク電流との関係を示す。図３に示されるように、ゲート電極９４１のゲート長Ｌｇが０．５０μｍから０．２５μｍに短くなると、ピンチオフ時のリーク電流が増加する。これは、ゲート電極９４１のゲート長Ｌｇを短くすると、ゲート電極９４１にオフとなるゲート電圧を印加した場合における空乏層９２５の広がりが小さくなるため、空乏層９２５を迂回して流れるリーク電流が増加するためと考えられる。

このため、窒化物半導体を用いた半導体装置において、良好な高周波特性を得ることができ、ピンチオフ時に流れるリーク電流の小さなものが求められている。

（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図４に示されるように、ＨＥＭＴであり、基板１０の上に、不図示の核形成層、バッファ層１１、電子走行層２１、電子供給層２２が順に積層して形成されている。電子供給層２２の上には、ゲート電極４１、ソース電極４２、ドレイン電極４３が形成されており、露出している電子供給層２２を覆うように、保護膜となる絶縁膜３０が形成されている。尚、本願においては、電子走行層２１を第１の半導体層と記載し、電子供給層２２を第２の半導体層と記載する場合がある。

本実施の形態における半導体装置においては、基板１０は、ＳｉＣ基板が用いられており、不図示の核形成層は、ＡｌＮ等により形成されている。バッファ層１１は、ＡｌＧａＮ等により形成されている。電子走行層２１は、ＧａＮにより形成されており、電子供給層２２は、ＡｌＧａＮにより形成されており、これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。絶縁膜３０は、ＳｉＮ等により形成されている。ゲート電極４１は、電子供給層２２の上のドレイン電極４３側に形成されたＡｕ層４１ａ、ソース電極４２側に形成されたＮｉ層４１ｂとを有しており、更に、この上にはＡｕ層４１ｃが形成されている。従って、ゲート電極４１におけるＡｕ層４１ａはドレイン電極４３側、Ｎｉ層４１ｂはソース電極４２側において電子供給層２２と接触している。

図５は、本実施の形態における半導体装置において、ゲート電極４１及びゲート電極４１の近傍におけるゲートしきい値電圧Ｖｔｈを示す。ゲート電極４１と電子供給層２２とはショットキー接続されており、ゲートしきい値電圧Ｖｔｈは、電子供給層２２と接触している材料の仕事関数の値により変化する。このため、ゲート電極４１のＡｕ層４１ａと接触している領域では、ゲートしきい値Ｖｔｈは−１．３Ｖであるのに対し、ゲート電極４１のＮｉ層４１ｂと接触している領域では、ゲートしきい値Ｖｔｈは−１．１Ｖとなる。尚、Ａｕの仕事関数は４．７０ｅＶであるのに対し、Ｎｉの仕事関数は５．２ｅＶであり、この仕事関数の値の違いにより、ゲートしきい値Ｖｔｈが異なってくる。

このため、図６に示されるように、空乏層２５は、Ａｕ層４１ａ側よりも、Ｎｉ層４１ｂ側の方が深くまで広がる。図６の破線で示される領域２５ａは、図１に示す構造の半導体装置における空乏層の広がりを示す。ゲート電極に印加されている電圧が同じである場合には、空乏層の広がる面積は同じとなるため、本実施の形態における半導体装置においては、空乏層２５は、破線で示される領域２５ａよりも深くまで広がる。これにより、ピンチオフ時におけるリーク電流を減らすことが可能となる。

これにより、本実施の形態における半導体装置は、図７の７Ａに示されるように、ゲート長Ｌｇを０．２５μｍと短くしても、ピンチオフ時におけるリーク電流が増えることを抑制することができる。尚、図７における７Ｂ、７Ｃは、図１に示す構造の半導体装置におけるゲート長Ｌｇとピンチオフ時におけるリーク電流との関係を示し、７Ｂはゲート長Ｌｇが０．２５μｍ、７Ｃはゲート長Ｌｇが０．５０μｍの場合であり、図３に示されるものと同じである。

本実施の形態における半導体装置においては、図５に示されるように、ゲート電極４１のゲート長Ｌｇにおける電子供給層２２と接しているＡｕ層４１ａの領域の長さＬｇａよりも、Ｎｉ層４１ｂの領域の長さＬｇｂが長い方が好ましい。電子供給層２２とＡｕ層とが接する領域では、電子供給層２２とＮｉ層とが接する領域よりもリーク電流が多くなるため、Ａｕ層４１ａの領域の長さＬｇａが短い方がリーク電流を減らすことができるからである。尚、本実施の形態における半導体装置においては、ゲート電極４１は、Ａｕ層４１ａに代えてＰｄ層により形成してもよい。

また、本実施の形態における半導体装置は、図８に示されるように、ゲート電極４１は、Ａｕ層４１ａとＮｉ層４１ｂとにより形成されたものであってもよい。この場合においても、Ａｕ層４１ａはドレイン電極４３側に、Ｎｉ層４１ｂはソース電極４２側に形成する。ドレイン電極４３側の電圧が高く、ドレイン電極４３側に高い電界が加わりやすいからである。尚、Ａｕ層４１ａとＮｉ層４１ｂとの位置を逆にした構造のものや、ゲート電極４１の中央にＮｉ層を設け、ソース電極４２側及びドレイン電極４３側の双方にＡｕ層を設けた構造のものも考えられる。

また、本実施の形態における半導体装置は、図９に示されるように、電子供給層２２の上にキャップ層２３が形成されたものであってもよい。この場合、キャップ層２３は、膜厚が５ｎｍのＧａＮにより形成されており、キャップ層２３の上に、絶縁膜３０及びゲート電極４１が形成されており、ソース電極４２及びドレイン電極４３はキャップ層２３が取り除かれた電子供給層２２の上に形成されている。

また、本実施の形態における半導体装置は、電子供給層２２は、ＩｎＡｌＮ、ＩｎＡｌＧａＮにより形成したものであってもよい。

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１０Ａから図１３Ｂに基づき説明する。尚、基板１０の上に形成される窒化物半導体層は、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成されている。窒化物半導体層をＭＯＶＰＥにより成長する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ_３（アンモニア）が用いられる。また、Ｓｉをドープする際には、原料ガスとしてシラン（ＳｉＨ_４）を供給する。尚、窒化物半導体層は、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）により形成してもよい。

最初に、図１０Ａに示すように、基板１０の上に、ＭＯＶＰＥにより、不図示の核形成層、バッファ層１１、電子走行層２１、電子供給層２２を順次形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、不図示の核形成層は、膜厚が１ｎｍから３００ｎｍ、例えば、１６０ｎｍのＡｌＮ膜により形成されている。バッファ層１１は、膜厚が１ｎｍから１０００ｎｍ、例えば、６００ｎｍのＡｌＧａＮ膜により形成されている。電子走行層２１は、膜厚が約３．０μｍのｉ−ＧａＮ膜により形成されている。電子供給層２２は、膜厚が約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが、不純物濃度が５×１０^１８ｃｍ^−３となるようにドープされている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。尚、電子走行層２１と電子供給層２２との間には、不図示のスペーサ層として膜厚が５ｎｍのｉ−ＡｌＧａＮ膜を形成してもよい。

次に、図１０Ｂに示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＴａ膜とＡｌ膜を順に成膜することにより金属積層膜を形成した後、有機溶剤等に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりソース電極４２及びドレイン電極４３が形成される。金属積層膜におけるＴａ膜の膜厚は、例えば、７ｎｍであり、Ａｌ膜の膜厚は、例えば、１００ｎｍである。この後、更に、窒素雰囲気中において、４００℃〜９００℃、例えば、５８０℃の温度で熱処理を行い、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。

次に、図１１Ａに示すように、露出している電子供給層２２の上に、保護膜となる絶縁膜３０を形成する。具体的には、電子供給層２２の上に、ＣＶＤ（chemical vapor deposition）により、膜厚が１００ｎｍのＳｉＮ膜を成膜することにより絶縁膜３０を形成する。

次に、図１１Ｂに示すように、絶縁膜３０においてゲート電極４１が形成される領域に、開口部３０ａを形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部３０ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の絶縁膜３０をＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去することにより、開口部３０ａを形成する。尚、絶縁膜３０の開口部３０ａは、ドライエッチング以外にも、ウェットエッチングやイオンミリング等により形成してもよい。

次に、図１２Ａに示すように、絶縁膜３０、ソース電極４２及びドレイン電極４３の上に、レジストパターン６１を形成し、更に、Ａｕ層４１ａを成膜する。レジストパターン６１は、絶縁膜３０、ソース電極４２及びドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことを繰り返すことにより形成する。形成されるレジストパターン６１は、ゲート電極４１のＡｕ層４１ａが形成される領域に開口部６１ａを有している。この後、レジストパターン６１の開口部６１ａの電子供給層２２の上及び絶縁膜３０の上、レジストパターン６１の上に、真空蒸着によりＡｕ層４１ａを成膜する。

次に、図１２Ｂに示すように、有機溶剤等に浸漬させることにより、レジストパターン６１の上のＡｕ層４１ａをレジストパターン６１とともにリフトオフにより除去する。このように残存するＡｕ層４１ａが、ゲート電極４１のＡｕ層４１ａとなる。

次に、図１３Ａに示すように、絶縁膜３０、ソース電極４２及びドレイン電極４３の上に、レジストパターン６２を形成し、更に、Ｎｉ層４１ｂ、Ａｕ層４１ｃを順に成膜する。レジストパターン６２は、絶縁膜３０、ソース電極４２及びドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことを繰り返すことにより形成する。形成されるレジストパターン６２は、ゲート電極４１のＮｉ層４１ｂ及びＡｕ層４１ｃが形成される領域に開口部６２ａを有している。この後、レジストパターン６２の開口部６２ａのＡｕ層４１ａの上、電子供給層２２の上及び絶縁膜３０の上、レジストパターン６２の上に、真空蒸着によりＮｉ層４１ｂ、Ａｕ層４１ｃを順に成膜する。

次に、図１３Ｂに示すように、有機溶剤等に浸漬させることにより、レジストパターン６２の上のＮｉ層４１ｂ及びＡｕ層４１ｃをレジストパターン６２とともにリフトオフにより除去する。これにより、残存するＮｉ層４１ｂ及びＡｕ層４１ｃと、Ａｕ層４１ａによりゲート電極４１が形成される。

以上の工程により、本実施の形態における半導体装置を製造することができる。

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高出力増幅器である。

本実施の形態における半導体デバイスは、第１の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１４に基づき説明する。尚、図１４は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１の実施の形態に示されているものとは、異なっている。

最初に、第１の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１の実施の形態における半導体装置に相当するものである。

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１の実施の形態における半導体装置のドレイン電極４３と接続されている。

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。

次に、本実施の形態における電源装置及び高出力増幅器について説明する。本実施の形態における電源装置及び高出力増幅器は、第１の実施の形態における半導体装置を用いた電源装置及び高出力増幅器である。

最初に、図１５に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１５に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１５に示す例では３つ）４６８を備えている。図１５に示す例では、第１の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。

次に、図１６に基づき、本実施の形態における高出力増幅器について説明する。本実施の形態における高出力増幅器４７０は、高周波増幅器であり、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高出力増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１６に示す例では、パワーアンプ４７３は、第１の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１６に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記ゲート電極は、Ａｕ層とＮｉ層とを有しており、
前記ゲート電極における前記Ａｕ層及び前記Ｎｉ層は、ともに前記第２の半導体層に接触していることを特徴とする半導体装置。
（付記２）
前記Ａｕ層は、前記Ｎｉ層よりも、前記ドレイン電極側に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート電極のゲート長における前記Ｎｉ層と前記第２の半導体層と接する領域の長さは、前記Ａｕ層と前記第２の半導体層と接する領域の長さよりも長いことを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第２の半導体層の上には、開口部を有する絶縁膜が形成されており、
前記開口部において、前記ゲート電極の前記Ａｕ層及び前記Ｎｉ層が、前記第２の半導体層と接触していることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記ゲート電極は、前記Ａｕ層に代えてＰｄ層により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記開口部における前記第２の半導体層の上の前記ドレイン電極側に、ゲート電極のＡｕ層を形成する工程と、
前記開口部における前記第２の半導体層の上の前記Ａｕ層よりも前記ソース電極側に、ゲート電極のＮｉ層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記８）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
付記１から６のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１０）
付記１から６のいずれかに記載の半導体装置を有することを特徴とする増幅器。

１０ 基板
１１ バッファ層
２１ 電子走行層
２１ａ ２ＤＥＧ
２２ 電子供給層
３０ 絶縁膜
４１ ゲート電極
４１ａ Ａｕ層
４１ｂ Ｎｉ層
４１ｃ Ａｕ層
４２ ソース電極
４３ ドレイン電極

Claims (8)

1. 基板の上に、窒化物半導体により形成された第１の半導体層と、
   前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
   前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
   を有し、
   前記ゲート電極は、Ａｕ層とＮｉ層とを有しており、
   前記ゲート電極における前記Ａｕ層及び前記Ｎｉ層は、ともに前記第２の半導体層に接触していることを特徴とする半導体装置。
2. 前記Ａｕ層は、前記Ｎｉ層よりも、前記ドレイン電極側に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート電極のゲート長における前記Ｎｉ層と前記第２の半導体層と接する領域の長さは、前記Ａｕ層と前記第２の半導体層と接する領域の長さよりも長いことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２の半導体層の上には、開口部を有する絶縁膜が形成されており、
   前記開口部において、前記ゲート電極の前記Ａｕ層及び前記Ｎｉ層が、前記第２の半導体層と接触していることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記第１の半導体層は、ＧａＮを含む材料により形成されており、
   前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
   前記第１の半導体層の上に、第２の半導体層を形成する工程と、
   前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
   前記第２の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
   前記開口部における前記第２の半導体層の上の前記ドレイン電極側に、ゲート電極のＡｕ層を形成する工程と、
   前記開口部における前記第２の半導体層の上の前記Ａｕ層よりも前記ソース電極側に、ゲート電極のＮｉ層を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
7. 請求項１から５のいずれかに記載の半導体装置を有することを特徴とする電源装置。
8. 請求項１から５のいずれかに記載の半導体装置を有することを特徴とする増幅器。
   
   

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