JP2020048373A - Ｄｃ／ｄｃコンバータの制御回路、電源管理回路、ｓｓｄ、ｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】自己消費電流を抑制しつつ、出力電圧ＶＯＵＴを高速に変化させることが可能な制御回路を提供する。【解決手段】エラーアンプ３１０は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴにもとづくフィードバック電圧ＶＦＢと基準電圧ＶＲＥＦの誤差に応じた誤差電圧ＶＥＲＲを生成する。パルス変調器３２０は、誤差電圧ＶＥＲＲに応じた制御パルスＳＰＷＭを生成する。補助回路３５０は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴを下降させる際にイネーブルとなり、フィードバック電圧ＶＦＢを時間とともに下降するランプ信号ＶＲＡＭＰと比較し、比較結果に応じてエラーアンプ３１０の出力に補助電流ＩＡＵＸをソースまたはシンクする。【選択図】図２

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータは、電子機器、産業機械、自動車などさまざまな用途で欠かせない。図１は、昇降圧ＤＣ／ＤＣコンバータ１００Ｒの回路図である。ＤＣ／ＤＣコンバータ１００Ｒは、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に接続される負荷（不図示）に、昇圧あるいは降圧された出力電圧Ｖ_ＯＵＴを供給する。

ＤＣ／ＤＣコンバータ１００Ｒは、複数のトランジスタＭ１〜Ｍ４、インダクタＬ１、出力キャパシタＣ１および制御回路２００Ｒを備える。制御回路２００Ｒは、ｇｍ（トランスコンダクタンス）アンプ２０２、キャパシタ２０４、電流検出回路２０６、パルス変調器２０８、ロジック回路２１０、プリドライバ２１２を備える。

キャパシタ２０４は、ｇｍアンプ２０２の出力に接続される。ｇｍアンプ２０２は、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢと、出力電圧Ｖ_ＯＵＴの目標値を規定する基準電圧Ｖ_ＲＥＦの誤差を増幅し、誤差に応じた電流によって、キャパシタ２０４を充放電する。キャパシタ２０４には、フィードバック電圧Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦの誤差に応じた誤差電圧Ｖ_ＥＲＲが発生する。

パルス変調器２０８は、誤差電圧Ｖ_ＥＲＲに応じたデューティ比を有するパルス信号Ｓ_ＰＷＭを生成する。電流検出回路２０６は、インダクタＬ１に流れる電流を示す電流検出信号Ｖ_ＣＳを生成する。電流モードの制御回路では、電流検出信号Ｖ_ＣＳが、パルス信号Ｓ_ＰＷＭのデューティ比に反映される。また電流検出信号Ｖ_ＣＳは、過電流保護などに用いられる。

ロジック回路２１０は、パルス信号Ｓ_ＰＷＭにもとづいて、トランジスタＭ１〜Ｍ４それぞれのオン、オフを指示する駆動信号Ｓ１〜Ｓ４を生成する。プリドライバ２１２は、駆動信号Ｓ１〜Ｓ４に応じて、対応するトランジスタＭ１〜Ｍ４を制御する。

特開２００７−１２４７４９号公報

本発明者は、図１のＤＣ／ＤＣコンバータ１００Ｒについて検討した結果、以下の課題を認識するに至った。

低消費電力化が強く要請されるアプリケーションでは、制御回路２００Ｒの消費電流も極限まで低減する必要がある。たとえばモバイル機器向けの制御回路２００Ｒでは、自己消費電流（Quiescent Current）Ｉｑを数ｎＡ〜数百ｎＡのオーダーに抑えることが求められる。

制御回路２００Ｒにおいては、自己消費電流Ｉｑのうち、ｇｍアンプ２０２の動作電流が占める割合が高いため、自己消費電流Ｉｑを削減するためには、ｇｍアンプ２０２の動作電流を低減する必要がある。

ＤＣ／ＤＣコンバータ１００Ｒの停止時に、出力電圧Ｖ_ＯＵＴを所定時間内にゼロまで下降することが要求される場合がある。そのために、基準電圧Ｖ_ＲＥＦを、所定のスルーレートでランプダウンさせる。

無負荷状態において出力電圧Ｖ_ＯＵＴを下降させるためには、出力キャパシタＣ１の電荷を、トランジスタＭ１〜Ｍ４およびインダクタＬ１を介して放電させる必要がある。ところが、ｇｍアンプ２０２の動作電流を小さく設計すると、キャパシタ２０４の充放電速度が、ｇｍアンプ２０２の電流供給能力によって制限されるため、誤差電圧Ｖ_ＥＲＲの変化速度が遅くなる。誤差電圧Ｖ_ＥＲＲの応答遅れにより、出力電圧Ｖ_ＯＵＴはランプダウンする基準電圧Ｖ_ＲＥＦに追従できなくなる。

低自己消費電流の用途では、通常動作時（出力電圧一定）における負荷変動応答速度を改善するために、フィードフォワードキャパシタＣ_ＦＦが挿入される場合がある。フィードフォワードキャパシタＣ_ＦＦにより、ｇｍアンプ２０２によるキャパシタ２０４への充放電がアシストされ、応答速度を高めることができる。

ところがフィードフォワードキャパシタＣ_ＦＦを挿入すると、出力電圧Ｖ_ＯＵＴを意図的に変動させる際に、フィードフォワードキャパシタＣ_ＦＦによる充放電が、キャパシタ２０４による充放電と逆極性となる。したがってランプダウン動作に際して、誤差電圧Ｖ_ＥＲＲの変化速度がフィードフォワードキャパシタＣ_ＦＦによって制限され、出力電圧Ｖ_ＯＵＴの下降速度がさらに遅くなってしまう。

なお、ここではランプダウン時の問題を説明したが、ランプアップに際しても同様の問題が生じうる。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、自己消費電流を抑制しつつ、出力電圧Ｖ_ＯＵＴを高速に変化させることが可能な制御回路の提供にある。

本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧にもとづくフィードバック電圧と基準電圧の誤差に応じた誤差電圧を生成するエラーアンプと、誤差電圧に応じた制御パルスを生成するパルス変調器と、ＤＣ／ＤＣコンバータの出力電圧を下降させる際にイネーブルとなり、フィードバック電圧を時間とともに下降するランプ信号と比較し、比較結果に応じてエラーアンプの出力に補助電流をソースまたはシンクする補助回路と、を備える。

この態様によれば、エラーアンプを含むフィードバック（クローズドループ）制御に、補助回路によるオープンループ制御を組み合わせることで、フィードバックループの安定性に影響を及ぼさずに、出力電圧の下降速度を高めることができる。

制御回路は、ＤＣ／ＤＣコンバータの停止時に基準電圧を時間ともに下降させる電圧源をさらに備えてもよい。補助回路には、基準電圧がランプ信号として入力されてもよい。

本発明の別の態様もまた、ＤＣ／ＤＣコンバータの制御回路である。制御回路は、ＤＣ／ＤＣコンバータの出力電圧にもとづくフィードバック電圧と基準電圧の誤差に応じた誤差電圧を生成するエラーアンプと、誤差電圧に応じた制御パルスを生成するパルス変調器と、ＤＣ／ＤＣコンバータの出力電圧を上昇させる際にイネーブルとなり、フィードバック電圧を時間とともに上昇するランプ信号と比較し、比較結果に応じてエラーアンプの出力に補助電流をソースまたはシンクする補助回路と、を備える。

この態様によれば、エラーアンプを含むフィードバック（クローズドループ）制御に、補助回路によるオープンループ制御を組み合わせることで、フィードバックループの安定性に影響を及ぼさずに、出力電圧の上昇速度を高めることができる。

制御回路は、ＤＣ／ＤＣコンバータの起動時に、基準電圧を時間ともに上昇させる電圧源をさらに備えてもよい。補助回路には、基準電圧がランプ信号として入力されてもよい。

補助回路は、フィードバック電圧をランプ信号と比較するコンパレータと、エラーアンプの出力と接続され、コンパレータの出力に応じてオン、オフが制御可能な電流源と、を含んでもよい。

エラーアンプは、キャパシタと、フィードバック電圧と基準電圧を受け、それらの誤差に応じてキャパシタを充放電するトランスコンダクタンスアンプと、を含んでもよい。補助回路の出力電流能力は、トランスコンダクタンスアンプの出力電流能力より高くてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、自己消費電流を抑制しつつ、出力電圧Ｖ_ＯＵＴを高速に変化させることができる。

昇降圧ＤＣ／ＤＣコンバータの回路図である。 実施の形態に係るＤＣ／ＤＣコンバータのブロック図である。 第１実施例に係る制御回路を備えるＤＣ／ＤＣコンバータの回路図である。 図３のＤＣ／ＤＣコンバータの動作波形図である。 補助回路有りの場合と無しの場合の出力電圧ＶＯＵＴの波形図である。 第１変形例に係るＤＣ／ＤＣコンバータの回路図である。 図７（ａ）、（ｂ）は、第２変形例に係る補助回路の回路図である。 電源管理ＩＣのブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。

図２は、実施の形態に係るＤＣ／ＤＣコンバータ１００のブロック図である。ＤＣ／ＤＣコンバータ１００は、昇降圧型であり、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に接続される負荷（不図示）に、昇圧あるいは降圧された出力電圧Ｖ_ＯＵＴを供給する。

ＤＣ／ＤＣコンバータ１００は、複数のトランジスタＭ１〜Ｍ４、インダクタＬ１、出力キャパシタＣ１および制御回路３００を備える。制御回路３００は、エラーアンプ３１０、パルス変調器３２０、ロジック回路３３０、プリドライバ３４０、補助回路３５０、電圧源３６０を備え、ひとつの半導体チップに集積化されたＩＣ（Integrated Circuit）である。

出力電圧Ｖ_ＯＵＴは、抵抗Ｒ１１，Ｒ１２により分圧され、分圧後のフィードバック電圧Ｖ_ＦＢは、制御回路３００のフィードバック（ＦＢ）ピンに入力される。なお、抵抗Ｒ１１，Ｒ１２を省略して、分圧前の出力電圧Ｖ_ＯＵＴをフィードバック電圧Ｖ_ＦＢとしてＦＢピンに入力してもよい。

エラーアンプ３１０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴにもとづくフィードバック電圧Ｖ_ＦＢと、基準電圧Ｖ_ＲＥＦの誤差に応じた誤差電圧Ｖ_ＥＲＲを生成する。

パルス変調器３２０は、誤差電圧Ｖ_ＥＲＲに応じたＰＷＭ信号Ｓ_ＰＷＭを生成する。パルス変調器３２０の変調方式は特に限定されず、電圧モード、ピーク電流モード、平均電流モードなどの方式を採用できる。

ロジック回路３３０は、ＰＷＭ信号Ｓ_ＰＷＭにもとづいて、トランジスタＭ１〜Ｍ４のオン、オフを指示する制御パルスＳ１〜Ｓ４を生成する。プリドライバ３４０は、制御パルスＳ１〜Ｓ４にもとづいて、対応するトランジスタＭ１〜Ｍ４を駆動する。

以上の構成によって、通常動作時において、フィードバック電圧Ｖ_ＦＢは基準電圧Ｖ_ＲＥＦに安定化され、したがって出力電圧Ｖ_ＯＵＴは、式（１）で与えられる目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}に安定化される。
Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２

制御回路３００は、外部からの制御信号（停止指示）ＲＡＭＰＤＯＷＮ＿ＳＴＡＲＴに応答して、出力電圧Ｖ_ＯＵＴを所定時間（たとえば１００μｓ）でゼロに下降させるランプダウン機能を有する。具体的には電圧源３６０は、停止指示ＲＡＭＰＤＯＷＮ＿ＳＴＡＲＴに応答して、基準電圧Ｖ_ＲＥＦを、通常時の電圧レベルからゼロまで、時間とともに一定の傾きで下降させる。つまり基準電圧Ｖ_ＲＥＦは、ＤＣ／ＤＣコンバータ１００の停止に際して、ランプ波形を有するランプ信号Ｖ_ＲＡＭＰとなる。

電圧源３６０の構成は特に限定されない。たとえば電圧源３６０は、時間とともに変化するデジタル信号を生成する波形発生器と、デジタル信号をアナログ電圧に変換するデジタル／アナログ変換器で構成してもよい。あるいは、電圧源３６０は、キャパシタと、キャパシタの電荷を定電流で放電する放電回路と、を含み、キャパシタの電圧を、基準電圧（ランプ信号）として出力してもよい。

エラーアンプ３１０を含むフィードバックループによって、基準電圧Ｖ_ＲＥＦの下降に追従して出力電圧Ｖ_ＯＵＴも下降するようにフィードバックがかかるが、エラーアンプ３１０の応答速度によって、出力電圧Ｖ_ＯＵＴの下降速度は制限される。出力電圧Ｖ_ＯＵＴの下降速度を高めるために、補助回路３５０が設けられる。

補助回路３５０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴを下降させるランプダウンの際にイネーブルとなり、出力電圧Ｖ_ＯＵＴが一定となる通常動作中はディセーブルである。補助回路３５０のイネーブル、ディセーブルは、イネーブル端子に入力される制御信号ＲＡＭＰＤＯＷＮ＿ＳＴＡＲＴにもとづいて切り替えることができる。

補助回路３５０は、イネーブル状態において、フィードバック電圧Ｖ_ＦＢを、時間とともに下降するランプ信号Ｖ_ＲＡＭＰと比較し、比較結果に応じてエラーアンプ３１０の出力に補助電流Ｉ_ＡＵＸをソースまたはシンクする。

補助電流Ｉ_ＡＵＸの向き（すなわちソースであるか、シンクであるか）は、フィードバックループの構成による。本実施の形態では、誤差電圧Ｖ_ＥＲＲが高いほど、出力電圧Ｖ_ＯＵＴが下降するように構成されており、したがって補助電流Ｉ_ＡＵＸは誤差電圧Ｖ_ＥＲＲを上昇させる方向に流れる（ソース）。

以上が制御回路３００の構成である。続いてその動作を説明する。
ランプダウン時に、基準電圧Ｖ_ＲＥＦが時間とともに下降する。フィードバック電圧Ｖ_ＦＢの下降が、基準電圧Ｖ_ＲＥＦ（ランプ信号Ｖ_ＲＡＭＰ）の下降に遅れると、Ｖ_ＦＢ＞Ｖ_ＲＥＦとなり、補助回路３５０から補助電流Ｉ_ＡＵＸが出力され、誤差電圧Ｖ_ＥＲＲの上昇速度がアシストされ、出力電圧Ｖ_ＯＵＴの下降速度が速くなる。

フィードバック電圧Ｖ_ＦＢの下降が、基準電圧Ｖ_ＲＥＦ（ランプ信号Ｖ_ＲＡＭＰ）の下降より進み過ぎると、補助電流Ｉ_ＡＵＸはゼロとなり、エラーアンプ３１０によって誤差電圧Ｖ_ＥＲＲが調節される。

制御回路３００はランプダウン時に、この動作を繰り返すことにより、出力電圧Ｖ_ＯＵＴを、ランプ信号にしたがって下降させることができる。

この制御回路３００によれば、エラーアンプ３１０を含むフィードバック（クローズドループ）制御に、補助回路３５０によるオープンループ制御を組み合わせることで、フィードバックループの安定性に影響を及ぼさずに、出力電圧の下降速度を高めることができる。また、エラーアンプ３１０の動作電流を増やす必要がないため、通常動作時における自己消費電流の増加も抑制できる。

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

（第１実施例）
図３は、第１実施例に係る制御回路３００Ａを備えるＤＣ／ＤＣコンバータ１００Ａの回路図である。エラーアンプ３１０は、ｇｍアンプ３１２およびキャパシタ３１４を含む。キャパシタ３１４の一端は接地される。ｇｍアンプ３１２は、フィードバック電圧Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦを受け、それらの誤差に応じた誤差電流Ｉ_ＥＲＲを生成し、キャパシタ３１４を充放電する。

制御回路３００Ａの自己消費電流Ｉｑの削減のために、ｇｍアンプ３１２の出力電流能力は数十ｎＡ（たとえば３０ｎＡ）に設計される。これに対して、補助回路３５０の出力電流能力は、ｇｍアンプ３１２の出力電流能力より高く設計される。

補助回路３５０は、コンパレータ３５２および電流源３５４を含む。コンパレータ３５２は、制御信号ＲＡＭＰＤＯＷＮ＿ＳＴＡＲＴに応じてイネーブルとなり、フィードバック電圧Ｖ_ＦＢをランプ信号Ｖ_ＲＡＭＰ（基準電圧Ｖ_ＲＥＦ）と比較する。電流源３５４は、エラーアンプ３１０の出力、すなわちキャパシタ３１４と接続され、コンパレータ３５２の出力ＣＯＭＰ＿ＯＵＴに応じてオン、オフが制御可能に構成される。たとえば電流源３５４は、定電流源３５６と、定電流源３５６が生成する電流の経路上に設けられたスイッチＳＷ１を含み、コンパレータ３５２の出力ＣＯＭＰ＿ＯＵＴに応じてスイッチＳＷ１を制御してもよい。あるいは定電流源３５６のオン、オフを、コンパレータ３５２の出力ＣＯＭＰ＿ＯＵＴに応じて直接制御できるように構成してもよい。

制御回路３００Ａは、フィードフォワードキャパシタＣ_ＦＦを備える。フィードフォワードキャパシタＣ_ＦＦの一端は出力端子１０４と接続と接続され、その他端はエラーアンプ３１０の出力ノードと接続される。フィードフォワードキャパシタＣ_ＦＦによって、通常状態における負荷応答性が改善される。

パルス変調器３２０は、たとえば電流モードの変調器を含む。電流検出回路３２２は、インダクタＬ１に流れる電流に応じた電流検出信号Ｖ_ＣＳを生成する。パルス変調器３２０は、電流検出信号Ｖ_ＣＳのピーク（あるいは平均値）が、誤差電圧Ｖ_ＥＲＲに近づくように、ＰＷＭ信号のデューティ比を調節する。

以上がＤＣ／ＤＣコンバータ１００Ａの構成である。続いてその動作を説明する。図４は、図３のＤＣ／ＤＣコンバータ１００Ａの動作波形図である。

時刻ｔ_０に、制御信号ＲＡＭＰＤＯＷＮ＿ＳＴＡＲＴがアサート（ハイレベル）となり、補助回路３５０がイネーブルとなる。また電圧源３６０は制御信号ＲＡＭＰＤＯＷＮ＿ＳＴＡＲＴのアサートに応答して、基準電圧Ｖ_ＲＥＦを、０Ｖに向かって１００μｓかけてランプダウンさせる。

フィードバック電圧Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦの大小関係に応じて、ＣＯＭＰ＿ＯＵＴ信号は、ハイ・ローが変化する。Ｖ_ＦＢ＞Ｖ_ＲＥＦとなるとＣＯＭＰ＿ＯＵＴ信号がローとなり、電流源３５４がオンとなる。これにより補助電流Ｉ_ＡＵＸがキャパシタ３１４に注入され、誤差電圧Ｖ_ＥＲＲが上昇し、出力電圧Ｖ_ＯＵＴが下降する。出力電圧Ｖ_ＯＵＴの下降によりＶ_ＦＢ＜Ｖ_ＲＥＦとなると、ＣＯＭＰ＿ＯＵＴ信号がハイとなり、電流源３５４がオフし、補助電流Ｉ_ＡＵＸの注入が停止する。

この動作を繰り返すことにより、出力電圧Ｖ_ＯＵＴを、基準電圧Ｖ_ＲＥＦのランプ波形に追従して、ランプダウンさせることができる。

図５は、補助回路有りの場合と無しの場合の出力電圧Ｖ_ＯＵＴの波形図である。補助回路が無い場合、すなわち図１のＤＣ／ＤＣコンバータ１００Ｒでは、出力電圧Ｖ_ＯＵＴは非常に遅い速度で下降していく。これに対して補助回路を設けることで、１００μｓの短時間で、出力電圧Ｖ_ＯＵＴをランプダウンさせることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図６は、第１変形例に係るＤＣ／ＤＣコンバータ１００Ｂの回路図である。この変形例では、制御回路３００Ｂは、誤差電圧Ｖ_ＥＲＲが高いほど、出力電圧Ｖ_ＯＵＴが下降するように帰還がかかる。その場合、補助回路３５０Ｂは、補助電流Ｉ_ＡＵＸは誤差電圧Ｖ_ＥＲＲを下降させる方向に流れる（シンク）。その他は図３と同様である。

（第２変形例）
図７（ａ）、（ｂ）は、第２変形例に係る補助回路３５０Ｃの回路図である。補助回路Ｃは、電圧源３５８とスイッチＳＷ２の組み合わせで構成してもよい。図７（ａ）は、補助電流Ｉ_ＡＵＸをソースする構成である。コンパレータ３５２の出力ＣＯＭＰ＿ＯＵＴによってスイッチＳＷ２がオンすると、電圧源３５８の電圧Ｖ_Ｈが、キャパシタ３１４に印加され、キャパシタ３１４に補助電流Ｉ_ＡＵＸが流れる。スイッチＳＷ２と直列に抵抗を挿入してもよい。

図７（ｂ）は、補助電流Ｉ_ＡＵＸをシンクする構成である。この場合、図７（ａ）の電圧源３５８を省略して、接地電圧Ｖ_ＧＮＤを用いてもよい。

（第３変形例）
実施の形態では、トランジスタＭ１〜Ｍ４を制御回路３００の外部に設けたが、それらを制御回路３００に集積化してもよい。またトランジスタＭ３はＰチャンネルで構成してもよい。

（第４変形例）
実施の形態では、昇降圧コンバータについて説明したが、本発明は降圧（Ｂｕｃｋ）コンバータにも適用可能である。

（第５変形例）
実施の形態では、ランプダウンについて説明したが、ランプアップについても同様の構成によって対応できる。また、ランプダウン、ランプアップは、ＤＣ／ＤＣコンバータ１００の停止時、あるいは起動時のものに限定されない。たとえばＤＣ／ＤＣコンバータ１００の動作中に、出力電圧Ｖ_ＯＵＴの目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}を第１レベルから第２レベルに変化させるケースにも本発明は有効である。

（用途）
制御回路３００は、ＰＭＩＣ（電源管理ＩＣ）に搭載することができる。図８は、電源管理ＩＣ（４００）のブロック図である。電源管理ＩＣ４００は、複数チャンネル（Ｎチャンネル）の電源回路を管理する。電源管理ＩＣ４００は、スマートフォンやタブレット端末、コンピュータ、ＳＳＤ（ソリッドステートドライブ）など、さまざまな電子機器、電子部品に搭載される。電源管理ＩＣ４００は、シーケンサ４０２、Ｎチャンネルに対応する複数の制御回路４０４＿１〜４０４＿Ｎ、リニアレギュレータ（ＬＤＯ）４０６を備える。この例において、制御回路４０４＿１〜４０４＿Ｎのうちひとつ４０４＿１は、昇降圧コンバータの制御回路であり、上述の制御回路３００のアーキテクチャで構成できる。また別のひとつ４０４＿Ｎは、降圧コンバータの制御回路であり、上述の制御回路３００のアーキテクチャで構成できる。

シーケンサ４０２は、システムの起動時あるいは停止時に、複数の制御回路４０４に対して、予め決めれた順序、タイミングで、制御信号ＣＴＲＬ１〜ＣＴＲＬＮを出力する。この制御信号には、上述のＲＡＭＰＤＯＷＮ＿ＳＴＡＲＴ信号などが含まれる。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ ＤＣ／ＤＣコンバータ
１０２ 入力端子
１０４ 出力端子
Ｍ１，Ｍ２，Ｍ３，Ｍ４ トランジスタ
Ｌ１ インダクタ
Ｃ１ 出力キャパシタ
３００ 制御回路
３１０ エラーアンプ
３１２ ｇｍアンプ
３１４ キャパシタ
３２０ パルス変調器
３２２ カレントセンスアンプ
３３０ ロジック回路
３４０ プリドライバ
３５０ 補助回路
３５２ コンパレータ
３５４ 電流源
３６０ 電圧源
４００ 電源管理ＩＣ
４０２ シーケンサ
４０４ 制御回路
４０６ リニアレギュレータ

Claims (11)

1. ＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータの出力電圧にもとづくフィードバック電圧と基準電圧の誤差に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧に応じた制御パルスを生成するパルス変調器と、
   前記ＤＣ／ＤＣコンバータの前記出力電圧を下降させる際にイネーブルとなり、前記フィードバック電圧を時間とともに下降するランプ信号と比較し、比較結果に応じて前記エラーアンプの出力に補助電流をソースまたはシンクする補助回路と、
   を備えることを特徴とする制御回路。
2. 前記ＤＣ／ＤＣコンバータの停止時に、前記基準電圧を時間ともに下降させる電圧源をさらに備え、
   前記補助回路には、前記基準電圧が前記ランプ信号として入力されることを特徴とする請求項１に記載の制御回路。
3. ＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータの出力電圧にもとづくフィードバック電圧と基準電圧の誤差に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧に応じた制御パルスを生成するパルス変調器と、
   前記ＤＣ／ＤＣコンバータの前記出力電圧を上昇させる際にイネーブルとなり、前記フィードバック電圧を時間とともに上昇するランプ信号と比較し、比較結果に応じて前記エラーアンプの出力に補助電流をソースまたはシンクする補助回路と、
   を備えることを特徴とする制御回路。
4. 前記ＤＣ／ＤＣコンバータの起動時に、前記基準電圧を時間ともに上昇させる電圧源をさらに備え、
   前記補助回路には、前記基準電圧が前記ランプ信号として入力されることを特徴とする請求項３に記載の制御回路。
5. 前記補助回路は、
   前記フィードバック電圧を前記ランプ信号と比較するコンパレータと、
   前記エラーアンプの出力と接続され、前記コンパレータの出力に応じてオン、オフが制御可能な電流源と、を含むことを特徴とする請求項１から４のいずれかに記載の制御回路。
6. 前記エラーアンプは、
   キャパシタと、
   前記フィードバック電圧と前記基準電圧を受け、それらの誤差に応じて前記キャパシタを充放電するトランスコンダクタンスアンプと、
   を含み、
   前記補助回路の出力電流能力は、前記トランスコンダクタンスアンプの出力電流能力より高いことを特徴とする請求項１から５のいずれかに記載の制御回路。
7. 前記ＤＣ／ＤＣコンバータの出力端子と、前記エラーアンプの出力の間に設けられたフィードフォワードキャパシタをさらに備えることを特徴とする請求項１から６のいずれかに記載の制御回路。
8. ひとつの半導体基板に集積化されることを特徴とする請求項１から７のいずれかに記載の制御回路。
9. 請求項１から８のいずれかに記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
10. 請求項１から８のいずれかに記載の制御回路を備えることを特徴とする電源管理回路。
11. 請求項１０に記載の電源管理回路を備えることを特徴とするＳＳＤ。

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