JP2020031123A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】コンタクトホールを形成する際に、露出した電界効果トランジスタのゲート電極に蓄積される電荷を逃がすことができる半導体装置の製造方法を提供する。【解決手段】層間絶縁膜ＩＬＦにコンタクトホールＣＨＳを形成する際に、ゲート電極ＧＥＬとともに不純物領域ＩＭＲが露出する。コンタクトホールＣＨＳ内を覆うように絶縁膜ＩＦが形成され、その絶縁膜ＩＦにエッチング処理を行うことによって、ゲート電極ＧＥＬが露出するとともに、絶縁体が残される。コンタクトホールＣＨＳ内に絶縁膜ＩＦを形成する工程では、ゲート電極ＧＥＬの上面上に堆積する絶縁膜ＩＦの厚さを厚さｔ２とし、不純物領域ＩＭＲ上に堆積する絶縁膜ＩＦの厚さを厚さｔ３とすると、絶縁膜ＩＦは、厚さｔ３が厚さｔ２よりも厚くなるように形成される。【選択図】図１９

Description

本発明は、半導体装置の製造方法および半導体装置に関し、たとえば、電界効果トランジスタを備えた半導体装置に好適に利用できるものである。

半導体素子として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、単に「電界効果トランジスタ」と記す。）を備えた半導体装置では、その半導体装置の配線工程において発生する電荷によって、電界効果トランジスタに不具合が生じることがある。すなわち、電界効果トランジスタのゲート電極を露出するコンタクトホールを形成する際に、露出したゲート電極がエッチング処理に伴うプラズマ雰囲気に晒されて、ゲート電極に電荷が蓄積されることがある。ゲート電極に電荷が蓄積されることで、電界効果トランジスタのしきい値電圧が変動することがある。また、ゲート絶縁膜が破壊されることがある。

一般的には、たとえば、特許文献１に提案されているように、電界効果トランジスタのゲート電極と並列に保護ダイオードを電気的に接続し、ゲート電極に蓄積された電荷を半導体基板に逃がす手法が知られている。

ところが、コンタクトホールの場合には、コンタクトホールよりも下層に配線層がないために、配線層を用いて保護ダイオードをゲート電極に電気的に接続することができない。このため、たとえば、コンタクトホールを形成する際のエッチング条件として、電荷によるダメージが少ない条件を適用する手法が採られている。また、たとえば、特許文献２では、電荷を逃がすためのローカル配線を、別途形成する手法が提案されている。

特開平０５−２６７２０５号公報 特開平０５−１２１６６８号公報

上述したように、電界効果トランジスタを備えた半導体装置の製造では、コンタクトホールを形成する際に、露出したゲート電極に蓄積される電荷を逃がすことが求められている。

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板に素子分離絶縁膜を形成することによって第１素子領域を規定する工程を含む、素子形成領域を形成する。第１素子領域に、ゲート電極を含む電界効果トランジスタを形成する。ゲート電極を覆うように層間絶縁膜を形成する。層間絶縁膜に第１異方性エッチング処理を行う工程を含み、平面視的に、ゲート電極から半導体基板の領域にわたり、ゲート電極を露出するとともに、半導体基板の領域を露出するコンタクトホールを形成する。コンタクトホールの底面に露出した半導体基板の領域およびコンタクトホールの側壁面を覆うように、第１絶縁膜を形成する。第１絶縁膜にエッチング処理を行うことにより、半導体基板の領域を覆う第１絶縁膜の部分を絶縁体として残しながら、ゲート電極の上面を露出する。コンタクトホール内に、半導体基板の領域とは電気的に絶縁されて、ゲート電極に電気的に接続されるコンタクトプラグを形成する。第１絶縁膜を形成する工程では、半導体基板の領域上に位置することになる第１絶縁膜の厚さを第１厚さとし、ゲート電極の上面上に位置することになる第１絶縁膜の厚さを第２厚さとすると、第１厚さが第２厚さよりも厚くなるように第１絶縁膜が形成される。

他の実施の形態に係る半導体装置は、素子形成領域と、ゲート電極を含む電界効果トランジスタと、コンタクトプラグとを備えている。素子形成領域は、半導体基板に素子分離絶縁膜によって規定された第１素子領域を含む。電界効果トランジスタは、第１素子領域に形成され、ゲート電極を含む。コンタクトプラグは、平面視的に、ゲート電極から半導体基板の領域にわたり形成されている。コンタクトプラグは、ゲート電極とは、ゲート電極に接触することによって電気的に接続されているとともに、半導体基板の領域とは、半導体基板の領域とコンタクトプラグとの間に絶縁体を介在させて電気的に絶縁されている。

一実施の形態に係る半導体装置の製造方法によれば、コンタクトホールを形成する際に、露出したゲート電極に蓄積される電荷を半導体基板に逃がすことができる。

他の実施の形態に係る半導体装置によれば、コンタクトホールを形成する際に、露出したゲート電極に蓄積される電荷を逃がすことができ、電界効果トランジスタの不具合を防ぐことができる。

実施の形態１に係る半導体装置の平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。 同実施の形態において、図１に示す断面線ＩＶ−ＩＶにおける断面図である。 同実施の形態において、図１に示す断面線Ｖ−Ｖにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。 同実施の形態において、図６〜図９に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、図６〜図９に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、図６〜図９に示す工程の後に行われる工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、図６〜図９に示す工程の後に行われる工程を示す、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。 同実施の形態において、図１０〜図１３に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１０〜図１３に示す工程の後に行われる工程を示す、図１４に示す断面線ＸＶ−ＸＶにおける断面図である。 同実施の形態において、図１０〜図１３に示す工程の後に行われる工程を示す、図１４に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。 同実施の形態において、図１０〜図１３に示す工程の後に行われる工程を示す、図１４に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。 同実施の形態において、図１０〜図１３に示す工程の後に行われる工程を示す、図１４に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける断面図である。 同実施の形態において、図１４〜図１８に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、図１４〜図１８に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、図１４〜図１８に示す工程の後に行われる工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、図１９〜図２１に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、図１９〜図２１に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、図１９〜図２１に示す工程の後に行われる工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、図２２〜図２４に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、図２２〜図２４に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、図２２〜図２４に示す工程の後に行われる工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、図２２〜図２４に示す工程の後に行われる工程を示す、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。 同実施の形態において、図２５〜図２８に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、図２５〜図２８に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、図２５〜図２８に示す工程の後に行われる工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、図２９〜図３１に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、図２９〜図３１に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、図２９〜図３１に示す工程の後に行われる工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、図３２〜図３４に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩ−ＩＩに対応する断面線における断面図である。 同実施の形態において、図３２〜図３４に示す工程の後に行われる工程を示す、図１に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図である。 同実施の形態において、図３２〜図３４に示す工程の後に行われる工程を示す、図１に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。 同実施の形態において、図３２〜図３４に示す工程の後に行われる工程を示す、図１に示す断面線Ｖ−Ｖに対応する断面線における断面図である。 実施の形態２に係る半導体装置の平面図である。 同実施の形態において、図３９に示す断面線ＸＬ−ＸＬにおける断面図である。 同実施の形態において、図３９に示す断面線ＸＬＩ−ＸＬＩにおける断面図である。 同実施の形態において、図３９に示す断面線ＸＬＩＩ−ＸＬＩＩにおける断面図である。 同実施の形態において、図３９に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図３９に示す断面線ＸＬ−ＸＬに対応する断面線における断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図３９に示す断面線ＸＬＩ−ＸＬＩに対応する断面線における断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図３９に示す断面線ＸＬＩＩ−ＸＬＩＩに対応する断面線における断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す、図３９に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩに対応する断面線における断面図である。 同実施の形態において、図４４〜図４７に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬ−ＸＬに対応する断面線における断面図である。 同実施の形態において、図４４〜図４７に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬＩ−ＸＬＩに対応する断面線における断面図である。 同実施の形態において、図４４〜図４７に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬＩＩ−ＸＬＩＩに対応する断面線における断面図である。 同実施の形態において、図４８〜図５０に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬ−ＸＬに対応する断面線における断面図である。 同実施の形態において、図４８〜図５０に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬＩ−ＸＬＩに対応する断面線における断面図である。 同実施の形態において、図４８〜図５０に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬＩＩ−ＸＬＩＩに対応する断面線における断面図である。 同実施の形態において、図５１〜図５３に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬ−ＸＬに対応する断面線における断面図である。 同実施の形態において、図５１〜図５３に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬＩ−ＸＬＩに対応する断面線における断面図である。 同実施の形態において、図５１〜図５３に示す工程の後に行われる工程を示す、図３９に示す断面線ＸＬＩＩ−ＸＬＩＩに対応する断面線における断面図である。 実施の形態３に係る半導体装置の平面図である。 同実施の形態において、図５７に示す断面線ＬＶＩＩＩ−ＬＶＩＩＩにおける断面図である。 同実施の形態において、図５７に示す断面線ＬＩＸ−ＬＩＸにおける断面図である。 同実施の形態において、図５７に示す断面線ＬＸ−ＬＸにおける断面図である。

実施の形態１
実施の形態１に係る、電界効果トランジスタを備えた半導体装置の一例について説明する。図１に示すように、半導体基板ＳＵＢに素子分離絶縁膜ＥＩＦを形成することによって、第１素子領域ＥＦＲ１と第２素子領域ＥＦＲ２とが、互いに距離を隔てて規定されている。

第１素子領域ＥＦＲ１には、電界効果トランジスタＭＴＲ（ＭＯＳトランジスタ）が形成されている。電界効果トランジスタＭＴＲは、一対のソース・ドレイン領域ＳＤＲおよびゲート電極ＧＥＬを有する。ゲート電極ＧＥＬは、ゲート配線として、第１素子領域ＥＦＲ１と第２素子領域ＥＦＲ２とを横切るように形成されている。

図２、図３および図４に示すように、第２素子領域ＥＦＲ２には、第２素子領域ＥＦＲ２（半導体基板ＳＵＢ）の表面から所定の深さ（第２深さ）にわたり、ｐ型の第２ウェルＷＲ２が形成されている。第２ウェルＷＲ２の表面から第２ウェルＷＲ２の底よりも浅い所定の深さ（第４深さ）にわたり、ｎ型の不純物領域ＩＭＲが形成されている。ゲート電極ＧＥＬは、第２ウェルＷＲ２の表面上にゲート絶縁膜ＧＩＦを介在させて形成されている。

ゲート電極ＧＥＬの両側面上のそれぞれに、サイドウォール絶縁膜ＳＷＦが形成されている。ゲート電極ＧＥＬ、サイドウォール絶縁膜ＳＷＦおよび不純物領域ＩＭＲを覆うように、シリコン窒化膜ＳＮＦが形成されている。シリコン窒化膜ＳＮＦを覆うように、層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦに形成されたコンタクトホールＣＨＳ内に、バリアメタル膜ＢＭＦを介在させてコンタクトプラグＧＰＧが形成されている。

平面視的に、コンタクトプラグＧＰＧは、ゲート電極ＧＥＬから第２素子領域ＥＦＲ２（半導体基板ＳＵＢの領域）にわたり形成されている。コンタクトプラグＧＰＧは、ゲート電極ＧＥＬの上面に接触するように形成されて、ゲート電極ＧＥＬに電気的に接続されている。

一方、コンタクトプラグＧＰＧは、不純物領域ＩＭＲとは、コンタクトプラグＧＰＧと不純物領域ＩＭＲとの間に絶縁体ＩＦＢを介在させて電気的に絶縁されている。コンタクトプラグＧＰＧに電気的に接続される配線ＭＬＧが形成されている。その配線ＭＬＧ上に、上層の配線等（図示せず）が形成されている。

図５に示すように、第１素子領域ＥＦＲ１には、第１素子領域ＥＦＲ１（半導体基板ＳＵＢ）の表面から所定の深さ（第１深さ）にわたり、ｐ型の第１ウェルＷＲ１が形成されている。一対のソース・ドレイン領域ＳＤＲは、第１ウェルＷＲ１の表面から第１ウェルＷＲ１の底よりも浅い所定の深さ（第３深さ）にわたり形成されている。ゲート電極ＧＥＬは、第１ウェルＷＲ１の表面上にゲート絶縁膜ＧＩＦを介在させて形成されている。

ゲート電極ＧＥＬの両側面上のそれぞれに、サイドウォール絶縁膜ＳＷＦが形成されている。ゲート電極ＧＥＬ、サイドウォール絶縁膜ＳＷＦおよびソース・ドレイン領域ＳＤＲを覆うように、シリコン窒化膜ＳＮＦが形成されている。シリコン窒化膜ＳＮＦを覆うように、層間絶縁膜ＩＬＦが形成されている。

層間絶縁膜ＩＬＦに形成されたコンタクトホールＣＨＦ内に、バリアメタル膜ＢＭＦを介在させてコンタクトプラグＣＰＧが形成されている。コンタクトプラグＣＰＧに電気的に接続される配線ＭＬＥが形成されている。その配線ＭＬＥ上に、上層の配線等（図示せず）が形成されている。

上述した半導体装置ＳＤＶでは、ゲート電極ＧＥＬを露出するコンタクトホールＣＨＳを形成する際に、ゲート電極ＧＥＬに蓄積される電荷を半導体基板ＳＵＢに逃がすことができる。次に、その半導体装置ＳＤＶの製造方法の一例について説明する。

まず、半導体基板ＳＵＢに素子分離絶縁膜ＥＩＦを形成することにより、第１素子領域ＥＦＲ１および第２素子領域ＥＦＲ２が規定される。第１素子領域ＥＦＲ１と第２素子領域ＥＦＲ２とは、距離を隔てて規定される（図１参照）。

次に、第１素子領域ＥＦＲ１および第２素子領域ＥＦＲ２に、たとえば、ｐ型の不純物を注入することにより、第１素子領域ＥＦＲ１には、ｐ型の第１ウェルＷＲ１が形成される。第２素子領域ＥＦＲ２には、ｐ型の第２ウェルＷＲ２が形成される（図６〜図９参照）。

次に、第１素子領域ＥＦＲ１および第２素子領域ＥＦＲ２を横切るように、ゲート絶縁膜ＧＩＦを介在させてゲート電極ＧＥＬが形成される（図１参照）。ゲート電極ＧＥＬを注入マスクとして、ｎ型の不純物が注入される。これにより、第１素子領域ＥＦＲ１にＬＤＤ（Lightly Doped Drain）領域が形成される。次に、ゲート電極ＧＥＬの両側面上にサイドウォール絶縁膜ＳＷＦがそれぞれ形成される（図６〜図９参照）。

次に、ゲート電極ＧＥＬおよびサイドウォール絶縁膜ＳＷＦを注入マスクとして、ｎ型の不純物が注入される。これにより、第１素子領域ＥＦＲ１には、ＬＤＤ領域を含むｎ型のソース・ドレイン領域ＳＤＲが形成される。第２素子領域ＥＦＲ２には、ｎ型の不純物領域ＩＭＲが形成される。

次に、図６、図７、図８および図９に示すように、ゲート電極ＧＥＬおよびサイドウォール絶縁膜ＳＷＦを覆うように、半導体基板ＳＵＢ上に、シリコン窒化膜ＳＮＦが形成される。次に、シリコン窒化膜ＳＮＦを覆うように、たとえば、シリコン酸化膜からなる層間絶縁膜ＩＬＦが形成される。

次に、所定の写真製版処理を行うことにより、コンタクトホールを形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、層間絶縁膜ＩＬＦに異方性ドライエッチング処理が行われる。このとき、シリコン窒化膜ＳＮＦのエッチングレートに対して、層間絶縁膜ＩＬＦのエッチングレートが十分に高い（速い）エッチング条件が設定される。

図１０、図１１および図１２に示すように、第２素子領域ＥＦＲ２では、異方性ドライエッチング処理により、コンタクトホールＣＨＳの底にシリコン窒化膜ＳＮＦが露出する。図１３に示すように、第１素子領域ＥＦＲ１では、異方性ドライエッチング処理により、コンタクトホールＣＨＦの底にシリコン窒化膜ＳＮＦが露出する。

次に、露出したシリコン窒化膜ＳＮＦに異方性ドライエッチング処理が行われる。これにより、図１４、図１５、図１６および図１７に示すように、第２素子領域ＥＦＲ２では、コンタクトホールＣＨＳの底に、ゲート電極ＧＥＬが露出する。図１４および図１８に示すように、第１素子領域ＥＦＲ１では、コンタクトホールＣＨＦの底に、ソース・ドレイン領域ＳＤＲが露出する。

この工程では、第２素子領域ＥＦＲ２に、ゲート電極ＧＥＬを露出するコンタクトホールＣＨＳを形成する際に、ゲート電極ＧＥＬとともに不純物領域ＩＭＲも露出することになる。これにより、異方性ドライエッチング処理に伴い、露出したゲート電極ＧＥＬに蓄積されようとする電荷を、露出した不純物領域ＩＭＲ（半導体基板ＳＵＢ）へプラズマの雰囲気を介して逃がすことができ、ゲート電極ＧＥＬに電荷が蓄積されるのを抑制することができる。

次に、露出した不純物領域ＩＭＲにコンタクトプラグＧＰＧ（図２参照）が接触しないように絶縁体ＩＦＢ（図２参照）が形成される。絶縁体ＩＦＢは、コンタクトホールＣＨＳの底面および側壁面を覆うように形成された絶縁膜ＩＦに、エッチング処理を行うことによって形成される。

このとき、不純物領域ＩＭＲの表面上に位置する絶縁体となる絶縁膜ＩＦの部分を残して、ゲート電極ＧＥＬの上面上に位置する絶縁膜ＩＦの部分を除去する必要がある。このため、コンタクトホールＣＨＳにおける特定の箇所の長さおよび絶縁膜ＩＦの膜厚には制約が求められる。その制約について説明する。

図１４〜図１７に示すように、コンタクトホールＣＨＳの底に露出した不純物領域ＩＭＲの部分の、ゲート電極ＧＥＬが延在する方向と交差する方向の長さを長さｄ１とする。コンタクトホールＣＨＳの底に露出したゲート配線の上面の、ゲート電極ＧＥＬが延在する方向の長さを長さｄ２とする。

図１９、図２０および図２１に示すように、コンタクトホールＣＨＳの側壁面上に堆積する絶縁膜ＩＦの厚さを厚さｔ１とする。ゲート電極ＧＥＬの上面上に堆積する絶縁膜ＩＦの厚さを厚さｔ２とする。不純物領域ＩＭＲの表面上に堆積する絶縁膜ＩＦの厚さを厚さｔ３とする。

絶縁膜ＩＦは、たとえば、減圧式の化学気相成長法によって形成される。減圧式の化学気相成長法によって、絶縁膜ＩＦは、下地に対して、ほぼ均一の膜厚をもってコンフォーマルに形成される。そうすると、ゲート電極ＧＥＬの上面上に位置する絶縁膜ＩＦの部分を除去する一方、不純物領域ＩＭＲの表面上に位置する絶縁膜ＩＦの部分を残すためには、前提条件として、厚さｔ３を、厚さｔ２よりも厚くすることが求められる。

この前提条件を満たすには、厚さｔ１を、長さｄ１の２分の１以上の長さに相当する厚さ以上の厚さに設定する必要がある。この条件にすることで、コンタクトホールＣＨＳの両側面（層間絶縁膜ＩＬＦの面とサイドウォール絶縁膜ＳＷＦの面）からそれぞれ堆積する絶縁膜ＩＦによって、コンタクトホールＣＨＳの底に露出した長さｄ１を有する不純物領域ＩＭＲの部分が絶縁膜ＩＦによって覆われて、局所的に、厚さｔ３が厚さｔ２よりも厚くなる。

一方、ゲート電極ＧＥＬの上面上に堆積する絶縁膜ＩＦの厚さｔ２について、長さｄ２が厚さｔ１の２倍に相当する長さ以上であれば、厚さｔ２は厚さｔ１とほぼ同じ厚さになる。長さｄ２が厚さｔ１の２倍に相当する長さ未満であれば、厚さｔ２は厚さｔ３とほぼ同じ厚さになる。厚さｔ３は厚さｔ２よりも厚いことを前提条件とし、ゲート電極ＧＥＬの上面を露出させる必要があることから、厚さｔ１の２倍の厚さ（２×ｔ１）は、長さｄ１に相当する厚さよりも厚く、長さｄ２に相当する厚さよりも薄ければよい（長さｄ１＜２×厚さｔ１＜長さｄ２）。

たとえば、長さｄ１を５０ｎｍ、長さｄ２を１００ｎｍ、厚さｔ１を４０ｎｍとすると、上記関係を満たすことができる。厚さｔ３は、サイドウォール絶縁膜ＳＷＦの勾配とコンタクトホールＣＨＳの側壁面の勾配とに依存するが、勾配が９０°に近い勾配であれば、厚さｔ３として、ゲート電極ＧＥＬの高さ（たとえば１５０ｎｍ）に相当する膜厚が得られる。

なお、絶縁膜ＩＦとして、ＴＥＯＳ−Ｏ_３系（Tetra Ethyl Ortho Silicate glass）のシリコン酸化膜では、流動性を有しており、凹みに溜まりやすい性質がある。このため、コンタクトホールＣＨＳの底に露出した不純物領域ＩＭＲの部分に溜まりやすくなる。これにより、長さｄ１＜２×厚さｔ１＜長さｄ２という関係を満たしていなくても、厚さｔ３は厚さｔ２よりも厚くなる。

こうして、図１９〜図２１に示すように、減圧ＣＶＤ法によって、厚さｔ３が厚さｔ２よりも厚く、厚さｔ１の２倍の厚さ（２×ｔ１）が、長さｄ１に相当する厚さよりも厚く、長さｄ２に相当する厚さよりも薄くなるように、シリコン酸化膜からなる絶縁膜ＩＦが形成される。

次に、絶縁膜ＩＦに、たとえば、等方性のドライエッチング処理が行われる。これにより、図２２、図２３および図２４に示すように、不純物領域ＩＭＲの表面上に位置する絶縁膜ＩＦの部分を絶縁体ＩＦＢとして残して、絶縁膜ＩＦが除去される。なお、ウェットエッチング処理を行うことによって、絶縁膜ＩＦを除去するようにしてもよい。また、このドライエッチング処理によって、第１素子領域ＥＦＲ１のコンタクトホールＣＨＦ内に位置する絶縁膜ＩＦの部分（図示せず）も除去されることになる。

次に、図２５、図２６、図２７および図２８に示すように、コンタクトホールＣＨＳ内およびコンタクトホールＣＨＦ内を含む層間絶縁膜ＩＬＦを覆うように、たとえば、チタンナイトライド膜からなるバリアメタル膜ＢＭＦが形成される。次に、図２９、図３０および図３１に示すように、コンタクトホールＣＨＳを埋め込む態様でバリアメタル膜ＢＭＦを覆うように、たとえば、タングステン膜ＷＳＦが形成される。また、コンタクトホールＣＨＦ内にもタングステン膜（図示せず）が埋め込まれる。

次に、タングステン膜ＷＳＦ等に、たとえば、化学的機械研磨処理が行われる。これにより、図３２、図３３および図３４に示すように、コンタクトホールＣＨＳ内に位置するタングステン膜ＷＦＳおよびバリアメタル膜ＢＭＦのそれぞれの部分を残して、層間絶縁膜ＩＬＦの上面上に位置するタングステン膜ＷＦＳおよびバリアメタル膜ＢＭＦのそれぞれの部分が除去される。コンタクトホールＣＨＳ内に残されたタングステン膜ＷＦＳの部分が、コンタクトプラグＧＰＧとして形成される。また、コンタクトホールＣＨＦ内に残されたタングステン膜ＷＦＳの部分が、コンタクトプラグＣＰＧ（図５参照）として形成される。

次に、図３５、図３６および図３７に示すように、コンタクトプラグＧＰＧに電気的に接続される配線ＭＬＧが形成される。また、図３８に示すように、コンタクトプラグＣＰＧに電気的に接続される配線ＭＬＥが形成される。その後、必要に応じて上層の配線等を形成することによって、図１等に示す半導体装置ＳＤＶの主要部分が完成する。

上述した半導体装置ＳＤＶでは、ゲート電極ＧＥＬを露出するコンタクトホールＣＨＳを形成する工程（図１４〜図１７参照）において、ゲート電極ＧＥＬとともに不純物領域ＩＭＲも露出することになる。これにより、異方性ドライエッチング処理に伴い、露出したゲート電極ＧＥＬに蓄積されようとする電荷を、露出した不純物領域ＩＭＲへプラズマの雰囲気を介して逃がすことができる。その結果、ゲート電極ＧＥＬに電荷が蓄積されるのが抑制されて、電界効果トランジスタＭＴＲのしきい値電圧が変動するのを抑制することができる。また、ゲート絶縁膜ＧＩＦが破壊されるのを抑制することができる。

また、そのコンタクトホールＣＨＳを形成する工程と絶縁膜ＩＦを形成する工程では、コンタクトホールＣＨＳにおける特定の箇所の長さおよび絶縁膜ＩＦの膜厚が、厚さｔ３＞厚さｔ２、および、長さｄ１＜２×厚さｔ１＜長さｄ２の関係を満たすように、コンタクトホールＣＨＳと絶縁膜ＩＦとが形成される（図１４〜図２１参照）。

これにより、不純物領域ＩＭＲの表面上に位置する絶縁膜ＩＦの部分を絶縁体ＩＦＢとして残して、ゲート電極ＧＥＬの上面上に位置する絶縁膜ＩＦの部分が除去される。その結果、不純物領域ＩＭＲ（半導体基板ＳＵＢ）とは電気的に絶縁されるとともに、ゲート電極ＧＥＬとは電気的に接続されるコンタクトプラグＧＰＧを形成することができる。

こうして、コンタクトホールＣＨＳを形成する際には、電気的に接続することが可能な状態となっていたゲート電極ＧＥＬと半導体基板ＳＵＢとが、最終的には、電気的に絶縁されることになる。この構造は、電界効果トランジスタを備えた半導体装置に広く適用することができる。

上述した半導体装置ＳＤＶでは、第１ウェルＷＲ１および第２ウェルＷＲ２のそれぞれの導電型がｐ型であり、ソース・ドレイン領域ＳＤＲおよび不純物領域ＩＭＲのそれぞれの導電型がｎ型である場合を例に挙げて説明した。導電型としてはこれに限られず、第１ウェルＷＲ１とソース・ドレイン領域ＳＤＲとが互いに異なる導電型であり、かつ、第２ウェルＷＲ２と不純物領域ＩＭＲとが互いに異なる導電型であれば、いずれの導電型の組み合わせであってもよい。

実施の形態２
実施の形態２に係る、電界効果トランジスタを備えた半導体装置の他の例について説明する。図３９に示すように、半導体基板ＳＵＢに素子分離絶縁膜ＥＩＦを形成することによって、第１素子領域ＥＦＲ１と第２素子領域ＥＦＲ２とが、互いに距離を隔てて規定されている。

第１素子領域ＥＦＲ１には、電界効果トランジスタＭＴＲ（ＭＯＳトランジスタ）が形成されている。電界効果トランジスタＭＴＲは、一対のソース・ドレイン領域ＳＤＲおよびゲート電極ＧＥＬを有する。ゲート電極ＧＥＬは、ゲート配線として、第１素子領域ＥＦＲ１と第２素子領域ＥＦＲ２とを横切るように形成されている。

図４０、図４１および図４２に示すように、第２素子領域ＥＦＲ２には、第２素子領域ＥＦＲ２（半導体基板ＳＵＢ）の表面から所定の深さ（第６深さ）にわたり、ｐ型の第２ウェルＷＲ２が形成されている。第２ウェルＷＲ２の表面から第２ウェルＷＲ２の底よりも浅い所定の深さ（第８深さ）にわたり、不純物領域ＩＭＲが形成されている。不純物領域ＩＭＲの導電型は、第２ウェルＷＲ２の導電型と同じ導電型（ｐ型）である。不純物領域ＩＭＲの不純物濃度は、第２ウェルＷＲ２の不純物濃度よりも高い。ゲート電極ＧＥＬは、第２ウェルＷＲ２の表面上にゲート絶縁膜ＧＩＦを介在させて形成されている。

図４３に示すように、第１素子領域ＥＦＲ１には、第１素子領域ＥＦＲ１（半導体基板ＳＵＢ）の表面から所定の深さ（第５深さ）にわたり、ｐ型の第１ウェルＷＲ１が形成されている。一対のソース・ドレイン領域ＳＤＲは、第１ウェルＷＲ１の表面から第１ウェルＷＲ１の底よりも浅い所定の深さ（第７深さ）にわたり形成されている。ゲート電極ＧＥＬは、第１ウェルＷＲ１の表面上にゲート絶縁膜ＧＩＦを介在させて形成されている。

実施の形態２に係る半導体装置ＳＤＶでは、第２素子領域ＥＦＲ２に形成されている不純物領域ＩＭＲの導電型が第２ウェルＷＲ２の導電型と同じ導電型（ｐ型）である点を除いて、実施の形態１において説明した半導体装置ＳＤＶと同様の構造を有する。したがって、図１〜図５に示す半導体装置ＳＤＶと同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

次に、上述した半導体装置の製造方法の一例について説明する。まず、半導体基板ＳＵＢに素子分離絶縁膜ＥＩＦを形成することにより、第１素子領域ＥＦＲ１および第２素子領域ＥＦＲ２が規定される。第１素子領域ＥＦＲ１と第２素子領域ＥＦＲ２とは、距離を隔てて規定される（図３９参照）。

次に、第１素子領域ＥＦＲ１および第２素子領域ＥＦＲ２に、たとえば、ｐ型の不純物を注入することにより、第１素子領域ＥＦＲ１には、ｐ型の第１ウェルＷＲ１が形成される。第２素子領域ＥＦＲ２には、ｐ型の第２ウェルＷＲ２が形成される（図４４〜図４７参照）。

次に、第１素子領域ＥＦＲ１および第２素子領域ＥＦＲ２を横切るように、ゲート絶縁膜ＧＩＦを介在させてゲート電極ＧＥＬが形成される（図３９参照）。ゲート電極ＧＥＬおよび第２素子領域ＥＦＲ２を覆うフォトレジストパターン（図示せず）を注入マスクとして、ｎ型の不純物が注入される。これにより、第１素子領域ＥＦＲ１にＬＤＤ領域が形成される。次に、ゲート電極ＧＥＬの両側面上にサイドウォール絶縁膜ＳＷＦがそれぞれ形成される（図４４〜図４７参照）。

次に、ゲート電極ＧＥＬ、サイドウォール絶縁膜ＳＷＦおよび第２素子領域ＥＦＲ２を覆うフォトレジストパターン（図示せず）を注入マスクとして、ｎ型の不純物が注入される。これにより、図４７に示すように、第１素子領域ＥＦＲ１には、ｎ型のソース・ドレイン領域ＳＤＲが形成される。一方、図４４、図４５および図４６に示すように、第２素子領域ＥＦＲ２では、ゲート電極ＧＥＬ、サイドウォール絶縁膜ＳＷＦおよび第１素子領域ＥＦＲ１を覆うフォトレジストパターン（図示せず）を注入マスクとして、ｐ型の不純物が注入される。これにより、第２素子領域ＥＦＲ２には、第２ウェルＷＲ２の不純物濃度よりも高い不純物濃度を有するｐ型の不純物領域ＩＭＲが形成される。ｐ型の高濃度の不純物領域ＩＭＲによって、ｐ型の第２ウェルＷＲ２へのオーミック接続が図られる。

次に、図６〜図９に示す工程から図１４〜図１７に示す工程と同様の工程を経て、図４８、図４９および図５０に示すように、第２素子領域ＥＦＲ２では、コンタクトホールＣＨＳの底に、ゲート電極ＧＥＬが露出する。このとき、ゲート電極ＧＥＬとともに不純物領域ＩＭＲも露出することになる。

これにより、前述したように、異方性ドライエッチング処理に伴い、露出したゲート電極ＧＥＬに蓄積されようとする電荷を、露出したｐ型の不純物領域ＩＭＲへプラズマの雰囲気を介して逃がすことができ、ゲート電極ＧＥＬに電荷が蓄積されるのを抑制することができる。

ここで、実施の形態１において説明した半導体装置では、コンタクトホールＣＨＳの底に、ｎ型の不純物領域ＩＭＲ（半導体基板ＳＵＢ）の表面が露出しており、ｎ型の不純物領域ＩＭＲとｐ型の第２ウェルＷＲ２との間にｐｎ接合を有することになる。

これに対して、上述した半導体装置のコンタクトホールＣＨＳの底では、第２ウェルＷＲ２（半導体基板ＳＵＢ）の導電型と同じ導電型（ｐ型）の高濃度の不純物領域ＩＭＲの表面が露出しており、そのようなｐｎ接合は存在しない。これにより、ゲート電極ＧＥＬと半導体基板ＳＵＢとの間の電位差をより低くすることができ、ゲート電極ＧＥＬに蓄積されようとする電荷を、半導体基板ＳＵＢへ確実に逃がすことができる。

次に、図１９〜図２１に示す工程と同様の工程を経て、図５１、図５２および図５３に示すように、減圧ＣＶＤ法によって、シリコン酸化膜からなる絶縁膜ＩＦが形成される。前述したように、絶縁膜ＩＦは、厚さｔ３が厚さｔ２よりも厚く、厚さｔ１の２倍の厚さ（２×ｔ１）が、長さｄ１に相当する厚さよりも厚く、長さｄ２に相当する厚さよりも薄くなるように形成される。

次に、図２２〜図２４に示す工程と同様の工程を経て、絶縁膜ＩＦに、たとえば、等方性のドライエッチング処理が行われる。これにより、図５４、図５５および図５６に示すように、第２ウェルＷＲ２の表面上に位置する絶縁膜ＩＦの部分を絶縁体ＩＦＢとして残して、絶縁膜ＩＦが除去される。なお、ウェットエッチング処理を行うことによって、絶縁膜ＩＦを除去するようにしてもよい。その後、図２５〜図２８に示す工程から図３５〜図３８に示す工程と同様の工程を経て、図３９等に示す半導体装置ＳＤＶの主要部分が完成する。

上述した半導体装置ＳＤＶでは、ゲート電極ＧＥＬを露出するコンタクトホールＣＨＳを形成する工程（図４８〜図５０参照）において、ゲート電極ＧＥＬとともに、第２ウェルＷＲ２の導電型と同じ導電型（ｐ型）の不純物領域ＩＭＲも露出することになる。これにより、異方性ドライエッチング処理に伴い、露出したゲート電極ＧＥＬに蓄積されようとする電荷を、ｐｎ接合を介することなく不純物領域ＩＭＲから第２ウェルＷＲ２へ、確実に逃がすことができる。

その結果、ゲート電極ＧＥＬに電荷が蓄積されるのが抑制されて、電界効果トランジスタＭＴＲのしきい値電圧が変動するのを確実に抑制することができる。また、ゲート絶縁膜ＧＩＦが破壊されるのを確実に抑制することができる。

また、コンタクトホールＣＨＳを形成する工程と絶縁膜ＩＦを形成する工程では、コンタクトホールＣＨＳにおける特定の箇所の長さおよび絶縁膜ＩＦの膜厚が、厚さｔ３＞厚さｔ２、および、長さｄ１＜２×厚さｔ１＜長さｄ２の関係を満たすように、コンタクトホールＣＨＳと絶縁膜ＩＦとが形成される（図４８〜図５３参照）。

これにより、第２ウェルＷＲ２の表面上に位置する絶縁膜ＩＦの部分を絶縁体ＩＦＢとして残して、ゲート電極ＧＥＬの上面上に位置する絶縁膜ＩＦの部分が除去される。その結果、第２ウェルＷＲ２（半導体基板ＳＵＢ）とは電気的に絶縁されるとともに、ゲート電極ＧＥＬとは電気的に接続されるコンタクトプラグＧＰＧを形成することができる。

こうして、コンタクトホールＣＨＳを形成する際には、電気的に接続することが可能な状態となっていたゲート電極ＧＥＬと半導体基板ＳＵＢとが、最終的には、電気的に絶縁されることになる。この構造は、前述した半導体装置ＳＤＶと同様に、電界効果トランジスタを備えた半導体装置に広く適用することができる。

上述した半導体装置ＳＤＶでは、第１ウェルＷＲ１および第２ウェルＷＲ２のそれぞれの導電型がｐ型であり、ソース・ドレイン領域ＳＤＲの導電型がｎ型であり、不純物領域ＩＭＲの導電型がｐ型である場合を例に挙げて説明した。導電型としてはこれに限られず、第１ウェルＷＲ１とソース・ドレイン領域ＳＤＲとが互いに異なる導電型であり、かつ、第２ウェルＷＲ２と不純物領域ＩＭＲとが同じ導電型であれば、いずれの導電型の組み合わせであってもよい。

実施の形態３
実施の形態３に係る、電界効果トランジスタを備えた半導体装置のさらに他の例について説明する。図５７示すように、半導体基板ＳＵＢに素子分離絶縁膜ＥＩＦを形成することによって、第１素子領域ＥＦＲ１が規定されている。

第１素子領域ＥＦＲ１には、電界効果トランジスタＭＴＲ（ＭＯＳトランジスタ）が形成されている。電界効果トランジスタＭＴＲは、一対のソース・ドレイン領域ＳＤＲおよびゲート電極ＧＥＬを有する。ゲート電極ＧＥＬは、ゲート配線として、第１素子領域ＥＦＲ１を横切るように形成されている。

コンタクトプラグＧＰＧは、第１素子領域ＥＦＲ１内に配置されている。図５８、図５９および図６０に示すように、コンタクトプラグＧＰＧは、ゲート電極ＧＥＬの上面に接触するように形成されて、ゲート電極ＧＥＬに電気的に接続されている。一方、コンタクトプラグＧＰＧは、ソース・ドレイン領域ＳＤＲとは、コンタクトプラグＧＰＧとソース・ドレイン領域ＳＤＲとの間に絶縁体ＩＦＢを介在させて電気的に絶縁されている。

実施の形態３に係る半導体装置ＳＤＶでは、コンタクトプラグＧＰＧが第１素子領域ＥＦＲ１に配置されている点を除いて、実施の形態１において説明した半導体装置ＳＤＶと同様の構造を有する。したがって、図１〜図５に示す半導体装置ＳＤＶと同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

次に、上述した半導体装置の製造方法の一例について説明する。図６〜図９に示す工程と同様の工程を経た後、図１０〜図１３に示す工程に対応する工程と、図１４〜図１８に示す工程に対応する工程を経て、コンタクトホールＣＨＳが形成される（図５８参照）。

第１素子領域ＥＦＲ１では、コンタクトホールＣＨＳの底に、ゲート電極ＧＥＬが露出するとともに、ソース・ドレイン領域ＳＤＲも露出することになる。これにより、異方性ドライエッチング処理に伴い、露出したゲート電極ＧＥＬに蓄積されようとする電荷を、露出したソース・ドレイン領域ＳＤＲ（半導体基板ＳＵＢ）へプラズマの雰囲気を介して逃がすことができ、ゲート電極ＧＥＬに電荷が蓄積されるのを抑制することができる（図５８および図１５参照）。

次に、図１９〜図２１に示す工程と同様の工程を経て、絶縁膜ＩＦが形成される。このとき、コンタクトホールＣＨＳにおける特定の箇所の長さおよび絶縁膜ＩＦの膜厚が、厚さｔ３＞厚さｔ２、および、長さｄ１＜２×厚さｔ１＜長さｄ２の関係を満たすように、コンタクトホールＣＨＳと絶縁膜ＩＦとが形成される（図１４〜図１６参照）。

次に、図２２〜図２４に示す工程と同様の工程とを経て、ソース・ドレイン領域ＳＤＲの表面上に位置する絶縁膜ＩＦの部分を絶縁体ＩＦＢとして残して、絶縁膜ＩＦが除去される（図５８参照）。その後、図２５〜図２８に示す工程から図３５〜図３８に示す工程と同様の工程を経て、図５７等に示す半導体装置ＳＤＶの主要部分が完成する。

上述した半導体装置では、ゲート電極ＧＥＬを露出するコンタクトホールＣＨＳを形成する工程において、ゲート電極ＧＥＬとともにソース・ドレイン領域ＳＤＲも露出することになる。これにより、異方性ドライエッチング処理に伴い、露出したゲート電極ＧＥＬに蓄積されようとする電荷を、ソース・ドレイン領域ＳＤＲへ逃がすことができる。

その結果、ゲート電極ＧＥＬに電荷が蓄積されるのが抑制されて、電界効果トランジスタＭＴＲのしきい値電圧が変動するのを確実に抑制することができる。また、ゲート絶縁膜ＧＩＦが破壊されるのを確実に抑制することができる。

また、コンタクトホールＣＨＳを形成する工程と絶縁膜ＩＦを形成する工程では、コンタクトホールＣＨＳにおける特定の箇所の長さおよび絶縁膜ＩＦの膜厚が、厚さｔ３＞厚さｔ２、および、長さｄ１＜２×厚さｔ１＜長さｄ２の関係を満たすように、コンタクトホールＣＨＳと絶縁膜ＩＦとが形成される（図１４〜図１６参照）。

これにより、ソース・ドレイン領域ＳＤＲの表面上に位置する絶縁膜ＩＦの部分を絶縁体ＩＦＢとして残して、ゲート電極ＧＥＬの上面上に位置する絶縁膜ＩＦの部分が除去される。その結果、ソース・ドレイン領域ＳＤＲ（半導体基板ＳＵＢ）とは電気的に絶縁されるとともに、ゲート電極ＧＥＬとは電気的に接続されるコンタクトプラグＧＰＧを形成することができる。

こうして、コンタクトホールＣＨＳを形成する際には、電気的に接続することが可能な状態となっていたゲート電極ＧＥＬと半導体基板ＳＵＢとが、最終的には、電気的に絶縁されることになる。

さらに、上述した半導体装置ＳＤＶでは、コンタクトプラグＧＰＧが第１素子領域ＥＦＲ１に配置されていることで、半導体装置の縮小化に寄与することができる。

上述した半導体装置ＳＤＶでは、第１ウェルＷＲ１の導電型がｐ型であり、ソース・ドレイン領域ＳＤＲの導電型がｎ型である場合を例に挙げて説明した。導電型としてはこれに限られず、第１ウェルＷＲ１の導電型がｎ型であり、ソース・ドレイン領域ＳＤＲの導電型がｐ型であってもよい。

各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＳＤＶ 半導体装置、ＳＵＢ 半導体基板、ＥＩＦ 素子分離絶縁膜、ＳＮＦ シリコン窒化膜、ＩＬＦ 層間絶縁膜、ＭＴＲ 電界効果トランジスタ、ＥＦＲ１ 第１素子領域、ＷＲ１ 第１ウェル、ＧＩＦ ゲート絶縁膜、ＧＥＬ ゲート電極、ＳＤＲ ソース・ドレイン領域、ＳＷＦ サイドウォール絶縁膜、ＣＨＦ コンタクトホール、ＢＭＦ バリアメタル膜、ＣＰＧ プラグ、ＭＬＥ 配線、ＥＦＲ２ 第２素子領域、ＷＲ２ 第２ウェル、ＩＭＲ 不純物領域、ＣＨＳ コンタクトホール、ＢＭＦ バリアメタル膜、ＧＰＧ プラグ、ＩＦ 絶縁膜、ＩＦＢ 絶縁体、ＷＳＦ タングステン膜、ＭＬＧ 配線。

Claims (12)

1. 半導体基板に素子分離絶縁膜を形成することによって第１素子領域を規定する工程を含む、素子形成領域を形成する工程と、
   前記第１素子領域に、ゲート電極を含む電界効果トランジスタを形成する工程と、
   前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
   前記層間絶縁膜に第１異方性エッチング処理を行う工程を含み、平面視的に、前記ゲート電極から前記半導体基板の領域にわたり、前記ゲート電極を露出するとともに、前記半導体基板の前記領域を露出するコンタクトホールを形成する工程と、
   前記コンタクトホールの底面に露出した前記半導体基板の前記領域および前記コンタクトホールの側壁面を覆うように、第１絶縁膜を形成する工程と、
   前記第１絶縁膜にエッチング処理を行うことにより、前記半導体基板の前記領域を覆う前記第１絶縁膜の部分を絶縁体として残しながら、前記ゲート電極の上面を露出する工程と、
   前記コンタクトホール内に、前記半導体基板の前記領域とは電気的に絶縁されて、前記ゲート電極に電気的に接続されるコンタクトプラグを形成する工程と
   を備え、
   前記第１絶縁膜を形成する工程では、前記半導体基板の前記領域上に位置することになる前記第１絶縁膜の厚さを第１厚さとし、前記ゲート電極の前記上面上に位置することになる前記第１絶縁膜の厚さを第２厚さとすると、前記第１厚さが前記第２厚さよりも厚くなるように前記第１絶縁膜が形成される、半導体装置の製造方法。
2. 前記コンタクトホールを形成する工程において、
   前記コンタクトホールの前記底面に露出した前記半導体基板の前記領域の、前記ゲート電極が延在する方向と交差する方向の長さを第１距離とし、
   前記コンタクトホール内に露出した前記ゲート電極の、前記ゲート電極が延在する方向の長さを第２距離とし、
   前記第１絶縁膜を形成する工程において、前記コンタクトホールの前記側壁面に位置することになる前記第１絶縁膜の厚さを第３厚さとすると、
   前記第１絶縁膜を形成する工程では、前記第１絶縁膜は、前記第３厚さの２倍に相当する厚さが、前記第１距離に相当する厚さよりも厚く、前記第２距離に相当する厚さよりも薄くなるように形成される、請求項１記載の半導体装置の製造方法。
3. 前記第１絶縁膜を形成する工程では、減圧下で化学気相成長法によって前記第１絶縁膜が形成される、請求項２記載の半導体装置の製造方法。
4. 前記第１絶縁膜を形成する工程では、前記第１絶縁膜として、ＴＥＯＳ−Ｏ_３系のシリコン酸化膜が形成される、請求項１記載の半導体装置の製造方法。
5. 前記層間絶縁膜を形成する前に、前記ゲート電極を覆うように第２絶縁膜を形成する工程を含み、
   前記コンタクトホールを形成する工程は、
   前記層間絶縁膜に前記第１異方性エッチング処理を行うことにより、第２絶縁膜を露出する工程と、
   露出した前記第２絶縁膜に第２異方性エッチング処理を行うことにより、前記第２絶縁膜を除去する工程と
   を含む、請求項１記載の半導体装置の製造方法。
6. 前記素子形成領域を形成する工程は、
   前記素子分離絶縁膜によって、第２素子領域を規定する工程と、
   前記第１素子領域に、前記第１素子領域の表面から第１深さにわたり第１導電型の第１不純物領域を形成する工程と、
   前記第２素子領域に、前記第２素子領域の表面から第２深さにわたり第１導電型の第２不純物領域を形成する工程と
   を含み、
   前記電界効果トランジスタを形成する工程は、
   前記第１素子領域の表面から前記第１深さよりも浅い第３深さにわたり、第２導電型のソース領域およびドレイン領域をそれぞれ形成する工程と、
   前記第２素子領域の表面から前記第２深さよりも浅い第４深さにわたり、第２導電型の第３不純物領域を形成する工程と
   を含み、
   前記コンタクトホールを形成する工程は、前記半導体基板の前記領域として前記第３不純物領域を露出する工程を含む、請求項１記載の半導体装置の製造方法。
7. 前記素子形成領域を形成する工程は、
   前記素子分離絶縁膜によって、第３素子領域を規定する工程と、
   前記第１素子領域に、前記第１素子領域の表面から第５深さにわたり第１導電型の第４不純物領域を形成する工程と、
   前記第３素子領域に、前記第３素子領域の表面から第６深さにわたり第１導電型の第５不純物領域を形成する工程と
   を含み、
   前記電界効果トランジスタを形成する工程は、前記第１素子領域の表面から前記第５深さよりも浅い第７深さにわたり、第２導電型のソース領域およびドレイン領域をそれぞれ形成する工程を含み、
   前記素子形成領域を形成する工程は、さらに、前記第３素子領域の表面から前記第６深さよりも浅い第８深さにわたり、前記第５不純物領域の不純物濃度よりも高い不純物濃度を有する第１導電型の第６不純物領域を形成する工程を含み、
   前記コンタクトホールを形成する工程は、前記半導体基板の前記領域として前記第６不純物領域を露出する工程を含む、請求項１記載の半導体装置の製造方法。
8. 前記素子形成領域を形成する工程は、前記第１素子領域に、前記第１素子領域の表面から第９深さにわたり第１導電型の第７不純物領域を形成する工程を含み、
   前記電界効果トランジスタを形成する工程は、前記第１素子領域の表面から前記第９深さよりも浅い第１０深さにわたり、第２導電型のソース領域およびドレイン領域をそれぞれ形成する工程を含み、
   前記コンタクトホールを形成する工程は、前記半導体基板の前記領域として前記ソース領域または前記ドレイン領域を露出する工程を含む、請求項１記載の半導体装置の製造方法。
9. 半導体基板に素子分離絶縁膜によって規定された第１素子領域を含む素子形成領域と、
   前記第１素子領域に形成され、ゲート電極を含む電界効果トランジスタと、
   平面視的に、前記ゲート電極から前記半導体基板の領域にわたり形成されたコンタクトプラグと
   を備え、
   前記コンタクトプラグは、前記ゲート電極とは、前記ゲート電極に接触することによって電気的に接続されているとともに、前記半導体基板の前記領域とは、前記半導体基板の前記領域と前記コンタクトプラグとの間に絶縁体を介在させて電気的に絶縁されている、半導体装置。
10. 前記素子形成領域は、前記素子分離絶縁膜によって規定された第２素子領域を含み、
    前記第１素子領域は、前記第１素子領域の表面から第１深さにわたり形成された第１導電型の第１不純物領域を含み、
    前記第２素子領域は、前記第２素子領域の表面から第２深さにわたり形成された第１導電型の第２不純物領域を含み、
    前記電界効果トランジスタは、前記第１素子領域の表面から前記第１深さよりも浅い第３深さにわたり形成された第２導電型のソース領域およびドレイン領域を含み、
    前記第２素子領域は、前記第２素子領域の前記表面から前記第２深さよりも浅い第４深さにわたり形成された第２導電型の第３不純物領域を含み、
    前記絶縁体は、前記第３不純物領域に接するように形成されている、請求項９記載の半導体装置。
11. 前記素子形成領域は、前記素子分離絶縁膜によって規定された第３素子領域を含み、
    前記第１素子領域は、前記第１素子領域の表面から第５深さにわたり形成された第１導電型の第４不純物領域を含み、
    前記第３素子領域は、前記第３素子領域の表面から第６深さにわたり形成された第１導電型の第５不純物領域を含み、
    前記電界効果トランジスタは、前記第１素子領域の表面から前記第５深さよりも浅い第７深さにわたり形成された第２導電型のソース領域およびドレイン領域を含み、
    前記第３素子領域は、さらに、前記第３素子領域の表面から前記第６深さよりも浅い第８深さにわたり形成され、前記第５不純物領域の不純物濃度よりも高い不純物濃度を有する第１導電型の第６不純物領域を含み、
    前記絶縁体は、前記第６不純物領域に接するように形成されている、請求項９記載の半導体装置。
12. 前記第１素子領域は、
    前記第１素子領域の表面から第９深さにわたり形成された第１導電型の第６不純物領域と、
    前記第１素子領域の前記表面から前記第９深さよりも浅い第１０深さにわたり形成された第２導電型のソース領域およびドレイン領域と
    を含み、
    前記絶縁体は、前記ソース領域または前記ドレイン領域に接するように形成されている、請求項９記載の半導体装置。

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