JP2020014319A - 3相力率改善回路とその制御方法及び制御回路 - Google Patents
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Abstract
【課題】スイッチングの損失を抑制するためにスイッチング速度の速いスイッチを使用すると、スイッチング速度とオン抵抗特性がトレードオフのため、スイッチの導通損失の増加につながる。【解決手段】3相力率改善回路(PFC回路)の制御回路60は、入力端子41−1〜41−3間の線間電圧によって直接、昇圧用インダクタ42−1〜42−3の充電を行い、60°毎に、スイッチング用のFET対51〜53のパルス幅変調動作の設定を行うと共に、出力電流リターン用のFET54〜56の3相のうち2相はオン/オフ動作の設定、残り1相は高電圧印加時にオン状態の設定を行う、ためのスイッチ駆動信号S51〜S56を生成し、FET対51〜53及びFET54〜56を駆動制御している。【選択図】図1
Description
本発明は、入力される3相交流電圧を整流し、力率を改善して直流電圧を出力する3相力率改善回路(以下「3相PFC回路」という。)と、その制御方法及び制御回路に関するものである。
図7は、特許文献1に記載された従来のΔ−SWITCH3相PFC回路の構成例を示す回路図である。
Δ−SWITCH3相PFC回路は、3相U,V,Wの交流電源(例えば、3φAC200V)Eu,Ev,Ewから供給される3相交流入力電圧を直流電圧に変換して、力率を改善した直流出力電圧Voを出力する回路である。この3相PFC回路は、3相交流入力電圧をそれぞれ入力する第1、第2、第3入力端子1−1,1−2,1−3と、直流出力電圧Voを出力する正極側の第1出力端子19−1及び負極側の第2出力端子19−2と、を有している。入力端子1−1と出力端子19−1との間には、U相交流入力電流Iuが入力される昇圧用のインダクタ2−1、第1接続点3−1、整流用のダイオード17−1、及び共通接続点4が直列に接続されている。
Δ−SWITCH3相PFC回路は、3相U,V,Wの交流電源(例えば、3φAC200V)Eu,Ev,Ewから供給される3相交流入力電圧を直流電圧に変換して、力率を改善した直流出力電圧Voを出力する回路である。この3相PFC回路は、3相交流入力電圧をそれぞれ入力する第1、第2、第3入力端子1−1,1−2,1−3と、直流出力電圧Voを出力する正極側の第1出力端子19−1及び負極側の第2出力端子19−2と、を有している。入力端子1−1と出力端子19−1との間には、U相交流入力電流Iuが入力される昇圧用のインダクタ2−1、第1接続点3−1、整流用のダイオード17−1、及び共通接続点4が直列に接続されている。
入力端子1−2と共通接続点4との間には、V相交流入力電流Ivが入力される昇圧用のインダクタ2−2、第2接続点3−2、及び整流用のダイオード17−2が直列に接続されている。更に、入力端子1−3と共通接続点4との間には、W相交流入力電流Iwが入力される昇圧用のインダクタ2−3、第3接続点3−3、及び整流用のダイオード17−3が直列に接続されている。接続点3−1と接続点3−2との間には、2つのスイッチ(例えば、MOS型電界効果トランジスタ、これを以下単に「FET」という。)11−1,11−2が直列に接続された双方向の第1スイッチ対(例えば、FET対)11を有する第1アームARM1が接続されている。
同様に、接続点3−2と接続点3−3との間に、2つのFET12−1,12−2が直列に接続された双方向の第2スイッチ対(例えば、FET対)12を有する第2アームARM2が接続され、接続点3−3と接続点3−1との間に、2つのFET13−1,13−2が直列に接続された双方向の第3スイッチ対(例えば、FET対)13を有する第3アームARM3が接続されている。接続点3−1と出力端子19−2との間には、出力電流帰還用(リターン用)の第4スイッチ(例えば、FET)14が接続されている。同様に、接続点3−2と出力端子19−2との間に、出力電流リターン用の第5スイッチ(例えば、FET)15が接続され、接続点3−3と出力端子19−2との間に、例えば、出力電流リターン用の第6スイッチ(例えば、FET)16が接続されている。
各FET11−1,11−2,12−1,12−2,13−1,13−2,14,15,16の両電極間(例えば、ソース・ドレイン間)には、それぞれボディダイオード10aが逆並列に接続されている。
FET11−1,11−2,12−1,12−2,13−1,13−2,14〜16は、制御回路20から供給されるスイッチ駆動信号S11〜S16が高レベル(以下「Hレベル」という。)の時に、ドレイン・ソース間がオン状態になり、スイッチ駆動信号S11〜S16が低レベル(以下「Lレベル」という。)の時に、ドレイン・ソース間がオフ状態になる。双方向のFET対11〜13は、スイッチ駆動信号S11〜S13がHレベルの時に、オン状態になり、スイッチ駆動信号S11〜S13がLレベルの時に、オフ状態になる。
なお、図7中のVds(w)はFET16のドレイン・ソース間電圧、Id(w)はFET16のドレイン電流である。
なお、図7中のVds(w)はFET16のドレイン・ソース間電圧、Id(w)はFET16のドレイン電流である。
出力端子19−1,19−2間には、平滑用の出力コンデンサ18が接続され、その出力端子19−1,19−2間に、負荷ZLが接続される。
制御回路20は、第1、第2、第3入力端子1−1,1−2,1−3からそれぞれ入力される3相交流入力電圧が図示しない電圧センサで検出された3相U,V,Wの検出入力電圧eu,ev,ewと、第1、第2、第3入力端子1−1,1−2,1−3からそれぞれ入力されるU,V,W相交流入力電流Iu,Iv,Iwが図示しない電流センサで検出された3相U,V,Wの検出入力電流iu,iv,iwと、第1、第2出力端子19−1,19−2から出力される直流出力電圧Voが図示しない電圧センサで検出された検出出力電圧voと、に基づいてスイッチ駆動信号S11〜S16を生成するものであり、中央処理装置(以下、「CPU」という。)を有するプロセッサ等により構成されている。
図8は、図7中の制御回路20の構成を示す機能ブロック図である。
この制御回路20は、目標電圧vdcから検出出力電圧voを減算する減算部21を有し、この出力側に、フィードバック制御部22が接続されている。フィードバック制御部22は、減算部21の減算結果を比例積分(以下「PI」という。)等でフィードバック制御するものであり、この出力側に、3つの乗算部23−1〜23−3が接続されている。各乗算部23−1〜23−3は、フィードバック制御部22の制御結果と各U,V,W相の検出入力電圧eu,ev,ewとを乗算するものであり、この出力側に、減算部24−1〜24−3がそれぞれ接続されている。各減算部24−1〜24−3は、各乗算部23−1〜23−3の乗算結果から、各相の検出入力電流iu,iv,iwを減算するものであり、この出力側に、フィードバック制御部25−1〜25−3がそれぞれ接続されている。
この制御回路20は、目標電圧vdcから検出出力電圧voを減算する減算部21を有し、この出力側に、フィードバック制御部22が接続されている。フィードバック制御部22は、減算部21の減算結果を比例積分(以下「PI」という。)等でフィードバック制御するものであり、この出力側に、3つの乗算部23−1〜23−3が接続されている。各乗算部23−1〜23−3は、フィードバック制御部22の制御結果と各U,V,W相の検出入力電圧eu,ev,ewとを乗算するものであり、この出力側に、減算部24−1〜24−3がそれぞれ接続されている。各減算部24−1〜24−3は、各乗算部23−1〜23−3の乗算結果から、各相の検出入力電流iu,iv,iwを減算するものであり、この出力側に、フィードバック制御部25−1〜25−3がそれぞれ接続されている。
各フィードバック制御部25−1〜25−3は、各減算部24−1〜24−3の減算結果に対し、PI等でフィードバック制御を行って制御結果mu0,mv0,mw0をそれぞれ出力するものであり、この出力側に、比較部26−1〜26−3がそれぞれ接続されている。各比較部26−1〜26−3は、各フィードバック制御部25−1〜25−3の制御結果mu0,mv0,mw0と三角波等のキャリア信号csとをそれぞれ比較して、パルス幅変調(PWM)を行い、変調結果mu,mv,mwを出力するものであり、この出力側に、3つの論理積(以下「アンド」という。)ゲート27−1〜27−3が接続されている。3つのアンドゲート27−1〜27−3は、3つの変調結果mu,mv,mw間のアンドを求めて、3つのスイッチ駆動信号S11〜S13を生成するものである。
制御回路20には、U相の検出入力電圧euの相補的な正相信号eu−p及び逆相信号eu−nを求める2つの比較部28−1,28−2と、V相の検出入力電圧evの相補的な正相信号ev−p及び逆相信号ev−nを求める2つの比較部28−3,28−4と、W相の検出入力電圧ewの相補的な正相信号ew−p及び逆相信号ew−nを求める2つの比較部28−5,28−6と、が設けられている。
更に、制御回路20には、2つのスイッチ駆動信号S13,S11の論理和(以下「オア」という。)を求めるオアゲート29−1と、正相信号ew−pと逆相信号eu−nのアンド(ew−p∩eu−n)を求めるアンドゲート29−2と、2つのスイッチ駆動信号S11,S12のオアを求めるオアゲート29−3と、正相信号eu−pと逆相信号ev−nのアンド(eu−p∩ev−n)を求めるアンドゲート29−4と、2つのスイッチ駆動信号S12,S13のオアを求めるオアゲート29−5と、正相信号ev−pと逆相信号ew−nのアンド(ev−p∩ew−n)を求めるアンドゲート29−6と、を有している。
各オアゲート29−1,29−3,29−5の出力側には、信号反転用のインバータ31−1,31−2,31−3がそれぞれ接続されている。インバータ31−1及びアンドゲート29−2の出力側には、アンドゲート32−1が接続されている。インバータ31−2及びアンドゲート29−4の出力側には、アンドゲート32−2が接続されている。更に、インバータ31−3及びアンドゲート29−6の出力側には、アンドゲート32−3が接続されている。
アンドゲート32−1は、インバータ31−1の反転結果(/S13∪S11、但し、「/」は反転を意味する。以下同じ。)と、アンドゲート29−2のアンド結果(ew−p∩eu−n)と、のアンドを求めてスイッチ駆動信号S14を生成するものである。アンドゲート32−2は、インバータ31−2の反転結果(/S11∪S12)と、アンドゲート29−4のアンド結果(eu−p∩ev−n)と、のアンドを求めてスイッチ駆動信号S15を生成するものである。更に、アンドゲート32−3は、インバータ31−3の反転結果(/S12∪S13)と、アンドゲート29−6のアンド結果(ev−p∩ew−n)と、のアンドを求めてスイッチ駆動信号S16を生成するものである。
図9は、図7の動作波形図である。
図9の横軸は時間tであり、交流入力電流Iu,Iv,Iw、FET16のドレイン電流Id(w)、及びFET16のドレイン・ソース間電圧Vds(w)の動作波形が示されている。
図10は、図8の動作波形図である。
図10の横軸は時間tであり、検出入力電圧eu,ev,ew、制御結果mu0,mv0,mw0、キャリア信号cs、スイッチ駆動信号S11〜S16、正相信号eu−p,ev−p,ew−p、及び逆相信号eu−n,ev−n,ew−nの動作波形が示されている。
図9及び図10において、3相交流入力電圧における検出入力電圧eu,ev,ewの1周期(360°)は、60°毎に、領域A,B,C,D,E,Fに区分される。
図9の横軸は時間tであり、交流入力電流Iu,Iv,Iw、FET16のドレイン電流Id(w)、及びFET16のドレイン・ソース間電圧Vds(w)の動作波形が示されている。
図10は、図8の動作波形図である。
図10の横軸は時間tであり、検出入力電圧eu,ev,ew、制御結果mu0,mv0,mw0、キャリア信号cs、スイッチ駆動信号S11〜S16、正相信号eu−p,ev−p,ew−p、及び逆相信号eu−n,ev−n,ew−nの動作波形が示されている。
図9及び図10において、3相交流入力電圧における検出入力電圧eu,ev,ewの1周期(360°)は、60°毎に、領域A,B,C,D,E,Fに区分される。
図11は、図10中の領域Bの動作波形を示す拡大図である。
図11の横軸は、時間tであり、キャリア信号csの1周期の時刻t0〜t7等が示されている。各時刻t0〜t7間の動作モードが、符号a〜eで示されている。
図12−1〜図12−4は、図11中のモードa〜dにおける図7の3相PFC回路の動作を示す図である。
図11の横軸は、時間tであり、キャリア信号csの1周期の時刻t0〜t7等が示されている。各時刻t0〜t7間の動作モードが、符号a〜eで示されている。
図12−1〜図12−4は、図11中のモードa〜dにおける図7の3相PFC回路の動作を示す図である。
図7の3相PFC回路は、以下のように動作する。
図7の3相PFC回路が動作すると、3相交流電源Eu,Ev,Ewから入力端子1−1〜1−3に入力された3相交流入力電圧が、図示しない電圧センサで検出されて検出入力電圧eu,ev,ewが制御回路20へ与えられる。入力端子1−1〜1−3に入力された交流入力電流Iu,Iv,Iwが、図示しない電流センサで検出されて検出入力電流iu,iv,iwが制御回路20へ与えられる。更に、出力端子19−1,19−2から出力された直流出力電圧Voが、図示しない電圧センサで検出されて検出出力電圧vo等が制御回路20へ与えられる。
図7の3相PFC回路が動作すると、3相交流電源Eu,Ev,Ewから入力端子1−1〜1−3に入力された3相交流入力電圧が、図示しない電圧センサで検出されて検出入力電圧eu,ev,ewが制御回路20へ与えられる。入力端子1−1〜1−3に入力された交流入力電流Iu,Iv,Iwが、図示しない電流センサで検出されて検出入力電流iu,iv,iwが制御回路20へ与えられる。更に、出力端子19−1,19−2から出力された直流出力電圧Voが、図示しない電圧センサで検出されて検出出力電圧vo等が制御回路20へ与えられる。
すると、図8の制御回路20において、与えられた検出入力電圧eu,ev,ew、検出入力電流iu,iv,iw、及び目標電圧vdcに対する論理演算等が行われ、スイッチ駆動信号S11〜S16が生成される。このスイッチ駆動信号S11〜S16により、図7中のFET対11〜13及びFET14〜16がオン/オフし、図12−1〜図12−4の動作が行われる。
図12−1において、時刻t0〜t1間のモードaでは、スイッチ駆動信号S11〜S13,S14,S16のLレベルによってFET対11〜13、FET14,16がオフ状態、スイッチ駆動信号S15のHレベルによってFET15がオン状態になる。すると、図12−1中の矢印で示すように、U相交流電源Eu→インダクタ2−1→ダイオード17−1→出力コンデンサ18及び負荷ZL→FET15→インダクタ2−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れる。更に、出力コンデンサ18及び負荷ZL→オフ状態のFET16のボディダイオード10a→インダクタ2−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。
図12−2において、時刻t1〜t2間のモードbでは、スイッチ駆動信号S11,S12,S14,S16のLレベルによってFET対11,12及びFET14,16がオフ状態、更に、スイッチ駆動信号S13,S15のHレベルによってFET対13及びFET15がオン状態になる。すると、図12−2中の矢印で示すように、U相交流電源Eu→インダクタ2−1→ダイオード17−1→出力コンデンサ18及び負荷ZL→FET15→インダクタ2−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れる。更に、インダクタ2−1→FET対13→インダクタ2−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。この時、FET16は、オフ状態になっているので、このFET16に、ドレイン・ソース間電圧Vds(w)(例えば、400V)が印加される。
図12−3において、時刻t2〜t3間のモードcでは、スイッチ駆動信号S11〜S13のHレベルによってFET対11〜13がオン状態、更に、スイッチ駆動信号S14〜S16のLレベルによってFET14〜16がオフ状態になる。すると、図12−3中の矢印で示すように、U相交流電源Eu→インダクタ2−1→FET対11→インダクタ2−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れると共に、FET対11→FET対12→インダクタ2−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。更に、インダクタ2−1→FET対13→インダクタ2−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。出力コンデンサ18の蓄積電荷は、負荷ZLに供給される。この時、FET16は、オフ状態になっているので、このFET16に、ドレイン・ソース間電圧Vds(w)(例えば、400V)が印加される。
図12−4において、時刻t3〜t4間のモードdでは、スイッチ駆動信号S11,S12,S14,S16のLレベルによってFET対11,12及びFET14,16がオフ状態、更に、スイッチ駆動信号S13,S15のHレベルによってFET対13及びFET15がオン状態になる。すると、図12−4中の矢印で示すように、U相交流電源Eu→インダクタ2−1→ダイオード17−1→出力コンデンサ18及び負荷ZL→FET15→インダクタ2−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れる。更に、インダクタ2−1→FET対13→インダクタ2−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。この時、FET16は、オフ状態になっているので、このFET16に、ドレイン・ソース間電圧Vds(w)(例えば、400V)が印加される。
時刻t4〜t7間のモードeでは、スイッチ駆動信号S11〜S13,S14,S16のLレベルによってFET対11〜13及びFET14,16がオフ状態、更に、スイッチ駆動信号S15のHレベルによってFET15がオン状態になる。そのため、図12−1のモードaと同様の動作を行う。
図10中の領域Bにおいて、図11に示すキャリア信号csの2周期は、図示されていないが、時刻がt7〜t14であり、1周期目と同様の動作波形となる。
しかしながら、従来のΔ−SWITCH3相PFC回路では、図9に示すように、出力電流リターン用のFET14〜16のいずれか1つ(例えば、FET16)がオフしている時に、そのFET16に大きなドレイン・ソース間電圧Vds(w)(例えば、最大+400V)が印加される。そのため、FET14〜16のオンからオフ時、又はオフからオン時の損失を抑制するために、そのFET14〜16を高速でスイッチングさせる必要があり、スイッチング速度の速いスイッチを使用する必要がある。
ところが、一般的にスイッチング速度の速いスイッチは、スイッチング特性を妨げる寄生容量が小さいが、オン抵抗Ronとトレードオフの特性を示す傾向にあるため(即ち、スイッチング速度を速くすると、そのオン抵抗Ronが大きくなるため)、スイッチの導通損失の増加につながる。
本発明のうちの第1発明の3相PFC回路は、3相交流入力電圧のうちの第1相、第2相、第3相交流入力電圧がそれぞれ供給される第1、第2、第3入力端子と、正負の直流出力電圧をそれぞれ送出する第1、第2出力端子と、前記第1及び第2出力端子間に接続された平滑用の出力コンデンサと、前記第1入力端子と前記第1出力端子に接続された共通接続点との間に直列に接続された昇圧用の第1インダクタ、第1接続点及び第1整流素子と、前記第2入力端子と前記共通接続点との間に直列に接続された昇圧用の第2インダクタ、第2接続点及び第2整流素子と、前記第3入力端子と前記共通接続点との間に直列に接続された昇圧用の第3インダクタ、第3接続点及び第3整流素子と、前記第1及び第2接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第1スイッチ対と、前記第2及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第2スイッチ対と、前記第1及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第3スイッチ対と、前記第3スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第4スイッチと、前記第1スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第5スイッチと、前記第2スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第6スイッチと、制御回路と、を備えることを特徴とする。
前記制御回路は、前記第1相、第2相及び第3相交流入力電圧を検出した検出入力電圧と、前記第1、第2及び第3入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、前記第1、第2、第3スイッチ対、及び前記第4、第5、第6スイッチのオン/オフ動作を制御する回路である。
前記制御回路は、前記第1相、第2相及び第3相交流入力電圧を検出した検出入力電圧と、前記第1、第2及び第3入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、前記第1、第2、第3スイッチ対、及び前記第4、第5、第6スイッチのオン/オフ動作を制御する回路である。
第2発明における3相PFC回路の制御方法は、前記第1発明の3相PFC回路における制御方法であって、前記第1相、第2相及び第3相交流入力電圧を検出した検出入力電圧と、前記第1、第2及び第3入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、60°毎に、パルス幅変調動作によって前記第1、第2、第3スイッチ対のオン/オフ動作の制御を行うと共に、前記第4、第5、第6スイッチの3相のうち2相のオン/オフ動作の制御、残り1相の高電圧印加時にオン動作の制御を行う、ことを特徴とする。
第3発明における3相PFC回路の制御回路は、前記第1発明の3相PFC回路における制御回路であって、前記第1相、第2相及び第3相交流入力電圧を検出した検出入力電圧と、前記第1、第2及び第3入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、60°毎に、パルス幅変調動作によって前記第1、第2、第3スイッチ対のオン/オフ動作の制御を行うと共に、前記第4、第5、第6スイッチの3相のうち2相のオン/オフ動作の制御、残り1相の高電圧印加時にオン動作の制御を行う構成になっている、ことを特徴とする。
本発明のうちの第1、第2、第3発明の3相PFC回路とその制御方法及び制御回路によれば、出力電流リターン用の第4、第5、第6スイッチにスイッチング電流が流れる時間領域で、各スイッチの両電極間に電圧が印加されないため、この期間は各スイッチを常にオン状態にすることができる。これにより、高速スイッチングが不要なので、スイッチング速度は遅いが(即ち、スイッチング速度を妨げる寄生容量は大きいが)、オン抵抗が小さいスイッチを選定できるので、力率を確保しつつ導通損失の低減が可能になる。
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
(実施例1の構成)
図1は、本発明の実施例1におけるΔ−SWITCH3相PFC回路の構成例を示す回路図である。
本実施例1のΔ−SWITCH3相PFC回路では、従来の図7のPFC回路における第1スイッチ対〜第6スイッチの配線構造を工夫している。
図1は、本発明の実施例1におけるΔ−SWITCH3相PFC回路の構成例を示す回路図である。
本実施例1のΔ−SWITCH3相PFC回路では、従来の図7のPFC回路における第1スイッチ対〜第6スイッチの配線構造を工夫している。
即ち、本実施例1のΔ−SWITCH3相PFC回路は、従来と同様に、3相U,V,Wの交流電源Eu,Ev,Ewから供給される3相U,V,Wの交流入力電圧を直流電圧に変換して、力率を改善した直流出力電圧Voを出力する回路であり、3相U,V,Wの交流入力電圧をそれぞれ入力する第1、第2、第3入力端子41−1,41−2,41−3と、直流出力電圧Voを出力する正極側の第1出力端子59−1及び負極側の第2出力端子59−2と、を有している。入力端子41−1と出力端子59−1との間には、U相交流入力電流Iuが入力される昇圧用の第1インダクタ42−1、第1接続点43−1、第1整流素子(例えば、ダイオード)57−1、及び共通接続点44が直列に接続されている。
入力端子41−2と共通接続点44との間には、V相交流入力電流Ivが入力される昇圧用の第2インダクタ42−2、第2接続点43−2、及び第2整流素子(例えば、整流用のダイオード)57−2が直列に接続されている。更に、入力端子41−3と共通接続点44との間には、W相交流入力電流Iwが入力される昇圧用の第3インダクタ42−3、第3接続点43−3、及び第3整流素子(例えば、整流用のダイオード)57−3が直列に接続されている。
接続点43−1と接続点43−2との間には、2つのスイッチ(例えば、FET)51−1,51−2が直列に接続された双方向の第1スイッチ対(例えば、FET対)51を有する第1アームARM11が接続されている。同様に、接続点43−2と接続点43−3との間に、2つのFET52−1,52−2が直列に接続された双方向の第2スイッチ対(例えば、FET対)52を有する第2アームARM12が接続され、接続点43−3と接続点43−1との間に、2つのFET53−1,53−2が直列に接続された双方向の第3スイッチ対(例えば、FET対)53を有する第3アームARM13が接続されている。
本実施例1では、従来と異なり、2つのFET53−1,53−2の接続点53bと出力端子59−2との間に、出力電流リターン用の第4スイッチ(例えば、FET)54が接続されている。同様に、2つのFET51−1,51−2の接続点51bと出力端子59−2との間に、出力電流リターン用の第5スイッチ(例えば、FET)55が接続され、2つのFET52−1,52−2の接続点52bと出力端子59−2との間に、出力電流リターン用の第6スイッチ(例えば、FET)56が接続されている。
各FET51−1,51−2,52−1,52−2,53−1,53−2の両電極間(例えば、ドレイン・ソース間)には、それぞれボディダイオード50aが逆並列に接続されている。同様に、各FET54〜56の両電極間(例えば、ドレイン・ソース間)にも、それぞれ、ボディダイオード50aが逆並列に接続されている。
FET51−1,51−2,52−1,52−2,53−1,53−2,54〜56は、制御回路60から供給されるスイッチ駆動信号S51〜S56がHレベルの時に、ドレイン・ソース間がオン状態になり、スイッチ駆動信号S51〜S56がLレベルの時に、ドレイン・ソース間がオフ状態になる。双方向のFET対51〜53は、スイッチ駆動信号S51〜S53がHレベルの時に、オン状態になり、スイッチ駆動信号S51〜S53がLレベルの時に、オフ状態になる。
出力端子59−1,59−2間には、平滑用の出力コンデンサ58が接続され、その出力端子59−1,59−2間に、負荷ZLが接続される。
出力端子59−1,59−2間には、平滑用の出力コンデンサ58が接続され、その出力端子59−1,59−2間に、負荷ZLが接続される。
制御回路60は、3相交流電源Eu,Ev,Ewに接続された第1、第2、第3入力端子41−1,41−2,41−3からそれぞれ入力される3相交流入力電圧を図示しない電圧センサ(例えば、計器用変圧器、抵抗分割回路等)で検出した検出入力電圧eu,ev,ewと、第1、第2及び第3入力端子41−1,41−2,41−3からそれぞれ入力される交流入力電流Iu,Iv,Iwを図示しない電流センサ(例えば、計器用変流器、シャント抵抗等)で検出した検出入力電流iu,iv,iwと、出力端子59−1,59−2から出力される直流出力電圧Voを図示しない電圧センサ(例えば、計器用変圧器、抵抗分割回路等)で検出した検出出力電圧voと、に基づいて、スイッチ駆動信号S51〜S56を生成する回路であり、中央処理装置(CPU)を有するプロセッサや、個別回路等により構成されている。
図2は、図1中の制御回路60の構成例を示す機能ブロック図である。
この制御回路60は、目標電圧vdcから検出出力電圧voを減算する減算部61を有し、この出力側に、フィードバック制御部62が接続されている。フィードバック制御部62は、減算部61の減算結果をPI等でフィードバック制御するものであり、この出力側に、3つの乗算部63−1〜63−3が接続されている。各乗算部63−1〜63−3は、フィードバック制御部62の制御結果と各U,V,W相の検出入力電圧eu,ev,ewとを乗算するものであり、この出力側に、減算部64−1〜64−3がそれぞれ接続されている。各減算部64−1〜64−3は、各乗算部63−1〜63−3の乗算結果から、各相の検出入力電流iu,iv,iwを減算するものであり、この出力側に、フィードバック制御部65−1〜65−3がそれぞれ接続されている。
この制御回路60は、目標電圧vdcから検出出力電圧voを減算する減算部61を有し、この出力側に、フィードバック制御部62が接続されている。フィードバック制御部62は、減算部61の減算結果をPI等でフィードバック制御するものであり、この出力側に、3つの乗算部63−1〜63−3が接続されている。各乗算部63−1〜63−3は、フィードバック制御部62の制御結果と各U,V,W相の検出入力電圧eu,ev,ewとを乗算するものであり、この出力側に、減算部64−1〜64−3がそれぞれ接続されている。各減算部64−1〜64−3は、各乗算部63−1〜63−3の乗算結果から、各相の検出入力電流iu,iv,iwを減算するものであり、この出力側に、フィードバック制御部65−1〜65−3がそれぞれ接続されている。
各フィードバック制御部65−1〜65−3は、各減算部64−1〜64−3の減算結果に対し、PI等でフィードバック制御を行って制御結果mu0,mv0,mw0をそれぞれ出力するものであり、この出力側に、比較部66−1〜66−3がそれぞれ接続されている。各比較部66−1〜66−3は、各フィードバック制御部65−1〜65−3の制御結果mu0,mv0,mw0と三角波等のキャリア信号csとをそれぞれ比較してパルス幅変調(PWM)を行い、変調結果mu,mv,mwを出力するものであり、この出力側に、アンドゲート67−1〜67−3がそれぞれ接続されている。3つのアンドゲート67−1〜67−3は、3つの変調結果mu,mv,mw間のアンドを求めて、3つのスイッチ駆動信号S51〜S53を生成するものである。
更に、制御回路60には、3つの比較部68−1〜68−3が設けられている。各比較部68−1〜68−3は、各U,V,W相の検出入力電圧eu,ev,ewとグランド電位とを比較して、各スイッチ駆動信号S54〜S56をそれぞれ生成するものである。
(実施例1の動作)
図3は、図1の動作波形図である。
図3の横軸は、時間tであり、交流入力電流Iu,Iv,Iw、FET56のドレイン電流Id(w)、FET56のドレイン・ソース間電圧Vds(w)、及びスイッチ駆動信号S56の動作波形が示されている。
図4は、図2の動作波形図である。
図4の横軸は、時間tであり、検出入力電圧eu,ev,ew、キャリア信号cs、制御結果mu0,mv0,mw0、及びスイッチ駆動信号S51〜S56の動作波形が示されている。
図3及び図4において、3相交流入力電圧における検出入力電圧eu,ev,ewの1周期(360°)は、60°毎に、領域A,B,C,D,E,Fに区分される。
図3は、図1の動作波形図である。
図3の横軸は、時間tであり、交流入力電流Iu,Iv,Iw、FET56のドレイン電流Id(w)、FET56のドレイン・ソース間電圧Vds(w)、及びスイッチ駆動信号S56の動作波形が示されている。
図4は、図2の動作波形図である。
図4の横軸は、時間tであり、検出入力電圧eu,ev,ew、キャリア信号cs、制御結果mu0,mv0,mw0、及びスイッチ駆動信号S51〜S56の動作波形が示されている。
図3及び図4において、3相交流入力電圧における検出入力電圧eu,ev,ewの1周期(360°)は、60°毎に、領域A,B,C,D,E,Fに区分される。
図5は、図4中の領域Bの動作波形を示す拡大図である。
図5の横軸は、時間tであり、キャリア信号csの1周期の時刻t0〜t7等が示されている。各時刻t0〜t7間の動作モードが、符号a〜eで示されている。
図6−1〜図6−4は、図5中のモードa〜dにおける図1の3相PFC回路の動作を示す図である。
図5の横軸は、時間tであり、キャリア信号csの1周期の時刻t0〜t7等が示されている。各時刻t0〜t7間の動作モードが、符号a〜eで示されている。
図6−1〜図6−4は、図5中のモードa〜dにおける図1の3相PFC回路の動作を示す図である。
図1の3相PFC回路は、以下のように動作する。
図1の3相PFC回路が動作すると、3相交流電源Eu,Ev,Ewから入力端子41−1〜41−3に入力された3相交流入力電圧が、図示しない電圧センサで検出されて検出入力電圧eu,ev,ewが制御回路60へ与えられる。入力端子41−1〜41−3に入力された交流入力電流Iu,Iv,Iwが、図示しない電流センサで検出されて検出入力電流iu,iv,iwが制御回路60へ与えられる。更に、出力端子59−1,59−2から出力された直流出力電圧Voが、図示しない電圧センサで検出されて検出出力電圧vo等が制御回路60へ与えられる。
図1の3相PFC回路が動作すると、3相交流電源Eu,Ev,Ewから入力端子41−1〜41−3に入力された3相交流入力電圧が、図示しない電圧センサで検出されて検出入力電圧eu,ev,ewが制御回路60へ与えられる。入力端子41−1〜41−3に入力された交流入力電流Iu,Iv,Iwが、図示しない電流センサで検出されて検出入力電流iu,iv,iwが制御回路60へ与えられる。更に、出力端子59−1,59−2から出力された直流出力電圧Voが、図示しない電圧センサで検出されて検出出力電圧vo等が制御回路60へ与えられる。
すると、図2の制御回路60において、減算部61により、目標電圧vdcから検出出力電圧voが減算される。この減算結果に対し、フィードバック制御部62により、PI等のフィードバック制御が行われる。この制御結果と各U,V,W相の検出入力電圧eu,ev,ewとが、3つの乗算部63−1〜63−3により、それぞれ乗算され、各乗算結果が求められる。3つの減算部64−1〜64−3により、各乗算結果から、各相の検出入力電流iu,iv,iwが、それぞれ減算される。各減算部64−1〜64−3の減算結果に対し、3つのフィードバック制御部65−1〜65−3により、それぞれPI等のフィードバック制御が行われる。この3つの制御結果mu0,mv0,mw0と三角波等のキャリア信号csとが、3つの比較部66−1〜66−3によってそれぞれ比較されてパルス幅変調され、3つの変調結果mu,mv,mwが求められる。
3つのアンドゲート67−1〜67−3により、3つの変調結果mu,mv,mw間のアンドが求められ、3つのスイッチ駆動信号S51〜S53が生成される。更に、3つの比較部68−1〜68−3により、各U,V,W相の検出入力電圧eu,ev,ewとグランド電位とが比較され、3つのスイッチ駆動信号S54〜S56がそれぞれ生成される。生成された6つのスイッチ駆動信号S51〜S56により、図1中のFET対51〜53及びFET54〜56がオン/オフし、図6−1〜図6−4の動作が行われる。
図6−1において、図5の時刻t0〜t1間のモードaでは、スイッチ駆動信号S51〜S55のLレベルによってFET対51〜53及びFET54,55がオフ状態、更に、スイッチ駆動信号S56のHレベルによってFET56がオン状態になる。すると、図6−1中の矢印で示すように、U相交流電源Eu→インダクタ42−1→ダイオード57−1→出力コンデンサ58及び負荷ZL→FET56→FET対52の接続点52b→FET52−1のボディダイオード50a→インダクタ42−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れる。更に、FET対52の接続点52b→FET52−2のボディダイオード50a→インダクタ42−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。この時、FET56は、オン状態になっているので、図3に示すように、FET56のドレイン・ソース間には、大きなドレイン電流Id(w)(例えば、最大−13.9A(4.7Ams)以下)が流れ、そのドレイン・ソース間電圧Vds(w)が略0Vになる。
図6−2において、時刻t1〜t2間のモードbでは、スイッチ駆動信号S51,S52,S54,S55のLレベルによってFET対51,52及びFET54,55がオフ状態、更に、スイッチ駆動信号S53,S56のHレベルによってFET対53及びFET56がオン状態になる。すると、図6−2中の矢印で示すように、U相交流電源Eu→インダクタ42−1→ダイオード57−1→出力コンデンサ58及び負荷ZL→FET56→FET対52の接続点52b→FET52−1のボディダイオード50a→インダクタ42−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れる。更に、インダクタ42−1→FET対53→インダクタ42−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。この時、FET56は、オン状態になっているので、図3に示すように、FET56のドレイン・ソース間には、大きなドレイン電流Id(w)(例えば、最大−13.9A(4.7Ams)以下)が流れ、そのドレイン・ソース間電圧Vds(w)が略0Vになる。
図6−3において、時刻t2〜t3間のモードcでは、スイッチ駆動信号S51〜S53,S56のHレベルによってFET対51〜53及びFET56がオン状態、更に、スイッチ駆動信号S54,S55のLレベルによってFET54,55がオフ状態になる。すると、図6−3中の矢印で示すように、U相交流電源Eu→インダクタ42−1→FET対51→インダクタ42−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れると共に、FET対51→FET対52→インダクタ42−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。更に、インダクタ42−1→FET対53→インダクタ42−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。出力コンデンサ58の蓄積電荷が、負荷ZLへ供給される。この時、FET56は、オン状態になっているので、そのドレイン・ソース間電圧Vds(w)が略0Vになるが、ドレイン電流Id(w)は流れない。
図6−4において、時刻t3〜t4間のモードdでは、スイッチ駆動信号S51,S52,S54,S55のLレベルによってFET対51,52及びFET54,55がオフ状態、更に、スイッチ駆動信号S53,S56のHレベルによってFET対53及びFET56がオン状態になる。すると、図6−4中の矢印で示すように、U相交流電源Eu→インダクタ42−1→ダイオード57−1→出力コンデンサ58及び負荷ZL→FET56→FET対52の接続点52b→FET52−1のボディダイオード50a→インダクタ42−2→V相交流電源Ev→U相交流電源Eu、の経路で電流が流れる。更に、インダクタ42−1→FET対53→インダクタ42−3→W相交流電源Ew→U相交流電源Eu、の経路で電流が流れる。
この時、FET56は、オン状態になっているので、図3に示すように、FET56のドレイン・ソース間には、大きなドレイン電流Id(w)(例えば、最大−13.9A(4.7Ams)以下)が流れ、そのドレイン・ソース間電圧Vds(w)が略0Vになる。
この時、FET56は、オン状態になっているので、図3に示すように、FET56のドレイン・ソース間には、大きなドレイン電流Id(w)(例えば、最大−13.9A(4.7Ams)以下)が流れ、そのドレイン・ソース間電圧Vds(w)が略0Vになる。
時刻t4〜t7間のモードeでは、スイッチ駆動信号S51〜S55のLレベルによってFET対51〜53及びFET54,55がオフ状態、更に、スイッチ駆動信号S56のHレベルによってFET56がオン状態になる。そのため、図6−1のモードaと同様の動作を行う。この時、FET56は、オン状態になっているので、図3に示すように、FET56のドレイン・ソース間には、大きなドレイン電流Id(w)(例えば、最大−13.9A(4.7Ams))が流れ、そのドレイン・ソース間電圧Vds(w)が略0Vになる。
図3中の領域Bにおいて、図5に示すキャリア信号csの2周期は、図示されていないが、時刻がt7〜t14であり、1周期目と同様の動作波形となる。
(実施例1の効果)
本実施例1の3相PFC回路によれば、出力電流リターン用のFET54,55,56にスイッチング電流(例えば、ドレイン電流Id(w))が流れる時間領域で、各FET54,55,56にドレイン・ソース電圧(例えば、Vds(w))が印加されないため、この期間(例えば、図3中の領域A,B,C)は各FET54,55,56(例えば、FET56)を常にオン状態にすることができる。これにより、スイッチングス速度は遅いが、オン抵抗が小さいFET54,55,56を選定できるので、力率を確保しつつ導通損失の低減が可能になる。
本実施例1の3相PFC回路によれば、出力電流リターン用のFET54,55,56にスイッチング電流(例えば、ドレイン電流Id(w))が流れる時間領域で、各FET54,55,56にドレイン・ソース電圧(例えば、Vds(w))が印加されないため、この期間(例えば、図3中の領域A,B,C)は各FET54,55,56(例えば、FET56)を常にオン状態にすることができる。これにより、スイッチングス速度は遅いが、オン抵抗が小さいFET54,55,56を選定できるので、力率を確保しつつ導通損失の低減が可能になる。
(実施例1の変形例)
本発明は、上記実施例1に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(1)〜(4)のようなものがある。
(1) 図1のΔ−SWITCH3相PFC回路は、図示以外の構成に変更しても良い。例えば、第1、第2及び第3入力端子41−1,41−2,41−3とグランドとの間に、それぞれ高周波電圧抑制用の入力コンデンサを接続しても良い。又、第1入力端子41−1及び第2入力端子41−2間と、第2入力端子41−2及び第3入力端子41−3間と、第3入力端子41−3及び第1入力端子41−1間と、にそれぞれ高周波電圧抑制用の入力コンデンサを接続しても良い。これにより、高周波電圧発生による弊害を防止できる。或いは、3相コモンモードチョーク等を設けても良い。
(2) 第1、第2、第3アームARM11,ARM12,ARM13の構成は、図1以外の構成に変更しても良い。
(3) 各FET51−1,51−2,52−1,52−2,53−1,53−2,54〜56に逆並列接続されたボディダイオード50aは、外付けダイオードで構成しても良い。又、各FET51−1,51−2,52−1,52−2,53−1,53−2,54〜56は、絶縁ゲート型バイポーラトランジスタ(IGBT)を含む他のトランジスタで構成しても良い。
(4) 図2の制御回路60は、図示以外の論理回路等の構成に変更しても良い。
本発明は、上記実施例1に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(1)〜(4)のようなものがある。
(1) 図1のΔ−SWITCH3相PFC回路は、図示以外の構成に変更しても良い。例えば、第1、第2及び第3入力端子41−1,41−2,41−3とグランドとの間に、それぞれ高周波電圧抑制用の入力コンデンサを接続しても良い。又、第1入力端子41−1及び第2入力端子41−2間と、第2入力端子41−2及び第3入力端子41−3間と、第3入力端子41−3及び第1入力端子41−1間と、にそれぞれ高周波電圧抑制用の入力コンデンサを接続しても良い。これにより、高周波電圧発生による弊害を防止できる。或いは、3相コモンモードチョーク等を設けても良い。
(2) 第1、第2、第3アームARM11,ARM12,ARM13の構成は、図1以外の構成に変更しても良い。
(3) 各FET51−1,51−2,52−1,52−2,53−1,53−2,54〜56に逆並列接続されたボディダイオード50aは、外付けダイオードで構成しても良い。又、各FET51−1,51−2,52−1,52−2,53−1,53−2,54〜56は、絶縁ゲート型バイポーラトランジスタ(IGBT)を含む他のトランジスタで構成しても良い。
(4) 図2の制御回路60は、図示以外の論理回路等の構成に変更しても良い。
41−1,41−2,41−3 第1、第2、第3入力端子
42−1,42−2,42−3 第1、第2、第3インダクタ
43−1,43−2,43−3 第1、第2、第3接続点
44 共通接続点
50a ボディダイオード
51,52,53 第1、第2、第3FET対
51b,52b,53b 接続点
54,55,56 第4、第5、第6FET
57−1,57−2,57−3 ダイオード
58 出力コンデンサ
59−1,59−2 第1、第2出力端子
60 制御回路
42−1,42−2,42−3 第1、第2、第3インダクタ
43−1,43−2,43−3 第1、第2、第3接続点
44 共通接続点
50a ボディダイオード
51,52,53 第1、第2、第3FET対
51b,52b,53b 接続点
54,55,56 第4、第5、第6FET
57−1,57−2,57−3 ダイオード
58 出力コンデンサ
59−1,59−2 第1、第2出力端子
60 制御回路
Claims (9)
- 3相交流入力電圧のうちの第1相、第2相、第3相交流入力電圧がそれぞれ供給される第1、第2、第3入力端子と、
正負の直流出力電圧をそれぞれ送出する第1、第2出力端子と、
前記第1及び第2出力端子間に接続された平滑用の出力コンデンサと、
前記第1入力端子と前記第1出力端子に接続された共通接続点との間に直列に接続された昇圧用の第1インダクタ、第1接続点及び第1整流素子と、
前記第2入力端子と前記共通接続点との間に直列に接続された昇圧用の第2インダクタ、第2接続点及び第2整流素子と、
前記第3入力端子と前記共通接続点との間に直列に接続された昇圧用の第3インダクタ、第3接続点及び第3整流素子と、
前記第1及び第2接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第1スイッチ対と、
前記第2及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第2スイッチ対と、
前記第1及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第3スイッチ対と、
前記第3スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第4スイッチと、
前記第1スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第5スイッチと、
前記第2スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第6スイッチと、
前記第1相、第2相及び第3相交流入力電圧を検出した検出入力電圧と、前記第1、第2及び第3入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、前記第1、第2、第3スイッチ対、及び前記第4、第5、第6スイッチのオン/オフ動作を制御する制御回路と、
を備えることを特徴とする3相力率改善回路。 - 前記制御回路は、
60°毎に、パルス幅変調動作によって前記第1、第2、第3スイッチ対のオン/オフ動作の制御を行うと共に、前記第4、第5、第6スイッチの3相のうち2相のオン/オフ動作の制御、残り1相の高電圧印加時にオン動作の制御を行う、
ことを特徴とする請求項1記載の3相力率改善回路。 - 前記第1、第2、第3スイッチ対、及び前記第4、第5、第6スイッチには、それぞれ帰還用のダイオードが逆並列に接続されている、
ことを特徴とする請求項2記載の3相力率改善回路。 - 前記各ダイオードは、
それぞれ前記第1、第2、第3スイッチ対、及び前記第4、第5、第6スイッチのボディダイオード又は外付けダイオードである、
ことを特徴とする請求項3記載の3相力率改善回路。 - 前記第1、第2及び第3入力端子とグランドとの間には、それぞれ高周波電圧抑制用の入力コンデンサが接続されている、
ことを特徴とする請求項1〜4のいずれか1項記載の3相力率改善回路。 - 前記第1入力端子及び前記第2入力端子間と、前記第2入力端子及び前記第3入力端子間と、前記第3入力端子及び前記第1入力端子間と、にはそれぞれ高周波電圧抑制用の入力コンデンサが接続されている、
ことを特徴とする請求項1〜4のいずれか1項記載の3相力率改善回路。 - 前記第1、第2、第3スイッチ対、及び前記第4、第5、第6スイッチは、
それぞれ、MOS型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタを含むトランジスタである、
ことを特徴とする請求項1〜6のいずれか1項記載の3相力率改善回路。 - 3相交流入力電圧のうちの第1相、第2相、第3相交流入力電圧がそれぞれ供給される第1、第2、第3入力端子と、
正負の直流出力電圧をそれぞれ送出する第1、第2出力端子と、
前記第1及び第2出力端子間に接続された平滑用の出力コンデンサと、
前記第1入力端子と前記第1出力端子に接続された共通接続点との間に直列に接続された昇圧用の第1インダクタ、第1接続点及び第1整流素子と、
前記第2入力端子と前記共通接続点との間に直列に接続された昇圧用の第2インダクタ、第2接続点及び第2整流素子と、
前記第3入力端子と前記共通接続点との間に直列に接続された昇圧用の第3インダクタ、第3接続点及び第3整流素子と、
前記第1及び第2接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第1スイッチ対と、
前記第2及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第2スイッチ対と、
前記第1及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第3スイッチ対と、
前記第3スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第4スイッチと、
前記第1スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第5スイッチと、
前記第2スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第6スイッチと、
を備える3相力率改善回路の制御方法であって、
前記第1相、第2相及び第3相交流入力電圧を検出した検出入力電圧と、前記第1、第2及び第3入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、
60°毎に、パルス幅変調動作によって前記第1、第2、第3スイッチ対のオン/オフ動作の制御を行うと共に、前記第4、第5、第6スイッチの3相のうち2相のオン/オフ動作の制御、残り1相の高電圧印加時にオン動作の制御を行う、
ことを特徴とする3相力率改善回路の制御方法。 - 3相交流入力電圧のうちの第1相、第2相、第3相交流入力電圧がそれぞれ供給される第1、第2、第3入力端子と、
正負の直流出力電圧をそれぞれ送出する第1、第2出力端子と、
前記第1及び第2出力端子間に接続された平滑用の出力コンデンサと、
前記第1入力端子と前記第1出力端子に接続された共通接続点との間に直列に接続された昇圧用の第1インダクタ、第1接続点及び第1整流素子と、
前記第2入力端子と前記共通接続点との間に直列に接続された昇圧用の第2インダクタ、第2接続点及び第2整流素子と、
前記第3入力端子と前記共通接続点との間に直列に接続された昇圧用の第3インダクタ、第3接続点及び第3整流素子と、
前記第1及び第2接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第1スイッチ対と、
前記第2及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第2スイッチ対と、
前記第1及び第3接続点間に直列に接続され、同時にオン/オフ動作する双方向の一対の第3スイッチ対と、
前記第3スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第4スイッチと、
前記第1スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第5スイッチと、
前記第2スイッチ対間と前記第2出力端子との間に接続された出力電流帰還用の第6スイッチと、
を備える3相力率改善回路の制御回路であって、
前記制御回路は、
前記第1相、第2相及び第3相交流入力電圧を検出した検出入力電圧と、前記第1、第2及び第3入力端子に供給される交流入力電流を検出した検出入力電流と、前記直流出力電圧を検出した検出出力電圧と、に基づいて、
60°毎に、パルス幅変調動作によって前記第1、第2、第3スイッチ対のオン/オフ動作の制御を行うと共に、前記第4、第5、第6スイッチの3相のうち2相のオン/オフ動作の制御、残り1相の高電圧印加時にオン動作の制御を行う構成になっている、
ことを特徴とする3相力率改善回路の制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018134841A JP2020014319A (ja) | 2018-07-18 | 2018-07-18 | 3相力率改善回路とその制御方法及び制御回路 |
Applications Claiming Priority (1)
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JP2018134841A JP2020014319A (ja) | 2018-07-18 | 2018-07-18 | 3相力率改善回路とその制御方法及び制御回路 |
Publications (1)
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JP2020014319A true JP2020014319A (ja) | 2020-01-23 |
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ID=69169725
Family Applications (1)
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JP (1) | JP2020014319A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN117318504A (zh) * | 2023-11-28 | 2023-12-29 | 深圳市永联科技股份有限公司 | 单级多路交直流转换电路 |
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2018
- 2018-07-18 JP JP2018134841A patent/JP2020014319A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN117318504A (zh) * | 2023-11-28 | 2023-12-29 | 深圳市永联科技股份有限公司 | 单级多路交直流转换电路 |
CN117318504B (zh) * | 2023-11-28 | 2024-02-09 | 深圳市永联科技股份有限公司 | 单级多路交直流转换电路 |
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