JP2020013923A - Semiconductor device - Google Patents

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Abstract

To provide a top layout diagram of a semiconductor chip provided in a semiconductor device according to a third embodiment.SOLUTION: A temperature-sensitive element region 13 is not arranged at the center of an active area 11, and the temperature-sensitive element, lead wires 123 and 124, and a gate liner 14 are not provided. That is, the temperature-sensitive element, the lead wires 123 and 124, and the gate liner 14 are not arranged below the terminal 40. Thus, a step is not generated in a passivation film below the terminal 40, or a step is generated only in the outer edge portion of the terminal 40. Therefore, the occurrence of cracks in an insulating film or the like located below the terminal 40 is suppressed, and a reduction in the strength can be suppressed.SELECTED DRAWING: Figure 2

Description

本発明は、感温素子を有する半導体装置に関するものである。   The present invention relates to a semiconductor device having a temperature-sensitive element.

従来より、スイッチング素子などの発熱素子を半導体チップに作り込んだ半導体装置がある（例えば、特許文献１参照）。このような半導体装置では、過昇温による素子破壊などを抑制するために、感温ダイオードなどの感温素子を備えることが行われている。具体的には、半導体チップのうち発熱素子が形成される領域をアクティブ領域として、アクティブ領域の中央部に感温素子が備えられる。アクティブ領域の中央部は、半導体チップ内において最大温度になる位置である。このため、その位置に感温素子を配置することで最大温度を検出することが可能となる。   2. Description of the Related Art Conventionally, there is a semiconductor device in which a heating element such as a switching element is formed in a semiconductor chip (for example, see Patent Document 1). Such a semiconductor device is provided with a temperature-sensitive element such as a temperature-sensitive diode in order to suppress element destruction due to excessive temperature rise. Specifically, a region in which a heating element is formed in a semiconductor chip is set as an active region, and a temperature-sensitive element is provided at a central portion of the active region. The central part of the active area is a position where the temperature becomes maximum in the semiconductor chip. For this reason, it is possible to detect the maximum temperature by arranging the temperature sensing element at that position.

特開２０１７−２０４５７０号公報JP-A-2017-204570

感温素子を半導体チップの中央部に配置する場合、感温素子の検出信号を取り出すための引出配線をチップの外縁部におけるパッド領域まで引き出す必要がある。このため、その部分において発熱素子の表面電極を配置せずに、感温素子の引出配線を配置している。   In the case where the temperature sensing element is arranged at the center of the semiconductor chip, it is necessary to extend the lead wiring for extracting the detection signal of the temperature sensing element to the pad area at the outer edge of the chip. For this reason, the wiring for the temperature-sensitive element is arranged without disposing the surface electrode of the heating element in that portion.

ここで、半導体チップにおける発熱素子の表面電極に接続される金属ブロックで構成されるターミナルは、アクティブ領域の全域を覆うように設けられ、表面電極の全域と接続される構造とされる。このとき、感温素子や引出配線については、ターミナルと非接触にする必要があるため、引出配線の表面をパッシベーション膜で覆っている。そして、電気的接続を行う必要がある表面電極の表面において、パッシベーション膜を除去して開口させ、接合材を介してターミナルと表面電極とを接合している。   Here, a terminal formed of a metal block connected to the surface electrode of the heating element in the semiconductor chip is provided so as to cover the entire area of the active region, and has a structure connected to the entire area of the surface electrode. At this time, since the temperature sensing element and the lead wiring need not be in contact with the terminal, the surface of the lead wiring is covered with a passivation film. Then, the passivation film is removed and an opening is formed on the surface of the surface electrode which needs to be electrically connected, and the terminal and the surface electrode are joined via a joining material.

また、発熱素子がＭＯＳＦＥＴなどのスイッチング素子の場合、ゲート電極とパッド領域との電気的接続を行うための引出部として、ゲートライナーが備えられる。ゲートライナーは、アクティブ領域内に複数セル備えられるスイッチング素子を跨ぐように配置される。ゲートライナーにおいても、アクティブ領域の内部を通ってパッド部に引き出されることから、ターミナルと非接触になるように、ゲートライナーの表面がパッシベーション膜で覆われる。   In the case where the heating element is a switching element such as a MOSFET, a gate liner is provided as a lead portion for electrically connecting the gate electrode to the pad region. The gate liner is disposed so as to straddle a switching element provided with a plurality of cells in the active area. Also in the gate liner, the surface of the gate liner is covered with the passivation film so as not to be in contact with the terminal since the gate liner is drawn out to the pad portion through the inside of the active region.

しかしながら、パッシベーション膜に形成される開口部には、パッシベーション膜の厚みに応じた段差が形成され、その段差が例えば１５μｍ程度と大きな値になる。そして、表面電極とターミナルとを接合材を介して接合する際、ターミナルを加圧することで行われるが、パッシベーション膜の段差に基づく応力が掛かり、ターミナルの下方に位置している絶縁膜等にクラックが入るなどの半導体装置の強度低下の問題を生じさせる。特に、接合材として、Ａｇ（銀）やＣｕ（銅）などの金属加圧接合を用いるような場合には、接合時の加圧力が大きく、絶縁膜等へのクラックが入りやすくなる。また、ターミナルの接合時ではなくても、その後の熱応力、例えば冷却時にターミナルと半導体チップとの線膨張係数差に起因して発生する熱応力によって、クラックが入ることがある。   However, a step corresponding to the thickness of the passivation film is formed in the opening formed in the passivation film, and the step has a large value of, for example, about 15 μm. Then, when the surface electrode and the terminal are joined via the joining material, the pressure is applied to the terminal, but a stress based on the step of the passivation film is applied, and the insulating film or the like located below the terminal is cracked. This causes a problem of a decrease in the strength of the semiconductor device such as cracks. In particular, when a metal pressure bonding such as Ag (silver) or Cu (copper) is used as the bonding material, the pressing force at the time of bonding is large, and cracks in the insulating film and the like are likely to occur. Even when the terminals are not joined, cracks may occur due to subsequent thermal stress, for example, thermal stress generated due to a difference in linear expansion coefficient between the terminal and the semiconductor chip during cooling.

さらに、ゲートライナーをアクティブ領域の内部を通ってパッド部に引き出す構成とする場合、ゲートライナーを覆う部分に形成される段差により、より接合時の加圧による絶縁膜などへのクラックが発生し易くなる。   Further, in the case where the gate liner is drawn out to the pad portion through the inside of the active region, a crack formed on a portion covering the gate liner easily causes cracks in the insulating film or the like due to pressure during bonding. Become.

本発明は上記点に鑑みて、強度低下を抑制することが可能な感温素子を備えた半導体装置を提供することを目的とする。   In view of the above, an object of the present invention is to provide a semiconductor device including a temperature-sensitive element capable of suppressing a decrease in strength.

上記目的を達成するため、請求項１に記載の発明では、発熱素子が形成されるアクティブ領域（１１）と感温素子が形成される感温素子領域（１３）とを有し、アクティブ領域内において発熱素子の表面電極（１１１）が備えられていると共に表面電極よりも外側がパッド（１２ａ〜１２ｅ）の配置されるパッド領域（１２）とされた板状の半導体チップ（１０）と、表面電極に対して接合されるターミナル（４０）と、を備える半導体装置であって、感温素子領域は、半導体チップのうち表面電極に接合されたターミナルよりも外側に配置され、ターミナルの下方には表面電極が一面に形成された状態となっている。   In order to achieve the above object, according to the first aspect of the present invention, there is provided an active area (11) in which a heating element is formed and a temperature sensing element area (13) in which a temperature sensing element is formed. And a plate-shaped semiconductor chip (10) provided with a surface electrode (111) of a heating element and a pad region (12) on the outside of the surface electrode where pads (12a to 12e) are arranged. A terminal (40) joined to the electrode, wherein the temperature-sensitive element region is disposed outside the terminal of the semiconductor chip joined to the surface electrode, and is located below the terminal. The surface electrode is formed on one surface.

このように、アクティブ領域内における中央部に感温素子を備えない構造としている。つまり、感温素子などがターミナルの下方に配置されないようにしている。このため、ターミナルの下方において、パッシベーション膜に段差が発生しない、もしくは、ターミナルの外縁部にしか段差が発生しないようにできる。   As described above, the structure is such that the temperature sensing element is not provided at the center in the active area. That is, a temperature-sensitive element or the like is not arranged below the terminal. For this reason, it is possible to prevent a step from occurring in the passivation film below the terminal or to cause a step only at the outer edge of the terminal.

このため、パッシベーション膜の段差に起因した応力を低下させることが可能となり、ターミナルの下方に位置している絶縁膜等にクラックが入るなどの半導体装置の強度低下の発生を抑制できる。これにより、強度低下を抑制することが可能な感温素子を備えた半導体装置とすることが可能となる。   For this reason, it is possible to reduce the stress due to the step of the passivation film, and it is possible to suppress the occurrence of a decrease in the strength of the semiconductor device such as cracks in the insulating film or the like located below the terminal. This makes it possible to provide a semiconductor device having a temperature-sensitive element capable of suppressing a decrease in strength.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。   In addition, the reference numerals in parentheses attached to the respective components and the like indicate an example of a correspondence relationship between the components and the like and specific components and the like described in the embodiments described later.

第１実施形態にかかる半導体装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment. 図１に示す半導体装置に備えられる半導体チップの上面レイアウト図である。FIG. 2 is a top view layout diagram of a semiconductor chip provided in the semiconductor device shown in FIG. 1. 半導体チップにターミナルを貼り付けたときの上面レイアウト図である。FIG. 4 is a top view layout diagram when terminals are attached to a semiconductor chip. 半導体チップに縦型ＭＯＳＦＥＴを形成した場合を表したもので、図３中のＩＶ−ＩＶ断面図である。FIG. 4 illustrates a case where a vertical MOSFET is formed on a semiconductor chip, and is a cross-sectional view taken along line IV-IV in FIG. 3. 図３中のＶ−Ｖ断面図である。FIG. 5 is a sectional view taken along line VV in FIG. 3. 図３中のＶＩ−ＶＩ断面図である。It is VI-VI sectional drawing in FIG. 比較例として示したアクティブ領域の内部に感温素子領域を配置した場合の断面図である。FIG. 7 is a cross-sectional view when a temperature-sensitive element region is arranged inside an active region shown as a comparative example. 第２実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。FIG. 11 is a top layout diagram of a semiconductor chip provided in a semiconductor device according to a second embodiment. 半導体チップにターミナルを貼り付けたときの上面レイアウト図である。FIG. 4 is a top view layout diagram when terminals are attached to a semiconductor chip. 第２実施形態の変形例として示した半導体チップの上面レイアウト図である。FIG. 11 is a top view layout diagram of a semiconductor chip shown as a modification of the second embodiment. 第３実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。FIG. 13 is a top layout diagram of a semiconductor chip provided in a semiconductor device according to a third embodiment. 半導体チップにターミナルを貼り付けたときの上面レイアウト図である。FIG. 4 is a top view layout diagram when terminals are attached to a semiconductor chip. 第４実施形態にかかる半導体装置に備えられる半導体チップの上面レイアウト図である。FIG. 15 is a top layout diagram of a semiconductor chip provided in a semiconductor device according to a fourth embodiment. 他の実施形態で説明する半導体チップの上面レイアウト図である。FIG. 14 is a top view layout diagram of a semiconductor chip described in another embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent are denoted by the same reference numerals and described.

（第１実施形態）
第１実施形態について説明する。まず、図１を参照して、本実施形態にかかる半導体装置の構成について説明する。 (1st Embodiment)
A first embodiment will be described. First, the configuration of the semiconductor device according to the present embodiment will be described with reference to FIG.

図１に示す本実施形態の半導体装置は、発熱素子として縦型ＭＯＳＦＥＴ等を備えた半導体チップ１０を備えたものであり、例えばモータ駆動のためのスイッチングを行うパワーモジュールとして用いられる。半導体装置は、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０等を備えている。また、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０は、第１〜第３接合材５０ａ〜５０ｃを含む接合材５０によって接合されている。そして、これらがモールド樹脂６０によって封止された構成とされている。   The semiconductor device of the present embodiment shown in FIG. 1 includes a semiconductor chip 10 having a vertical MOSFET or the like as a heating element, and is used, for example, as a power module that performs switching for driving a motor. The semiconductor device includes a semiconductor chip 10, a heat sink 20, a heat sink 30, a terminal 40, and the like. Further, the semiconductor chip 10, the heat sink 20, the heat sink 30, and the terminal 40 are joined by a joining material 50 including first to third joining materials 50a to 50c. These components are sealed by a mold resin 60.

具体的には、半導体チップ１０のうち紙面下方に位置する一面側を下面、紙面上方に位置する他面側を上面として、半導体チップ１０の下面とヒートシンク２０の上面との間は第１接合材５０ａによって接合されている。また、半導体チップ１０の上面とターミナル４０の下面との間も第２接合材５０ｂを介して接合されている。さらに、ターミナル４０とヒートシンク３０との間も第３接合材５０ｃによって接合されている。   Specifically, the first bonding material is provided between the lower surface of the semiconductor chip 10 and the upper surface of the heat sink 20, with one surface of the semiconductor chip 10 positioned below the paper surface as a lower surface and the other surface positioned above the paper surface as an upper surface. 50a. The upper surface of the semiconductor chip 10 and the lower surface of the terminal 40 are also joined via the second joining material 50b. Further, the terminal 40 and the heat sink 30 are also joined by the third joining material 50c.

本実施形態の場合、第１〜第３接合材５０ａ〜５０ｃを含む接合材５０は、導電材料である鉛フリーはんだやＡｇもしくはＣｕ等の接合用金属によって構成されている。そして、接合材５０により、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０の相互間が物理的にも電気的にも接続された形態とされている。なお、接合材５０としては、上記した接合用金属以外のもの、例えば導電性接着剤等を用いることもできる。   In the case of the present embodiment, the joining material 50 including the first to third joining materials 50a to 50c is made of a lead-free solder as a conductive material or a joining metal such as Ag or Cu. The bonding material 50 forms a form in which the semiconductor chip 10, the heat sink 20, the heat sink 30, and the terminal 40 are physically and electrically connected to each other. In addition, as the bonding material 50, a material other than the above-described metal for bonding, for example, a conductive adhesive or the like can also be used.

このような構成により、半導体チップ１０の上面では、第２接合材５０ｂ、ターミナル４０、第３接合材５０ｃおよびヒートシンク３０を介して放熱が行われる。また、半導体チップ１０の下面では、第１接合材５０ａからヒートシンク２０を介して放熱が行われる。   With such a configuration, heat is radiated on the upper surface of the semiconductor chip 10 via the second bonding material 50b, the terminal 40, the third bonding material 50c, and the heat sink 30. On the lower surface of the semiconductor chip 10, heat is radiated from the first bonding material 50a via the heat sink 20.

半導体チップ１０は、シリコン（Ｓｉ）や炭化珪素（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの半導体基板に対して発熱素子などを形成した発熱部品に相当するものである。発熱素子としては、例えば縦型ＭＯＳＦＥＴ、縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ダイオード等のパワー半導体素子が挙げられる。本実施形態の場合、半導体チップ１０には、発熱素子として縦型ＭＯＳＦＥＴが備えてある。また、半導体チップ１０には、発熱素子の発熱による温度上昇に伴う素子破壊から発熱素子を保護すべく、感温素子が備えられており、感温素子で検出された温度に基づいて発熱素子のオンオフ制御などが可能とされている。   The semiconductor chip 10 corresponds to a heat-generating component in which a heat-generating element or the like is formed on a semiconductor substrate such as silicon (Si), silicon carbide (SiC), or gallium nitride (GaN). Examples of the heating element include a power semiconductor element such as a vertical MOSFET, a vertical IGBT (insulated gate bipolar transistor), and a diode. In the case of the present embodiment, the semiconductor chip 10 includes a vertical MOSFET as a heating element. Further, the semiconductor chip 10 is provided with a temperature sensing element to protect the heating element from element destruction due to a temperature rise due to heat generation of the heating element, and based on the temperature detected by the temperature sensing element, On / off control and the like are possible.

半導体チップ１０は、例えば矩形状の薄板状とされている。そして、半導体チップ１０の上面における一部にターミナル４０が接合され、ターミナル４０よりも外側に制御端子を構成するリードフレーム７０が配置されている。そして、半導体チップ１０とリードフレーム７０とがボンディングワイヤ８０を介して電気的に接続されている。本実施形態の場合、リードフレーム７０は複数本備えられており、半導体チップ１０に備えられる縦型ＭＯＳＦＥＴもしくは縦型ＩＧＢＴの各部や感温素子の各部に接続されている。また、ターミナル４０は表面電極、すなわちＭＯＳＦＥＴの場合のソース電極やＩＧＢＴの場合のエミッタ電極に接続される。一方、半導体チップ１０の裏面には裏面電極、すなわちＭＯＳＦＥＴの場合のドレイン電極やＩＧＢＴの場合のコレクタ電極が形成され、裏面電極の全面がヒートシンク２０に接続されている。なお、この半導体チップ１０の詳細については後で詳しく説明する。   The semiconductor chip 10 has, for example, a rectangular thin plate shape. The terminal 40 is joined to a part of the upper surface of the semiconductor chip 10, and a lead frame 70 constituting a control terminal is arranged outside the terminal 40. The semiconductor chip 10 and the lead frame 70 are electrically connected via the bonding wires 80. In the case of the present embodiment, a plurality of lead frames 70 are provided, and are connected to each part of the vertical MOSFET or the vertical IGBT provided in the semiconductor chip 10 and each part of the temperature sensing element. The terminal 40 is connected to a surface electrode, that is, a source electrode in the case of a MOSFET or an emitter electrode in the case of an IGBT. On the other hand, a back surface electrode, that is, a drain electrode in the case of MOSFET and a collector electrode in the case of IGBT are formed on the back surface of the semiconductor chip 10, and the entire surface of the back surface electrode is connected to the heat sink 20. The details of the semiconductor chip 10 will be described later in detail.

ヒートシンク２０は、銅などの熱伝達率の高い金属で構成されており、第１外部リード７１と一体もしくは電気的に接続されている。このため、ヒートシンク２０および第１外部リード７１を通じて、半導体チップ１０の裏面電極と外部との導通が図れると共に、ヒートシンク２０を通じて半導体チップ１０から伝わる熱を効率よく放出し、半導体チップ１０の高温化を抑制する。なお、ヒートシンク２０のうち、半導体チップ１０と反対側の一面はモールド樹脂６０から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。   The heat sink 20 is made of a metal having a high heat transfer coefficient, such as copper, and is integrally or electrically connected to the first external lead 71. Therefore, conduction between the back surface electrode of the semiconductor chip 10 and the outside can be achieved through the heat sink 20 and the first external leads 71, and heat transmitted from the semiconductor chip 10 through the heat sink 20 can be efficiently released, and the temperature of the semiconductor chip 10 can be increased. Suppress. In addition, one surface of the heat sink 20 opposite to the semiconductor chip 10 is exposed from the mold resin 60, and the heat is easily radiated by using the exposed surface as a heat radiating surface.

ヒートシンク３０は、銅などの熱伝達率の高い金属で構成されており、第２外部リード７２と一体もしくは電気的に接続されている。このため、ターミナル４０やヒートシンク３０および第２外部リード７２等を通じて、半導体チップ１０の表面電極と外部との導通が図れると共に、ヒートシンク３０を通じて半導体チップ１０から伝わる熱を効率よく放出し、半導体チップ１０の高温化を抑制する。なお、ヒートシンク３０のうち、半導体チップ１０と反対側の一面はモールド樹脂６０から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。   The heat sink 30 is made of a metal having a high heat transfer coefficient, such as copper, and is integrally or electrically connected to the second external lead 72. Therefore, conduction between the surface electrode of the semiconductor chip 10 and the outside can be achieved through the terminal 40, the heat sink 30, the second external lead 72, and the like, and heat transmitted from the semiconductor chip 10 through the heat sink 30 can be efficiently released. Suppress high temperature. In addition, one surface of the heat sink 30 opposite to the semiconductor chip 10 is exposed from the mold resin 60, and the heat is easily emitted by using the exposed surface as a heat radiation surface.

ターミナル４０は、例えば上面形状が長方形とされた四角形板状部材で構成され、銅などの熱伝達率の高い金属によって構成されている。ターミナル４０は、半導体チップ１０の表面側に電気的および物理的に接続されている。   The terminal 40 is formed of, for example, a quadrangular plate-like member having a rectangular upper surface, and is formed of a metal having a high heat transfer coefficient such as copper. The terminal 40 is electrically and physically connected to the front side of the semiconductor chip 10.

モールド樹脂６０は、半導体チップ１０、ヒートシンク２０、ヒートシンク３０およびターミナル４０などを封止している。モールド樹脂６０からは、ヒートシンク２０やヒートシンク３０の一面やリードフレーム７０の一端、および、第１外部リード７１や第２外部リード７２の一端が露出させられている。露出させられたリードフレーム７０の一端や第１外部リード７１や第２外部リード７２の一端において、外部と電気的に接続可能とされている。   The mold resin 60 seals the semiconductor chip 10, the heat sink 20, the heat sink 30, the terminal 40, and the like. From the mold resin 60, one surface of the heat sink 20 and the heat sink 30, one end of the lead frame 70, and one end of the first external lead 71 and the second external lead 72 are exposed. One end of the exposed lead frame 70 and one end of the first external lead 71 and the second external lead 72 can be electrically connected to the outside.

次に、このように構成される半導体装置における半導体チップ１０の詳細構造について、図２〜図６を参照して説明する。   Next, a detailed structure of the semiconductor chip 10 in the semiconductor device configured as described above will be described with reference to FIGS.

図２に示すように、半導体チップ１０は上面形状が四角形の板状で構成されている。半導体チップ１０のうちの中央部を含む内部領域、具体的には図２中の二点鎖線で囲んだ領域がアクティブ領域１１とされ、このアクティブ領域１１に発熱素子、本実施形態の場合は縦型ＭＯＳＦＥＴが形成されている。また、半導体チップ１０のうちの内部領域の外側となる外縁部がパッド領域１２とされている。さらに、半導体チップ１０のうちのパッド領域１２内に、感温素子が形成された感温素子領域１３が備えられ、感温素子による温度検出に基づいて発熱素子による温度上昇が把握できるようになっている。そして、図３に示すように、上記したターミナル４０は、アクティブ領域１１と対応する形状、つまり上面形状が四角形の板状で構成され、アクティブ領域１１を覆うように配置されている。   As shown in FIG. 2, the semiconductor chip 10 is formed in a plate shape having a rectangular top surface. An internal region including the central portion of the semiconductor chip 10, specifically, a region surrounded by a two-dot chain line in FIG. 2 is an active region 11, and the active region 11 has a heating element. A type MOSFET is formed. Further, an outer edge portion of the semiconductor chip 10 outside the internal region is a pad region 12. Further, a temperature-sensitive element region 13 in which a temperature-sensitive element is formed is provided in a pad area 12 of the semiconductor chip 10, so that a temperature rise due to a heating element can be grasped based on temperature detection by the temperature-sensitive element. ing. Then, as shown in FIG. 3, the terminal 40 described above has a shape corresponding to the active region 11, that is, a top surface shape of a rectangular plate, and is arranged so as to cover the active region 11.

また、アクティブ領域１１を囲むように設けられた太い実線で示した部分は、縦型ＭＯＳＦＥＴにおける後述するゲート電極１０９の引出部を構成するゲートライナー１４である。本実施形態の場合、ゲートライナー１４は、アクティブ領域１１の外周に配置されている。このため、アクティブ領域１１を覆うように接続されたターミナル４０よりも外側にゲートライナー１４が位置し、ゲートライナー１４にターミナル４０が重ならないようなレイアウトになっている。   Further, a portion indicated by a thick solid line provided so as to surround the active region 11 is a gate liner 14 that constitutes a lead portion of a gate electrode 109 described later in the vertical MOSFET. In the case of the present embodiment, the gate liner 14 is arranged on the outer periphery of the active area 11. For this reason, the gate liner 14 is located outside the terminal 40 connected so as to cover the active area 11, and the layout is such that the terminal 40 does not overlap the gate liner 14.

なお、パッド領域１２には、複数のパッド１２ａ〜１２ｅが備えられている。本実施形態の場合、パッド領域１２には、紙面左側からカソードパッド１２ａ、アノードパッド１２ｂ、ゲートパッド１２ｃ、第１センスパッド１２ｄ、第２センスパッド１２ｅが備えられている。これらは、アクティブ領域１１に備えられる縦型ＭＯＳＦＥＴの各部や感温素子領域１３に備えられる感温素子の各部と電気的に接続される。これら各パッド１２ａ〜１２ｅがボンディングワイヤ８０を介してリードフレーム７０に接続され、リードフレーム７０を通じて外部との電気的接続が行えるようになっている。   The pad area 12 includes a plurality of pads 12a to 12e. In the case of the present embodiment, the pad area 12 includes a cathode pad 12a, an anode pad 12b, a gate pad 12c, a first sense pad 12d, and a second sense pad 12e from the left side of the drawing. These are electrically connected to each part of the vertical MOSFET provided in the active region 11 and each part of the temperature sensing element provided in the temperature sensing element region 13. These pads 12a to 12e are connected to a lead frame 70 via bonding wires 80, and can be electrically connected to the outside through the lead frame 70.

また、半導体チップ１０は、図４および図５に示す断面構成となっており、アクティブ領域１１には縦型ＭＯＳＦＥＴが形成されている。   The semiconductor chip 10 has the cross-sectional configuration shown in FIGS. 4 and 5, and a vertical MOSFET is formed in the active region 11.

半導体チップ１０には、ＳｉもしくはＳｉＣ等の半導体材料で構成されたｎ＋型基板１０１が用いられており、ｎ＋型基板１０１の主表面上には、ｎ＋型基板１０１よりも低不純物濃度のｎ−型低濃度層１０２がエピタキシャル成長させられている。 The semiconductor chip 10, n + -type substrate 101 made of a semiconductor material such as Si or SiC are used, on the main surface of the n + -type substrate 101, a low impurity concentration than the n + -type substrate 101 Of the n − -type low concentration layer 102 is epitaxially grown.

図４に示すように、ｎ−型低濃度層１０２は、ｎ＋型基板１０１から離れた位置において幅狭とされたＪＦＥＴ部１０２ａと連結され、ＪＦＥＴ部１０２ａの両側には、ｐ型ディープ層１０３が形成されている。ｐ型ディープ層１０３は、ＪＦＥＴ部１０２ａと同じ厚みで構成される。さらに、ＪＦＥＴ部１０２ａおよびｐ型ディープ層１０３の上には、ｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の上には、ｎ＋型ソース領域１０５およびｐ＋型コンタクト領域１０６が形成されている。ｎ＋型ソース領域１０５は、ｐ型ベース領域１０４のうちＪＦＥＴ部１０２ａと対応する部分の上に形成されており、ｐ＋型コンタクト領域１０６は、ｐ型ベース領域１０４のうちｐ型ディープ層１０３と対応する部分の上に形成されている。 As shown in FIG. 4, the n − -type low-concentration layer 102 is connected to the narrowed JFET portion 102 a at a position away from the n + -type substrate 101, and a p-type deep layer is provided on both sides of the JFET portion 102 a. 103 is formed. The p-type deep layer 103 has the same thickness as the JFET section 102a. Further, a p-type base region 104 is formed on the JFET portion 102 a and the p-type deep layer 103, and an n + -type source region 105 and a p + -type contact region 106 are formed on the p-type base region 104. Have been. The n + -type source region 105 is formed on a portion of the p-type base region 104 corresponding to the JFET portion 102a, and the p + -type contact region 106 is formed on the p-type deep layer 103 of the p-type base region 104. Is formed on the portion corresponding to.

ｐ型ベース領域１０４およびｎ＋型ソース領域１０５を貫通してＪＦＥＴ部１０２ａに達するゲートトレンチ１０７が形成されている。このゲートトレンチ１０７の側面と接するように上述したｐ型ベース領域１０４およびｎ＋型ソース領域１０５が配置されている。ゲートトレンチ１０７は、図４の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図４には１本しか示していないが、ゲートトレンチ１０７は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層１０３の間に挟まれるように配置されていてストライプ状とされている。 A gate trench 107 that penetrates p-type base region 104 and n + -type source region 105 and reaches JFET portion 102a is formed. The above-described p-type base region 104 and n + -type source region 105 are arranged in contact with the side surface of gate trench 107. The gate trench 107 is formed in a line layout in which the horizontal direction in FIG. 4 is the width direction, the one direction which is the normal direction on the paper surface is the longitudinal direction, and the vertical direction on the paper surface is the depth direction. Although only one gate trench 107 is shown in FIG. 4, a plurality of gate trenches 107 are arranged at equal intervals in the horizontal direction of the paper, and are each arranged so as to be sandwiched between the p-type deep layers 103. It is in the shape.

また、ｐ型ベース領域１０４のうちゲートトレンチ１０７の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域１０５とＪＦＥＴ部１０２ａとの間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０７の内壁面にゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１０９が形成されており、これらゲート絶縁膜１０８およびゲート電極１０９によってゲートトレンチ１０７内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。 Further, a portion of the p-type base region 104 located on the side surface of the gate trench 107 is a channel region connecting the n + -type source region 105 and the JFET portion 102a when the vertical MOSFET operates. Then, a gate insulating film 108 is formed on the inner wall surface of the gate trench 107 including the channel region. A gate electrode 109 made of doped Poly-Si is formed on the surface of the gate insulating film 108, and the gate trench 107 is completely filled with the gate insulating film 108 and the gate electrode 109. Thereby, a trench gate structure is formed.

なお、図５の断面図に示されるように、図２の紙面左右方向、つまり図２においてアクティブ領域１１内に破線で示したようにトレンチゲート構造が延設されている。そして、図５に示すように、アクティブ領域１１よりも外側までトレンチゲート構造が張り出すように形成されている。また、ゲートトレンチ１０７の側面にｎ＋型ソース領域１０５が形成されることになるが、ｎ＋型ソース領域１０５はアクティブ領域１１に形成され、それよりも外側には形成されていない。このため、本実施形態の場合は、アクティブ領域１１内においてのみチャネル領域が形成されるようになっている。 As shown in the cross-sectional view of FIG. 5, the trench gate structure extends in the left-right direction of FIG. 2, that is, as indicated by a broken line in the active region 11 in FIG. Then, as shown in FIG. 5, the trench gate structure is formed so as to extend outside the active region 11. Although will be n + -type source region 105 to the side surface of the gate trench 107 is formed, n + -type source region 105 is formed in the active region 11, not formed in the outer side than that. Therefore, in the case of the present embodiment, a channel region is formed only in the active region 11.

ｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６およびトレンチゲート構造の表面には、層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０の上に導体パターンとして、表面電極に相当するソース電極１１１や図４に示すようなゲート配線層１１２が形成されている。ここでいうゲート配線層１１２により、上記したゲートライナー１４が構成されている。また、層間絶縁膜１１０にはコンタクトホール１１０ａ、１１０ｂが形成されている。これにより、図４に示すように、ソース電極１１１がコンタクトホール１１０ａを通じてｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６と電気的に接触されている。また、図５に示すように、ゲート配線層１１２がコンタクトホール１１０ｂを通じてゲート電極１０９と電気的に接続されている。 An interlayer insulating film 110 is formed on the surfaces of the n + -type source region 105, the p + -type contact region 106, and the trench gate structure. Then, a source electrode 111 corresponding to a surface electrode and a gate wiring layer 112 as shown in FIG. 4 are formed as conductive patterns on the interlayer insulating film 110. The gate liner 14 described above constitutes the gate liner 14 described above. Further, contact holes 110a and 110b are formed in the interlayer insulating film 110. Thereby, as shown in FIG. 4, the source electrode 111 is electrically contacted with the n + type source region 105 and the p + type contact region 106 through the contact hole 110a. In addition, as shown in FIG. 5, the gate wiring layer 112 is electrically connected to the gate electrode 109 through the contact hole 110b.

また、ｎ＋型基板１０１の裏面側、つまりソース電極１１１が形成された側と反対側の一面にはｎ＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでアクティブ領域１１が構成されている。そして、図５に示すように半導体チップ１０の表面がパッシベーション膜１１４で覆われ、パッシベーション膜１１４のうちのソース電極１１１と対応する部分が除去されて開口させられている。また、図中には現れていないが、パッシベーション膜１１４のうちパッド領域１２に備えられる各パッド１２ａ〜１２ｅと対応する部分も除去されて開口させられている。このようにして、縦型ＭＯＳＦＥＴを備えた半導体チップ１０が構成されている。 In addition, a drain electrode 113 corresponding to a back electrode electrically connected to the n + type substrate 101 is formed on the back side of the n + type substrate 101, that is, on one side opposite to the side on which the source electrode 111 is formed. ing. With such a structure, an n-channel vertical MOSFET having an inverted trench gate structure is formed. The active region 11 is formed by arranging a plurality of such vertical MOSFETs. Then, as shown in FIG. 5, the surface of the semiconductor chip 10 is covered with a passivation film 114, and a portion of the passivation film 114 corresponding to the source electrode 111 is removed and opened. Although not shown in the figure, portions of the passivation film 114 corresponding to the pads 12a to 12e provided in the pad region 12 are also removed and opened. Thus, the semiconductor chip 10 including the vertical MOSFET is configured.

さらに、半導体チップ１０の表面側において、ソース電極１１１の表面には第１接合材５０ａが配置され、第１接合材５０ａを介してターミナル４０が接合されている。第１接合材５０ａは、ここでは接合用金属として、Ｎｉ／Ａｕメッキ５０ａａの上にＡｇもしくはＣｕ等の金属層５０ａｂを配置したもので構成されている。このような構成の場合、Ｎｉ／Ａｕメッキ５０ａａを形成したのち、金属層５０ａｂをその上に配置し、その上からターミナル４０を加圧して金属加圧接合を行うことで、第１接合材５０ａを介してソース電極１１１との接合が行われる。金属層５０ａｂについては、Ａｇペーストなどの金属ペーストであっても良いが、発熱素子での発熱を加味して、高耐熱接合材となるＡｇ焼結体やＣｕ焼結体などで構成すると好ましい。   Further, on the surface side of the semiconductor chip 10, a first bonding material 50a is arranged on the surface of the source electrode 111, and the terminal 40 is bonded via the first bonding material 50a. Here, the first bonding material 50a is configured by disposing a metal layer 50ab such as Ag or Cu on a Ni / Au plating 50aa as a bonding metal. In the case of such a configuration, after the Ni / Au plating 50aa is formed, the metal layer 50ab is disposed thereon, and the terminal 40 is pressurized thereon to perform metal pressure bonding, whereby the first bonding material 50a is formed. And the connection with the source electrode 111 is performed. The metal layer 50ab may be a metal paste such as an Ag paste, but is preferably made of an Ag sintered body, a Cu sintered body, or the like that becomes a high heat-resistant bonding material in consideration of heat generated by the heating element.

また、感温素子領域１３においては、図６に示すように感温素子として感温ダイオード１２０が形成されている。感温ダイオード１２０は、例えばポリシリコンに対してｐ型不純物やｎ型不純物をイオン注入することなどによりｐ型層１２１とｎ型層１２２によるＰＮダイオードを複数段形成することにより構成されている。   In the temperature sensing element region 13, a temperature sensing diode 120 is formed as a temperature sensing element as shown in FIG. The temperature-sensitive diode 120 is configured by forming a plurality of PN diodes of a p-type layer 121 and an n-type layer 122 by, for example, ion-implanting a p-type impurity or an n-type impurity into polysilicon.

本実施形態では、感温素子領域１３をアクティブ領域１１の外側に設けつつ、アクティブ領域１１に隣接するように、具体的にはアクティブ領域１１とパッド領域１２との間に配置している。このため、感温ダイオード１２０とカソードパッド１２ａとを接続する引出配線１２３や感温ダイオード１２０とアノードパッド１２ｂとを接続する引出配線１２４についても、ターミナル４０の下方に配置されていない状態となっている。   In the present embodiment, the temperature sensing element region 13 is provided outside the active region 11 and is arranged adjacent to the active region 11, specifically, between the active region 11 and the pad region 12. For this reason, the extraction wiring 123 connecting the temperature-sensitive diode 120 and the cathode pad 12a and the extraction wiring 124 connecting the temperature-sensitive diode 120 and the anode pad 12b are also not arranged below the terminal 40. I have.

なお、パッド領域１２に備えられた他のパッド１２ｃ〜１２ｅについては、縦型ＭＯＳＦＥＴの各部に電気的に接続される。ゲートパッド１２ｃについては、ゲートライナー１４を介してゲート電極１０９と電気的に接続される。これにより、ゲートパッド１２ｃを通じてゲート電極１０９に対してゲート電圧の印加が行われるようになっている。第１センスパッド１２ｄと第２センスパッド１２ｅは、縦型ＭＯＳＦＥＴのソース電極１１１に接続されるものである。具体的には、アクティブ領域１１において複数セル形成される縦型ＭＯＳＦＥＴのうちの殆どはソース−ドレインを通じてモータなどの負荷への電流供給を行うメインセルとされるが、一部はメインセルに流れる電流測定用のセンスセルとされる。第１センスパッド１２ｄは、センスセル側のソース電極１１１に接続され、センスセル側の縦型ＭＯＳＦＥＴのソース−ドレイン間に流れる電流を外部に出力することで、メインセルに流れる電流を測定できるようにしている。第２センスパッド１２ｅは、メインセル側のソース電極１１１に接続され、第１センスパッド１２ｄを通じてソース電位を外部に出力している。   The other pads 12c to 12e provided in the pad region 12 are electrically connected to respective parts of the vertical MOSFET. The gate pad 12c is electrically connected to the gate electrode 109 via the gate liner 14. Thereby, a gate voltage is applied to the gate electrode 109 through the gate pad 12c. The first sense pad 12d and the second sense pad 12e are connected to the source electrode 111 of the vertical MOSFET. Specifically, most of the vertical MOSFETs formed in a plurality of cells in the active region 11 are the main cells that supply current to a load such as a motor through the source-drain, but a part flows into the main cell. This is a sense cell for current measurement. The first sense pad 12d is connected to the source electrode 111 on the sense cell side, and outputs the current flowing between the source and drain of the vertical MOSFET on the sense cell side to the outside so that the current flowing in the main cell can be measured. I have. The second sense pad 12e is connected to the source electrode 111 on the main cell side, and outputs a source potential to the outside through the first sense pad 12d.

以上のようにして、本実施形態の半導体装置に備えられた半導体チップ１０が構成されている。   As described above, the semiconductor chip 10 provided in the semiconductor device of the present embodiment is configured.

このように構成された半導体装置では、アクティブ領域１１内にはゲートライナー１４や感温ダイオード１２０および引出配線１２３、１２４を配置せずに、ソース電極１１１のみが配置されるようにしている。このため、アクティブ領域１１内においてパッシベーション膜１１４の段差がほぼ無い構造となっている。このため、半導体装置の強度低下を抑制することが可能になるという効果が得られる。この効果が得られる理由について、図７を参照して説明する。   In the semiconductor device configured as described above, only the source electrode 111 is arranged in the active region 11 without disposing the gate liner 14, the temperature-sensitive diode 120, and the extraction wirings 123 and 124. Therefore, the structure is such that there is almost no step in the passivation film 114 in the active region 11. For this reason, an effect is obtained that it is possible to suppress a decrease in the strength of the semiconductor device. The reason why this effect is obtained will be described with reference to FIG.

例えば、図７に示すように、仮に、感温ダイオード１２０や引出配線１２３、１２４がセル領域の中央部に配置されている構成について想定してみる。このような構成とされる場合、アクティブ領域１１内における感温ダイオード１２０や引出配線１２３、１２４とソース電極１１１との間にパッシベーション膜１１４が存在することになる。この場合、アクティブ領域１１内における中心位置において、パッシベーション膜１１４の段差Ｄが生じることになる。この段差Ｄは例えば１５μｍ程度と大きな値となる。   For example, as shown in FIG. 7, suppose a configuration in which a temperature-sensitive diode 120 and lead wires 123 and 124 are arranged in the center of a cell region. In such a configuration, the passivation film 114 exists between the source electrode 111 and the temperature-sensitive diode 120 or the lead wires 123 and 124 in the active region 11. In this case, a step D of the passivation film 114 occurs at the center position in the active region 11. This step D has a large value of, for example, about 15 μm.

また、図７中には記載していないが、ゲートライナー１４がアクティブ領域１１内におけるターミナル４０の下方に配置されるような構造とされる場合も、同様に、パッシベーション膜１１４に段差Ｄが生じることになる。   Although not shown in FIG. 7, when the gate liner 14 is configured to be disposed below the terminal 40 in the active region 11, a step D similarly occurs in the passivation film 114. Will be.

この段差Ｄとなっているパッシベーション膜１１４の開口部には第１接合材５０ａが配置される。しかしながら、それでもターミナル４０を接合する際にターミナル４０が加圧されると、第１接合材５０ａとパッシベーション膜１１４との境界位置に局所的に力が加わることになる。このため、図中に示したように、ソース電極１１１の下方において、層間絶縁膜１１０にクラックが入るなど、半導体装置の強度低下の問題を生じさせることになる。   The first bonding material 50a is disposed in the opening of the passivation film 114 having the step D. However, if the terminal 40 is pressed when joining the terminals 40, a force is locally applied to the boundary position between the first bonding material 50 a and the passivation film 114. For this reason, as shown in the figure, a problem such as a crack in the interlayer insulating film 110 below the source electrode 111 causes a problem of a decrease in the strength of the semiconductor device.

これに対して、本実施形態では、図３および図４に示すように、アクティブ領域１１内における中央部に感温ダイオード１２０や引出配線１２３、１２４とゲートライナー１４を備えない構造とされている。つまり、これらがターミナル４０の下方に配置されないようにしており、ターミナル４０の下方において、ソース電極１１１が一面にベタに形成された状態となっている。このため、ターミナル４０の下方において、パッシベーション膜１１４に段差Ｄが発生しない、もしくは、ターミナル４０の外縁部にしか段差Ｄが発生しないようにできる。   On the other hand, in the present embodiment, as shown in FIGS. 3 and 4, a structure is not provided with the temperature-sensitive diode 120, the lead wires 123 and 124, and the gate liner 14 in the central part in the active region 11. . That is, these are not arranged below the terminal 40, and the source electrode 111 is formed solidly over the entire surface below the terminal 40. Therefore, the step D is not generated in the passivation film 114 below the terminal 40, or the step D is generated only in the outer edge of the terminal 40.

このため、パッシベーション膜１１４の段差Ｄに起因した応力を低下させることが可能となり、ターミナル４０の下方に位置している層間絶縁膜１１０にクラックが入るなどの半導体装置の強度低下の発生を抑制できる。特に、第１接合材５０ａによるターミナル４０とソース電極１１１との接合に金属加圧接合部が含まれる場合、接合時の加圧力が大きくなり、層間絶縁膜１１０等へのクラックが入りやすくなるが、それを抑制することができる。これにより、強度低下を抑制することが可能な感温素子を備えた半導体装置とすることが可能となる。   For this reason, it is possible to reduce the stress caused by the step D of the passivation film 114, and it is possible to suppress the occurrence of a decrease in the strength of the semiconductor device such as a crack in the interlayer insulating film 110 located below the terminal 40. . In particular, when the metal pressure bonding portion is included in the bonding between the terminal 40 and the source electrode 111 by the first bonding material 50a, the pressing force at the time of bonding increases, and cracks easily occur in the interlayer insulating film 110 and the like. , It can be suppressed. This makes it possible to provide a semiconductor device having a temperature-sensitive element capable of suppressing a decrease in strength.

また、第１接合材５０ａが焼結体等で構成されるようにしている。このようにすれば、感温素子領域１３がアクティブ領域１１の中央部と異なる位置に備えられることで、温度検出精度が悪くなったとしても、第１接合材５０ａの耐熱性を確保できる。これにより、発熱素子の発熱による高温化が生じても、高温側に対する第１接合材５０ａの耐久マージンを確保できる。勿論、第１接合材５０ａに限らず、半導体チップ１０に直接接合される第２接合材５０ｂについてもＡｇ焼結体やＣｕ焼結体などの高耐熱接合材で構成すれば、同様の効果が得られる。   Further, the first bonding material 50a is configured by a sintered body or the like. In this way, since the temperature sensing element region 13 is provided at a position different from the center of the active region 11, the heat resistance of the first bonding material 50a can be secured even if the temperature detection accuracy is deteriorated. Accordingly, even if the temperature of the first bonding material 50a is increased due to the heat generated by the heat generating element, the durability margin of the first bonding material 50a with respect to the high temperature side can be secured. Of course, not only the first bonding material 50a but also the second bonding material 50b directly bonded to the semiconductor chip 10 can be made of a high heat-resistant bonding material such as an Ag sintered body or a Cu sintered body. can get.

なお、ここでは半導体チップ１０を構成する半導体材料としてＳｉ、ＳｉＣ、ＧａＮなどを例に挙げている。しかしながら、感温素子がアクティブ領域１１の中央部から離れた位置に形成されることから、感温素子により検出される温度が最大温度と若干異なった温度になる。このため、半導体チップ１０を構成する半導体材料がより高耐熱材料であることが好ましく、特にＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体とするのが好ましい。   Here, Si, SiC, GaN, and the like are taken as examples of the semiconductor material constituting the semiconductor chip 10. However, since the temperature sensing element is formed at a position away from the center of the active area 11, the temperature detected by the temperature sensing element is slightly different from the maximum temperature. For this reason, it is preferable that the semiconductor material forming the semiconductor chip 10 is a material having a higher heat resistance, particularly a wide band gap semiconductor such as SiC or GaN.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してアクティブ領域１１のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (2nd Embodiment)
A second embodiment will be described. In the present embodiment, the layout of the active region 11 is changed from that of the first embodiment, and the other portions are the same as those of the first embodiment. Therefore, only different portions from the first embodiment will be described.

図８および図９に示すように、本実施形態では、パッド領域１２にも縦型ＭＯＳＦＥＴを形成することで、パッド領域１２までアクティブ領域１１となるようにしている。   As shown in FIGS. 8 and 9, in the present embodiment, the active region 11 is formed up to the pad region 12 by forming a vertical MOSFET also in the pad region 12.

第１実施形態では、アクティブ領域１１に隣接するように感温素子領域１３を設けているものの、半導体チップ１０のうちの最大温度となる位置はアクティブ領域１１の中央部であり、最大温度となる位置から離れた位置の温度を感温素子で検出することになる。したがって、図８および図９に示したように、パッド領域１２にも広げるようにアクティブ領域１１を構成することで、最大温度もしくは最大温度に近い温度を感温素子で検出することが可能となる。   In the first embodiment, the temperature-sensitive element region 13 is provided so as to be adjacent to the active region 11, but the position of the semiconductor chip 10 where the maximum temperature is reached is the center of the active region 11 and has the maximum temperature. The temperature at a position distant from the position is detected by the temperature sensing element. Therefore, as shown in FIGS. 8 and 9, by configuring the active region 11 so as to extend also to the pad region 12, the maximum temperature or a temperature close to the maximum temperature can be detected by the thermosensitive element. .

なお、この場合にも、ターミナル４０の下方には、感温ダイオード１２０や引出配線１２３、１２４とゲートライナー１４を備えない構造としている。このため、第１実施形態と同様の効果を得ることができる。   Also in this case, the structure is such that the temperature-sensitive diode 120, the lead wires 123 and 124, and the gate liner 14 are not provided below the terminal 40. Therefore, the same effect as in the first embodiment can be obtained.

また、本実施形態のように、アクティブ領域１１をパッド領域１２まで広げるようにする場合、ターミナル４０から離れた位置もアクティブ領域１１となり、発熱する場所となる。このため、ターミナル４０からの放熱が効果的に行われず、熱がこもってしまい素子耐熱を超える温度まで高温化することが懸念される。このため、図１０に示すように、隣り合う縦型ＭＯＳＦＥＴのセル同士の間の距離となるセルピッチをターミナル４０の下方よりも広くすると好ましい。このようにすれば、ターミナル４０の下方位置と比較してパッド領域１２においてセル密度を小さくさせられると共に高抵抗となるため電流密度を低下させられる。したがって、パッド領域１２での発熱量を抑制することができるため、局所的に素子耐熱を超える温度まで高温化してしまうことを抑制することが可能となる。   When the active area 11 is extended to the pad area 12 as in the present embodiment, a position apart from the terminal 40 also becomes the active area 11 and is a place where heat is generated. For this reason, heat is not effectively released from the terminal 40, and there is a concern that the heat will be trapped and the temperature will rise to a temperature exceeding the element heat resistance. For this reason, as shown in FIG. 10, it is preferable that the cell pitch, which is the distance between cells of adjacent vertical MOSFETs, be wider than that below the terminal 40. In this manner, the cell density can be reduced in the pad region 12 as compared with the position below the terminal 40 and the resistance can be increased, so that the current density can be reduced. Therefore, since the amount of heat generated in the pad region 12 can be suppressed, it is possible to prevent the temperature from locally increasing to a temperature exceeding the element heat resistance.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して感温素子領域１３のレイアウトを変更したものであり、その他については第１、第２実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。なお、ここでは、第２実施形態のようにアクティブ領域１１をパッド領域１２まで広げた構造について、本実施形態の構成を適用する場合について説明するが、第１実施形態の構成に対しても適用可能である。 (Third embodiment)
A third embodiment will be described. In the present embodiment, the layout of the temperature sensing element region 13 is changed from the first and second embodiments, and the rest is the same as the first and second embodiments. Only different parts will be described. Here, a case where the configuration of the present embodiment is applied to a structure in which the active region 11 is extended to the pad region 12 as in the second embodiment will be described. However, the configuration is also applied to the configuration of the first embodiment. It is possible.

図１１および図１２示すように、本実施形態では、アクティブ領域１１における中央部寄りであってパッド領域１２に隣接する位置、つまりパッド領域１２のうちの中央位置を感温素子領域１３としている。   As shown in FIGS. 11 and 12, in the present embodiment, the position near the center of the active region 11 and adjacent to the pad region 12, that is, the center position of the pad region 12 is the temperature-sensitive element region 13.

このように、感温素子領域１３をよりアクティブ領域１１の中央部寄りに配置することで、より最大温度に近い温度を感温素子で検出することが可能となる。   Thus, by arranging the temperature sensing element region 13 closer to the center of the active area 11, it becomes possible to detect a temperature closer to the maximum temperature with the temperature sensing element.

なお、この場合、カソードパッド１２ａおよびアノードパッド１２ｂが感温素子に近づくように、ゲートパッド１２ｃを最もパッド領域１２のうちの外側に配置し、カソードパッド１２ａおよびアノードパッド１２ｂをそれよりも内側に配置している。これにより、引出配線１２３、１２４のレイアウトを容易化できる。   In this case, the gate pad 12c is arranged at the outermost part of the pad region 12 such that the cathode pad 12a and the anode pad 12b are close to the temperature-sensitive element, and the cathode pad 12a and the anode pad 12b are located further inside. Have been placed. Thereby, the layout of the lead wirings 123 and 124 can be simplified.

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１、第２実施形態に対して感温素子領域１３のレイアウトおよびターミナル４０の形状などを変更したものであり、その他については第１実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment will be described. This embodiment is different from the first and second embodiments in the layout of the temperature-sensitive element region 13 and the shape of the terminal 40, and the others are the same as those in the first embodiment. Only the parts different from the second embodiment will be described.

図１３に示すように、本実施形態では、アクティブ領域１１の中央部を感温素子領域１３としている。そして、この領域に感温ダイオード１２０や引出配線１２３、１２４を備え、図示していないが、ソース電極１１１を形成していない構造としている。ただし、ターミナル４０についても、上面形状を四角形状とするのではなく、アクティブ領域１１の中央部と対応する部分が凹部とされたＵ字形状のもので構成されるようにしている。   As shown in FIG. 13, in the present embodiment, the central part of the active region 11 is a temperature-sensitive element region 13. Further, a temperature-sensitive diode 120 and lead wires 123 and 124 are provided in this region, and the structure is not shown, but the source electrode 111 is not formed. However, the terminal 40 also has a U-shape in which a portion corresponding to the central portion of the active region 11 is formed as a recess, instead of having a square top surface.

このように、アクティブ領域１１の中央部を感温素子領域１３としつつも、その位置を避けてターミナル４０が配置されるようにしている。つまり、ターミナル４０のうちの凹部内に感温素子領域１３が位置するようにしている。そして、ターミナル４０の下方には、感温ダイオード１２０や引出配線１２３、１２４とゲートライナー１４を備えない構造としている。このため、第１実施形態と同様の効果を得ることができる。   In this way, the terminal 40 is arranged so as to avoid the position while the central portion of the active region 11 is used as the temperature sensing element region 13. That is, the temperature-sensitive element region 13 is located in the concave portion of the terminal 40. In addition, the temperature sensing diode 120, the lead wires 123 and 124, and the gate liner 14 are not provided below the terminal 40. Therefore, the same effect as in the first embodiment can be obtained.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiments described above, and can be appropriately modified within the scope described in the claims.

例えば、上記各実施形態では、アクティブ領域１１内に備えられる発熱素子として縦型ＭＯＳＦＥＴを例に挙げているが、縦型ＩＧＢＴやダイオードなどの他の素子であっても良いし、複数種類の素子が組み合わせて備えられたものであっても良い。   For example, in each of the above embodiments, the vertical MOSFET is taken as an example of the heating element provided in the active region 11, but another element such as a vertical IGBT or a diode may be used, or a plurality of types of elements may be used. May be provided in combination.

また、放熱機能を有する半導体装置の一例を挙げたが、図１とは異なる他の構造の半導体装置であっても良い。例えば、半導体チップ１０とヒートシンク２０との間やターミナル４０とヒートシンク３０との間に絶縁構造体が備えられた構成とされていても良い。例えば絶縁構造体としては、セラミックスなどの絶縁板を金属板で挟み込んだ構成とされ、一方の金属板が半導体チップ１０側に向けられ、他方の金属板がヒートシンク２０もしくはヒートシンク３０側に向けられる。そして、一方の絶縁構造体の一方の金属板がドレイン電極１１３に接続され、他方の絶縁構造体の一方の金属板がソース電極に接続される。そして、一方の金属板が第１外部リード７１や第２外部リード７２と接続されるようにする。このような構成とすれば、ヒートシンク２０、３０が半導体チップ１０と絶縁された構造とされるため、半導体装置に冷却装置を取り付けてヒートシンク２０、３０が冷媒に触れるような環境とされても良くなる。   In addition, although an example of the semiconductor device having a heat dissipation function has been described, a semiconductor device having another structure different from that in FIG. 1 may be used. For example, an insulating structure may be provided between the semiconductor chip 10 and the heat sink 20 or between the terminal 40 and the heat sink 30. For example, the insulating structure has a configuration in which an insulating plate made of ceramics or the like is sandwiched between metal plates. One metal plate is directed toward the semiconductor chip 10 and the other metal plate is directed toward the heat sink 20 or the heat sink 30. Then, one metal plate of one insulating structure is connected to the drain electrode 113, and one metal plate of the other insulating structure is connected to the source electrode. Then, one metal plate is connected to the first external lead 71 and the second external lead 72. With such a configuration, since the heat sinks 20 and 30 are configured to be insulated from the semiconductor chip 10, an environment may be provided in which the cooling device is attached to the semiconductor device and the heat sinks 20 and 30 come into contact with the refrigerant. Become.

また、第２実施形態では、パッド領域１２の全域においてアクティブ領域１１とする場合について説明したが、パッド領域１２の全域ではなく、感温素子領域１３を含みその周辺のみとしても良い。   Further, in the second embodiment, the case where the active region 11 is set in the entire area of the pad area 12 has been described. However, the active area 11 may be set to include the temperature sensing element area 13 and not the entire area of the pad area 12.

さらに、上記各実施形態において、図１４に示すように、半導体チップ１０を紙面左右方向より、その垂直方向となる紙面上下方向を長くした縦長チップとすると好ましい。ここでいう紙面左右方向は、トレンチゲート構造の長手方向となる方向である。   Further, in each of the above embodiments, as shown in FIG. 14, it is preferable that the semiconductor chip 10 is a vertically long chip in which the vertical direction of the paper, which is the vertical direction, is longer than the horizontal direction of the paper. The horizontal direction in the drawing is a direction that is the longitudinal direction of the trench gate structure.

ゲートライナー１４をアクティブ領域１１の外側に配置する場合、ゲート電極１０９の中心位置からゲートライナー１４までの距離が長くなる。ゲート電極１０９の内部抵抗は小さいが、ゲートライナー１４までの距離が長くなると、内部抵抗もある程度大きくなる。このため、ゲート抵抗の低減のために、トレンチゲート構造の長手方向の長さを短めに設定し、トレンチゲート構造の本数を増やすことでゲート抵抗を低減できる。このような構成とする場合、図１４に示すように半導体チップ１０を縦長チップとすることで対応できる。   When the gate liner 14 is arranged outside the active region 11, the distance from the center position of the gate electrode 109 to the gate liner 14 becomes longer. Although the internal resistance of the gate electrode 109 is small, as the distance to the gate liner 14 increases, the internal resistance also increases to some extent. Therefore, in order to reduce the gate resistance, the length in the longitudinal direction of the trench gate structure is set to be short, and the gate resistance can be reduced by increasing the number of trench gate structures. Such a configuration can be coped with by making the semiconductor chip 10 a vertically long chip as shown in FIG.

１０ 半導体チップ
１１ アクティブ領域
１２ パッド領域
１３ 感温素子領域
１４ ゲートライナー
４０ ターミナル
５０ 接合材 DESCRIPTION OF SYMBOLS 10 Semiconductor chip 11 Active area 12 Pad area 13 Temperature sensitive element area 14 Gate liner 40 Terminal 50 Bonding material

Claims (11)

発熱素子が形成されるアクティブ領域（１１）と感温素子が形成される感温素子領域（１３）とを有し、前記アクティブ領域内において前記発熱素子の表面電極（１１１）が備えられていると共に前記表面電極よりも外側がパッド（１２ａ〜１２ｅ）の配置されるパッド領域（１２）とされた板状の半導体チップ（１０）と、
前記表面電極に対して接合されるターミナル（４０）と、を備える半導体装置であって、
前記感温素子領域は、前記半導体チップのうち前記表面電極に接合材（５０）を介して接合された前記ターミナルよりも外側に配置され、前記ターミナルの下方には前記表面電極が一面に形成された状態となっている半導体装置。 It has an active area (11) where a heating element is formed and a temperature sensing element area (13) where a temperature sensing element is formed, and a surface electrode (111) of the heating element is provided in the active area. A plate-shaped semiconductor chip (10) having a pad area (12) on the outside of the surface electrode where pads (12a to 12e) are arranged;
A terminal (40) joined to the surface electrode,
The temperature-sensitive element region is disposed outside the terminal of the semiconductor chip joined to the surface electrode via a bonding material (50), and the surface electrode is formed entirely below the terminal. Semiconductor device in a broken state. 前記接合材は、銀もしくは銅の焼結体にて構成される高耐熱接合材を含んでいる請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the bonding material includes a high heat-resistant bonding material formed of a sintered body of silver or copper. 前記接合材は、前記ターミナルが前記表面電極側に加圧される金属加圧接合部である請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the bonding material is a metal pressure bonding portion in which the terminal is pressed toward the surface electrode. 4. 前記パッド領域も、前記アクティブ領域とされている請求項１ないし３のいずれか１つに記載の半導体装置。   4. The semiconductor device according to claim 1, wherein said pad region is also said active region. 前記パッド領域の下方では、該パッド領域の外側と比べて、前記発熱素子のセルの密度であるセル密度が小さくされている請求項４に記載の半導体装置。   5. The semiconductor device according to claim 4, wherein a cell density, which is a cell density of the heating element, is lower below the pad region than outside the pad region. 前記パッド領域では、前記感温素子領域を含み該感温素子領域の周囲のみが前記アクティブ領域とされている請求項４または５に記載の半導体装置。   The semiconductor device according to claim 4, wherein in the pad region, only the periphery of the temperature sensing element region including the temperature sensing element region is the active region. 前記半導体チップを構成する半導体材料は、ワイドバンドギャップ半導体である請求項１ないし６のいずれか１つに記載の半導体装置。   7. The semiconductor device according to claim 1, wherein the semiconductor material forming the semiconductor chip is a wide band gap semiconductor. 前記感温素子領域は、前記パッド領域のうち前記半導体チップの中央部寄りの位置とされている請求項１ないし７のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the temperature-sensitive element region is located at a position closer to a center of the semiconductor chip in the pad region. 前記発熱素子は、トレンチゲート構造に備えられるゲート電極（１０９）に対して電圧を印加することで前記表面電極と前記半導体チップのうち前記表面電極が配置される側と反対側となる裏面側に備えられる裏面電極との間に電流を流すＭＯＳＦＥＴもしくはＩＧＢＴであり、
前記半導体チップは、前記トレンチゲート構造の長手方向とされる方向よりも該方向に対する垂直方向の方が長くされた縦長チップとされている請求項１ないし８のいずれか１つに記載の半導体装置。 The heating element is applied to a gate electrode (109) provided in the trench gate structure to apply a voltage to the front surface electrode and the semiconductor chip on the back surface side opposite to the side on which the surface electrode is arranged. MOSFETs or IGBTs that allow current to flow between the back electrodes provided
9. The semiconductor device according to claim 1, wherein the semiconductor chip is a vertically long chip in which a direction perpendicular to a longitudinal direction of the trench gate structure is longer than a direction longitudinal to the trench gate structure. 10. . 前記ゲート電極は、前記トレンチゲート構造を構成するトレンチ（１０７）内にポリシリコンおよび該ポリシリコンの表面に形成された金属シリサイド層とを配置した構造、もしくは、前記トレンチ内に金属配線が埋め込まれた構造とされている請求項９に記載の半導体装置   The gate electrode has a structure in which polysilicon and a metal silicide layer formed on the surface of the polysilicon are arranged in a trench (107) constituting the trench gate structure, or a metal wiring is buried in the trench. 10. The semiconductor device according to claim 9, wherein the semiconductor device has a bent structure. 発熱素子が形成されるアクティブ領域（１１）と温度検出を行う感温素子が形成される感温素子領域（１３）とを有し、前記アクティブ領域内において前記発熱素子の表面電極（１１１）が備えられていると共に前記表面電極よりも外側がパッド（１２ａ〜１２ｅ）の配置されるパッド領域（１２）とされた板状の半導体チップ（１０）と、
前記表面電極に対して接合されるターミナル（４０）とを備える半導体装置であって、
前記感温素子領域は、前記アクティブ領域の中央部に位置しており、
前記半導体チップのうち前記表面電極に接合された前記ターミナルは、前記感温素子領域と対応する位置が凹部とされたＵ状形状とされ、前記凹部内に前記感温素子領域が位置している半導体装置。 It has an active area (11) in which a heating element is formed and a temperature sensing element area (13) in which a temperature sensing element for performing temperature detection is formed. In the active area, a surface electrode (111) of the heating element is provided. A plate-like semiconductor chip (10) provided and having a pad area (12) on the outside of the surface electrode where pads (12a to 12e) are arranged;
A terminal (40) joined to the surface electrode, comprising:
The temperature-sensitive element region is located at a central portion of the active region,
The terminal of the semiconductor chip, which is joined to the surface electrode, has a U-shaped shape in which a position corresponding to the temperature-sensitive element region is a concave portion, and the temperature-sensitive element region is located in the concave portion. Semiconductor device.
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