JP7099115B2 - Semiconductor equipment - Google Patents
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Description
本発明は、感温素子を有する半導体装置に関するものである。 The present invention relates to a semiconductor device having a temperature sensitive element.
従来より、スイッチング素子などの発熱素子を半導体チップに作り込んだ半導体装置がある(例えば、特許文献1参照)。このような半導体装置では、過昇温による素子破壊などを抑制するために、感温ダイオードなどの感温素子を備えることが行われている。具体的には、半導体チップのうち発熱素子が形成される領域をアクティブ領域として、アクティブ領域の中央部に感温素子が備えられる。アクティブ領域の中央部は、半導体チップ内において最大温度になる位置である。このため、その位置に感温素子を配置することで最大温度を検出することが可能となる。 Conventionally, there is a semiconductor device in which a heat generating element such as a switching element is built in a semiconductor chip (see, for example, Patent Document 1). In such a semiconductor device, a temperature-sensitive element such as a temperature-sensitive diode is provided in order to suppress element destruction due to excessive temperature rise. Specifically, the region of the semiconductor chip on which the heat generating element is formed is set as the active region, and the temperature sensitive element is provided in the central portion of the active region. The central part of the active region is the position where the maximum temperature is reached in the semiconductor chip. Therefore, it is possible to detect the maximum temperature by arranging the temperature sensitive element at that position.
感温素子を半導体チップの中央部に配置する場合、感温素子の検出信号を取り出すための引出配線をチップの外縁部におけるパッド領域まで引き出す必要がある。このため、その部分において発熱素子の表面電極を配置せずに、感温素子の引出配線を配置している。 When the temperature-sensitive element is arranged in the central portion of the semiconductor chip, it is necessary to draw out the lead wiring for extracting the detection signal of the temperature-sensitive element to the pad region at the outer edge portion of the chip. Therefore, the lead wiring of the temperature sensitive element is arranged without arranging the surface electrode of the heat generating element in that portion.
ここで、半導体チップにおける発熱素子の表面電極に接続される金属ブロックで構成されるターミナルは、アクティブ領域の全域を覆うように設けられ、表面電極の全域と接続される構造とされる。このとき、感温素子や引出配線については、ターミナルと非接触にする必要があるため、引出配線の表面をパッシベーション膜で覆っている。そして、電気的接続を行う必要がある表面電極の表面において、パッシベーション膜を除去して開口させ、接合材を介してターミナルと表面電極とを接合している。 Here, the terminal composed of a metal block connected to the surface electrode of the heat generating element in the semiconductor chip is provided so as to cover the entire area of the active region, and has a structure connected to the entire surface electrode. At this time, since it is necessary to make the temperature sensitive element and the lead wiring out of contact with the terminal, the surface of the lead wire is covered with a passivation film. Then, on the surface of the surface electrode that needs to be electrically connected, the passivation film is removed and opened, and the terminal and the surface electrode are joined via a joining material.
また、発熱素子がMOSFETなどのスイッチング素子の場合、ゲート電極とパッド領域との電気的接続を行うための引出部として、ゲートライナーが備えられる。ゲートライナーは、アクティブ領域内に複数セル備えられるスイッチング素子を跨ぐように配置される。ゲートライナーにおいても、アクティブ領域の内部を通ってパッド部に引き出されることから、ターミナルと非接触になるように、ゲートライナーの表面がパッシベーション膜で覆われる。 Further, when the heat generating element is a switching element such as a MOSFET, a gate liner is provided as a drawer portion for electrically connecting the gate electrode and the pad region. The gate liner is arranged so as to straddle a switching element provided with a plurality of cells in the active region. Also in the gate liner, since it is pulled out to the pad portion through the inside of the active region, the surface of the gate liner is covered with a passivation film so as to be in non-contact with the terminal.
しかしながら、パッシベーション膜に形成される開口部には、パッシベーション膜の厚みに応じた段差が形成され、その段差が例えば15μm程度と大きな値になる。そして、表面電極とターミナルとを接合材を介して接合する際、ターミナルを加圧することで行われるが、パッシベーション膜の段差に基づく応力が掛かり、ターミナルの下方に位置している絶縁膜等にクラックが入るなどの半導体装置の強度低下の問題を生じさせる。特に、接合材として、Ag(銀)やCu(銅)などの金属加圧接合を用いるような場合には、接合時の加圧力が大きく、絶縁膜等へのクラックが入りやすくなる。また、ターミナルの接合時ではなくても、その後の熱応力、例えば冷却時にターミナルと半導体チップとの線膨張係数差に起因して発生する熱応力によって、クラックが入ることがある。 However, a step corresponding to the thickness of the passivation film is formed in the opening formed in the passivation film, and the step becomes a large value of, for example, about 15 μm. Then, when the surface electrode and the terminal are joined via the joining material, the terminal is pressurized, but stress is applied due to the step of the passivation film, and the insulating film located below the terminal is cracked. It causes a problem of deterioration of the strength of the semiconductor device such as the entry of the semiconductor device. In particular, when a metal pressure bonding such as Ag (silver) or Cu (copper) is used as the bonding material, the pressing force at the time of bonding is large, and cracks in the insulating film or the like are likely to occur. Further, even if the terminals are not joined, cracks may occur due to the subsequent thermal stress, for example, the thermal stress generated due to the difference in linear expansion coefficient between the terminal and the semiconductor chip during cooling.
さらに、ゲートライナーをアクティブ領域の内部を通ってパッド部に引き出す構成とする場合、ゲートライナーを覆う部分に形成される段差により、より接合時の加圧による絶縁膜などへのクラックが発生し易くなる。 Further, when the gate liner is pulled out to the pad portion through the inside of the active region, the step formed in the portion covering the gate liner is more likely to cause cracks in the insulating film due to pressurization at the time of joining. Become.
本発明は上記点に鑑みて、強度低下を抑制することが可能な感温素子を備えた半導体装置を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor device provided with a temperature sensitive element capable of suppressing a decrease in strength.
上記目的を達成するため、請求項1に記載の発明では、発熱素子が形成されるアクティブ領域(11)と感温素子が形成される感温素子領域(13)とを有し、アクティブ領域内において発熱素子の表面電極(111)が備えられていると共に表面電極よりも外側がパッド(12a~12e)の配置されるパッド領域(12)とされた板状の半導体チップ(10)と、表面電極に対して接合されるターミナル(40)と、を備える半導体装置であって、感温素子領域は、半導体チップのうち表面電極に接合されたターミナルよりも外側に配置され、ターミナルの下方には表面電極が一面に形成された状態となっており、パッド領域も、アクティブ領域とされている。 In order to achieve the above object, the invention according to claim 1 has an active region (11) in which a heat generating element is formed and a temperature sensitive element region (13) in which a temperature sensitive element is formed, and is within the active region. A plate-shaped semiconductor chip (10) having a surface electrode (111) of a heat generating element and having a pad region (12) on the outside of the surface electrode on which pads (12a to 12e) are arranged, and a surface thereof. A semiconductor device including a terminal (40) bonded to an electrode, wherein the temperature-sensitive element region is arranged outside the terminal bonded to the surface electrode of the semiconductor chip, and below the terminal. The surface electrodes are formed on one surface, and the pad region is also an active region .
このように、アクティブ領域内における中央部に感温素子を備えない構造としている。つまり、感温素子などがターミナルの下方に配置されないようにしている。このため、ターミナルの下方において、パッシベーション膜に段差が発生しない、もしくは、ターミナルの外縁部にしか段差が発生しないようにできる。 As described above, the structure is such that the temperature sensitive element is not provided in the central portion in the active region. That is, the temperature sensitive element or the like is prevented from being arranged below the terminal. Therefore, it is possible to prevent the passivation film from having a step below the terminal or to have a step only on the outer edge of the terminal.
このため、パッシベーション膜の段差に起因した応力を低下させることが可能となり、ターミナルの下方に位置している絶縁膜等にクラックが入るなどの半導体装置の強度低下の発生を抑制できる。これにより、強度低下を抑制することが可能な感温素子を備えた半導体装置とすることが可能となる。 Therefore, it is possible to reduce the stress caused by the step of the passivation film, and it is possible to suppress the occurrence of a decrease in the strength of the semiconductor device such as cracks in the insulating film or the like located below the terminal. This makes it possible to obtain a semiconductor device provided with a temperature-sensitive element capable of suppressing a decrease in strength.
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the parts that are the same or equal to each other will be described with the same reference numerals.
(第1実施形態)
第1実施形態について説明する。まず、図1を参照して、本実施形態にかかる半導体装置の構成について説明する。
(First Embodiment)
The first embodiment will be described. First, the configuration of the semiconductor device according to the present embodiment will be described with reference to FIG.
図1に示す本実施形態の半導体装置は、発熱素子として縦型MOSFET等を備えた半導体チップ10を備えたものであり、例えばモータ駆動のためのスイッチングを行うパワーモジュールとして用いられる。半導体装置は、半導体チップ10、ヒートシンク20、ヒートシンク30およびターミナル40等を備えている。また、半導体チップ10、ヒートシンク20、ヒートシンク30およびターミナル40は、第1~第3接合材50a~50cを含む接合材50によって接合されている。そして、これらがモールド樹脂60によって封止された構成とされている。
The semiconductor device of the present embodiment shown in FIG. 1 includes a
具体的には、半導体チップ10のうち紙面下方に位置する一面側を下面、紙面上方に位置する他面側を上面として、半導体チップ10の下面とヒートシンク20の上面との間は第1接合材50aによって接合されている。また、半導体チップ10の上面とターミナル40の下面との間も第2接合材50bを介して接合されている。さらに、ターミナル40とヒートシンク30との間も第3接合材50cによって接合されている。
Specifically, one surface side of the
本実施形態の場合、第1~第3接合材50a~50cを含む接合材50は、導電材料である鉛フリーはんだやAgもしくはCu等の接合用金属によって構成されている。そして、接合材50により、半導体チップ10、ヒートシンク20、ヒートシンク30およびターミナル40の相互間が物理的にも電気的にも接続された形態とされている。なお、接合材50としては、上記した接合用金属以外のもの、例えば導電性接着剤等を用いることもできる。
In the case of the present embodiment, the bonding
このような構成により、半導体チップ10の上面では、第2接合材50b、ターミナル40、第3接合材50cおよびヒートシンク30を介して放熱が行われる。また、半導体チップ10の下面では、第1接合材50aからヒートシンク20を介して放熱が行われる。
With such a configuration, heat is dissipated on the upper surface of the
半導体チップ10は、シリコン(Si)や炭化珪素(SiC)もしくは窒化ガリウム(GaN)などの半導体基板に対して発熱素子などを形成した発熱部品に相当するものである。発熱素子としては、例えば縦型MOSFET、縦型IGBT(絶縁ゲート型バイポーラトランジスタ)、ダイオード等のパワー半導体素子が挙げられる。本実施形態の場合、半導体チップ10には、発熱素子として縦型MOSFETが備えてある。また、半導体チップ10には、発熱素子の発熱による温度上昇に伴う素子破壊から発熱素子を保護すべく、感温素子が備えられており、感温素子で検出された温度に基づいて発熱素子のオンオフ制御などが可能とされている。
The
半導体チップ10は、例えば矩形状の薄板状とされている。そして、半導体チップ10の上面における一部にターミナル40が接合され、ターミナル40よりも外側に制御端子を構成するリードフレーム70が配置されている。そして、半導体チップ10とリードフレーム70とがボンディングワイヤ80を介して電気的に接続されている。本実施形態の場合、リードフレーム70は複数本備えられており、半導体チップ10に備えられる縦型MOSFETもしくは縦型IGBTの各部や感温素子の各部に接続されている。また、ターミナル40は表面電極、すなわちMOSFETの場合のソース電極やIGBTの場合のエミッタ電極に接続される。一方、半導体チップ10の裏面には裏面電極、すなわちMOSFETの場合のドレイン電極やIGBTの場合のコレクタ電極が形成され、裏面電極の全面がヒートシンク20に接続されている。なお、この半導体チップ10の詳細については後で詳しく説明する。
The
ヒートシンク20は、銅などの熱伝達率の高い金属で構成されており、第1外部リード71と一体もしくは電気的に接続されている。このため、ヒートシンク20および第1外部リード71を通じて、半導体チップ10の裏面電極と外部との導通が図れると共に、ヒートシンク20を通じて半導体チップ10から伝わる熱を効率よく放出し、半導体チップ10の高温化を抑制する。なお、ヒートシンク20のうち、半導体チップ10と反対側の一面はモールド樹脂60から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。
The
ヒートシンク30は、銅などの熱伝達率の高い金属で構成されており、第2外部リード72と一体もしくは電気的に接続されている。このため、ターミナル40やヒートシンク30および第2外部リード72等を通じて、半導体チップ10の表面電極と外部との導通が図れると共に、ヒートシンク30を通じて半導体チップ10から伝わる熱を効率よく放出し、半導体チップ10の高温化を抑制する。なお、ヒートシンク30のうち、半導体チップ10と反対側の一面はモールド樹脂60から露出させられており、この露出面を放熱面として、より放熱が行われ易くなっている。
The
ターミナル40は、例えば上面形状が長方形とされた四角形板状部材で構成され、銅などの熱伝達率の高い金属によって構成されている。ターミナル40は、半導体チップ10の表面側に電気的および物理的に接続されている。
The terminal 40 is made of, for example, a quadrangular plate-shaped member having a rectangular upper surface shape, and is made of a metal having a high heat transfer coefficient such as copper. The terminal 40 is electrically and physically connected to the surface side of the
モールド樹脂60は、半導体チップ10、ヒートシンク20、ヒートシンク30およびターミナル40などを封止している。モールド樹脂60からは、ヒートシンク20やヒートシンク30の一面やリードフレーム70の一端、および、第1外部リード71や第2外部リード72の一端が露出させられている。露出させられたリードフレーム70の一端や第1外部リード71や第2外部リード72の一端において、外部と電気的に接続可能とされている。
The
次に、このように構成される半導体装置における半導体チップ10の詳細構造について、図2~図6を参照して説明する。
Next, the detailed structure of the
図2に示すように、半導体チップ10は上面形状が四角形の板状で構成されている。半導体チップ10のうちの中央部を含む内部領域、具体的には図2中の二点鎖線で囲んだ領域がアクティブ領域11とされ、このアクティブ領域11に発熱素子、本実施形態の場合は縦型MOSFETが形成されている。また、半導体チップ10のうちの内部領域の外側となる外縁部がパッド領域12とされている。さらに、半導体チップ10のうちのパッド領域12内に、感温素子が形成された感温素子領域13が備えられ、感温素子による温度検出に基づいて発熱素子による温度上昇が把握できるようになっている。そして、図3に示すように、上記したターミナル40は、アクティブ領域11と対応する形状、つまり上面形状が四角形の板状で構成され、アクティブ領域11を覆うように配置されている。
As shown in FIG. 2, the
また、アクティブ領域11を囲むように設けられた太い実線で示した部分は、縦型MOSFETにおける後述するゲート電極109の引出部を構成するゲートライナー14である。本実施形態の場合、ゲートライナー14は、アクティブ領域11の外周に配置されている。このため、アクティブ領域11を覆うように接続されたターミナル40よりも外側にゲートライナー14が位置し、ゲートライナー14にターミナル40が重ならないようなレイアウトになっている。
Further, the portion shown by the thick solid line provided so as to surround the
なお、パッド領域12には、複数のパッド12a~12eが備えられている。本実施形態の場合、パッド領域12には、紙面左側からカソードパッド12a、アノードパッド12b、ゲートパッド12c、第1センスパッド12d、第2センスパッド12eが備えられている。これらは、アクティブ領域11に備えられる縦型MOSFETの各部や感温素子領域13に備えられる感温素子の各部と電気的に接続される。これら各パッド12a~12eがボンディングワイヤ80を介してリードフレーム70に接続され、リードフレーム70を通じて外部との電気的接続が行えるようになっている。
The
また、半導体チップ10は、図4および図5に示す断面構成となっており、アクティブ領域11には縦型MOSFETが形成されている。
Further, the
半導体チップ10には、SiもしくはSiC等の半導体材料で構成されたn+型基板101が用いられており、n+型基板101の主表面上には、n+型基板101よりも低不純物濃度のn-型低濃度層102がエピタキシャル成長させられている。
An n + type substrate 101 made of a semiconductor material such as Si or SiC is used for the
図4に示すように、n-型低濃度層102は、n+型基板101から離れた位置において幅狭とされたJFET部102aと連結され、JFET部102aの両側には、p型ディープ層103が形成されている。p型ディープ層103は、JFET部102aと同じ厚みで構成される。さらに、JFET部102aおよびp型ディープ層103の上には、p型ベース領域104が形成され、p型ベース領域104の上には、n+型ソース領域105およびp+型コンタクト領域106が形成されている。n+型ソース領域105は、p型ベース領域104のうちJFET部102aと対応する部分の上に形成されており、p+型コンタクト領域106は、p型ベース領域104のうちp型ディープ層103と対応する部分の上に形成されている。
As shown in FIG. 4, the n - type low-
p型ベース領域104およびn+型ソース領域105を貫通してJFET部102aに達するゲートトレンチ107が形成されている。このゲートトレンチ107の側面と接するように上述したp型ベース領域104およびn+型ソース領域105が配置されている。ゲートトレンチ107は、図4の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図4には1本しか示していないが、ゲートトレンチ107は、複数本が紙面左右方向に等間隔に配置され、それぞれp型ディープ層103の間に挟まれるように配置されていてストライプ状とされている。
A
また、p型ベース領域104のうちゲートトレンチ107の側面に位置している部分は、縦型MOSFETの作動時にn+型ソース領域105とJFET部102aとの間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ107の内壁面にゲート絶縁膜108が形成されている。ゲート絶縁膜108の表面にはドープドPoly-Siにて構成されたゲート電極109が形成されており、これらゲート絶縁膜108およびゲート電極109によってゲートトレンチ107内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
Further, a portion of the p-
なお、図5の断面図に示されるように、図2の紙面左右方向、つまり図2においてアクティブ領域11内に破線で示したようにトレンチゲート構造が延設されている。そして、図5に示すように、アクティブ領域11よりも外側までトレンチゲート構造が張り出すように形成されている。また、ゲートトレンチ107の側面にn+型ソース領域105が形成されることになるが、n+型ソース領域105はアクティブ領域11に形成され、それよりも外側には形成されていない。このため、本実施形態の場合は、アクティブ領域11内においてのみチャネル領域が形成されるようになっている。
As shown in the cross-sectional view of FIG. 5, a trench gate structure is extended in the left-right direction of the paper surface of FIG. 2, that is, in the
n+型ソース領域105やp+型コンタクト領域106およびトレンチゲート構造の表面には、層間絶縁膜110が形成されている。そして、層間絶縁膜110の上に導体パターンとして、表面電極に相当するソース電極111や図4に示すようなゲート配線層112が形成されている。ここでいうゲート配線層112により、上記したゲートライナー14が構成されている。また、層間絶縁膜110にはコンタクトホール110a、110bが形成されている。これにより、図4に示すように、ソース電極111がコンタクトホール110aを通じてn+型ソース領域105やp+型コンタクト領域106と電気的に接触されている。また、図5に示すように、ゲート配線層112がコンタクトホール110bを通じてゲート電極109と電気的に接続されている。
An interlayer insulating
また、n+型基板101の裏面側、つまりソース電極111が形成された側と反対側の一面にはn+型基板101と電気的に接続された裏面電極に相当するドレイン電極113が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。このような縦型MOSFETが複数セル配置されることでアクティブ領域11が構成されている。そして、図5に示すように半導体チップ10の表面がパッシベーション膜114で覆われ、パッシベーション膜114のうちのソース電極111と対応する部分が除去されて開口させられている。また、図中には現れていないが、パッシベーション膜114のうちパッド領域12に備えられる各パッド12a~12eと対応する部分も除去されて開口させられている。このようにして、縦型MOSFETを備えた半導体チップ10が構成されている。
Further, a
さらに、半導体チップ10の表面側において、ソース電極111の表面には第1接合材50aが配置され、第1接合材50aを介してターミナル40が接合されている。第1接合材50aは、ここでは接合用金属として、Ni/Auメッキ50aaの上にAgもしくはCu等の金属層50abを配置したもので構成されている。このような構成の場合、Ni/Auメッキ50aaを形成したのち、金属層50abをその上に配置し、その上からターミナル40を加圧して金属加圧接合を行うことで、第1接合材50aを介してソース電極111との接合が行われる。金属層50abについては、Agペーストなどの金属ペーストであっても良いが、発熱素子での発熱を加味して、高耐熱接合材となるAg焼結体やCu焼結体などで構成すると好ましい。
Further, on the surface side of the
また、感温素子領域13においては、図6に示すように感温素子として感温ダイオード120が形成されている。感温ダイオード120は、例えばポリシリコンに対してp型不純物やn型不純物をイオン注入することなどによりp型層121とn型層122によるPNダイオードを複数段形成することにより構成されている。
Further, in the temperature
本実施形態では、感温素子領域13をアクティブ領域11の外側に設けつつ、アクティブ領域11に隣接するように、具体的にはアクティブ領域11とパッド領域12との間に配置している。このため、感温ダイオード120とカソードパッド12aとを接続する引出配線123や感温ダイオード120とアノードパッド12bとを接続する引出配線124についても、ターミナル40の下方に配置されていない状態となっている。
In the present embodiment, the temperature
なお、パッド領域12に備えられた他のパッド12c~12eについては、縦型MOSFETの各部に電気的に接続される。ゲートパッド12cについては、ゲートライナー14を介してゲート電極109と電気的に接続される。これにより、ゲートパッド12cを通じてゲート電極109に対してゲート電圧の印加が行われるようになっている。第1センスパッド12dと第2センスパッド12eは、縦型MOSFETのソース電極111に接続されるものである。具体的には、アクティブ領域11において複数セル形成される縦型MOSFETのうちの殆どはソース-ドレインを通じてモータなどの負荷への電流供給を行うメインセルとされるが、一部はメインセルに流れる電流測定用のセンスセルとされる。第1センスパッド12dは、センスセル側のソース電極111に接続され、センスセル側の縦型MOSFETのソース-ドレイン間に流れる電流を外部に出力することで、メインセルに流れる電流を測定できるようにしている。第2センスパッド12eは、メインセル側のソース電極111に接続され、第1センスパッド12dを通じてソース電位を外部に出力している。
The
以上のようにして、本実施形態の半導体装置に備えられた半導体チップ10が構成されている。
As described above, the
このように構成された半導体装置では、アクティブ領域11内にはゲートライナー14や感温ダイオード120および引出配線123、124を配置せずに、ソース電極111のみが配置されるようにしている。このため、アクティブ領域11内においてパッシベーション膜114の段差がほぼ無い構造となっている。このため、半導体装置の強度低下を抑制することが可能になるという効果が得られる。この効果が得られる理由について、図7を参照して説明する。
In the semiconductor device configured in this way, only the
例えば、図7に示すように、仮に、感温ダイオード120や引出配線123、124がセル領域の中央部に配置されている構成について想定してみる。このような構成とされる場合、アクティブ領域11内における感温ダイオード120や引出配線123、124とソース電極111との間にパッシベーション膜114が存在することになる。この場合、アクティブ領域11内における中心位置において、パッシベーション膜114の段差Dが生じることになる。この段差Dは例えば15μm程度と大きな値となる。
For example, as shown in FIG. 7, suppose that the temperature
また、図7中には記載していないが、ゲートライナー14がアクティブ領域11内におけるターミナル40の下方に配置されるような構造とされる場合も、同様に、パッシベーション膜114に段差Dが生じることになる。
Further, although not shown in FIG. 7, when the
この段差Dとなっているパッシベーション膜114の開口部には第1接合材50aが配置される。しかしながら、それでもターミナル40を接合する際にターミナル40が加圧されると、第1接合材50aとパッシベーション膜114との境界位置に局所的に力が加わることになる。このため、図中に示したように、ソース電極111の下方において、層間絶縁膜110にクラックが入るなど、半導体装置の強度低下の問題を生じさせることになる。
The first joining
これに対して、本実施形態では、図3および図4に示すように、アクティブ領域11内における中央部に感温ダイオード120や引出配線123、124とゲートライナー14を備えない構造とされている。つまり、これらがターミナル40の下方に配置されないようにしており、ターミナル40の下方において、ソース電極111が一面にベタに形成された状態となっている。このため、ターミナル40の下方において、パッシベーション膜114に段差Dが発生しない、もしくは、ターミナル40の外縁部にしか段差Dが発生しないようにできる。
On the other hand, in the present embodiment, as shown in FIGS. 3 and 4, the structure is such that the temperature
このため、パッシベーション膜114の段差Dに起因した応力を低下させることが可能となり、ターミナル40の下方に位置している層間絶縁膜110にクラックが入るなどの半導体装置の強度低下の発生を抑制できる。特に、第1接合材50aによるターミナル40とソース電極111との接合に金属加圧接合部が含まれる場合、接合時の加圧力が大きくなり、層間絶縁膜110等へのクラックが入りやすくなるが、それを抑制することができる。これにより、強度低下を抑制することが可能な感温素子を備えた半導体装置とすることが可能となる。
Therefore, it is possible to reduce the stress caused by the step D of the
また、第1接合材50aが焼結体等で構成されるようにしている。このようにすれば、感温素子領域13がアクティブ領域11の中央部と異なる位置に備えられることで、温度検出精度が悪くなったとしても、第1接合材50aの耐熱性を確保できる。これにより、発熱素子の発熱による高温化が生じても、高温側に対する第1接合材50aの耐久マージンを確保できる。勿論、第1接合材50aに限らず、半導体チップ10に直接接合される第2接合材50bについてもAg焼結体やCu焼結体などの高耐熱接合材で構成すれば、同様の効果が得られる。
Further, the first joining
なお、ここでは半導体チップ10を構成する半導体材料としてSi、SiC、GaNなどを例に挙げている。しかしながら、感温素子がアクティブ領域11の中央部から離れた位置に形成されることから、感温素子により検出される温度が最大温度と若干異なった温度になる。このため、半導体チップ10を構成する半導体材料がより高耐熱材料であることが好ましく、特にSiC、GaN等のワイドバンドギャップ半導体とするのが好ましい。
Here, Si, SiC, GaN and the like are given as examples as semiconductor materials constituting the
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対してアクティブ領域11のレイアウトを変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
The second embodiment will be described. Since the present embodiment is the same as the first embodiment in that the layout of the
図8および図9に示すように、本実施形態では、パッド領域12にも縦型MOSFETを形成することで、パッド領域12までアクティブ領域11となるようにしている。
As shown in FIGS. 8 and 9, in the present embodiment, the vertical MOSFET is also formed in the
第1実施形態では、アクティブ領域11に隣接するように感温素子領域13を設けているものの、半導体チップ10のうちの最大温度となる位置はアクティブ領域11の中央部であり、最大温度となる位置から離れた位置の温度を感温素子で検出することになる。したがって、図8および図9に示したように、パッド領域12にも広げるようにアクティブ領域11を構成することで、最大温度もしくは最大温度に近い温度を感温素子で検出することが可能となる。
In the first embodiment, the temperature-
なお、この場合にも、ターミナル40の下方には、感温ダイオード120や引出配線123、124とゲートライナー14を備えない構造としている。このため、第1実施形態と同様の効果を得ることができる。
Also in this case, the structure is such that the temperature
また、本実施形態のように、アクティブ領域11をパッド領域12まで広げるようにする場合、ターミナル40から離れた位置もアクティブ領域11となり、発熱する場所となる。このため、ターミナル40からの放熱が効果的に行われず、熱がこもってしまい素子耐熱を超える温度まで高温化することが懸念される。このため、図10に示すように、隣り合う縦型MOSFETのセル同士の間の距離となるセルピッチをターミナル40の下方よりも広くすると好ましい。このようにすれば、ターミナル40の下方位置と比較してパッド領域12においてセル密度を小さくさせられると共に高抵抗となるため電流密度を低下させられる。したがって、パッド領域12での発熱量を抑制することができるため、局所的に素子耐熱を超える温度まで高温化してしまうことを抑制することが可能となる。
Further, when the
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して感温素子領域13のレイアウトを変更したものであり、その他については第1、第2実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。なお、ここでは、第2実施形態のようにアクティブ領域11をパッド領域12まで広げた構造について、本実施形態の構成を適用する場合について説明するが、第1実施形態の構成に対しても適用可能である。
(Third Embodiment)
The third embodiment will be described. In this embodiment, the layout of the temperature-
図11および図12示すように、本実施形態では、アクティブ領域11における中央部寄りであってパッド領域12に隣接する位置、つまりパッド領域12のうちの中央位置を感温素子領域13としている。
As shown in FIGS. 11 and 12, in the present embodiment, the temperature
このように、感温素子領域13をよりアクティブ領域11の中央部寄りに配置することで、より最大温度に近い温度を感温素子で検出することが可能となる。
By arranging the temperature
なお、この場合、カソードパッド12aおよびアノードパッド12bが感温素子に近づくように、ゲートパッド12cを最もパッド領域12のうちの外側に配置し、カソードパッド12aおよびアノードパッド12bをそれよりも内側に配置している。これにより、引出配線123、124のレイアウトを容易化できる。
In this case, the
(第4実施形態)
第4実施形態について説明する。本実施形態は、第1、第2実施形態に対して感温素子領域13のレイアウトおよびターミナル40の形状などを変更したものであり、その他については第1実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。
(Fourth Embodiment)
A fourth embodiment will be described. In this embodiment, the layout of the temperature
図13に示すように、本実施形態では、アクティブ領域11の中央部を感温素子領域13としている。そして、この領域に感温ダイオード120や引出配線123、124を備え、図示していないが、ソース電極111を形成していない構造としている。ただし、ターミナル40についても、上面形状を四角形状とするのではなく、アクティブ領域11の中央部と対応する部分が凹部とされたU字形状のもので構成されるようにしている。
As shown in FIG. 13, in the present embodiment, the central portion of the
このように、アクティブ領域11の中央部を感温素子領域13としつつも、その位置を避けてターミナル40が配置されるようにしている。つまり、ターミナル40のうちの凹部内に感温素子領域13が位置するようにしている。そして、ターミナル40の下方には、感温ダイオード120や引出配線123、124とゲートライナー14を備えない構造としている。このため、第1実施形態と同様の効果を得ることができる。
In this way, while the central portion of the
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims.
例えば、上記各実施形態では、アクティブ領域11内に備えられる発熱素子として縦型MOSFETを例に挙げているが、縦型IGBTやダイオードなどの他の素子であっても良いし、複数種類の素子が組み合わせて備えられたものであっても良い。
For example, in each of the above embodiments, a vertical MOSFET is given as an example as a heat generating element provided in the
また、放熱機能を有する半導体装置の一例を挙げたが、図1とは異なる他の構造の半導体装置であっても良い。例えば、半導体チップ10とヒートシンク20との間やターミナル40とヒートシンク30との間に絶縁構造体が備えられた構成とされていても良い。例えば絶縁構造体としては、セラミックスなどの絶縁板を金属板で挟み込んだ構成とされ、一方の金属板が半導体チップ10側に向けられ、他方の金属板がヒートシンク20もしくはヒートシンク30側に向けられる。そして、一方の絶縁構造体の一方の金属板がドレイン電極113に接続され、他方の絶縁構造体の一方の金属板がソース電極に接続される。そして、一方の金属板が第1外部リード71や第2外部リード72と接続されるようにする。このような構成とすれば、ヒートシンク20、30が半導体チップ10と絶縁された構造とされるため、半導体装置に冷却装置を取り付けてヒートシンク20、30が冷媒に触れるような環境とされても良くなる。
Further, although an example of a semiconductor device having a heat dissipation function has been given, a semiconductor device having a structure different from that of FIG. 1 may be used. For example, an insulating structure may be provided between the
また、第2実施形態では、パッド領域12の全域においてアクティブ領域11とする場合について説明したが、パッド領域12の全域ではなく、感温素子領域13を含みその周辺のみとしても良い。
Further, in the second embodiment, the case where the
さらに、上記各実施形態において、図14に示すように、半導体チップ10を紙面左右方向より、その垂直方向となる紙面上下方向を長くした縦長チップとすると好ましい。ここでいう紙面左右方向は、トレンチゲート構造の長手方向となる方向である。
Further, in each of the above embodiments, as shown in FIG. 14, it is preferable that the
ゲートライナー14をアクティブ領域11の外側に配置する場合、ゲート電極109の中心位置からゲートライナー14までの距離が長くなる。ゲート電極109の内部抵抗は小さいが、ゲートライナー14までの距離が長くなると、内部抵抗もある程度大きくなる。このため、ゲート抵抗の低減のために、トレンチゲート構造の長手方向の長さを短めに設定し、トレンチゲート構造の本数を増やすことでゲート抵抗を低減できる。このような構成とする場合、図14に示すように半導体チップ10を縦長チップとすることで対応できる。
When the
10 半導体チップ
11 アクティブ領域
12 パッド領域
13 感温素子領域
14 ゲートライナー
40 ターミナル
50 接合材
10
Claims (9)
前記表面電極に対して接合されるターミナル(40)と、を備える半導体装置であって、
前記感温素子領域は、前記半導体チップのうち前記表面電極に接合材(50)を介して接合された前記ターミナルよりも外側に配置され、前記ターミナルの下方には前記表面電極が一面に形成された状態となっており、
前記パッド領域も、前記アクティブ領域とされている半導体装置。 It has an active region (11) on which a heat generating element is formed and a temperature sensitive element region (13) on which a temperature sensitive element is formed, and a surface electrode (111) of the heat generating element is provided in the active region. In addition, a plate-shaped semiconductor chip (10) having a pad region (12) on which pads (12a to 12e) are arranged outside the surface electrode is used.
A semiconductor device comprising a terminal (40) joined to the surface electrode.
The temperature-sensitive element region is arranged outside the terminal of the semiconductor chip bonded to the surface electrode via a bonding material (50), and the surface electrode is formed on one surface below the terminal. It is in a state of
The pad region is also a semiconductor device having the active region .
前記半導体チップは、前記トレンチゲート構造の長手方向とされる方向よりも該方向に対する垂直方向の方が長くされた縦長チップとされている請求項1ないし7のいずれか1つに記載の半導体装置。 By applying a voltage to the gate electrode (109) provided in the trench gate structure, the heat generating element is placed on the back surface side of the surface electrode and the semiconductor chip, which is opposite to the side on which the surface electrode is arranged. It is a MOSFET or IGBT that allows current to flow between it and the backside electrode provided.
The semiconductor device according to any one of claims 1 to 7 , wherein the semiconductor chip is a vertically elongated chip in which the direction perpendicular to the direction is longer than the direction to be the longitudinal direction of the trench gate structure. ..
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