JP2020004885A - 半導体モジュール - Google Patents

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Abstract

【課題】電極端子の疎密に起因する誘電体フィルムの反りを抑制して実装信頼性を高めることができる半導体モジュールを提供する。【解決手段】本発明の一形態に係る半導体モジュールは、誘電体フィルムと、複数の回路部品と、封止層と、電極層とを具備する。誘電体フィルムは、第１の実装領域と対向する第１のエリアと、第２の実装領域と対向する第２のエリアとを有する。複数の回路部品は、第１の実装領域に搭載された第１の回路部品と、第２の実装領域に搭載された第２の回路部品とを含む。電極層は、第１の電極群と、第２の電極群とを有する。第１の電極群は、第１のエリアのほぼ全域を被覆し、第１の回路部品と電気的に接続される複数の第１電極端子を含む。第２の電極群は、第２のエリアのほぼ全域を被覆し、第２の回路部品と電気的に接続される複数の第２電極端子を含む。【選択図】図５

Description

本発明は、誘電体層の一方の面に回路部品が、他方の面に電極層がそれぞれ配置された半導体モジュールに関する。
近年、ＰＯＬ（Power Over Lay）と称される表面実装集積型パワーモジュールが知られている（例えば特許文献１参照）。この種の半導体モジュールは、典型的には、ポリイミド等の誘電体フィルム、誘電体フィルムの一方の面に搭載されたパワー系半導体素子や受動部品等の回路部品、上記誘電体フィルムの他方の面に配置された電極層、回路部品を被覆する封止層等を備える。
上記半導体モジュールによれば、回路部品が誘電体フィルムを介して電極層に電気的に接続されるため、部品の高集積化、配線長の短縮化を図れるとともに、絶縁耐圧を確保しつつ薄型化及び小型化が図れるパワー系半導体モジュールを実現することができる。さらに、電極形状の設計自由度が高く、大電流の通電を制御するパワー系半導体素子における電極端子を任意の形状、大きさに形成して放熱性を高めることが可能である。
特開２０１４−２７２７２号公報
この種の半導体モジュールにおいては、回路部品を支持する支持基板が誘電体フィルムで構成されているため、外部基板（マザーボード）への実装時に電極端子の疎密に起因する誘電体フィルムの反りが生じて実装信頼性を損なうという問題がある。
以上のような事情に鑑み、本発明の目的は、電極端子の疎密に起因する誘電体フィルムの反りを抑制して実装信頼性を高めることができる半導体モジュールを提供することにある。
上記目的を達成するため、本発明の一形態に係る半導体モジュールは、誘電体フィルムと、複数の回路部品と、封止層と、電極層とを具備する。
前記誘電体フィルムは、第１の主面と、第２の主面とを有する。前記第１の主面は、第１の実装領域と、第２の実装領域とを有する。前記第２の主面は、前記第１の実装領域と対向する第１のエリアと、前記第２の実装領域と対向する第２のエリアとを有する。
前記複数の回路部品は、前記第１の実装領域に搭載された第１の回路部品と、前記第２の実装領域に搭載された第２の回路部品とを含む。
前記封止層は、前記第１の主面に設けられ、前記複数の回路部品を被覆する。
前記電極層は、第１の電極群と、第２の電極群とを有する。前記第１の電極群は、前記第１のエリアのほぼ全域を被覆し、前記第１の回路部品と電気的に接続される複数の第１電極端子を含む。前記第２の電極群は、前記第２のエリアのほぼ全域を被覆し、前記第２の回路部品と電気的に接続される複数の第２電極端子を含む。
上記半導体モジュールにおいては、第１の電極群および第２の電極群がそれぞれ第１のエリアおよび第２のエリアのほぼ全域を被覆するように配置されているため、第２の主面上における電極層の疎密が平均化される。これにより、電極端子の疎密に起因する誘電体フィルムの反りを抑制して実装信頼性を高めることができる。
前記第２の電極群は、間隙を介して隣接する一対の櫛型電極端子を含み、前記間隙と前記第２のエリアの周縁部の余白領域とを除く前記第２のエリアの全域を被覆するように構成されてもよい。
前記間隙の大きさは、１０μｍ以上１００μｍ以下であり、前記余白領域の幅は、５０μｍ以上１００μｍ以下であってもよい。
前記第１の電極群は、前記複数の第１電極端子の間に配置された複数のダミー端子をさらに含んでもよい。
前記複数のダミー端子は、前記複数の第１電極端子の周囲に配置された環状部を含んでもよい。
前記環状部は、前記第１のエリアと前記第２のエリアとの境界部を跨いで前記第２のエリアに延出する延出部を有してもよい。
前記複数のダミー端子は、前記誘電体フィルムに設けられた孔に充填された金属層を有してもよい。
前記複数のダミー端子の少なくとも一部は、複数の開口部を有してもよい。
前記第１のエリアと前記第２のエリアは、前記第２の主面に対する占有面積が、１：１〜２：１になるように構成されてもよい。
前記第２の回路部品は、パワー系半導体素子を含み、前記第１の回路部品は、前記パワー系半導体素子を制御するＩＣ部品を含んでもよい。
前記誘電体フィルムは、ポリイミドで構成されてもよい。
以上述べたように、本発明によれば、電極端子の疎密に起因する誘電体フィルムの反りを抑制して実装信頼性を高めることができる。
本発明の一実施形態に係る半導体モジュールの概略斜視図である。 上記半導体モジュールの要部の概略断面図である。 上記半導体モジュールの電極端子の配置例を示す図である。 上記半導体モジュールの要部の等価回路図である。 上記半導体モジュールの電極層の構成を示す概略底面図である。 図５の構成の変形例を示す図である。 本発明の他の実施形態に係る半導体モジュールの概略底面図である。 本発明のさらに他の実施形態に係る半導体モジュールの概略底面図である。
以下、図面を参照しながら、本発明の実施形態を説明する。
＜第１の実施形態＞
図１は、本発明の一実施形態に係る半導体モジュール１００の概略斜視図、図２は、半導体モジュール１００の要部の概略断面図である。各図においてＸ軸、Ｙ軸及びＺ軸は、相互に直交する３軸方向を示しており、Ｘ軸及びＹ軸は半導体モジュール１００の面内方向、Ｚ軸は、半導体モジュール１００の厚み方向にそれぞれ相当する。
半導体モジュール１００は、誘電体フィルム１０と、複数の回路部品２０と、電極層３０と、封止層５０とを備える。尚、モジュールの形態によっては、封止層５０を設けなくても良い。
［誘電体フィルム］
誘電体フィルム１０は、所定厚みの電気絶縁性樹脂材料で構成される。本実施形態において誘電体フィルム１０は、厚みが２５μｍのポリイミドフィルムで構成される。ポリイミドは、加工性、絶縁耐圧特性、耐薬品性等の観点から非常に有利である。
これに限られず、誘電体フィルム１０は、可撓性を有し、その厚みは、材料の誘電率や要求される絶縁耐圧の大きさ等に応じて適宜設定可能であり、例えば、２０μｍ以上５０μｍ以下の範囲で適宜選択される。誘電体材料もポリイミドに限られず、例えば、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリスルフォン、液晶ポリマ等の適宜の材料が採用可能である。
誘電体フィルム１０の形状も特に限定されず、典型的には矩形状に形成される。誘電体フィルム１０の大きさも特に限定されず、本実施形態では、Ｙ軸方向に平行な長辺が１０ｍｍ以上２０ｍｍ以下、Ｘ軸方向に平行な短辺が５ｍｍ以上１５ｍｍ以下の長さを有する。
誘電体フィルム１０は、第１の主面１０ａと、第１の主面１０ａとは反対側の第２の主面１０ｂとを有する（図２参照）。第１の主面１０ａは、複数の回路部品２０が実装される実装面であり、第１の実装領域ａ１と第２の実装領域ａ２とを有する。第１及び第２の実装領域ａ１，ａ２には、接着層１１を介して複数の回路部品２０が搭載される。第２の主面１０ｂには、誘電体フィルム１０を介して複数の回路部品２０と電気的に接続される電極層３０が配置されている。
第１の実装領域ａ１と第２の実装領域ａ２の位置、大きさの関係は特に限定されない。本実施形態において第１および第２の実装領域ａ１，ａ２は、誘電体フィルム１０の長辺方向（Ｙ軸方向）を２分割した各々の領域に相当し、ここでは、それぞれが同一または略同一の大きさに設定される。
接着層１１は、第１の主面１０ａに塗布された液状の接着剤あるいはフィルム状の接着シートで構成される。接着層１１の種類は特に限定されず、エポキシ系、アクリル系等の適宜の絶縁性樹脂材料で構成される。接着層１１の厚みは特に限定されず、例えば、１５μｍである。尚、ここでは、誘電体フィルム１０の全域に接着層１１が形成されている。接着層１１は、誘電体フィルム１０上に部分的に形成されてもよく、例えば、回路部品２０の下に部分的に形成されてもよい。
［回路部品］
複数の回路部品２０は、誘電体フィルム１０における第１の主面１０ａ上の接着層１１に搭載される。複数の回路部品２０は、典型的には、半導体素子等の能動部品が挙げられる。半導体素子としては、ＩＣ部品やディスクレート部品が用いられ、本実施形態では、大電流が流れるパワートランジスタ２１やダイオード２２が含まれる。半導体素子はさらに、パワートランジスタ２１を制御する制御ＩＣ２３を含む。回路部品２０はさらに、コンデンサや抵抗などの受動部品２４を含む。これらの回路部品２０のうち所定の回路部品は、電極層３０に電気的に接続される。尚、回路部品２０（２１、２２）は、パワートランジスタ２１とダイオード２２との組み合わせに限られず、インバータ回路の様に、お互いに直列接続される二つのパワートランジスタであってもよい。
パワートランジスタ２１は、Ｓｉから成るBiPトランジスタ、MOSFET、IGBTなど、またＳｉＣやＧａＮなどから成るトランジスタを含む。これらの半導体素子は、能動面を第１の主面１０ａに向けて搭載される。パワートランジスタ２１やパワーダイオード２２の非能動面（図中上面で、チップの裏面に相当）には放熱用のヒートシンクがはんだ、Ａｇペースト等の接合材を介して接合されていてもよい。
複数の回路部品２０のうち、第１の部品である制御ＩＣ２３及び受動部品２４は、誘電体フィルム１０の第１の実装領域ａ１に搭載され、第２の部品であるパワートランジスタ２１及びパワーダイオード２２のようなパワー系半導体素子は、誘電体フィルム１０の第２の実装領域ａ２に搭載される。
［封止層］
封止層５０は、複数の回路部品２０を被覆するように誘電体フィルム１０の第１の主面１０ａに設けられる。封止層５０は、誘電体フィルム１０の剛性を高めるとともに、水分等を含む外気が回路部品２０に接することを防止する機能を有する。封止層５０は、汎用の電気絶縁性封止材料、典型的には、エポキシ系の合成樹脂材料で構成される。なお上述のように、封止層５０は、省略しても良い。
［電極層］
電極層３０は、誘電体フィルム１０における第２の主面１０ｂ上に配置され、典型的には、第２の主面１０ｂ上に形成された金属めっき層で構成される。金属めっき層としては、典型的には、銅めっき層が採用される。電極層３０は、誘電体フィルム１０を介して各回路部品２０に電気的に接続される層間接続部としてのビアＶ（図２参照）を有する。
電極層３０の形成に際しては、まず、誘電体フィルム１０の第１の主面１０ａ上に搭載された各回路部品２０の電極端子に向けて第２の主面１０ｂ側からレーザ光が照射される。これにより、誘電体フィルム１０及び接着層１１が穿設され、各電極端子が第２の主面１０ｂ側へ露出する。続いて、スパッタ法により、シード層となる導体層が第２の主面１０ｂに形成された後、電解めっき法により所定厚みの銅めっき層が形成される。これにより、ビアＶを含む電極層３０が形成される。
シード層となる導体層の形成には、スパッタ法に限られず、無電解めっき法が採用されてもよい。電極層３０の厚み（第２の主面１０ｂからの厚み）は特に限定されず、例えば、２０μｍ以上１００μｍ以下である。これにより、電極層３０の電流特性と生産性とを確保することができる。
前述したように、誘電体フィルム１０の厚みが２５μｍなので、当該フィルムの厚みと同程度から約二倍の厚みの電極となる。これは、エポキシ基板等の汎用のプリント基板とは、全く異なる厚み関係である。第２の実装領域ａ２では、パワー系のスイッチング素子を扱うため、ポリイミドシートを扱うが、大電流・高発熱のため、電極層３０の厚みを厚くする事で、駆動と放熱も含め可能としたものである。
電極層３０は、フォトリソグラフィ技術を用いて所定形状の複数の電極部にパターニングされる。あるいは、電極層３０は、めっきレジストを介して所定のパターン形状のめっき膜で形成されてもよい（セミアディティブ法）。これにより、寸法精度の高い電極パターンを形成することができる。
図３は、電極層３０を構成する電極端子、および配線などの導電パターンの一例を示す半導体モジュール１００の底面図（誘電体フィルム１０裏面の図）である。同図に示すように、電極層３０は、第１のエリアｂ１に配置された複数の第１電極端子３１１と、第２のエリアｂ２に配置された複数の第２電極端子３２１，３２２，３２３とを有する。
第１のエリアｂ１は、誘電体フィルム１０の第１の実装領域ａ１と対向する第２の主面１０ｂ側の領域である。複数の第１電極端子３１１は、第１の実装領域ａ１に搭載された回路部品２０（制御ＩＣ２３、受動部品２４）とそれぞれ電気的に接続される。尚、この図面では、制御ＩＣ２３と接続された再配線とこの再配線と接続された電極のパターン図を示した。
第２のエリアｂ２は、誘電体フィルム１０の第２の実装領域ａ２と対向する第２の主面１０ｂ側の領域である。第２電極端子３２１〜３２３は、第２の実装領域ａ２に搭載された回路部品２０（パワートランジスタ２１、ダイオード２２）とそれぞれ電気的に接続される。複数の第２電極端子３２１〜３２３のうち、電極端子３２１，３２２は所定の間隙Ｇを介してＸ軸方向に隣接する一対の櫛型電極端子で構成され、電極端子３２３は、電極端子３２１，３２２の間に配置されたＸ軸方向に長手の直線状に形成される。尚、この電極端子３２３は、例えば図４の第２のエリアｂ２に構成される接続構造により、その形、その端子（電極）の有無が決定される。
第１電極端子３２１は、パワートランジスタ２１のソース端子（Ｓ）及びパワーダイオード２２のアノード端子（Ａ）に接続される。第２電極端子３２２は、パワートランジスタ２１のドレイン端子（Ｄ）及びパワーダイオード２２のカソード端子（Ｋ）に接続される。第３電極端子３２３は、パワートランジスタ２１のゲート端子（Ｇ）に接続される。図４に、半導体モジュール１００の要部の等価回路図を示す。
尚、図４の回路は一例であり、インバータ回路で採用される、二つのパワートランジスタが直列列接続された回路も、他の例として考えられる。その場合、符号２１、２２は、パワートランジスタでなる。どちらにしてもこのトランジスタが実装される第２の実装領域は、大電流が流れ、高発熱する部分である。
半導体モジュール１００は、ソルダレジスト層６０をさらに備える（図２参照）。ソルダレジスト層６０は、誘電体フィルム１０の第２の主面１０ｂに設けられ、電極層３０の所定領域を開口させる。ソルダレジスト層６０は、電極層３０の形成に際して用いられるめっきレジスト層で構成されてもよい。尚、ソルダレジスト層６０の膜厚は、６０μｍ〜８０μｍである。
以下、各部の寸法を整理する。なお以下の値は一例であり、これらに限定されない。
・誘電体フィルム１０の厚み ２０μｍ〜５０μｍ
・電極層３０の厚み ５０μｍ〜１００μｍ
・・櫛歯をつなぐ共通電極の幅 １．２ｍｍ
・・櫛歯の幅 ０．８ｍｍ
・・他の導電パターンの幅 ０．３ｍｍ（３００μｍ）前後
・封止層５０の厚み １ｍｍ〜２ｍｍ（１０００μｍ〜２０００μｍ）
・ソルダレジスト層の厚み ６０μｍ〜８０μｍ
ここで、図３に示すように、複数の第１電極端子３１１は、第１のエリアｂ１上の所定の部位に疎らに配置される。これに対して、複数の第２電極端子３２１〜３２３は、第１電極端子３１１よりも大電流が流れるとともに放熱面積を確保する必要があるため第１電極端子３１１よりも幅広に形成され、さらに第２のエリアｂ２のほぼ全域（一対の櫛型電極端子間の間隙Ｇおよび第２のエリアｂ２の周縁部の余白領域Ｍを除く第２のエリアｂ２の全域）を被覆するように密に配置される。その結果、電極層３０は第１のエリアｂ１と第２のエリアｂ２とに疎密をもって分布するため、外部基板（マザーボード）への実装時に誘電体フィルム１０の反りが生じて実装信頼性を損なうおそれがある。これは、第１のエリアｂ１に於いて、電極端子３１１が設けられない領域、特に角部に近い部分は、誘電体フィルム１０の薄さから反りが発生する。電極端子が疎らな第１のエリアｂ１と電極端子が密な第２のエリアｂ２とでは、特にそれらのエリアの境界近傍を基線にして反りが発生しやすい。
これを解決するため、本実施形態の半導体モジュール１００は、図５に示すように、第１のエリアｂ１の第１電極端子３１１の非形成領域にダミー電極Ｄ（図中ハッチング領域で示す。以下同じ）が配置される。ダミー電極Ｄは、第１電極端子３１１、第２電極端子３２１〜３２３および第１の実装領域ａ１上の回路部品２０のいずれとも接続されておらず、第１のエリアｂ１上に孤立した状態で配置される。または、ダミー電極Ｄは、ＧＮＤに接地されても良い。この場合、制御ＩＣ２３に設けられたＧＮＤ端子とは、別体で設けても良い。あるいは後述するように、電極層３０を構成する他の電極端子と一体的に接続されてもよい。
ダミー電極Ｄは、複数の第１電極端子３１１とともに、第１のエリアｂ１に配置された第１の電極群３１を構成する。第１の電極群３１は、第１のエリアｂ１のほぼ全域を被覆するように配置される。一方、第２電極端子３２１〜３２３は、第２のエリアｂ２に配置された第２の電極群３２を構成する。第２の電極群３２は、第２のエリアｂ２のほぼ全域（一対の櫛型電極端子間の間隙Ｇおよび第２のエリアｂ２の周縁部の余白領域Ｍを除く第２のエリアｂ２の全域）を被覆するように配置される。間隙Ｇの大きさは、例えば、１０μｍ以上１００μｍ以下であり、余白領域Ｍの幅は、例えば、５０μｍ以上１００μｍ以下である。第１のエリアｂ１と第２のエリアｂ２は、第２の主面１０ｂに対する占有面積が、例えば、１：１〜２：１になるように構成される。
これにより、第１のエリアｂ１と第２のエリアｂ２とに疎密の分布を生じさせることなく電極層３０が形成されるため、外部基板（マザーボード）への実装時に誘電体フィルム１０の反りが生じることを抑制することができる。また第１のエリアｂ１の角部近傍の領域にもダミー電極Ｄが設けられていることから、この領域の反りも防止できる。
本実施形態においてダミー電極Ｄは、複数の第１電極端子３１１の周囲に配置された環状部Ｄ１と、複数の第１電極端子３１１の間に配置された帯状部Ｄ２とを有する。環状部Ｄ１は、第１のエリアｂ１の周囲に沿って矩形環状に形成される。帯状部Ｄ２は、複数の第１電極端子３１１のうち所定の電極端子に互い違いに配置される櫛歯部を有する。これにより、第１のエリアｂ１に対する第１の電極群３１の占有面積を高めることができる。
ダミー電極Ｄは、環状部Ｄ１および帯状部Ｄ２の２つのブロックで構成される例に限られず、１つ又は３つ以上のブロックで構成されてもよい。ダミー電極Ｄを構成する各々のブロックの形状も上述の例に限られず、第２のエリアｂ２上の第２の電極群３２の配列形態などに応じて任意の形状に設定することが可能である。
典型的には、電極層３０が第２の主面１０ｂ上において電極密度を平均化できるようにダミー電極Ｄの形状や位置が設計される。例えば、第１の電極群３１および第２の電極群３２は、第２の主面１０ｂに対する電極の占有面積がそれぞれ等しくなるように構成される。
ダミー電極Ｄは、形状や位置に限られず、図６に示すように面内の適宜の位置に適宜の形状の肉抜き用の開口部Ｄｈを適宜の数だけ設けられてもよい。このような方法においても、電極面積の調整が可能である。また、開口部Ｄｈの形成によりダミー電極の放熱に寄与する表面面積が増加するため、放熱量の調整にも用いることができる。このような構成は、第２の電極群３２を構成する第２電極端子３２１〜３２３にも同様に適用可能である。
尚、図面で示す開口部Ｄｈの丸は、誘電体フィルム１０に設けた孔でも良い。電極層３０は、前述した様に、メッキで処理される。よってメッキの前に、誘電体フィルム１０にこの孔が設けられていれば、メッキ処理で、孔の部分も一緒に電極層３０と同一の金属層が形成される。よって電極層３０は、孔の中に金属が充填された鋲がフィルムに刺さった様な構造となり、の剥離強度が増す。その結果、フィルム全体の剛性が増すことになる。
更には、電極層３０と一体で電極材料を孔に埋めてもよいし、ダミー電極Ｄと同様な機能を有する電極パターンを第１の主面１０ａ側にも設け、その間をつなぐ様に、両電極と一体で設けられたビア孔金属が設けられても良い。
ダミー電極Ｄは、第１電極端子３１１、第２電極端子３２１〜３２３と同時に形成される。ダミー電極Ｄは、典型的には、第１および第２電極端子３１１，３２１〜３２３と同じ厚みで形成される。これにより、ダミー電極Ｄの形成のための別途のプロセスを必要とすることなく、電極層３０を形成することができる。電極層３０の形成後、ダミー電極Ｄは、典型的には、ソルダレジスト層６０によって被覆される。
以上のように本実施形態の半導体モジュール１００においては、第１の電極群３１および第２の電極群３２がそれぞれ第１のエリアｂ１および第２のエリアｂ２のほぼ全域を被覆するように配置されているため、第２の主面１０ｂ上における電極層３０の疎密が平均化される。これにより、電極端子３１１，３２１〜３２３の疎密に起因する誘電体フィルム１０の反りを抑制して、半導体モジュール１００の実装信頼性を高めることができる。
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る半導体モジュール２００の電極層側の底面図である。以下、第１の実施形態と異なる構成について主に説明し、第１の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態の半導体モジュール２００において、ダミー電極Ｄとして環状部Ｄ１は、第２の主面１０ｂ上の第１のエリアｂ１と第２のエリアｂ２との境界部を跨いで第２のエリアｂ２に延出する延出部Ｄｚを有する。これにより、第１のエリアｂ１と第２のエリアｂ２との境界部を起点とする誘電体フィルム１０の屈曲を防止することができる。
延出部Ｄｚの延出長は、第１のエリアｂ１と第２のエリアｂ２との境界部を起点とする誘電体フィルム１０の屈曲を防止できる大きさであれば特に限定されない。この場合、図７に示すように、第２電極端子３２２の対向領域に、延出部Ｄｚとの干渉を回避するための凹部３２２ｚが設けられてもよい。
尚、延出部Ｄｚに、開口部Ｄｈを設けたり、または誘電体フィルム１０に孔を設け、電極層３０と一体で電極材料を孔に埋めたりすることで、誘電体フィルム１０からの剥離強度が増強される。更にはこのダミー電極Ｄと同様な機能を有する電極パターンが第１の主面１０ａ側に設けられ、その間をつなぐ様に、両電極と一体で設けられたビア孔金属が設けられても良い。
本実施形態によれば、第１のエリアｂ１と第２のエリアｂ２の境界に、お互いの電極層が互い違いに入り込むことになるため、その境界での反りの発生を抑止できる。しかも前述した様に、誘電体フィルム１０に孔が設けられ、電極層と一体で金属が埋まれば、その密着度が増し、電極の厚さと相俟って、反りの発生は更に抑制できる。
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る半導体モジュール３００の電極層側の底面図である。以下、第１の実施形態と異なる構成について主に説明し、第１の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態の半導体モジュール３００は、第１のエリアｂ１に配置される第１の電極群３１が、ダミー電極を有しておらず、複数の第１電極端子３１２で構成されている点で第１の実施形態と異なる。各第１電極端子３１２は、第１の実施形態における第１電極端子３１１よりも拡張された面積を有し、これら複数の第１電極端子３１２によって第１のエリアｂ１のほぼ全域を被覆するように構成される。本実施形態においても第１の実施形態と同様の作用効果を得ることができる。
尚、図８に於いて、図７の様に、延出部Ｄｚを設けても良い。また好ましくは、この延出部には、フィルム１０に設けた孔を設け、電極層３０と一体の金属を孔に設けても良い。
電極端子３１２、３２１、３２２などに於いて、回路部品の電極と重ならない孔は、接着層は貫通せずフィルムのみに形成される。メッキの際に、接着層が孔の保護膜となり、第１の主面１０ａ側へのメッキ漏れを防ぐことができる。この事は、図６のダミー電極Ｄに於いても同様である。
またフィルムに孔を設け、孔を埋めつつ両面にメッキで電極層を被覆すれば、孔は、簡単に埋められる。
尚、以上の第１〜第３の実施形態（図５〜図８）に於いて、三つの点で整理する。
一つ目は、誘電体フィルムの薄さに対し、二倍から五倍の厚みの電極層が、ダミーパターンも含めてフィルム全体に設けられるので、この電極の剛性、平坦性が支配的となり、半導体モジュールとしての反りは軽減される。更には、このダミーパターンが、表側（第１の主面側）にもあり、フィルムを挟むと成ると更に反りは抑制できる。
二つ目は、電極や配線の間のスリット（間隙）について触れる。このスリットの間隔は、パターン間の電圧と加工精度により設定される。よってどんな間隔でも良いわけではない。つまり、図５に於いて、ダミーパターン（Ｄ）と導電パターン（３１１）の間は、例えば、耐電圧特性、加工精度らにより設定される一般的に必要な間隔であり、実質それよりも広げることは無い。一般的には、１０μｍ〜１００μｍ程度である。
また誘電体フィルム１０の周囲、特にダミーパターンの環状部Ｄ１とフィルム周囲のスペース（余白領域Ｍ）は、ダイシングの精度も考慮され、一般には、５０〜１００μｍ程度である。ちょうど電極層の厚み程度がスペースとして開けられている。
三つ目は、第１の電極群と第２の電極群の誘電体フィルムの表面に対する割合である。
まず第１のエリアｂ１と第２のエリアｂ２は、トランジスタのパワーサイズにより前後し、一般には１：１〜２：１である。そしてその比に対し、第１の電極群３１と第２の電極群３２は、スリット（間隙Ｇ）と余白（余白領域Ｍ）をのぞいて、第２のエリアｂ２の全域に設けられる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
１０…誘電体フィルム
１１…接着層
２０…回路部品
３０…電極層
３１…第１の電極群
３２…第２の電極群
５０…封止層
１００，２００，３００…半導体モジュール
３１１，３１２…第１電極端子
３２１，３２２，３２３…第２電極端子
ａ１…第１の実装領域
ａ２…第２の実装領域
ｂ１…第１のエリア
ｂ２…第２のエリア
Ｄ…ダミー電極
Ｄ１…環状部
Ｄｈ…開口部
Ｄｚ…延出部

Claims (11)

  1. 第１の実装領域と第２の実装領域とを有する第１の主面と、前記第１の実装領域と対向する第１のエリアと前記第２の実装領域と対向する第２のエリアとを有する前記第１の主面とは反対側の第２の主面と、を有する誘電体フィルムと、
    前記第１の実装領域に搭載された第１の回路部品と、前記第２の実装領域に搭載された第２の回路部品とを含む複数の回路部品と、
    前記第１の主面に設けられ、前記複数の回路部品を被覆する封止層と、
    前記第１のエリアのほぼ全域を被覆し前記第１の回路部品と電気的に接続される複数の第１電極端子を含む第１の電極群と、前記第２のエリアのほぼ全域を被覆し前記第２の回路部品と電気的に接続される複数の第２電極端子を含む第２の電極群と、を有する電極層と
    を具備する半導体モジュール。
  2. 請求項１に記載の半導体モジュールであって、
    前記第２の電極群は、間隙を介して隣接する一対の櫛型電極端子を含み、前記間隙と前記第２のエリアの周縁部の余白領域とを除く前記第２のエリアの全域を被覆する
    半導体モジュール。
  3. 請求項２に記載の半導体モジュールであって、
    前記間隙の大きさは、１０μｍ以上１００μｍ以下であり、
    前記余白領域の幅は、５０μｍ以上１００μｍ以下である
    半導体モジュール。
  4. 請求項１〜３のいずれか１つに記載の半導体モジュールであって、
    前記第１の電極群は、前記複数の第１電極端子の間に配置された複数のダミー端子をさらに含む
    半導体モジュール。
  5. 請求項４に記載の半導体モジュールであって、
    前記複数のダミー端子は、前記複数の第１電極端子の周囲に配置された環状部を含む
    半導体モジュール。
  6. 請求項５に記載の半導体モジュールであって、
    前記環状部は、前記第１のエリアと前記第２のエリアとの境界部を跨いで前記第２のエリアに延出する延出部を有する
    半導体モジュール。
  7. 請求項４〜６のいずれか１つに記載の半導体モジュールであって、
    前記複数のダミー端子は、前記誘電体フィルムに設けられた孔に充填された金属層を有する
    半導体モジュール。
  8. 請求項１〜７のいずれか１つに記載の半導体モジュールであって、
    前記複数のダミー端子の少なくとも一部は、複数の開口部を有する
    半導体モジュール。
  9. 請求項１〜８のいずれか１つに記載の半導体モジュールであって、
    前記第１のエリアと前記第２のエリアは、前記第２の主面に対する占有面積が、１：１〜２：１になるように構成される
    半導体モジュール。
  10. 請求項１〜９のいずれか１つに記載の半導体モジュールであって、
    前記第２の回路部品は、パワー系半導体素子を含み、
    前記第１の回路部品は、前記パワー系半導体素子を制御するＩＣ部品を含む
    半導体モジュール。
  11. 請求項１〜１０のいずれか１つに記載の半導体モジュールであって、
    前記誘電体フィルムは、ポリイミドで構成される
    半導体モジュール。
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DE60229821D1 (de) * 2001-09-25 2008-12-24 Tdk Corp Gehäuse für integrierte Schaltung
CN100555589C (zh) * 2005-06-29 2009-10-28 皇家飞利浦电子股份有限公司 制造半导体组件的方法
JP4781097B2 (ja) * 2005-12-05 2011-09-28 ルネサスエレクトロニクス株式会社 テープキャリアパッケージ及びそれを搭載した表示装置
KR101495071B1 (ko) * 2008-06-24 2015-02-25 삼성전자 주식회사 서브 마운트 및 이를 이용한 발광 장치, 상기 서브마운트의 제조 방법 및 이를 이용한 발광 장치의 제조 방법
US9966361B1 (en) * 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof

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