JP2019511113A - パワーダウン保護を備えた出力ドライバ - Google Patents

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Abstract

記載される例において、インタフェースデバイス（３００）が、ｐドープされた基板の（２０４）水平表面に沿ったＮＰＮ構造（Ｑ１）を含む。ＮＰＮ構造（３００）は、出力端子（１０６）に結合される第１のｎドープされた領域（２４２）、第１のｎドープされた領域（２４２）を囲むｐドープされた領域（２３２、２４３、２４５）、及び、出力端子（１０７）に結合され、ｐドープされた領域（２４３）により第１のｎドープされた領域（２４２）から分離される、第２のｎドープされた領域（２４４）を有する。インタフェースデバイス（３００）はまた、ｐドープされた基板（２０４）の垂直深さに沿ったＰＮＰ構造（２３０）を含む。ＰＮＰ構造（２３０）は、ｐドープされた領域（２４３）、ｎドープされた層（２３４）ｐドープされた領域（２４３）の下の、及びｐドープされた基板（２０４）を含む。有利なことに、インタフェースデバイス（３００）は、高電圧スイング（正及び負両方）に耐えること、大きな負荷電流をシンク及びソースするのを避けること、及び、パワーダウンオペレーションの間、低抵抗モードに入るのを避けることができる。

Description

集積回路及び電子デバイスは、異なる電圧範囲において動作する二つ又はそれ以上のシステム間でインターフェースするためのドライバ回路を含む。ドライバ回路は、典型的に、ハイサイド（ＨＳ）及びローサイド（ＬＳ）オペレーション両方を提供するために出力ドライバを含む。例えば、出力ドライバがＨＳドライバ回路及びＬＳドライバ回路を含み得る。ＨＳドライバ回路は出力端子においてＨＳ出力（例えば、ＶＤＤ＋電圧）を搬送するように構成される一方、ＬＳドライバ回路は、出力端子においてＬＳ出力（例えば、ＶＤＤ−電圧）を搬送するように構成される。パワーダウンモードの間、ＨＳドライバ回路もＬＳドライバ回路もイネーブルされない。それでも、出力端子は、負荷から高電圧ランプを受信し得る。高電圧ランプは、出力電圧より大きくし得る正又は負であり得る。ドライバ回路が保護されない場合、この高電圧は、ＬＳドライバ回路及び負荷に対する損傷を起こし得る。
記載される例において、インタフェースデバイスが、ｐドープされた基板の水平表面に沿ったＮＰＮ構造を含む。ＮＰＮ構造は、出力端子に結合される第１のｎドープされた領域、第１のｎドープされた領域を囲み、出力端子に結合されるｐドープされた領域、及び、ｐドープされた領域により第１のｎドープされた領域から分離される第２のｎドープされた領域を有する。インタフェースデバイスはまた、ｐドープされた基板の垂直深さに沿ったＰＮＰ構造を含む。ＰＮＰ構造は、ｐドープされた領域、ｐドープされた領域の下のｎドープされた層、及びｐドープされた基板を含む。有利なことに、インタフェースデバイスは、高電圧スイング（正及び負両方）に耐えること、大きな負荷電流をシンク及びソースするのを避けること、及び、パワーダウンオペレーションの間、低抵抗モードに入るのを避けることができる。
例示の実施例の一態様に従ったインタフェースデバイスの概略図を示す。
例示の実施例の一態様に従ったローサイド（ＬＳ）ドライバ回路の概略図を示す。
例示の実施例の一態様に従ったＬＳドライバ回路デバイスの断面図を示す。
例示の実施例の一態様に従ったパワーダウン保護を備えたＬＳドライバ回路の概略図を示す。
例示の実施例の一態様に従ったパワーダウン保護を備えたＬＳドライバ回路の断面図を示す。
種々の図面における同様の参照記号は、同様の要素を示す。図面は一定の縮尺で描いてはいない。
例示の実施例は、パワーダウンモードの間、高電圧ランプからドライバ回路保護するための解決策を提供する。記載される例において、ローサイドドライバ回路が、高い降伏電圧を有する寄生バイポーラ構造を有する。高い降伏電圧は、寄生シリコン制御整流器（ＳＣＲ）構造のラッチアップ効果を抑制する。有利なことに、説明されるローサイドドライバは、高電圧スイング（正及び負両方）に耐えること、大きな負荷電流をシンク及びソースするのを避けること、及び、パワーダウンオペレーションの間、低抵抗モードに入るのを避けることができる。
図１は、例示の実施例の一態様に従ったインタフェースデバイス１００の概略図を示す。インタフェースデバイス１００は、ハイサイド（ＨＳ）電圧供給端子１０２及びローサイド（ＬＳ）電圧供給端子１０４から供給電圧を受信するように構成される。例えば、一つの実装において、ＨＳ電圧供給端子１０２が、２Ｖから７ＶまでわたるＨＳ電圧ＶＤＤ＋を受信するように構成される一方、ＬＳ電圧供給端子１０４は、−７Ｖから−２ＶまでわたるＬＳ電圧ＶＤＤ−を受信するように構成される。インタフェースデバイス１００は、入力に基づいて、ＨＳ電圧（例えば、ＶＤＤ＋）とＬＳ電圧（例えば、ＶＤＤ−）との間の出力を生成するように構成される。出力は出力端子１０６に搬送される。負荷が、インタフェースデバイス１００の出力を受け取るため出力端子１０６に結合され得る。負荷は、インタフェースデバイス１００を組み込む集積回路の一部である内部負荷であり得る。代替として、負荷は、インタフェースデバイス１００との統合のための外部負荷であり得る。
インタフェースデバイス１００は、ＨＳ制御回路１１２、ＬＳ制御回路１１４、ＨＳドライバ回路１２２、及びＬＳドライバ回路１２４を含む。回路１１２、１１４、１２２、及び１２４は、集積回路ダイ内に製造され得る。代替として、回路１１２、１１４、１２２、及び１２４は、印刷回路基板上への組み込みのためのディスクリート構成要素であり得る。ＨＳ制御回路１１２がＨＳ電圧供給端子１０２に結合される一方、ＬＳ制御回路１１４がＬＳ電圧供給端子１０４に結合される。インタフェースデバイス１００に提供される入力に基づいて、ＨＳ制御回路１１２はＨＳドライバ回路１２２のオペレーションを制御し、ＬＳ制御回路１１４はＬＳドライバ回路１２４のオペレーションを制御する。例えば、ＨＳ制御回路１１２がＨＳドライバ回路１２２をアクティブにするとき、ＨＳドライバ回路１２２はＨＳ電圧（例えば、約＋５．５ＶのＶＤＤ＋）を出力端子１０６へ搬送する。同様に、ＬＳ制御回路１１４がＬＳドライバ回路１２４をアクティブにするとき、ＬＳドライバ回路１２４はＬＳ電圧（例えば、約−５．５ＶのＶＤＤ−）を出力端子１０６へ搬送する。
パワーダウンモードの間、ＨＳ制御回路１１２もＬＳ制御回路１１４も、ＨＳドライバ回路１２２又はＬＳドライバ回路１２４を駆動していない。それにも関わらず、出力端子１０６は、負荷から電圧ランプを受信し得る。或る状況において、電圧ランプの大きさは、ＨＳ供給電圧又はＬＳ供給電圧の一方の大きさを実質的なマージンだけ（例えば、５０％以上）超え得る。例えば、出力端子１０６において受信された電圧ランプは、＋１２Ｖから−１２Ｖまでわたり得、ここで、ＨＳ供給電圧は＋５Ｖであり、ＬＳ供給電圧は−５Ｖである。高電圧ランプに遭遇すると、ＬＳドライバ回路１２４は、降伏モードに入り得、それにより、出力端子１０６及び負荷から高電流を導通させる。
図２Ａは、例示の実施例の一つの態様に従った例示のローサイド（ＬＳ）ドライバ回路２００の概略図を示す。ＬＳドライバ回路２００は、図１において示され説明されるようなＬＳドライバ回路１２４を実装するために用いられ得る。概して、ＬＳドライバ回路２００は、ＬＳ入力端子２０２、第１のトランジスタＱ１、及び第２のトランジスタＱ２を含む。第１のトランジスタＱ１は、ＬＳ入力端子２０２に結合される制御ゲート２１２、出力端子１０６に結合される第１の端子２１４、浮遊接続（浮遊リード）２０３に結合される第２の端子２１６、及び第２の端子２１６に結合されるバックゲート端子２１８を有する。第１のトランジスタＱ１は、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ及び／又はＮチャネルドレイン拡張されたＭＯＳ（ＤＥＮＭＯＳ）トランジスタにより実装され得る。第１のトランジスタＱ１がＮＭＯＳトランジスタにより実装される場合、そのドレイン領域は第１の端子２１４を介してアクセスされ得、そのソース領域は第２の端子２１６を介してアクセスされ得、そのボディ領域はバックゲート端子２１８を介してアクセスされ得る。
同様に、第２のトランジスタＱ２は、ＬＳ入力端子２０２に結合される制御ゲート２２２、ＬＳ電圧供給端子１０４に結合される第１の端子２２４、浮遊接続２０３に結合される第２の端子２２６、及び第２の端子２２６に結合されるバックゲート端子２２８を有する。第２のトランジスタＱ２は、Ｎチャネル金属酸化物半導体（ＭＯＳ）トランジスタ及び／又はＮチャネルドレイン拡張されたＭＯＳ（ＤＥＮＭＯＳ）トランジスタにより実装され得る。第２のトランジスタＱ２がＮＭＯＳトランジスタにより実装される場合、そのドレイン領域は第１の端子２２４を介してアクセスされ得、そのソース領域は第２の端子２２６を介してアクセスされ得、そのボディ領域はバックゲート端子２２８を介してアクセスされ得る。
浮遊接続２０３を介して、第１のトランジスタＱ１のソース領域（第２の端子２１６を介して）は、第２のトランジスタＱ２のソース領域に（第２の端子２２６を介して）結合される。また、浮遊接続２０３を介して、第１のトランジスタＱ１のボディ領域（バックゲート端子２１８を介して）は、第２のトランジスタＱ２のボディ領域に（バックゲート端子２２８を介して）結合される。
第１のトランジスタＱ１及び第２のトランジスタＱ２は、各々、寄生シリコン制御整流器（ＳＣＲ）構造（即ち、垂直の点線の右側）に関連付けられる。これらの寄生ＳＣＲ構造は、ＬＳドライバ回路２００のパワーダウンオペレーションに影響を与え得る。第１の寄生ＳＣＲ構造は、寄生ＰＮＰ構造２３０及び寄生ＮＰＮ構造２４０を含み、これらはいずれも、第１のトランジスタＱ１に関連付けられる。寄生ＰＮＰ構造２３０は、バックゲート端子２１８に結合されるｐ型コレクタ、第１の隔離リードＩＳＯ１において浮遊するｎ型ベース、及び、ｐ型基板２０４において形成されるｐ型エミッタを含む。寄生ＮＰＮ構造２４０は、出力端子１０６に結合されるｎ型エミッタ、寄生ＰＮＰ構造２３０のｐ型コレクタを接合するｐ型ベース、及び第１の隔離リードＩＳＯ１において浮遊することによりＰＮＰ構造２３０のｎ型ベースを接合するｎ型コレクタを含む。
第２の寄生ＳＣＲ構造は、寄生ＰＮＰ構造２５０及び寄生ＮＰＮ構造２６０を含み、これらはいずれも、第２のトランジスタＱ２に関連付けられる。寄生ＰＮＰ構造２５０は、バックゲート端子２２８に結合されるｐ型コレクタ、第２の隔離リードＩＳ０２に結合されるｎ型ベース、及びｐ型基板２０４において形成され、そのｎ型ベースに結合されるｐ型エミッタを含む。寄生ＮＰＮ構造２６０は、ＬＳ電圧供給端子１０４に結合されるｎ型エミッタ、寄生ＰＮＰ構造２３０のｐ型コレクタを接合するｐ型ベース、及びＰＮＰ構造２５０のｎ型ベースを接合するｎ型コレクタを含み、これらは両方とも、第２の隔離リードＩＳ０２に結合される。
図２Ｂは、ＬＳドライバ回路２００の断面図を示し、これは、上記で参照した寄生構造間の構造的関係をよりよく例示し得る。ＬＳドライバ回路２００は、ｐドープされた基板２０４上に形成され、基板２０４は、水平表面と、水平表面に対して垂直に延在する垂直の深さを有する。第１のトランジスタＱ１は、水平表面に沿ったＮＰＮ構造を含む。ＮＰＮ構造は、第１のｎドープされた領域２４２、第１のｐドープされた領域２４３、及び第２のｎドープされた領域２４４を含む。第１のトランジスタＱ１はまた、第１のｐドープされた領域２４３を備えて、第１のｎドープされた領域２４２及び第２のｎドープされた領域２４４を横方向に囲む、第２のｐドープされた領域（ｐドープされたサイド領域）２４５を含む。第１のｐドープされた領域２４３は、単一のｐドープされた領域として第２のｐドープされた領域２４５と同時に形成され得る。
また、第１のトランジスタＱ１は、第１のｐドープされた領域２４３及び第２のｐドープされた領域２４５を支持及び接続する、ｐドープされた層２３２を含む。ｐドープされた層２３２は、イオン注入により又はエピタキシャル成長により形成され得るｐ型埋め込み層（ＰＢＬ）である。第１のｐドープされた領域２４３、第２のｐドープされた領域２４５、及びｐドープされた層２３２は、共に、単一のｐドープされた領域（又は、Ｐウェル）を形成し、この単一のｐドープされた領域において、第１及び第２のｎドープされた領域２４２及び２４４が配置され、この単一のｐドープされた領域により、第１及び第２のｎドープされた領域２４２及び２４４が分離される。
また、第１のトランジスタＱ１は、ｐドープされた領域（例えば、第１のｐドープされた領域２４３、第２のｐドープされた領域２４５、及びｐドープされた層２３２）を第２のトランジスタＱ２及び基板２０４から隔離するｎ型隔離構造を含む。ｎ型隔離構造は、ｎドープされた層２３４及びｎドープされた側壁２４６を含む。ｎドープされた層２３４は、ｐドープされた層の下に置かれる。ｎドープされた層２３４は、イオン注入により又はエピタキシャル成長により形成され得るｎ型埋め込み層（ＢＬ）である。ｎドープされた側壁２４６は、第２のｐドープされた領域２４５及びｐドープされた層２３２を含むｐドープされた領域を横方向に囲む。下にあるドープされた層２３４に接して、ｎドープされた側壁２４６は隔離ウェル構造を形成し、ｐドープされた領域（例えば、２４３、２４５、及び２３２）が隔離ウェル構造に置かれる。
同様に、第２のトランジスタＱ２は、水平表面に沿ったＮＰＮ構造を含む。第１のトランジスタＱ１のＮＰＮ構造は、第１のトランジスタＱ１のＮＰＮ構造に近接し、及びそれから離間される。第２のトランジスタＱ２のＮＰＮ構造は、第１のｎドープされた領域２６２、第１のｐドープされた領域２６３、及び第２のｎドープされた領域２６４を含む。第２のトランジスタＱ２はまた、第１のｐドープされた領域２６３を備えて、第１のｎドープされた領域２６２及び第２のｎドープされた領域２６４を横方向に囲む、第２のｐドープされた領域（ｐドープされたサイド領域）２６５を含む。第１のｐドープされた領域２６３は、単一のｐドープされた領域として第２のｐドープされた領域２６５と同時に形成され得る。
また、第２のトランジスタＱ２は、第１のｐドープされた領域２６３及び第２のｐドープされた領域２６５を支持及び接続する、ｐドープされた層２５２を含む。ｐドープされた層２５２は、イオン注入により又はエピタキシャル成長により形成され得るｐ型埋め込み層（ＰＢＬ）である。第１のｐドープされた領域２６３、第２のｐドープされた領域２６５、及びｐドープされた層２５２は、共に、単一のｐドープされた領域（又は、Ｐウェル）を形成し、この単一のｐドープされた領域において、第１及び第２のｎドープされた領域２６２及び２６４が置かれ、この単一のｐドープされた領域により、第１及び第２のｎドープされた領域２６２及び２６４が分離される。
また、第２のトランジスタＱ２は、ｐドープされた領域（例えば、第１のｐドープされた領域２６３、第２のｐドープされた領域２６５、及びｐドープされた層２５２）を第１のトランジスタＱ１から及び基板２０４から隔離する、ｎ型隔離構造を含む。ｎ型隔離構造は、ｎドープされた層２５４及びｎドープされた側壁２６６を含み、これらはいずれも、第１のトランジスタＱ１のｎ型隔離構造から離間される。ｎドープされた層２５４は、ｐドープされた層２５２の下に置かれる。ｎドープされた層２５４は、イオン注入により又はエピタキシャル成長により形成され得るｎ型埋め込み層（NＢＬ）である。ｎドープされた側壁２６６は、第２のｐドープされた領域２６５及びｐドープされた層２５２を含むｐドープされた領域を横方向に囲む。下にあるｎドープされた層２５４に接して、ｎドープされた側壁２６６は隔離ウェル構造を形成し、ｐドープされた領域（例えば、２６３、２６５、及び２５２）が隔離ウェル構造に置かれる。
再び第１のトランジスタＱ１を参照すると、第１のｎドープされた領域２４２は、第１の端子２１４を介して出力端子１０６に結合され、第１の端子２１４は、ｎドープされたシリサイドコンタクトとして製造され得る。第２のｎドープされた領域２４４は、第２の端子２１６を介して浮遊接続（浮遊リード）２０３に結合され、第２の端子２１６は、ｎドープされたシリサイドコンタクトとして製造され得る。第２のｐドープされた領域２４５などのｐドープされた領域は、バックゲート端子２１８を介して浮遊接続２０３に結合され、バックゲート端子２１８は、ｐドープされたシリサイドコンタクトとして製造され得る。浮遊接続２０３を介して、第２のｎドープされた領域２４４は、ｐドープされた領域（例えば、２４３、２４５、及び２３２）に結合される。ｎ型隔離構造（例えば、２４６及び２３４）は、第１の隔離端子ＩＳＯ１を介してアクセスされ得、第１の隔離端子ＩＳＯ１は、ｎドープされたシリサイドコンタクトとして製造され得る。
第１のトランジスタＱ１がＮＭＯＳトランジスタである一実装において、第１のｎドープされた領域２４２はドレイン領域として機能し、第２のｎドープされた領域２４４はソース領域として機能し、第１のｐドープされた領域２４３は、制御ゲート２１２の下にあり、ドレイン及びソース領域間の、チャネル領域として機能し、第２のｐドープされた領域２４５は、ｐドープされた層２３２と共にバックゲート領域として機能する。第１のトランジスタＱ１がＤＥＮＭＯＳトランジスタである別の実装において、第１のｎドープされた領域２４２はドレイン拡張された領域として機能し、第２のｎドープされた領域２４４はソース領域として機能し、第１のｐドープされた領域２４３は、制御ゲート２１２の下にあり、ドレイン及びソース領域間の、チャネル領域として機能し、第２のｐドープされた領域２４５は、ｐドープされた層２３２と共にバックゲート領域として機能し、これは任意選択で、ＲＥＳＵＲＦ（reduce surface field）領域を拡張するように機能し得る。
第１のトランジスタＱ１は、寄生ＰＮＰ構造２３０及び寄生ＮＰＮ構造２４０を含む寄生ＳＣＲ構造で埋め込まれる。寄生ＰＮＰ構造２３０は、基板２０４の垂直深さに沿って確立される。寄生ＰＮＰ構造２３０は、ｐドープされた領域におけるコレクタ領域（例えば、２４３及び２３２）、ｎ型隔離構造におけるベース領域（例えば、２３４）、及びｐドープされた基板２０４におけるエミッタ領域を有する。寄生ＮＰＮ構造２４０は、基板２０４の垂直深さ及び／又は水平表面に沿って確立される。寄生ＮＰＮ構造２４０は、ｎ型隔離構造におけるコレクタ領域（例えば、２３４及び２４６）、ｐドープされた領域におけるベース領域（例えば、２３２及び２４５）、及び第１のｎドープされた領域２４２におけるエミッタ領域を含む。
再び第２のトランジスタＱ２を参照すると、第１のｎドープされた領域２６２は、第１の端子２２４を介してＬＳ電圧供給端子１０４に結合され、第１の端子２２４は、ｎドープされたシリサイドコンタクトとして製造され得る。第２のｎドープされた領域２６４は、第２の端子２２６を介して浮遊接続２０３に結合され、第２の端子２２６は、ｎドープされたシリサイドコンタクトとして製造され得る。第２のｐドープされた領域２６５などのｐドープされた領域は、バックゲート端子２２８を介して浮遊接続２０３に結合され、バックゲート端子２２８は、ｐドープされたシリサイドコンタクトとして製造され得る。浮遊接続２０３を介して、第２のｎドープされた領域２６４は、ｐドープされた領域（例えば、２６３、２６５、及び２６２）に結合される。また、浮遊接続２０３を介して、第１のトランジスタＱ１の第２のｎドープされた領域２４４及びｐドープされた領域２４５は、第２のトランジスタＱ２の第２のｎドープされた領域２６４及びｐドープされた領域２６５に結合される。ｎ型隔離構造（例えば、２６６及び２５４）は、第２の隔離端子ＩＳ０２を介してアクセスされ得、第２の隔離端子ＩＳ０２は、ｎドープされたシリサイドコンタクトとして製造され得る。一つの実装において、第２の隔離端子ＩＳ０２は、接地電圧（例えば、０Ｖ）を受け取るため接地電圧供給端子に接続され得る。
第２のトランジスタＱ２がＮＭＯＳトランジスタである一実装において、第１のｎドープされた領域２６２はドレイン領域として機能し、第２のｎドープされた領域２６４はソース領域として機能し、第１のｐドープされた領域２６３は、制御ゲート２２２の下でありドレイン及びソース領域間の、チャネル領域として機能し、第２のｐドープされた領域２６５は、ｐドープされた層２５２と共に、バックゲート領域として機能する。第２のトランジスタＱ２がＤＥＭＯＳトランジスタである別の実装において、第１のｎドープされた領域２６２はドレイン拡張された領域として機能し、第２のｎドープされた領域２６４はソース領域として機能し、第１のｐドープされた領域２６３は、制御ゲート２２２の下でありドレイン及びソース領域間の、チャネル領域として機能し、第２のｐドープされた領域２６５は、ｐドープされた層２５２と共に、バックゲート領域として機能し、これは任意選択で、ＲＥＳＵＲＦ（reduce surface field）領域を拡張するように機能し得る。
第２のトランジスタＱ２は、寄生ＰＮＰ構造２５０及び寄生ＮＰＮ構造２６０を含む寄生ＳＣＲ構造で埋め込まれる。寄生ＰＮＰ構造２５０は、基板２０４の垂直深さに沿って確立される。寄生ＰＮＰ構造２５０は、ｐドープされた領域におけるコレクタ領域（例えば、２６３及び２５２）、ｎ型隔離構造におけるベース領域（例えば、２５４）、及びｐドープされた基板２０４におけるエミッタ領域を有する。寄生ＮＰＮ構造２６０は、基板２０４の垂直深さ及び／又は水平表面に沿って確立される。寄生ＮＰＮ構造２６０は、ｎ型隔離構造におけるコレクタ領域（例えば、２５４及び２６６）、ｐドープされた領域におけるベース領域（例えば、２５２及び２６５）、及び第１のｎドープされた領域２６２におけるエミッタ領域を含む。
パワーダウンモードの間、出力端子１０６は、正の電圧ランプ又は負の電圧ランプを受信し得る。ＬＳドライバ回路２００の構成は、出力端子１０６において比較的大きな正の電圧ランプ（例えば、＋１０Ｖ）に耐え得る。これは、第１のトランジスタＱ１の第１のｎドープされた領域２４２及びｐドープされた領域（例えば、２４３、２４５、及び２３２）間の接合が逆バイアスであるためである。また、ｐドープされた領域が浮遊しているので、接合電圧は、接合の降伏電圧を超えない。
しかしながら、出力端子１０６が比較的大きな負の電圧ランプ（例えば、−１０Ｖ）を受け取るとき、ＬＳドライバ回路２００は、電流を導通し始め得る。これは、寄生ＰＮＰ構造２３０及び寄生ＮＰＮ構造２４０のベース領域がいずれも浮遊しているためである。寄生ＮＰＮ構造２４０内で、浮遊ｐベース領域（例えば、２４３、２４５、及び２３２）は、第１のｎドープされた領域２４２からの負の電圧ランプに従い得る。例えば、第１のｎドープされた領域２４２が−１０Ｖである場合、ｐベース領域は−９Ｖまで従い得る。寄生ＰＮＰ構造２３０内で、ｎベース領域（例えば、２３４及び２４６）は、ｐドープされた層２３２（例えば、−９Ｖ）及びｐドープされた基板２０４（例えば、０Ｖ）間の電圧（例えば、−１Ｖ）で浮遊される。開ベース降伏電圧（ＢＶＣＥＯ）は、寄生ＰＮＰ構造２３０及び寄生ＮＰＮ構造２４０両方に対して比較的低い（例えば、５．５Ｖ）。従って、約１のコレクタ・ベース電流利得（ＨＦＥ）で寄生ＰＮＰ構造２３０がオンになる一方で、寄生ＮＰＮ構造２４０は、約５０のＨＦＥでオンになる。そのため、寄生ＳＣＲ構造は正のフィードバックでトリガされ、これはＬＳドライバ回路２００におけるラッチアップ状態につながる。
パワーダウンモードの間のラッチアップ状態を防止するため、例示の実施例は、寄生ＳＣＲ構造の正のフィードバックを抑制し得る改変されたＬＳドライバ回路を提供する。図３Ａは、パワーダウン保護を備えた例示のＬＳドライバ回路３００の概略図を示す。ＬＳドライバ２００と同様、ＬＳドライバ回路３００は、図１において示され説明されるようなＬＳドライバ回路１２４を実装するために用いられ得る。ＬＳドライバ回路３００は、ＬＳドライバ回路２００と同じ数的参照を備える、同じ構成要素を含む。ＬＳドライバ回路３００は、第１のトランジスタＱ１及び第２のトランジスタＱ２の各々のドレイン・ソースの配置が反転されているという点でＬＳドライバ回路２００とは異なる。
第１のトランジスタＱ１に関してより具体的には、第１の端子２１４が、ドレイン領域（又は、第１のトランジスタＱ１がＤＥＭＯＳトランジスタである場合、拡張されたドレイン領域）の代わりに、ソース領域にアクセスするように再配置される一方、第２の端子２１６は、ソース領域の代わりに、ドレイン領域（又は、第１のトランジスタＱ１がＤＥＭＯＳトランジスタである場合、拡張されたドレイン領域）にアクセスするように再配置される。その目的のため、バックゲート端子２１８は、第２の端子２１６の代わりに第１の端子２１４に結合される。この再配置のため、バックゲート端子２１８はもはや浮遊接続２０３で浮遊しない。そうではなく、バックゲート端子２１８は出力端子１０６に結合される。
第２のトランジスタＱ２に関し、第１の端子２２４が、ドレイン領域（又は、第１のトランジスタＱ１がＤＥＭＯＳトランジスタである場合、拡張されたドレイン領域）の代わりに、ソース領域にアクセスするように再配置される一方、第２の端子２２６は、ソース領域の代わりに、ドレイン領域（又は、第２のトランジスタＱ２がＤＥＭＯＳトランジスタである場合、拡張されたドレイン領域）にアクセスするように再配置される。その目的のため、バックゲート端子２２８は、第２の端子２２６の代わりに第１の端子２２４に結合される。この再配置のため、バックゲート端子２２８はもはや浮遊接続２０３で浮遊しない。そうではなく、バックゲート端子２２８は、ＬＳ電圧供給端子１０４に結合される。この再構成の場合、浮遊接続２０３は、第１のトランジスタＱ１及び第２のトランジスタＱ２のドレイン領域に接続される。従って、第１及び第２のトランジスタＱ１及びＱ２のドレイン領域は、パワーダウンモードの間、浮遊するように構成される。
これらの接続再配置に起因して、ＬＳドライバ回路３００の寄生構造（例えば、２３０、２４０、２５０及び２６０）は、ＬＳドライバ回路２００からの対応物と比べると、パワーダウンモードの間、異なる特徴を示す。図３Ｂは、ＬＳドライバ回路３００の断面図を示し、これは、上記で参照した寄生構造間の構造的関係をよりよく図示し得る。ＬＳドライバ３００は、ＬＳドライバ２００と同じ断面レイアウトを有するが、幾つかのドープされた領域の接続が再配置されている。
第１のトランジスタＱ１に関してより具体的には、第１のｎドープされた領域２４２は、第２のｐドープされた領域２４５に接続される。従って、第１のｎドープされた領域２４２は、第２のｐドープされた領域２４５と同じ電位を共有する。これは、それらがいずれも第１の出力端子１０６に接続されるためである。この構成の場合、第１のｎドープされた領域２４２は、パワーダウンモードの間、ドレイン領域（又は、第１のトランジスタＱ１がＤＥＭＯＳトランジスタである場合、拡張されたドレイン領域）の代わりにソース領域として機能する。バックゲート端子２１８は、第２の端子２１６から分離される。この再配置のため、ｐドープされた領域（例えば、２４３、２４５、及び２３２）はもはや浮遊接続２０３で浮遊しない。そうではなく、ｐドープされた領域（例えば、２４３、２４５、及び２３２）は、出力端子１０６に結合される。第２のｎドープされた領域２４４はもはやバックゲート端子２１８に結合されない。代わりに、第２のｎドープされた領域２４４は、パワーダウンモードの間、ドレイン領域（又は、第１のトランジスタＱ１がＤＥＮＭＯＳトランジスタである場合、拡張されたドレイン領域）として機能する。
第２のトランジスタＱ２に関し、第１のｎドープされた領域２６２は、第２のｐドープされた領域２６５に接続される。従って、第１のｎドープされた領域２６２は、第２のｐドープされた領域２６５と同じ電位を共有する。これは、それらがいずれもＬＳ電圧供給端子１０４に接続されるためである。この構成の場合、第１のｎドープされた領域２６２は、パワーダウンモードの間、ドレイン領域（又は、第１のトランジスタＱ１がＤＥＮＭＯＳトランジスタである場合、拡張されたドレイン領域）の代わりにソース領域として機能する。バックゲート端子２２８は、第２の端子２２６から分離される。この再配置のため、ｐドープされた領域（例えば、２６３、２６５、及び２６２）はもはや浮遊接続２０３で浮遊しない。そうではなく、ｐドープされた領域（例えば、２６３、２６５、及び２６２）は、ＬＳ電圧供給端子１０４に結合される。第２のｎドープされた領域２６４はもはやバックゲート端子２２８に結合されない。代わりに、第２のｎドープされた領域２６４は、パワーダウンモードの間、ドレイン領域（又は、第１のトランジスタＱ１がＤＥＮＭＯＳトランジスタである場合、拡張されたドレイン領域）として機能する。その目的のため、浮遊接続２０３は、第１のトランジスタＱ１及び第２のトランジスタＱ２のドレイン領域に接続される。また、第１及び第２のトランジスタＱ１及びＱ２のドレイン領域は、パワーダウンモードの間、浮遊するように構成される。
再び第１のトランジスタＱ１を参照すると、ｐドープされた領域（例えば、２４３、２４５、及び２３２）はもはや浮遊しないが、代わりに、第１のｎドープされた領域２４２と同じ電位を共有する。そのため、寄生ＮＰＮ構造２４０のベース領域はもはや開いていない。ＮＰＮ構造２４０のエミッタ領域及びベース領域は共に結合されるので、これら二つの領域は同じ電位を共有する。有利なことに、ＮＰＮ構造２４０の降伏電圧ＢＶＣＥＳは著しく増大される。例えば、一つの実装において、閉ベース降伏電圧ＢＶＣＥＳは２０Ｖであり、これは、６Ｖの開ベース降伏電圧ＢＶＣＥＯより実質的に大きい。大きな降伏電圧ＢＶＣＥＳは、出力端子１０６が、パワーダウンモードの間に大きな電圧ランプ（例えば、−１２Ｖから＋１２Ｖまで）を受け取るときでも、寄生ＮＰＮ構造２４０が、電流を導通しないようにする。そのため、ＬＳドライバ回路３００により採用される構成は、ＮＰＮ構造２４０が、寄生ＳＣＲ構造の正のフィードバックに寄与することを抑制するのを助ける。有利なことに、ＬＳドライバ回路３００は、高電圧スイング（正及び負両方）に耐えること、大きな負荷電流をシンク及びソースするのを避けること、及び、パワーダウンオペレーションの間、低抵抗モードに入るのを避けることができる。
ＬＳドライバ回路３００により採用される構成は、図２Ａ及び２Ｂに示すように相互接続ワイヤを再配路することにより実装され得る。代替として、ＬＳドライバ回路３００により採用されるこの構成は、スイッチの２つの付加的なセットにより実装され得る。スイッチの第１のセットは、第１のスイッチ２７２及び第２のスイッチ２７４を含む。第１のスイッチ２７２は、ｐドープされた領域２４５（例えば、第１のトランジスタＱ１のバックゲート領域）と出力端子１０６との間に結合される。第２のスイッチ２７４は、ｐドープされた領域２４５（例えば、第１のトランジスタＱ１のバックゲート領域）と浮遊接続（浮遊リード）２０３との間に結合される。ＬＳドライバ回路３００がイネーブルされ、出力端子１０６を駆動するように構成されるパワーオンモードの間、第１のスイッチ２７２が開くように構成される一方、第２のスイッチ２７４が閉じるように構成される。従って、第１のトランジスタＱ１のバックゲート領域（例えば、２４５）は、浮遊リード２０３に結合され、出力端子１０６から分離される。ＬＳドライバ回路３００がトライステートであるか又はディセーブルされるパワーダウンモードの間、第１のスイッチ２７２は閉じるように構成される一方、第２のスイッチ２７４が開くように構成される。従って、第１のトランジスタＱ１のバックゲート領域（例えば、２４５）が、出力端子１０６に結合され、浮遊リード２０３から分離される。
同様に、スイッチの第２のセットは、第１のスイッチ２７６及び第２のスイッチ２７８を含む。第１のスイッチ２７６は、ｐドープされた領域２６５（例えば、第２のトランジスタＱ２のバックゲート領域）とＬＳ電圧供給端子１０４との間に結合される。第２のスイッチ２７８は、ｐドープされた領域２６５（例えば、第２のトランジスタＱ２のバックゲート領域）と浮遊接続（浮遊リード）２０３との間に結合される。ＬＳドライバ回路３００がイネーブルされ、出力端子１０６を駆動するように構成されるパワーオンモードの間、第１のスイッチ２７６が開くように構成される一方、第２のスイッチ２７８が閉じるように構成される。従って、第２のトランジスタＱ２のバックゲート領域（例えば、２６５）が、浮遊リード２０３に結合され、ＬＳ電圧供給端子１０４から分離される。ＬＳドライバ回路３００がトライステートであるか又はディセーブルされるパワーダウンモードの間、第１のスイッチ２７６が閉じるように構成される一方、第２のスイッチ２７８が開くように構成される。従って、第２のトランジスタＱ２のバックゲート領域（例えば、２６５）が、ＬＳ電圧供給端子１０４に結合され、浮遊リード２０３から分離される。
本記載と適合するように、「するように構成される」という用語は、一つ又は複数の有形非一時的（non-transitory）構成要素の構造的及び機能的特性を説明する。例えば、「するように構成される」という用語は、或る機能を実施するために設計され及びそのために専用の特定の構成を有し得る。例えば、或るデバイスが、或る機能を実施するようにイネーブル、アクティベート、又は給電され得る有形非一時的構成要素を含む場合、このようなデバイスは、或る機能を実施「するように構成される」。「するように構成される」という用語は、構成可能であることを包含し得るが、そのような狭い定義に限定されない。そのため、デバイスを説明するために用いられるとき、「するように構成される」という用語は、その説明されるデバイスが、任意の所与の時点で構成可能であることを必要としない。
特定の特徴が、幾つかの実装の一つのみに対して本明細書において記載され得るが、このような特徴は、任意の所与の又は特定の応用例にとって所望であり、有利であり得るように、他の実装の一つ又は複数の他の特徴と組み合わされてもよい。
個別の実施例の文脈において本明細書において記載されている或る特徴は、単一の実施例におおける組み合わせにおいても実装され得る。反対に、単一の実施例の文脈において記載されている種々の特徴が、複数の実施例において個別に又は任意の適切な副次的組み合わせにおいて実装されてもよい。また、特徴が或る組み合わせにおいて機能するように本明細書に記載され得るが、幾つかの場合において、或る組み合わせからの一つ又は複数の特徴が、その組み合わせから除かれ得、こういった組み合わせは、副次的組み合わせ又は副次的組み合わせの変形に向けられ得る。
同様に、オペレーションを図面において特定の順で説明してきたが、このようなオペレーションは、示された特定の順に又は順次に成される必要はなく、このような順が列挙されない限り望ましい結果を達成するために、示される全てのオペレーションが成される必要はない。或る状況において、マルチタスク及び並列処理が利点となり得る。また、本明細書に記載の実施例における種々のシステム構成要素の分離は、全ての実施例におけるこのような分離を必要としない。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. デバイスであって、
    水平表面と、前記水平表面に垂直に延在する垂直の深さを有する、ｐドープされた基板、
    出力端子、
    前記水平表面に沿ったＮＰＮ構造であって、前記出力端子に結合される第１のｎドープされた領域と、前記第１のｎドープされた領域を囲み、前記出力端子に結合される、ｐドープされた領域と、前記ｐドープされた領域により前記第１のｎドープされた領域から分離される、第２のｎドープされた領域とを含む、前記ＮＰＮ構造、及び
    前記垂直の深さに沿ったＰＮＰ構造、
    を含み、
    前記ＰＮＰ構造が、前記ｐドープされた領域と、前記ｐドープされた領域の下のｎドープされた層と、前記ｐドープされた基板とを含む、
    デバイス。
  2. 請求項１に記載のデバイスであって、更に、
    金属酸化物半導体トランジスタを含み、
    前記金属酸化物半導体トランジスタが、
    前記第２のｎドープされた領域におけるドレイン領域と、
    前記第１のｎドープされた領域におけるソース領域と、
    前記ｐドープされた領域における、前記ドレイン領域と前記ソース領域との間のチャネル領域と、
    前記チャネル領域の上に配置されるゲート構造と、
    を有する、
    デバイス。
  3. 請求項１に記載のデバイスであって、更に、前記第２のｎドープされた領域に結合される浮遊リードを含む、デバイス。
  4. 請求項３に記載のデバイスであって、更に、
    前記ｐドープされた領域と前記出力端子との間に結合される第１のスイッチ、及び
    前記ｐドープされた領域と前記浮遊リードとの間に結合される第２のスイッチ、
    を含む、デバイス。
  5. 請求項３に記載のデバイスであって、更に、
    電圧供給端子、及び
    前記水平表面に沿った及び前記ＮＰＮ構造に近接する第２のＮＰＮ構造、
    を含み、
    前記第２のＮＰＮ構造が、
    前記浮遊リードに結合される第３のｎドープされた領域と、
    前記第３のｎドープされた領域を囲み、前記電圧供給端子に結合される、第２のｐドープされた領域と、
    前記第２のｐドープされた領域により前記第３のｎドープされた領域から分離される、第４のｎドープされた領域と、
    を含み、前記第４のｎドープされた領域が、前記電圧供給端子に結合される、
    デバイス。
  6. 請求項５に記載のデバイスであって、更に、
    金属酸化物半導体トランジスタを含み、
    前記金属酸化物半導体トランジスタが、
    前記第３のｎドープされた領域におけるドレイン領域と、
    前記第４のｎドープされた領域におけるソース領域と、
    前記第２のｐドープされた領域における、前記ドレイン領域と前記ソース領域との間の、チャネル領域と、
    前記チャネル領域の上に配置されるゲート構造と、
    を有する、
    デバイス。
  7. 請求項１に記載のデバイスであって、更に、
    ドレイン拡張された金属酸化物半導体トランジスタを含み、
    前記ドレイン拡張された金属酸化物半導体トランジスタが、
    前記第２のｎドープされた領域における拡張されたドレイン領域と、
    前記第１のｎドープされた領域におけるソース領域と、
    前記ｐドープされた領域における、前記拡張されたドレイン領域と前記ソース領域との間のチャネル領域と、
    前記チャネル領域の上に配置されるゲート構造と、
    を有する、
    デバイス。
  8. 請求項１に記載のデバイスであって、前記ｐドープされた領域が、
    前記第１及び第２のｎドープされた領域間に配置されるｐドープされたチャネル領域、
    前記第１及び第２のｎドープされた領域を横方向に囲むｐドープされたサイド領域、及び、
    前記ｐドープされたチャネル領域及び前記ｐドープされたサイド領域を支持及び接続する、ｐドープされた埋め込み層、
    を含む、デバイス。
  9. 請求項１に記載のデバイスであって、更に、
    前記ｐドープされた領域を横方向に囲むｎドープされた側壁を含み、前記ｎドープされた側壁が前記ｎドープされた層に接する、
    デバイス。
  10. 集積回路であって、
    水平表面を有する基板、
    電圧供給端子、
    出力端子、
    第１のトランジスタであって、前記出力端子に結合される第１のｎドープされた領域と、前記第１のｎドープされた領域を囲み、前記出力端子に結合される、第１のｐドープされた領域と、前記第１のｐドープされた領域により前記第１のｎドープされた領域から分離される、第２のｎドープされた領域とを含む、前記第１のトランジスタ、
    第２のトランジスタであって、第３のｎドープされた領域と、前記第３のｎドープされた領域を囲み、前記電圧供給端子に結合される、第２のｐドープされた領域と、前記第２のｐドープされた領域により前記第３のｎドープされた領域から分離される、第４のｎドープされた領域とを含み、前記第４のｎドープされた領域が、前記電圧供給端子に結合される、前記第２のトランジスタ、及び
    前記第２及び第３のｎドープされた領域間に結合される浮遊リード、
    を含む、集積回路。
  11. 請求項１０に記載の集積回路であって、前記第１のトランジスタが、金属酸化物半導体トランジスタを含み、
    前記金属酸化物半導体トランジスタが、前記第２のｎドープされた領域におけるドレイン領域と、前記第１のｎドープされた領域におけるソース領域と、前記第１のｐドープされた領域における、前記ドレイン領域と前記ソース領域との間のチャネル領域と、前記チャネル領域の上に配置されるゲート構造とを有する、
    集積回路。
  12. 請求項１０に記載の集積回路であって、前記第２のトランジスタが、金属酸化物半導体トランジスタを含み、
    前記金属酸化物半導体トランジスタが、前記第３のｎドープされた領域におけるドレイン領域と、前記第４のｎドープされた領域におけるソース領域と、前記第２のｐドープされた領域における、前記ドレイン領域と前記ソース領域との間のチャネル領域と、前記チャネル領域の上に配置されるゲート構造とを有する、
    集積回路。
  13. 請求項１０に記載の集積回路であって、前記第１のトランジスタが、ドレイン拡張された金属酸化物半導体トランジスタを含み、
    前記ドレイン拡張された金属酸化物半導体トランジスタが、前記第２のｎドープされた領域における拡張されたドレイン領域と、前記第１のｎドープされた領域におけるソース領域と、前記第１のｐドープされた領域における、前記拡張されたドレイン領域と前記ソース領域との間のチャネル領域と、前記チャネル領域の上に配置されるゲート構造とを有する、
    集積回路。
  14. 請求項１０に記載の集積回路であって、前記第２のトランジスタが、ドレイン拡張された金属酸化物半導体トランジスタを含み、
    前記ドレイン拡張された金属酸化物半導体トランジスタが、前記第３のｎドープされた領域における拡張されたドレイン領域と、前記第４のｎドープされた領域におけるソース領域と、前記第２のｐドープされた領域における、前記拡張されたドレイン領域と前記ソース領域との間の、チャネル領域と、前記チャネル領域の上に配置されるゲート構造とを有する、
    集積回路。
  15. 請求項１０に記載の集積回路であって、更に、
    前記第１のｐドープされた領域と前記出力端子との間に結合される第１のスイッチ、及び
    前記第１のｐドープされた領域と前記浮遊リードとの間に結合される第２のスイッチ、
    を含む、集積回路。
  16. 請求項１０に記載の集積回路であって、前記第１のｐドープされた領域が、
    前記第１及び第２のｎドープされた領域間に配置されるｐドープされたチャネル領域、
    前記第１及び第２のｎドープされた領域を横方向に囲むｐドープされたサイド領域、及び
    前記ｐドープされたチャネル領域及び前記ｐドープされたサイド領域を支持及び接続する、ｐドープされた埋め込み層、
    を含む、集積回路。
  17. 請求項１０に記載の集積回路であって、更に、
    前記基板上に置かれる第１のｎドープされた埋め込み層、
    前記基板上に置かれ、前記第１のｎドープされた埋め込み層から隔離される、第２のｎドープされた埋め込み層、
    前記第１のｐドープされた領域を横方向に囲む第１のｎドープされた側壁であって、前記第１のｎドープされた埋め込み層により支持される、前記第１のｎドープされた側壁、及び
    前記第２のｐドープされた領域を横方向に囲む第２のｎドープされた側壁であって、前記第２のｎドープされた埋め込み層により支持される、前記第２のｎドープされた側壁、
    を含む集積回路。
  18. インタフェースデバイスであって、
    水平表面と、前記水平表面に垂直に延在する垂直の深さを有する、ｐドープされた基板、
    ハイサイド（ＨＳ）電圧供給端子、
    ローサイド（ＬＳ）電圧供給端子、
    出力端子、
    前記ＨＳ電圧供給端子と前記出力端子との間に結合されるＨＳドライバ回路、及び
    ＬＳドライバ回路、
    を含み、
    前記ＬＳドライバ回路が、
    第１のトランジスタであって、前記出力端子に結合される第１のｎドープされた領域と、前記第１のｎドープされた領域を囲み、前記出力端子に結合される第１のｐドープされた領域と、前記第１のｐドープされた領域により前記第１のｎドープされた領域から分離される、第２のｎドープされた領域とを含む、前記第１のトランジスタ、及び
    第２のトランジスタであって、第３のｎドープされた領域と、前記第３のｎドープされた領域を囲み、前記ＬＳ電圧供給端子に結合される、第２のｐドープされた領域と、前記第２のｐドープされた領域により前記第３のｎドープされた領域から分離される、第４のｎドープされた領域であって、前記ＬＳ電圧供給端子に結合される前記第４のｎドープされた領域とを含む、前記第２のトランジスタ、及び
    前記第２及び第３のｎドープされた領域間に結合される浮遊リード、
    を含む、
    インタフェースデバイス。
  19. 請求項１８に記載のインタフェースデバイスであって、更に、
    前記垂直の深さに沿った第１のＰＮＰ構造であって、前記第１のｐドープされた領域と、前記第１のｐドープされた領域の下の第１のｎドープされた層と、前記ｐドープされた基板とを含む、前記第１のＰＮＰ構造、及び
    前記垂直の深さに沿った第２のＰＮＰ構造であって、前記第２のｐドープされた領域と、前記第２のｐドープされた領域の下であり前記第１のｎドープされた層から隔離される、第２のｎドープされた層と、前記ｐドープされた基板とを含む、前記第２のＰＮＰ構造、
    を含む、インタフェースデバイス。
  20. 請求項１８に記載のインタフェースデバイスであって、更に、
    前記第１のｐドープされた領域と前記出力端子との間に結合される第１のスイッチ、及び
    前記第１のｐドープされた領域と前記浮遊リードとの間に結合される第２のスイッチ、
    を含む、インタフェースデバイス。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573639B2 (en) * 2016-02-29 2020-02-25 Globalfoundries Singapore Pte. Ltd. Silicon controlled rectifier (SCR) based ESD protection device
US10283584B2 (en) * 2016-09-27 2019-05-07 Globalfoundries Inc. Capacitive structure in a semiconductor device having reduced capacitance variability
US12027612B2 (en) * 2021-01-14 2024-07-02 Texas Instruments Incorporated SCR having selective well contacts

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386135A (en) * 1985-09-25 1995-01-31 Hitachi, Ltd. Semiconductor CMOS memory device with separately biased wells
US5719490A (en) * 1994-08-31 1998-02-17 Sgs-Thomson Microelectronics S.R.L. Dual sourced voltage supply circuit
US6781423B1 (en) * 2003-07-04 2004-08-24 Dialog Semiconductor Gmbh High-voltage interface and driver control circuit
US20050242399A1 (en) * 2004-04-28 2005-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFET with electrostatic discharge protection structure and method of fabrication
JP2006514425A (ja) * 2002-09-29 2006-04-27 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術
US8093924B2 (en) * 2007-08-22 2012-01-10 Semiconductor Components Industries, Llc Low side driver

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8049250B2 (en) * 2008-10-27 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for power clamp triggered dual SCR ESD protection
US8344789B2 (en) * 2010-01-20 2013-01-01 Intersil Americas Inc. Analog switch with internal device body control
CN102097441B (zh) * 2010-12-17 2013-01-02 电子科技大学 用于等离子显示屏驱动芯片的soi器件
CN104969355B (zh) * 2013-01-30 2018-02-13 密克罗奇普技术公司 Esd自我保护及含该保护的lin总线驱动器的dmos半导体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386135A (en) * 1985-09-25 1995-01-31 Hitachi, Ltd. Semiconductor CMOS memory device with separately biased wells
US5719490A (en) * 1994-08-31 1998-02-17 Sgs-Thomson Microelectronics S.R.L. Dual sourced voltage supply circuit
JP2006514425A (ja) * 2002-09-29 2006-04-27 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術
US6781423B1 (en) * 2003-07-04 2004-08-24 Dialog Semiconductor Gmbh High-voltage interface and driver control circuit
US20050242399A1 (en) * 2004-04-28 2005-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFET with electrostatic discharge protection structure and method of fabrication
US8093924B2 (en) * 2007-08-22 2012-01-10 Semiconductor Components Industries, Llc Low side driver

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