CN109075215A - 具有掉电保护的输出驱动 - Google Patents

具有掉电保护的输出驱动 Download PDF

Info

Publication number
CN109075215A
CN109075215A CN201780013156.5A CN201780013156A CN109075215A CN 109075215 A CN109075215 A CN 109075215A CN 201780013156 A CN201780013156 A CN 201780013156A CN 109075215 A CN109075215 A CN 109075215A
Authority
CN
China
Prior art keywords
doped region
doped
region
coupled
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780013156.5A
Other languages
English (en)
Other versions
CN109075215B (zh
Inventor
X·吴
R·克勒斯
S·普拉萨德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN109075215A publication Critical patent/CN109075215A/zh
Application granted granted Critical
Publication of CN109075215B publication Critical patent/CN109075215B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

在所描述的示例中，接口器件(300)包括沿着p掺杂衬底(204)的水平表面的NPN结构(Q1)。NPN结构(300)具有耦合到输出端子(106)的第一n掺杂区(242)、围绕第一n掺杂区(242)并且耦合到输出端子(107)的p掺杂区(232、243、245)以及通过p掺杂区(243)与第一n掺杂区(242)分离的第二n掺杂区(244)。接口器件(300)还包括沿p掺杂衬底(204)的垂直深度的PNP结构(230)。PNP结构(230)包括p掺杂区(243)、在p掺杂区(243)下方的n掺杂层(234)以及p掺杂衬底(204)。有利地，接口器件(300)可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。

Description

具有掉电保护的输出驱动
背景技术
集成电路和电子器件包括驱动器电路，其用于通过接口连接在两个或更多个系统之间，该两个或更多个系统在不同的电压范围中操作。驱动器电路典型地包括输出驱动器，以提供高压侧(HS)和低压侧(LS)操作。例如，输出驱动器可包括HS驱动器电路和LS驱动器电路。HS驱动器电路经配置以在输出端子处传递HS输出(例如，VDD+电压)，然而LS驱动器电路经配置在输出端子处传递LS输出(例如，VDD-电压)。在掉电模式期间，HS驱动器电路和LS驱动器电路都不被启动。然而，输出端子可以从负载接受高电压斜坡。高电压斜坡可以是正的或负的，可以比输出电压更大。如果驱动器电路未被保护，高电压可对LS驱动器电路和负载造成损坏。
发明内容
在所描述的示例中，接口器件包括沿着p掺杂衬底的水平表面的NPN结构。NPN结构具有耦合到输出端子的第一n掺杂区、围绕第一n掺杂区并且耦合到输出端子的p掺杂区以及通过p掺杂区与第一n掺杂区分离的第二n掺杂区。接口器件还包括沿p掺杂衬底的垂直深度的PNP结构。PNP结构包括p掺杂区、在p掺杂区下方的n掺杂层以及p掺杂衬底。有利地，接口器件可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。
附图说明
图1示出了根据示例实施例的一方面的接口器件的示意图。
图2A示出了根据示例实施例的一方面的低压侧(LS)驱动器电路的示意图。
图2B示出了根据示例实施例的一方面的LS驱动器电路器件的横截面图。
图3A示出了根据示例实施例的一方面的具有掉电保护的LS驱动器电路的示意图。
图3B示出了根据示例实施例的一方面的具有掉电保护的LS驱动器电路的横截面图。
具体实施方式
在不同的图中类似的参考符号指示类似的元素。图形是未按比例绘制的。
示例实施例提供了一种用于在掉电模式期间保护驱动器电路免受高电压斜坡影响的解决方案。在所描述的示例中，低压侧驱动器电路具有一个带有高击穿电压的寄生双极型结构。高击穿电压抑制了寄生可控硅整流器(SCR)结构的闭锁效应。有利地，所描述的低压侧驱动器可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。
图1示出了根据示例实施例的一方面的接口器件100的示意图。接口器件100经配置以从高压侧(HS)电压供给端子102和低压侧(LS)电压供给端子104接收电源电压。例如，在一个实施方式中，HS电压供给端子102经配置以接收范围为2V到7V的HS电压VDD+，然而LS电压供给端子104经配置接收范围为-7V到-2V的LS电压VDD-。接口器件100经配置以基于输入生成在HS电压(例如，VDD+)和LS电压(例如，VDD-)之间的输出。输出被传递到输出端子106。负载可以耦合到输出端子106以接收接口器件100的输出。负载可以是内部负载，其可以是包含接口器件100的集成电路的一部分。替代性地，负载可以是用于与接口器件100集成的外部负载。
接口器件100包括HS控制电路112、LS控制电路114、HS驱动器电路122以及LS驱动器电路124。电路112、114、122和124可以被制造到集成电路管芯中。替代性地，电路112、114、122和124可以是分立元件，用于合并在印刷电路板上。HS控制电路112耦合到HS电压供给端子102，然而LS控制电路114耦合到LS电压供给端子104。基于提供给接口器件100的输入，HS控制电路112控制HS驱动器电路122的操作，并且LS控制电路114控制LS驱动器电路124的操作。例如，当HS控制电路112激活HS驱动器电路122时，HS驱动器电路122将HS电压(例如，VDD+在大约+5.5V)传递到输出端子106。同样，当LS控制电路114激活LS驱动器电路124，LS驱动器电路124将LS电压(例如，VDD-在大约-5.5V)传递到输出端子106。
在掉电模式期间，HS控制电路112和LS控制电路114都不驱动HS驱动器电路122或者LS驱动器电路124。然而，输出端子106可从负载接收电压斜坡。在某些情况下，电压斜坡的大小可超过HS电源电压或LS电源电压中任何一个的大小相当大的裕量(margin)(例如，大于50％)。例如，在输出端子106处接收的电压斜坡的范围可以为+12V到-12V，其中HS电源电压在+5V，以及LS电源电压在-5V。面对高电压斜坡，LS驱动器电路124可以进入击穿模式，从而从输出端子106和负载传导高电流。
图2A示出根据示例实施例的一方面的低压侧(LS)驱动器电路200的示意图。LS驱动器电路200可用于实施如图1所示和所描述的LS驱动器电路124。一般地，LS驱动器电路包括LS输入端子202、第一晶体管Q1以及第二晶体管Q2。第一晶体管Q1具有耦合到LS输入端子202的控制栅极212、耦合到输出端子106的第一端子214、耦合到浮动连接(浮动引线)203的第二端子216以及耦合到第二端子216的背栅端子218。第一晶体管Q1可以通过N沟道金属氧化物半导体(NMOS)晶体管和/或N沟道漏极扩展MOS(DENMOS)晶体管来实施。如果第一晶体管Q1由NMOS晶体管来实施，其漏极区可经由第一端子214被访问，其源极区可经由第二端子216被访问，以及其体区可经由背栅端子218被访问。
同样地，第二晶体管Q2具有耦合到LS输入端子202的控制栅极222、耦合到LS电压供给端子104的第一端子224、耦合到浮动连接203的第二端子226以及耦合到第二端子226的背栅端子228。第二晶体管Q2通过N沟道金属氧化物半导体(NMOS)晶体管和/或N沟道漏极扩展MOS(DENMOS)晶体管来实施。如果第二晶体管Q2由NMOS晶体管来实施，其漏极区可经由第一端子224被访问，其源极区可经由第二端子226被访问，以及其体区可经由背栅端子228被访问。
经由浮动连接203，第一晶体管Q1的栅极区(经由第二端子216)耦合到第二晶体管Q2的源极区(经由第二端子226)。并且经由浮动连接203，第一晶体管Q1的体区(经由背栅端子218)耦合到第二晶体管Q2的体区(经由背栅端子228)。
第一晶体管Q1和第二晶体管Q2每个都与寄生可控硅整流器(SCR)结构(即，垂直点线的右侧)相关联。这些寄生SCR结构可影响LS驱动器电路200的掉电操作。第一寄生SCR结构包括寄生PNP结构230和寄生NPN结构240，其二者都与第一晶体管Q1相关联。寄生PNP结构230包括耦合到背栅端子218的p型集电极、在第一隔离引线ISO1中浮动的n型基极、以及在p型衬底204中形成的p型发射极。寄生NPN结构240包括耦合到输出端子106的n型发射极、与寄生PNP结构230的p型集电极连接的p型基极以及通过在第一隔离引线ISO1中浮动来与PNP结构230的n型基极连接的n型集电极。
第二寄生SCR结构包括寄生PNP结构250和寄生NPN结构260，其二者都与第二晶体管Q2相关联。寄生PNP结构250包括耦合到背栅端子228的p型集电极、耦合到第二隔离引线ISO2的n型基极以及在p型衬底204中形成并且耦合到其n型基极的p型发射极。寄生NPN结构260包括耦合到LS电压供给端子104的n型发射极、与寄生PNP结构230的p型集电极连接的p型基极以及与PNP结构250的n型基极连接的n型集电极，该寄生PNP结构250的n型基极和寄生NPN结构260的n型集电极二者都耦合到第二隔离引线ISO2。
图2B示出了LS驱动器电路200的横截面图，其可更好地说明上文参考的寄生结构之间的结构的关系。LS驱动器电路200被形成在p掺杂衬底204上，该p掺杂衬底204具有水平表面和垂直于水平表面延伸的垂直深度。第一晶体管Q1包括沿水平表面的NPN结构。NPN结构包括第一n掺杂区242、第一p掺杂区243以及第二n掺杂区244。第一晶体管Q1还包括第二p掺杂区(p掺杂侧区)245，其与第一p掺杂区243侧向地围绕第一n掺杂区242和第二n掺杂区244。第一p掺杂区243可与第二p掺杂区245同时形成以作为单个p掺杂区。
另外，第一晶体管Q1包括支撑和连接第一p掺杂区243和第二p掺杂区245的p掺杂层232。p掺杂层232是可以由离子注入或由外延生长形成的p型掩埋层(PBL)。同时，第一p掺杂区243、第二p掺杂区245和p掺杂层232形成单个p掺杂区(或者p阱)，第一n掺杂区242和第二n掺杂区244被定位在该单个p掺杂区中，并且第一n掺杂区242和第二n掺杂区244通过该单个p掺杂区被分离。
此外，第一晶体管Q1包括n型隔离结构，该n型隔离结构将p掺杂区(例如，第一p掺杂区243、第二p掺杂区245和p掺杂层232)与第二晶体管Q2和衬底204隔离。n型隔离结构包括n掺杂层234和n掺杂侧壁246。n掺杂层234被定位在p掺杂层232下方。n掺杂层234是可由离子注入或外延生长形成的n型掩埋层(NBL)。n掺杂侧壁246侧向地围绕包括第二p掺杂区245和p掺杂层232的p掺杂区。其下部与n掺杂层234邻接，n掺杂侧壁246形成隔离阱结构，p掺杂区(例如243、245和232)被定位在该隔离阱结构中。
同样地，第二晶体管Q2包括沿水平表面的NPN结构。第一晶体管Q1的NPN结构邻近第一晶体管Q1的NPN结构并且与第一晶体管Q1的NPN结构间隔开。第二晶体管Q2的NPN结构包括第一n掺杂区262、第一p掺杂区263和第二n掺杂区264。第二晶体管Q2还包括第二p掺杂区(p掺杂侧区)265，其与第一p掺杂区263侧向地围绕第一n掺杂区262和第二n掺杂区264。第一p掺杂区263可与第二p掺杂区265同时形成以作为单个p掺杂区。
另外，第二晶体管Q2包括支撑和连接第一p掺杂区263和第二p掺杂区265的p掺杂层252。p掺杂层252是可以由离子注入或由外延生长形成的p型掩埋层(PBL)。同时，第一p掺杂区263、第二p掺杂区265和p掺杂层252形成单个p掺杂区(或者p阱)，第一n掺杂区262和第二n掺杂区264被定位在该单个p掺杂区中，并且第一n掺杂区262和第二n掺杂区264通过该单个p掺杂区被分离。
此外，第二晶体管Q2包括n型隔离结构，该n型隔离结构将p掺杂区(例如，第一p掺杂区263、第二p掺杂区265和p掺杂层252)与第一晶体管Q1以及与衬底204隔离。n型隔离结构包括n掺杂层254和n掺杂侧壁266，其二者与第一晶体管Q1的n型隔离结构间隔开。n掺杂层254被定位在p掺杂层252下方。n掺杂层254是可以由离子注入或由外延生长形成的n型掩埋层(NBL)。n掺杂侧壁246侧向地围绕包括第二p掺杂区265和p掺杂层252的p掺杂区。其下部与n掺杂层254邻接，n掺杂侧壁246形成隔离阱结构，p掺杂区(例如263、265和252)被定位在该隔离阱结构中。
再次参考第一晶体管Q1，第一n掺杂区242经由第一端子214耦合到输出端子106，其可以被制造为n掺杂硅化物接触。第二n掺杂区244经由第二端子216耦合到浮动连接(浮动引线)203，其可以被制造为n掺杂硅化物接触。p掺杂区(诸如第二p掺杂区245)经由背栅端子218耦合到浮动连接203，其可以被制造为p掺杂硅化物接触。经由浮动连接203，第二n掺杂区244耦合到p掺杂区(例如，243、245和232)。n型隔离结构(例如，246和234)可以经由第一隔离端子ISO1被访问，其可被制造为n掺杂硅化物接触。
在第一晶体管Q1是NMOS晶体管的一个实施方式中，第一n掺杂区242作为漏极区，第二n掺杂区244作为源极区，第一p掺杂区243作为在控制栅极212下方并且在漏极区和源极区之间的沟道区，以及第二p掺杂区245作为在p掺杂层232旁边的背栅区。在第一晶体管Q1是DENMOS晶体管的另一个实施方式中，第一n掺杂区242作为漏极扩展区，第二n掺杂区244作为源极区，第一p掺杂区243作为在控制栅极212下方并且在漏极区和源极区之间的沟道区，以及第二p掺杂区245作为在p掺杂层232旁边的背栅区，该第二p掺杂区245可选地用来增强降低表面场(PESURF)区。
第一晶体管Q1被嵌入有寄生SCR结构，该寄生SCR结构包括寄生PNP结构230和寄生NPN结构240。寄生PNP结构230沿着衬底204的垂直深度被建立。寄生PNP结构230具有在p掺杂区(例如243和232)中的集电极区、在n型隔离结构(例如，234)中的基极区以及在p掺杂衬底204中的发射极区。寄生NPN结构240沿衬底204的垂直深度和/或水平表面被建立。寄生NPN结构240包括在n型隔离结构(例如234和246)中的集电极区、在p型掺杂区(例如，232和245)中的基极区以及在第一n掺杂区242中的发射极区。
再次参考第二晶体管Q2，第一n掺杂区262经由第一端子224耦合到LS电压供给端子104，其可以被制造为n掺杂硅化物接触。第二n掺杂区264经由第二端子226耦合到浮动连接203，其被制造为n掺杂硅化物接触。p掺杂区(诸如第二p掺杂区265)经由背栅端子228耦合到浮动连接203，其可以被制造为p掺杂硅化物接触。通过浮动连接203，第二n掺杂区264耦合到p掺杂区(例如，263、265和262)。并且通过浮动连接203，第一晶体管Q1的第二n掺杂区244和p掺杂区245耦合到第二晶体管Q2的第二n掺杂区264和p掺杂区265。n型隔离结构(例如，266和254)可以经由第二隔离端子ISO2被访问，其可被制造为n掺杂硅化物接触。在一个实施方式中，第二隔离端子ISO2可以被连接到接地电压供给端子以接收接地电压(例如，0V)。
在第二晶体管Q2是NMOS晶体管的一个实施方式中，第一n掺杂区262作为漏极区，第二n掺杂区264作为源极区，第一p掺杂区263作为在控制栅极222下方并且在漏极区和源极区之间的沟道区，以及第二p掺杂区265作为在p掺杂层252旁边的背栅区。在第二晶体管Q2是DENMOS晶体管的另一个实施方式中，第一n掺杂区262作为漏极扩展区，第二n掺杂区264作为源极区，第一p掺杂区263作为在控制栅极222下方并且在漏极区和源极区之间的沟道区，以及第二p掺杂区265作为在p掺杂层252旁边的背栅区，该第二p掺杂区265可选地用来增强降低表面场(PESURF)区。
第二晶体管Q2被嵌入有寄生SCR结构，该寄生SCR结构包括寄生PNP结构250和寄生NPN结构260。寄生PNP结构250沿着衬底204的垂直深度被建立。寄生PNP结构250具有在p掺杂区(例如263和252)中的集电极区、在n型隔离结构(例如，254)中的基极区以及在p掺杂衬底204中的发射极区。寄生NPN结构260沿衬底204的垂直深度和/或水平表面被建立。寄生NPN结构260包括在n型隔离结构(例如254和266)中的集电极区、在p型掺杂区(例如，252和265)中的基极区以及在第一n掺杂区262中的发射极区。
在断电模式期间，输出端子106可接收正电压斜坡或者负电压斜坡。LS驱动器电路200的配置可在输出端子106处维持相对大的正电压斜坡(例如，+10V)。这是因为第一晶体管Q1的第一n掺杂区242和p掺杂区(例如，243、245和232)之间的结处于反向偏置。并且因为p掺杂区是浮动的，结电压将不超过该结的击穿电压。
然而，当输出端子106接收相对大的负电压斜坡(例如，-10V)时，LS驱动器电路200可开始传导电流。这是因为寄生PNP结构230和寄生NPN结构240的基极区都是浮动的。在寄生NPN结构240内，浮动p基极区(例如，243、245和232)可以跟随来自第一n掺杂区242的负电压斜坡。例如，如果第一n掺杂区242处于-10V，p基极区可以跟随到-9V。在寄生PNP结构230内，n基极区(例如，234和246)在处于p掺杂层232(例如，-9V)和p掺杂衬底204(例如，0V)之间的电压(例如，-1V)处浮动。开路-基极击穿电压(BVCEO)针对寄生PNP结构230和寄生NPN结构240二者都相对低(例如，5.5V)。相应地，寄生PNP结构230用大约1的集电极-基极电流增益(HFE)被接通，而寄生NPN结构240用大约50的HFE被接通。因此，寄生SCR结构用正反馈被触发，这导致LS驱动器电路200中的闭锁情况。
为了防止掉电模式期间的闭锁情况，示例实施例提供修改的LS驱动器电路，该修改的LS驱动器电路可以抑制寄生SCR结构的正反馈。图3A示出了具有掉电保护的示例LS驱动器电路300的示意图。像LS驱动器200一样，LS驱动器电路300可以如图1中所示出和所描述的用于实施LS驱动器电路124。LS驱动器电路300包括与LS驱动器电路200相同的具有相同数字参考的元件。LS驱动器电路300与LS驱动器电路200的不同在于第一晶体管Q1和第二晶体管Q2中的每个的漏极-源极布置是相反的。
更具体地关于第一晶体管Q1，第一端子214被重新布置以访问源极区，而不是漏极区(或者如果第一晶体管Q1是DEMOS晶体管时是扩展漏极区)，然而第二端子216被重新布置以访问漏极区(或者如果第一晶体管Q1是DEMOS晶体管时是扩展的漏极区)而不是源极区。为此，背栅端子218耦合到第一端子214而不是第二端子216。因为这个重新布置，背栅端子218不再与浮动连接203一起浮动。相反地，背栅端子218耦合到输出端子106。
关于第二晶体管Q2，第一端子224被重新布置以访问源极区，而不是漏极区(或者如果第一晶体管Q1是DEMOS晶体管时是扩展的漏极区)，然而第二端子216被重新布置以访问漏极区(或者如果第二晶体管Q2是DEMOS晶体管时是扩展的漏极区)而不是源极区。为此，背栅端子228耦合到第一端子224而不是第二端子226。因为这个重新布置，背栅端子228不再与浮动连接203一起浮动。相反地，背栅端子228耦合到LS电压供给端子104。用这个重新布置，浮动连接203被连接到第一晶体管Q1的漏极区和第二晶体管Q2的漏极区。相应地，第一晶体管Q1的漏极区和第二晶体管Q2的漏极区经配置以在掉电模式期间进行浮动。
由于这些连接重新布置，LS驱动器电路300的寄生结构(例如，230、240、250和260)在与来自LS驱动器电路200的其对应部分(counterpart)相比时在掉电模式期间展示不同的特性。图3B示出了LS驱动器电路300的横截面图，其可更好地说明在上面参考的寄生结构之间的结构关系。虽然几个掺杂区的连接被重新布置，LS驱动器300具有与LS驱动器200相同的横截面布局。
更具体地关于第一晶体管Q1，第一n掺杂区242被连接到第二p掺杂区245。相应地，由于第一n掺杂区242与第二p掺杂区245都被连接到第一输出端子106，第一n掺杂区242与第二p掺杂区245共享相同电势。在该配置内，第一n掺杂区242在掉电模式期间作为源极区而不是漏极区(或者如果第一晶体管Q1是DENMOS晶体管时是扩展的漏极区)。背栅端子218与第二端子216去耦合。因为该重新布置，p掺杂区(例如243、245和232)不再与浮动连接203一起浮动。相反地，p掺杂区(例如243、245和232)耦合到输出端子106。第二n掺杂区244不再耦合到背栅端子218。反而，第二n掺杂区244在掉电模式期间作为漏极区(或者如果第一晶体管Q1是DENMOS晶体管时是扩展的漏极区)。
关于第二晶体管Q2，第一n掺杂区262被连接到第二p掺杂区265。相应地，由于第一n掺杂区262与第二p掺杂区265都被连接到LS电压供给端子104，第一n掺杂区262与第二p掺杂区265共享相同电势。在该配置内，第一n掺杂区262在掉电模式期间作为源极区而不是漏极区(或者如果第一晶体管Q1是DENMOS晶体管时是扩展的漏极区)。背栅端子228与第二端子226去耦合。因为该重新布置，p掺杂区(例如263、265和262)不再与浮动连接203一起浮动。相反地，p掺杂区(例如263、265和262)耦合到LS电压供给端子104。第二n掺杂区264不再耦合到背栅端子228。反而，第二n掺杂区264在掉电模式期间作为漏极区(或者如果第一晶体管Q1是DENMOS晶体管时是扩展的漏极区)。为此，浮动连接203被连接到第一晶体管Q1的漏极区和第二晶体管Q2的漏极区。并且第一晶体管Q1的漏极区和第二晶体管Q2的漏极区经配置以在掉电模式期间进行浮动。
再次参考第一晶体管Q1，p掺杂区(例如，243、245和232)不再浮动，但是其反而共享与第一n掺杂区242相同的电势。因此，寄生NPN结构240的基极区不再是开路的。因为NPN结构240的发射极区和基极区耦合在一起，这两个区共享相同的电势。有利地，NPN结构240的击穿电压BVCES显著地增大。例如，在一个实施方式中，闭路-基极击穿电压BVCES处于20V，其大幅地大于处于6V的开路-基极击穿电压BVCEO。即使当输出端子106在掉电模式期间接收大的电压斜坡(例如，从-12V到+12V)时，大的击穿电压BVCES阻止寄生NPN结构240受传导电流的影响。因此，由LS驱动器电路300采用的配置有助于抑制NPN结构240对寄生SCR结构的正反馈做出贡献。有利地，LS驱动器电路300可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。
由LS驱动器电路300采用的配置可以通过对如图2A和图2B所示的互连导线进行重新布线来实施。替代性地，由LS驱动器电路300采用的配置可以通过两组附加的开关来实施。第一组开关包括第一开关272和第二开关274。第一开关272耦合在p掺杂区245(例如，第一晶体管Q1的背栅区)和输出端子106之间。第二开关274耦合在p掺杂区245(例如，第一晶体管Q1的背栅区)和浮动连接(浮动引线)203之间。在通电模式期间，在该期间启用LS驱动器电路300并且该LS驱动器电路300经配置以驱动输出端子106，第一开关272经配置以断开而第二开关274经配置以闭合。相应地，第一晶体管Q1的背栅区(例如，245)耦合到浮动引线203，并且与输出端子106去耦合。在掉电模式期间，在该期间LS驱动器电路300处于三态或被禁用，第一开关272经配置以闭合而第二开关274经配置以断开。相应地，第一晶体管Q1的背栅区(例如，245)耦合到输出端子106并且与浮动引线203去耦合。
同样地，第二组开关包括第一开关276和第二开关278。第一开关276耦合在p掺杂区265(例如，第二晶体管Q2的背栅区)和LS电压供给端子104之间。第二开关278耦合在p掺杂区265(例如，第二晶体管Q2的背栅区)和浮动连接(浮动引线)203之间。在通电模式期间，在该期间启用LS驱动器电路300并且该LS驱动器电路300经配置以驱动输出端子106，第一开关276经配置以断开而第二开关278经配置以闭合。相应地，第二晶体管Q2的背栅区(例如，265)耦合到浮动引线203，并且与LS电压供给端子104去耦合。在掉电模式期间，在该期间LS驱动器电路300处于三态或被禁用，第一开关276经配置以闭合而第二开关278经配置以断开。相应地，第二晶体管Q2的背栅区(例如，265)耦合到LS电压供给端子104并且与浮动引线203去耦合。
与此描述一致，术语“经配置以”描述一个或更多个有形的非暂时性元件的结构和功能特性。例如，术语“经配置以”可具有被设计或者被专用于执行一定功能特定的配置。例如，如果器件包括可被启用、激活或供电以执行一定功能的有形的非暂时性元件，则这种器件“经配置以”执行该一定功能。然而术语“经配置以”可包含可配置的，其不限于这种狭义的定义。因此当用于描述器件时，术语“经配置以”不要求所描述的器件在任何给定的时间点上都是可配置的。
本文可以仅关于几个实施方式中的一个描述特定特征，但这种特征可以正如可期望的那样与其他实施方式的一个或多个其他特性相结合，并且对于任何给定或特定的应用都是有利的。
本说明书中在单独实施例的上下文中描述的某些特征也可以在单个实施例中组合实施。相反地，在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地或在任何适当的子组合中实施。此外，尽管在上文可以将特征描述为在某些组合中起作用，但在某些情况下，来自组合的一个或更多个特征可以从该组合中被删除，并且该组合可以针对子组合或子组合的变化。
同样地，虽然在附图中按特定顺序描绘操作，但不需要以所显示的特定顺序或序列顺序来执行这种操作，并且不需要执行所有说明的操作，以获得期望的结果，除非叙述了这种顺序。在某些情况下，多任务处理以及并行处理可能是有利的。此外，上面描述的实施例中的各种系统元件的分离不是在所有实施例中都需要这样的分离。
在权利要求的范围内，在所描述的实施例中修改是可能的，并且其他实施例是可能的。

Claims (20)

1.一种器件，其包含：
p掺杂衬底，其具有水平表面和垂直于所述水平表面延伸的垂直深度；
输出端子；
NPN结构，其沿所述水平表面，所述NPN结构包括：第一n掺杂区，其耦合到所述输出端子；p掺杂区，其围绕所述第一n掺杂区并且耦合到所述输出端子；以及第二n掺杂区，其通过所述p掺杂区与所述第一n掺杂区分离；以及
PNP结构，其沿所述垂直深度，所述PNP结构包括所述p掺杂区、在所述p掺杂区下方的n掺杂层以及所述p掺杂衬底。
2.根据权利要求1所述的器件，其进一步包含：
金属氧化物半导体晶体管，其具有：在所述第二n掺杂区中的漏极区；在所述第一n掺杂区中的源极区；在所述p掺杂区中并且在所述漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。
3.根据权利要求1所述的器件，其进一步包含：
浮动引线，其耦合到所述第二n掺杂区。
4.根据权利要求3所述的器件，其进一步包含：
第一开关，其耦合在所述p掺杂区和所述输出端子之间；以及
第二开关，其耦合在所述p掺杂区和所述浮动引线之间。
5.根据权利要求3所述的器件，其进一步包含：
电压供给端子；以及
第二NPN结构，其沿所述水平表面并邻近所述NPN结构，所述第二NPN结构包括：第三n掺杂区，其耦合到所述浮动引线；第二p掺杂区，其围绕所述第三n掺杂区并且耦合到所述电压供给端子；以及第四n掺杂区，其通过所述第二p掺杂区与所述第三n掺杂区分离，所述第四掺杂区耦合到所述电压供给端子。
6.根据权利要求5所述的器件，其进一步包含：
金属氧化物半导体晶体管，其具有：在所述第三n掺杂区中的漏极区；在所述第四n掺杂区中的源极区；在所述第二p掺杂区中并且在所述漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。
7.根据权利要求1所述的器件，其进一步包含：
漏极扩展金属氧化物半导体晶体管，其具有：在所述第二n掺杂区中的扩展的漏极区；在所述第一n掺杂区中的源极区；在所述p掺杂区中并且在所述扩展的漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。
8.根据权利要求1所述的器件，其中所述p掺杂区包括：定位在所述第一n掺杂区和所述第二n掺杂区之间的p掺杂沟道区；侧向地围绕所述第一n掺杂区和所述第二n掺杂区的p掺杂侧区；以及支撑和连接所述p掺杂沟道区和所述p掺杂侧区的p掺杂掩埋层。
9.根据权利要求1所述的器件，其进一步包含：
n掺杂侧壁，其侧向地围绕所述p掺杂区，所述n掺杂侧壁邻接所述n掺杂层。
10.一种集成电路，其包含：
衬底，其具有水平表面；
电压供给端子；
输出端子；
第一晶体管，其包括：第一n掺杂区，其耦合到所述输出端子；第一p掺杂区，其围绕所述第一n掺杂区并且耦合到所述输出端子；以及第二n掺杂区，其通过所述第一p掺杂区与所述第一n掺杂区分离；
第二晶体管，其包括：第三n掺杂区；第二p掺杂区，其围绕所述第三n掺杂区并且耦合到所述电压供给端子；以及第四n掺杂区，其通过所述第二p掺杂区与所述第三n掺杂区分离，所述第四n掺杂区耦合到所述电压供给端子；以及
浮动引线，其耦合在所述第二n掺杂区和所述第三n掺杂区之间。
11.根据权利要求10所述的集成电路，其中所述第一晶体管包括金属氧化物半导体晶体管，其具有：在所述第二n掺杂区中的漏极区；在所述第一n掺杂区中的源极区；在所述第一p掺杂区中并且在所述漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。
12.根据权利要求10所述的集成电路，其中所述第二晶体管包括金属氧化物半导体晶体管，其具有：在所述第三n掺杂区中的漏极区；在所述第四n掺杂区中的源极区；在所述第二p掺杂区中并且在所述漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。
13.根据权利要求10所述的集成电路，其中所述第一晶体管包括漏极扩展金属氧化物半导体晶体管，其具有：在所述第二n掺杂区中的扩展的漏极区；在所述第一n掺杂区中的源极区；在所述第一p掺杂区中并且在所述扩展的漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。
14.根据权利要求10所述的集成电路，其中所述第二晶体管包括漏极扩展金属氧化物半导体晶体管，其具有：在所述第三n掺杂区中的扩展的漏极区；在所述第四n掺杂区中的源极区；在所述第二p掺杂区中并且在所述扩展的漏极区和所述源极区之间的沟道区；以及定位在所述沟道区上方的栅极结构。
15.根据权利要求10所述的集成电路，其进一步包含：
第一开关，其耦合在所述第一p掺杂区和所述输出端子之间；以及
第二开关，其耦合在所述第一p掺杂区和所述浮动引线之间。
16.根据权利要求10所述的集成电路，其中所述第一p掺杂区包括：定位在所述第一n掺杂区和所述第二n掺杂区之间的p掺杂沟道区；侧向地围绕所述第一n掺杂区和所述第二n掺杂区的p掺杂侧区；以及支撑和连接所述p掺杂沟道区和所述p掺杂侧区的p掺杂掩埋层。
17.根据权利要求10所述的集成电路，其进一步包含：
第一n掺杂掩埋层，其定位在所述衬底上；
第二n掺杂掩埋层，其定位在所述衬底上并且与所述第一n掺杂掩埋层隔离；
第一n掺杂侧壁，其侧向地围绕所述第一p掺杂区，所述第一n掺杂侧壁由所述第一n掺杂掩埋层支撑；以及
第二n掺杂侧壁，其侧向地围绕所述第二p掺杂区，所述第二n掺杂侧壁由所述第二n掺杂掩埋层支撑。
18.一种集成电路，其包含：
p掺杂衬底，其具有水平表面和垂直于所述水平表面延伸的垂直深度；
高压侧电压供给端子即HS电压供给端子；
低压侧电压供给端子即LS电压供给端子；
输出端子；
HS驱动器电路，其耦合在所述HS电压供给端子和所述输出端子之间；以及
LS驱动器电路，其包括第一晶体管、第二晶体管以及浮动引线，所述第一晶体管包括：耦合到所述输出端子的第一n掺杂区，围绕所述第一n掺杂区并且耦合到所述输出端子的第一p掺杂区，以及通过所述第一p掺杂区与所述第一n掺杂区分离的第二n掺杂区；所述第二晶体管包括：第三n掺杂区，围绕所述第三n掺杂区并且耦合到所述LS电压供给端子的第二p掺杂区，以及通过所述第二p掺杂区与所述第三n掺杂区分离的第四n掺杂区，所述第四n掺杂区耦合到所述LS电压供给端子；所述浮动引线耦合在所述第二n掺杂区和所述第三n掺杂区之间。
19.根据权利要求18所述的集成电路，其进一步包含：
第一PNP结构，其沿所述垂直深度，所述第一PNP结构包括所述第一p掺杂区、在所述第一p掺杂区下方的第一n掺杂层以及所述p掺杂衬底；和
第二PNP结构，其沿所述垂直深度，所述第二PNP结构包括所述第二p掺杂区、在所述第二p掺杂区下方并且与所述第一n掺杂层隔离的第二n掺杂层以及所述p掺杂衬底。
20.根据权利要求18所述的集成电路，其进一步包含：
第一开关，其耦合在所述第一p掺杂区和所述输出端子之间；以及
第二开关，其耦合在所述第一p掺杂区和所述浮动引线之间。
CN201780013156.5A 2016-03-01 2017-03-01 具有掉电保护的输出驱动 Active CN109075215B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662301804P 2016-03-01 2016-03-01
US62/301,804 2016-03-01
US15/386,252 US10498326B2 (en) 2016-03-01 2016-12-21 Output driver with power down protection
US15/386,252 2016-12-21
PCT/US2017/020294 WO2017151827A1 (en) 2016-03-01 2017-03-01 Output drive with power down protection

Publications (2)

Publication Number Publication Date
CN109075215A true CN109075215A (zh) 2018-12-21
CN109075215B CN109075215B (zh) 2022-04-08

Family

ID=59724427

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780013156.5A Active CN109075215B (zh) 2016-03-01 2017-03-01 具有掉电保护的输出驱动

Country Status (4)

Country Link
US (1) US10498326B2 (zh)
JP (1) JP6916536B2 (zh)
CN (1) CN109075215B (zh)
WO (1) WO2017151827A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573639B2 (en) * 2016-02-29 2020-02-25 Globalfoundries Singapore Pte. Ltd. Silicon controlled rectifier (SCR) based ESD protection device
US10283584B2 (en) * 2016-09-27 2019-05-07 Globalfoundries Inc. Capacitive structure in a semiconductor device having reduced capacitance variability
US20220223723A1 (en) * 2021-01-14 2022-07-14 Texas Instruments Incorporated Scr having selective well contacts

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405867A (zh) * 2002-09-29 2009-04-08 先进模拟科技公司 一种模块化双极-cmos-dmos模拟集成电路和功率晶体管技术
US20100103570A1 (en) * 2008-10-27 2010-04-29 Ming-Hsiang Song Circuit and Method for Power Clamp Triggered Dual SCR ESD Protection
CN102097441A (zh) * 2010-12-17 2011-06-15 电子科技大学 用于等离子显示屏驱动芯片的soi器件
CN104969355A (zh) * 2013-01-30 2015-10-07 密克罗奇普技术公司 Esd自我保护及含该保护的lin总线驱动器的dmos半导体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
EP0700048B1 (en) * 1994-08-31 2001-04-04 STMicroelectronics S.r.l. Dual sourced voltage supply circuit
DE60335180D1 (de) 2003-07-04 2011-01-13 Dialog Semiconductor Gmbh Hochspannungschnittstelle und Steuerschaltung dafür
US7166876B2 (en) 2004-04-28 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFET with electrostatic discharge protection structure and method of fabrication
EP2028760B1 (en) * 2007-08-22 2020-06-17 Semiconductor Components Industries, LLC A low side driver
US8344789B2 (en) * 2010-01-20 2013-01-01 Intersil Americas Inc. Analog switch with internal device body control

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405867A (zh) * 2002-09-29 2009-04-08 先进模拟科技公司 一种模块化双极-cmos-dmos模拟集成电路和功率晶体管技术
US20100103570A1 (en) * 2008-10-27 2010-04-29 Ming-Hsiang Song Circuit and Method for Power Clamp Triggered Dual SCR ESD Protection
CN102097441A (zh) * 2010-12-17 2011-06-15 电子科技大学 用于等离子显示屏驱动芯片的soi器件
CN104969355A (zh) * 2013-01-30 2015-10-07 密克罗奇普技术公司 Esd自我保护及含该保护的lin总线驱动器的dmos半导体装置

Also Published As

Publication number Publication date
JP6916536B2 (ja) 2021-08-11
US10498326B2 (en) 2019-12-03
CN109075215B (zh) 2022-04-08
US20170257088A1 (en) 2017-09-07
WO2017151827A8 (en) 2018-11-01
JP2019511113A (ja) 2019-04-18
WO2017151827A1 (en) 2017-09-08

Similar Documents

Publication Publication Date Title
US11069805B2 (en) Embedded JFETs for high voltage applications
US7466006B2 (en) Structure and method for RESURF diodes with a current diverter
US10008919B2 (en) Semiconductor device
US20060261408A1 (en) Structure and method for RESURF LDMOSFET with a current diverter
KR101078757B1 (ko) 고전압 접합 커패시터 및 고전압 수평형 디모스트랜지스터를 포함하는 고전압 게이트 드라이버 집적회로
US11183495B2 (en) Power semiconductor devices
CN106653752B (zh) 半导体器件
CN103378154A (zh) 用于高电压操作的具有隔离体的晶体管及半导体管芯
CN109075215A (zh) 具有掉电保护的输出驱动
US11322610B2 (en) High voltage lateral junction diode device
CN112470403A (zh) 包括晶体管和二极管的电路和器件
JP2005235892A (ja) 半導体装置
US11929434B2 (en) High voltage switch device
JP2022043141A (ja) Ｐ－ｎバイモーダルパワーデバイスのための統合されたハイサイドドライバ
KR101464334B1 (ko) 반도체 장치의 서지 및 정전기 보호 회로
Kwon et al. Improved Isolated RESURF Technology for a Multi Power BCD Process

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant