JP2019506079A - 無線センサデバイスの電圧制御発振器における変圧 - Google Patents

Abstract

無線センサデバイスが電圧制御発振器を含む。電圧制御発振器は、第１のインバータと、第２のインバータと、第１のインバータと第２のインバータとの間に接続された変圧器とを含む。第１のインバータは、第１のインバータ入力ノードと、第１のインバータ出力ノードとを含む。第２のインバータは、第２のインバータ入力ノードと、第２のインバータ出力ノードとを含む。変圧器は、一次巻線部分と、第１の二次巻線部分と、第２の二次巻線部分とを含む。一次巻線部分は、第１のインバータ出力ノードと第２のインバータ出力ノードとの間に接続されて、第１及び第２の二次巻線部分に誘導結合される。第１の二次巻線部分は、一次巻線部分と第１のインバータ入力ノードとの間に接続される。第２の二次巻線部分は、一次巻線部分と第２のインバータ入力ノードとの間に接続される。【選択図】図２

Description

〔優先権の主張〕

本出願は、２０１６年２月９日に出願された「無線センサデバイスの電圧制御発振器における変圧（Ｔｒａｎｓｆｏｒｍｉｎｇ Ｖｏｌｔａｇｅ ｉｎ ａ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ ｆｏｒ Ｗｉｒｅｌｅｓｓ Ｓｅｎｓｏｒ Ｄｅｖｉｃｅｓ）」という名称の米国特許出願公開第１５／０１９，４８０号に対する優先権を主張するものであり、この文献は引用により本明細書に組み入れられる。
以下の説明は、無線センサデバイスの電圧制御発振器における変圧に関する。

多くの無線装置は、無線周波数（ＲＦ）信号を検出して、これらを信号処理のために低周波数にダウンコンバートする。多くの無線装置は、ベースバンド信号を信号送信のために高周波数にアップコンバートすることもできる。これらの信号は、局部発振器からの基準信号を使用するミキサーによってアップコンバート又はダウンコンバートすることができる。局部発振器は、基準信号を生成する電圧制御発振器を含むことができる。

無線センサデバイス例のブロック図である。 電圧制御発振器（ＶＣＯ）例の回路図である。 インバータ例の回路図である。 図３のインバータ例の小信号回路表現である。 ＶＣＯ例の回路図である。 ２つの入力ノードを有するインバータ例の小信号回路表現である。 ２つの入力ノードを有するインバータ例の回路図である。 ２つの入力ノードを有する別のインバータ例の回路図である。 粗同調システム例の図である。 別の粗同調システム例の図である。 スイッチドキャパシタバンク（ＳＣＢ）例を示す図である。 キャパシタバンク素子例の回路図である。 ＶＣＯ例の集積回路レイアウトである。 ＶＣＯ出力周波数例のプロットである。 図１４に示すプロットの一部の詳細図である。

以下の説明は、一般に電圧制御発振器（ＶＣＯ）に関する。本明細書で説明するＶＣＯ例は、例えば無線センサデバイスの局部発振器又はその他との関連で使用することができる。いくつかの実装では、本明細書で説明する主題が、例えば広い周波数同調範囲、優れた同調特性などの利点又はその他の利点をもたらす。

本明細書で説明するＶＣＯ例の一部では、ＶＣＯによって生成される基準信号の周波数をＬＣ（インダクタ−キャパシタ）タンク発振器が設定し、ＬＣタンクの信号損失を増幅器回路が補償する。ＶＣＯによって生成される信号の周波数及び位相は、例えばＶＣＯによって出力された信号の位相及び周波数を外部基準信号と比較する位相ロックループ（ＰＬＬ）を用いて維持することができる。ＰＬＬは、例えばＬＣタンクの容量を制御する同調システムを介してＶＣＯの位相又は周波数の調整を開始することができる。増幅器回路によって信号を増幅してＬＣタンクによってフィルタ処理すると、ＬＣタンクの共振周波数において正弦波振動が増大することができる。例えば、増幅器特性（相互コンダクタンスを単位とするゲイン）及びＬＣタンクインピーダンスによってユニティよりも大きなゲインが生じると、振動は定常状態で継続することができる。

図１は、無線センサデバイス例１００を示すブロック図である。図１に示すように、無線センサデバイス１００は、アンテナシステム１０２と、無線周波数（ＲＦ）プロセッサシステム１０４と、電源１０３とを含む。無線センサデバイスは、さらなる又は異なる特徴及び構成要素を含むこともでき、これらの構成要素は、図示のように又は別の形で構成することができる。

動作中、無線センサデバイス１００は、無線信号を検出して解析することができる。いくつかの実装では、無線センサデバイス１００が、それ自体はセルラーネットワークの一部でない場合でも、（例えば、セルラーネットワークのための）無線通信規格に従って交換される信号を検出することができる。いくつかの例では、無線センサデバイス１００が、広範囲の周波数にわたるＲＦ信号を「リスン」又は「ウォッチ」することによってＲＦ信号をモニタし、検出したＲＦ信号を処理する。ＲＦ信号が検出されない時間が存在することもあり、無線センサデバイス１００は、その局所環境で検出された時に（例えば、適宜又は継続的に）ＲＦ信号を処理することができる。

アンテナシステム例１０２は、例えばワイヤ、リード、接点、又はアンテナシステム１０２とＲＦプロセッサシステム１０４との間のＲＦ信号の交換を可能にする別のタイプの結合によってＲＦプロセッサシステム１０４に通信可能に結合される。いくつかの例では、アンテナシステム１０２が、無線センサデバイス１００の電磁環境からのＲＦ信号を無線で受け取り、このＲＦ信号を処理（例えば、デジタル化、解析、記憶、再送信など）のためにＲＦプロセッサシステムに送信する。いくつかの例では、アンテナシステム１０２が、ＲＦプロセッサシステム１０４からＲＦ信号を受け取って無線センサデバイス１００から無線で送信する。

ＲＦプロセッサシステム例１０４は、ベースバンド信号をＲＦ信号にアップコンバートする回路、ＲＦ信号をベースバンド信号にダウンコンバートする回路、又はこれらの両方を含むことができる。このような回路は、電圧制御発振器（ＶＣＯ）を含むことができる局部発振器によって供給される基準信号を利用するミキサーを含むことができる。例えば、いくつかの実装では、ＲＦプロセッサシステムが、図２に示すＶＣＯ例２００、図５に示すＶＣＯ例５００、又は別のタイプのＶＣＯを含む。いくつかの例では、局部発振器からのＲＦ基準信号も受け取るミキサーにベースバンド信号を入力することができる。ミキサーは、ベースバンド信号をＲＦ信号にアップコンバートすることができる。いくつかの例では、局部発振器からのＲＦ基準信号も受け取るミキサーにＲＦ信号を入力することができる。ミキサーは、ＲＦ信号をベースバンド信号にダウンコンバートすることができる。

ＲＦプロセッサシステム例１０４は、１又は２以上のチップ、チップセット、又はＲＦ信号を処理するように構成された他のタイプのデバイスを含むことができる。例えば、ＲＦプロセッサシステム１０４は、様々な無線通信規格に従って送信されたＲＦ信号の復調及び復号を行うことによってＲＦ信号内の符号化データを識別して解析するように構成された１又は２以上のプロセッサ装置を含むことができる。いくつかの例では、ＲＦプロセッサシステム１０４が、１又は２以上のデジタルシグナルプロセッサ（ＤＳＰ）装置と、前方誤り訂正（ＦＥＣ）装置と、場合によってはその他のタイプのプロセッサ装置とを含むことができる。

いくつかの実装では、ＲＦプロセッサシステム１０４が、例えばグローバル・システム・フォー・モバイル（ＧＳＭ（登録商標））及びＧＳＭ進化型高速データレート（ＥＤＧＥ）又はＥＧＰＲＳなどの２Ｇ規格、符号分割多元接続（ＣＤＭＡ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）及び時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）などの３Ｇ規格、ロング・ターム・エボリューション（ＬＴＥ）及びＬＴＥ−Ａｄｖａｎｃｅｄ（ＬＴＥ−Ａ）などの４Ｇ規格、ＩＥＥＥ８０２．１１、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近距離無線通信（ＮＦＣ）、ミリメートル通信などの無線ローカルエリアネットワーク（ＷＬＡＮ）又はＷｉＦｉ規格などの１又は２以上の通信規格又はプロトコル、或いはこれらの又はその他のタイプの複数の無線通信規格に従ってフォーマットされた信号をモニタして解析するように構成される。いくつかの例では、ＲＦプロセッサシステム１０４が、全ての取得可能な特性、同期情報、セル及びサービス識別子、ＲＦの品質尺度、無線通信規格の物理層、及びその他の情報を抽出することができる。いくつかの実装では、ＲＦプロセッサシステム１０４が、他のタイプの無線通信（例えば、非標準化信号及び通信プロトコル）を処理するように構成される。

いくつかの実装では、ＲＦプロセッサシステム１０４が、周波数領域、時間領域又はこれらの両方において様々なタイプの解析を行うことができる。いくつかの例では、ＲＦプロセッサシステム１０４が、検出信号の帯域幅、パワースペクトル密度又はその他の周波数属性を特定するように構成される。いくつかの例では、ＲＦプロセッサシステム１０４が、復調及びその他の動作を行って、例えば無線信号に含まれる信号情報（例えば、プリアンブル、同期情報、チャネル状態インジケータ、ＷｉＦｉネットワークのＳＳＩＤ／ＭＡＣアドレス）などの内容を時間領域において無線信号から抽出するように構成される。ＲＦプロセッサシステム１０４及びアンテナシステム１０２は、電源１０３によって供給される電力に基づいて動作することができる。例えば、電源１０３は、バッテリ、又はＲＦプロセッサシステム１０４にＡＣ電圧又はＤＣ電圧を供給する別のタイプの構成要素を含むことができる。

いくつかの例では、無線センサデバイス１００が、無線信号を検知して無線スペクトル使用量を分析するために使用できる小型のポータブルデバイスとして実装される。いくつかの実装では、無線センサデバイス１００が、（例えば、平均約０．１ワット〜０．２ワット又はそれ未満の）低い消費電力で動作するように設計される。いくつかの実装では、無線センサデバイス１００が、典型的なパーソナルコンピュータ又はラップトップコンピュータよりも小型であって様々な環境で動作することができる。いくつかの例では、無線センサデバイス１００が、無線センサネットワークにおいて、又は地理的地域にわたる無線スペクトル使用量を分析して集計する別のタイプの分散システムにおいて動作することができる。例えば、いくつかの実装では、無線センサデバイス１００が、「無線スペクトルモニタリング及び分析（Ｗｉｒｅｌｅｓｓ Ｓｐｅｃｔｒｕｍ Ｍｏｎｉｔｏｒｉｎｇ ａｎｄ Ａｎａｌｙｓｉｓ）」という名称の米国特許第９，１４３，１６８号に記載されるように使用され、又は別のタイプの環境で使用され、或いは別の形で動作することができる。

図２は、電圧制御発振器（ＶＣＯ）例２００の回路図である。ＶＣＯ例２００は、例えば無線センサデバイス又は別のタイプの無線装置の局部発振器に含めることができる。ＶＣＯ例２００は、この例ではインダクタ（Ｌ）−キャパシタ（Ｃ）発振器（「ＬＣ発振器」）である共振器回路２０１を含む。ＶＣＯ例２００は、誘導部分と、ゲイン部分２０２と、容量部分２０３とを含む。ＶＣＯは、さらなる又は異なる特徴を含むこともでき、ＶＣＯの構成要素は、図示のように又は別の形で構成することができる。

図２に示す例では、誘導部分が変圧器２０９を含む。変圧器例２０９は、一次インダクタＬを形成する一次巻線部分２１０と、第１の二次インダクタＬ_slを形成する第１の二次巻線部分２１２Ａと、第２の二次インダクタＬ_srを形成する第２の二次巻線部分２１２Ｂとを含む１又は２以上の巻線（又はコイル）構造を有する。一次巻線部分２１０は、第１のノードＮ１と第２のノードＮ２との間でこれらのノードに接続される。第１の二次巻線部分２１２Ａは、第１のノードＮ１と第３のノードＮ３との間でこれらのノードに接続される。第２の二次巻線部分２１２Ｂは、第２のノードＮ２と第４のノードＮ４との間でこれらのノードに接続される。

図示の例では、変圧器の一次巻線部分２１０が、第１及び第２の二次巻線部分２１２Ａ、２１２Ｂの各々に誘導結合される。いくつかの実装では、変圧器２０９を、単一の巻線（又はコイル）構造を一次巻線部分と二次巻線部分の両方として使用する自動変圧器とすることができる。例えば、一次巻線部分２１０、並びに第１及び第２の二次巻線部分２１２Ａ、２１２Ｂは、全て単一の巻線構造によって実装することができる。いくつかの実装では、変圧器２０９を、例えば一次巻線部分２１０と第１及び第２の二次巻線部分２１２Ａ、２１２Ｂとをそれぞれ異なる巻線構造として実装する別のタイプの変圧器として実装することもできる。

図２に示す例では、一次巻線部分２１０と第１の二次巻線部分２１２Ａとの間の誘導関係を結合係数ｋによって表し、一次巻線部分２１０と第２の二次巻線部分２１２Ｂとの間の誘導関係を等しい結合係数ｋによって表す。一次巻線部分２１０の第２のノードＮ２に接続された側に、一次巻線部分２１０の極性を示す。第１の二次巻線部分２１２Ａの第１のノードＮ１に接続された側に、第１の二次巻線部分２１２Ａの極性を示す。第２の二次巻線部分２１２Ｂの第４のノードＮ４に接続された側に、第２の二次巻線部分２１２Ｂの極性を示す。

変圧器例２０９は、共振回路２０１の誘導部分を形成し、ＶＣＯ２００のバイアス部分２０２への電圧入力を変圧する。この例では、自動変圧器が、インバータ２１４Ａ、２１４Ｂの駆動電圧を上昇させることによってインバータ２１４Ａ、２１４Ｂの出力電流を増加させる。

図２に示す例では、容量部分２０３が、アナログ制御容量性素子２０４とデジタル制御容量性素子２０６とを含み、これらの各々は、第１のノードＮ１と第２のノードＮ２との間でこれらのノードに接続される。従って、この例では、アナログ制御容量性素子２０４とデジタル制御容量性素子２０６とが互いに並列であり、変圧器２０９の一次巻線部分２１０とも並列である。アナログ制御容量性素子２０４及びデジタル制御容量性素子２０６は、ＶＣＯ２００によって出力される基準信号の周波数を同調させるように構成される。アナログ制御容量性素子例２０４は、アナログ同調キャパシタを含んで連続的なアナログ周波数同調を行うことができる。デジタル制御容量性素子例２０６は、離散制御キャパシタを含んで粗い離散（又はデジタル）周波数同調を行うことができる。いくつかの例では、アナログ制御容量性素子２０４とデジタル制御容量性素子２０６とが協働して線形周波数同調能力を提供する。

図２に示す例では、アナログ制御容量性素子２０４が、図２に示す容量Ｃ_ANALOGを全体として有する１又は２以上のアナログ同調キャパシタを含むことができる。例えば、アナログ制御容量性素子２０４は、それぞれが第１のノードＮ１と第２のノードＮ２との間でこれらのノードに接続された複数の並列同調素子を含むことができる。例えば、各同調素子は、１又は２以上の可変キャパシタ又はバラクタを有することができる。

いくつかの例では、アナログ制御容量性素子２０４内の各同調素子が、同調素子の容量値を同調させる電圧入力ノードを有する。各同調素子の電圧入力ノードは、電圧入力ノードに正の供給電圧（ＶＤＤ）、負の供給電圧（ＶＳＳ）又は同調電圧を選択的に結合できるように１又は２以上のスイッチに接続することができる。各同調素子の１又は２以上のスイッチは、制御コードＫ＿ｖｃｏの１又は２以上のそれぞれのビットによって制御することができる。また、同調素子の最大容量値は、同調素子の順序におけるそれぞれの同調素子の配置をＮとする２^N-1などの倍数によって重み付けすることができる。例えば、６つの同調素子が存在する場合、最も小さな（例えば、最下位の）同調素子は、２⁰Ｃ＝Ｃの最大容量値を有することができ、最も大きな（例えば、最上位の）同調素子は、２⁵Ｃ＝３２Ｃの最大容量値を有することができる。

いくつかの例では、アナログ制御容量性素子２０４内の各同調素子が、重み付けされた最大容量値を有する単一のバラクタ、又は重み付けされた最大容量値を達成する複数の並列のバラクタを有することができる。アナログ制御容量性素子２０４が６つの同調素子を含む例では、第１の（例えば、最下位の）同調素子を、２⁰Ｃ＝Ｃの最大容量値を有する単一のバラクタとすることができ、第２の同調素子を、２¹Ｃ＝２Ｃの最大容量値を有する単一のバラクタとすることができ、第３の同調素子を、２²Ｃ＝４Ｃの最大容量値を有する単一のバラクタとすることができ、第４の同調素子を、２³Ｃ＝８Ｃの最大容量値を有する単一のバラクタとすることができ、第５の同調素子を、この素子が１６Ｃの最大容量値を有するようにそれぞれが２³Ｃ＝８Ｃの最大容量値を有する２つの並列なバラクタとすることができ、第６の（例えば、最上位の）同調素子を、この素子が３２Ｃの最大容量値を有するようにそれぞれが２³Ｃ＝８Ｃの最大容量値を有する４つの並列なバラクタとすることができる。アナログ制御容量性素子２０４内では、別の同調可能な容量配置を使用することもできる。

さらに、図示の例では、デジタル制御容量性素子２０６が、図２に示す容量Ｃ_DISCRETEを全体として有する１又は２以上の離散キャパシタを含むことができる。離散キャパシタは、例えば１又は２以上の制御可能スイッチを用いて閉ループ構成で共振器回路に結合することができる。例えば、デジタル制御容量性素子２０６は、それぞれが第１のノードＮ１と第２のノードＮ２との間に接続された複数の容量性素子を含むことができる。この例では、デジタル制御容量性素子２０６内の各容量性素子が、容量Ｃ_DISCRETEを増加又は減少させるように共振回路２０１内で個別に作動又は停止できる固定容量を有する。従って、この例では、デジタル制御容量性素子２０６内の容量性素子が個別に同調されず、例えば図９、図１０、図１１及び図１２に関して説明するように個別にオン又はオフに切り替えられる。

いくつかの例では、デジタル制御容量性素子２０６内の各容量性素子が、１又は２以上のキャパシタを含むことができ、容量性素子のスイッチが、１又は２以上のキャパシタを他の素子に選択的に結合することができる。例えば、スイッチは、キャパシタを第１のノードＮ１及び第２のノードＮ２に、第１のノードＮ１及び電源ノード（例えば、ＶＳＳ）に、第２のノードＮ２及び電源ノード（例えば、ＶＳＳ）に、又はこれら以外に選択的に結合するように構成することができる。図示の例では、各容量性素子のスイッチをマルチユニット制御コードによって制御することができる。

いくつかの実装では、デジタル制御容量性素子２０６内の容量性素子のそれぞれの容量値が一定の倍数によって重み付けされる。例えば、容量値は、アレイ内のそれぞれの容量性素子の配置をＮとする２^N-1という倍数によって重み付けすることができる。いくつかの実装では、各容量性素子が、重み付けされた容量値を有する単一のキャパシタ、又は重み付けされた容量値を達成する複数の並列のキャパシタを含む。デジタル制御容量性素子における容量性素子の配置例については、図９〜図１２に関して説明する。デジタル制御容量性素子例２０６では、これら又はその他の離散キャパシタの構成を使用することができる。

図２に示す例では、ＶＣＯ２００のゲイン部分２０２が、第１のインバータ２１４Ａと第２のインバータ２１４Ｂとを含む。第１のインバータ２１４Ａの（「ＩＮ」で表す）入力部は第３のノードＮ３に接続され、第１のインバータ２１４Ａの（「ＯＵＴ」で表す）出力部は第２のノードＮ２に接続される。第２のインバータ２１４Ｂの（「ＩＮ」で表す）入力部は第４のノードＮ４に接続され、第２のインバータ２１４Ｂの（「ＯＵＴ」で表す）出力部は第１のノードＮ１に接続される。図２の第１及び第２のインバータ２１４Ａ、２１４Ｂは、図３に示すインバータ例３００に従って実装することも、又は別のタイプのインバータを使用することもできる。

図２に示す例には、第１のノードＮ１と第２のノードＮ２との間でこれらのノードに接続された、抵抗Ｒを有する抵抗素子２０８を示している。図示の例では、抵抗素子２０８が、ＶＣＯ２００の様々な構成要素の固有の抵抗を表す。図２に示すように、ゲイン部分２０２は、ＶＣＯ２００において抵抗Ｒを補うのに効果的な負の抵抗Ｒ_NEGATIVEをもたらす。効果的な負の抵抗Ｒ_NEGATIVEは、ゲイン部分例２０２の相互コンダクタンスＧ_m＝１／Ｒによって生じる。

いくつかの動作態様では、第１及び第２のインバータ２１４Ａ及び２１４Ｂの各々が、インバータが受け取った入力電圧をインバータの相互コンダクタンス倍したものに等しい出力電流を実現する。例えば、各インバータは、出力電流ｉ_out＝ｇ_mｖ_inを生じることができ、ここでのｉ_outは、インバータの出力電流を表し、ｇ_mは、インバータの相互コンダクタンスを表し、ｖ_inは、インバータの入力電圧を表す。図２の第１のインバータ２１４Ａを例に取ると、いくつかの例では、入力電圧ｖ_inは、第３のノード（Ｎ３）の電圧ｖ_N3に等しく（例えば、ｖ_in＝ｖ_N3）、第３のノード（Ｎ３）の電圧ｖ_N3は、変圧器２０９の存在に起因して、第１のノード（Ｎ１）の電圧ｖ_N1を比例係数ｂ倍したものに等しい（例えば、ｖ_N3＝ｂｖ_N1）。第１のノード（Ｎ１）の電圧ｖ_N1は、タンク電圧ｖ_tankと呼ぶこともできる。

いくつかの実装では、第１のノード（Ｎ１）の電圧ｖ_N1に対する第３のノード（Ｎ３）の電圧ｖ_N3の比率である比例係数ｂを、例えば変圧器２０９にわたる電圧分割によって推定することができる。例えば、いくつかの例では、比例係数ｂを以下のように推定することができる。
この推定によれば、比例係数ｂは１よりも大きい。ｉ_out＝ｇ_mｖ_inへの代入によってｉ_out＝ｂｇ_mｖ_N1（又はｉ_out＝ｂｇ_mｖ_tank）となり、ＬＣタンクが体験する実効相互コンダクタンス（例えば、ｉ_out／ｖ_tank）は、インバータの入力が第１のノード（Ｎ１）におけるタンク電圧に直接接続された場合よりも（比例係数ｂの倍数だけ）大きい。

いくつかの例では、ＬＣタンクが体験する実効相互コンダクタンスを大きくすることによってＬＣタンクのさらなる損失をＶＣＯ２００のゲイン部分２０２によって補償することができ、これによってＶＣＯ２００の同調範囲を拡げることができる。例えば、さらなる損失を補償することによってＬＣタンクにより多くのキャパシタを含めることができ、これによってＶＣＯ２００の振動周波数同調範囲を拡げることができる。ＬＣタンク内のキャパシタが多くなると、その固有の抵抗に起因して損失が増える可能性があり、ゲイン部分２０２によって補償できるものよりも（ＬＣタンクが体験する実効相互コンダクタンスだけ）損失が大きい場合には、ＬＣタンクが定常状態で振動しなくなる可能性がある。しかしながら、いくつかの例では、大きな実効相互コンダクタンスがこれらの損失を補償して、定常状態におけるＬＣタンクの振動を可能にすることができる。

図３は、インバータ例３００の回路図である。図３に示すインバータ３００は、図２の第１及び第２のインバータ２１４Ａ、２１４Ｂの各々を実装するために使用できる相補的電界効果トランジスタ（例えば、相補的金属酸化物半導体（ＣＭＯＳ））の例である。例えば、図３に「ＩＮ」及び「ＯＵＴ」で表すノードは、図２に示すいずれかのインバータの「ＩＮ」及び「ＯＵＴ」で表すノードに対応することができる。

図３に示すインバータ例３００は、ｐ型トランジスタ（例えば、ｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））３０４Ａと、ｎ型トランジスタ（例えば、ｎ型ＭＯＳＦＥＴ）３０４Ｂとを含む。ｐ型トランジスタ３０４Ａのゲート及びｎ型トランジスタ３０４Ｂのゲートは、共に接続されて（「ＩＮ」で表す）入力ノード３０８を形成する。ｐ型トランジスタ３０４Ａのソースは、正の電源ノード３０２（例えば、ＶＤＤ）に接続され、ｎ型トランジスタ３０４Ｂのソースは、負の電源ノード３０６（例えば、接地又はＶＳＳ）に接続される。ｐ型トランジスタ３０４Ａのドレイン及びｎ型トランジスタ３０４Ｂのドレインは、共に接続されて（「ＯＵＴ」で表す）出力ノード３１０を形成する。

図４は、図３のインバータ例３００の小信号回路表現４００である。いくつかの例では、小信号回路表現例４００が、図２に示す第１のインバータ２１４Ａ又は第２のインバータ２１４Ｂを表すことができる。例えば、図４に「ＩＮ」及び「ＯＵＴ」で表すノードは、図２に示すいずれかのインバータの「ＩＮ」及び「ＯＵＴ」で表すノードに対応することができる。

図４に示すように、第１の入力抵抗器４０４Ａの第１のノードは、（「ＩＮ」で表す）入力ノード４０２に接続される。第１の入力抵抗器４０４Ａの（第１のノードの反対側の）第２のノードは、入力キャパシタ４０６の第１のノード及び第１の遅延抵抗器４０７Ａの第１のノードに接続される。第１の遅延抵抗器４０７Ａの（第１のノードの反対側の）第２のノードは、遅延キャパシタ４０９の第１のノードに接続される。遅延キャパシタ４０９の（第１のノードの反対側の）第２のノードは、第２の遅延抵抗器４０７Ｂの第１のノードに接続される。第２の遅延抵抗器４０７Ｂの（第１のノードの反対側の）第２のノードは、入力キャパシタ４０６の（第１のノードの反対側の）第２のノード及び第２の入力抵抗器４０４Ｂの第１のノードに接続される。第２の入力抵抗器４０４Ｂの（第１のノードの反対側の）第２のノードは、接地（又はＶＳＳ）４１８Ａに結合される。図４に示すように、（「ＯＵＴ」で表す）出力ノード４１６と接地（又はＶＳＳ）４１８Ｂとの間には、相互コンダクタンス４１０と出力抵抗器４１２と出力キャパシタ４１４とが並列に接続される。

図４に示す例では、第１及び第２の入力抵抗器４０４Ａ及び４０４Ｂの各々が抵抗Ｒ_IN／２を有する。第１及び第２の遅延抵抗器４０７Ａ及び４０７Ｂの各々は抵抗Ｒ_DELAY／２を有する。入力キャパシタ４０６は容量Ｃ_INを有し、遅延キャパシタ４０９は容量Ｃ_DELAYを有する。第１の遅延抵抗器４０７Ａ、遅延キャパシタ４０９及び第２の遅延抵抗器４０７Ｂは、入力−出力遅延素子例４０８を構成する。入力−出力遅延素子例４０８の入力ノードは、第１の遅延抵抗器４０７Ａの第１のノード及び第２の遅延抵抗器４０７Ｂの第２のノードである。入力−出力遅延素子例４０８の出力ノードは、（第１の遅延抵抗器４０７Ａの第２のノードでもある）遅延キャパシタ４０９の第１のノード及び（第２の遅延抵抗器４０７Ｂの第１のノードでもある）遅延キャパシタ４０９の第２のノードである。相互コンダクタンス４１０は、遅延キャパシタ４０９を横切る負電圧に基づく電流値を有し、従って電流は（−ｇ_mｖ_c）として表すことができ、ここでのｖ_cは、遅延キャパシタ４０９における電圧降下を表す。出力抵抗器４１２は抵抗Ｒ_OUTを有し、出力キャパシタ４１４は容量Ｃ_OUTを有する。

図５は、ＶＣＯ例５００の回路図である。ＶＣＯ例５００は、例えば無線センサデバイス又は別のタイプの無線装置の局部発振器に含めることができる。ＶＣＯ例５００は、この例ではＬＣ発振器である共振器回路５０１を含む。ＶＣＯ例５００は、誘導部分と、ゲイン部分５０２と、容量部分５０３とを含む。ＶＣＯは、さらなる又は異なる特徴を含むこともでき、ＶＣＯの構成要素は、図示のように又は別の形で構成することができる。

図５に示す例では、誘導部分が、この例では自動変圧器である変圧器５０９を含む。変圧器例５０９は、一次インダクタＬを形成する一次巻線部分５１０と、第１の二次インダクタＬ_slを形成する第１の二次巻線部分５１２Ａと、第２の二次インダクタＬ_srを形成する第２の二次巻線部分５１２Ｂとを含む巻線（又はコイル）構造を有する。一次巻線部分５１０は、第１のノードＮ１と第２のノードＮ２との間でこれらのノードに接続される。一次巻線部分５１０は、第３のノードＮ３と第４のノードＮ４との間でこれらのノードにも接続される。第１の二次巻線部分５１２Ａは、第１のノードＮ１と第３のノードＮ３との間でこれらのノードに接続される。第２の二次巻線部分５１２Ｂは、第２のノードＮ２と第４のノードＮ４との間でこれらのノードに接続される。

図示の例では、変圧器の一次巻線部分５１０が、第１及び第２の二次巻線部分５１２Ａ、５１２Ｂの各々に誘導結合される。いくつかの実装では、変圧器５０９を、単一の巻線（又はコイル）を一次巻線部分と二次巻線部分の両方として使用する自動変圧器とすることができる。例えば、一次巻線部分５１０、並びに第１及び第２の二次巻線部分５１２Ａ、５１２Ｂは、全て単一の巻線構造として実装することができる。いくつかの実装では、変圧器５０９を、例えば一次巻線部分５１０と第１及び第２の二次巻線部分５１２Ａ、５１２Ａとをそれぞれ異なる巻線構造として実装する別のタイプの変圧器として実装することができる。

図５に示す例では、一次巻線部分５１０と第１の二次巻線部分５１２Ａとの間の誘導関係を結合係数ｋによって表し、一次巻線部分５１０と第２の二次巻線部分５１２Ｂとの間の誘導関係を等しい結合係数ｋによって表す。一次巻線部分５１０の第２のノードＮ２に接続された側に、一次巻線部分５１０の極性を示す。第１の二次巻線部分５１２Ａの第１のノードＮ１に接続された側に、第１の二次巻線部分５１２Ａの極性を示す。第２の二次巻線部分５１２Ｂの第４のノードＮ４に接続された側に、第２の二次巻線部分５１２Ｂの極性を示す。

変圧器例５０９は、共振回路５０１の誘導部分を形成し、ＶＣＯ５００のバイアス部分５０２への電圧入力を変圧する。この例では、自動変圧器が、インバータ５１４Ａ、５１４Ｂの駆動電圧を上昇させることによってインバータ５１４Ａ、５１４Ｂの出力電流を増加させる。

図５に示す例では、容量部分５０３が、アナログ制御容量性素子５０４とデジタル制御容量性素子５０６とを含み、これらの各々は、第１のノードＮ１と第２のノードＮ２との間でこれらのノードに接続される。従って、この例では、アナログ制御容量性素子５０４とデジタル制御容量性素子５０６とが互いに並列であり、変圧器５０９の一次巻線部分５１０とも並列である。アナログ制御容量性素子５０４及びデジタル制御容量性素子５０６は、ＶＣＯ５００によって出力される基準信号の周波数を同調させるように構成される。アナログ制御容量性素子例５０４は、アナログ同調キャパシタを含んで連続的なアナログ周波数同調を行うことができる。デジタル制御容量性素子例５０６は、離散制御キャパシタを含んで粗い離散（又はデジタル）周波数同調を行うことができる。いくつかの例では、アナログ制御容量性素子５０４とデジタル制御容量性素子５０６とが協働して線形周波数同調能力を提供する。アナログ制御容量性素子５０４及びデジタル制御容量性素子５０６は、それぞれ図２のアナログ制御容量性素子２０４及びデジタル制御容量性素子２０６として構成し、動作することができる。

図５に示す例では、ＶＣＯ５００のゲイン部分５０２が、第１のインバータ５１４Ａと第２のインバータ５１４Ｂとを含み、これらの各々は２つの入力部を有する。第１のインバータ５１４Ａの（「ＩＮ₁」で表す）第１の入力部は第１のノードＮ１に接続され、第１のインバータ５１４Ａの（「ＩＮ₂」で表す）第２の入力部は第３のノードＮ３に接続される。第１のインバータ５１４Ａの（「ＯＵＴ」で表す）出力部は第２のノードＮ２に接続される。第２のインバータ５１４Ｂの（「ＩＮ₁」で表す）第１の入力部は第２のノードＮ２に接続され、第２のインバータ５１４Ｂの（「ＩＮ₂」で表す）第２の入力部は第４のノードＮ４に接続される。第２のインバータ５１４Ｂの（「ＯＵＴ」で表す）出力部は第１のノードＮ１に接続される。図５の第１及び第２のインバータ５１４Ａ、５１４Ｂは、図７に示すインバータ例７００又は図８に示すインバータ例８００に従って実装することも、又は別のタイプのインバータを使用することもできる。

図５に示す例には、第１のノードＮ１と第２のノードＮ２との間でこれらのノードに接続された、抵抗Ｒを有する抵抗素子５０８を示している。図示の例では、抵抗素子５０８が、ＶＣＯ５００の様々な構成要素の固有の抵抗を表す。図５に示すように、ゲイン部分５０２は、ＶＣＯ５００において抵抗Ｒを補うのに効果的な負の抵抗Ｒ_NEGATIVEをもたらす。効果的な負の抵抗Ｒ_NEGATIVEは、ゲイン部分例５０２の相互コンダクタンスＧ_m＝１／Ｒによって生じる。

いくつかの実装では、インバータ５１４Ａ、５１４Ｂを、図５に示すように２つの入力信号を受け取るように構成すると、ＶＣＯ例５００に利点をもたらすことができる。例えば、２つの入力ノードを有するインバータでは、インバータの実効相互コンダクタンスに著しい悪影響を及ぼすことなく小型のトランジスタを使用することができる。小型のトランジスタを使用することによって小信号入力容量値を減少させることができ、これによってＶＣＯの振動周波数同調範囲の下端をさらに低下させることができる。いくつかの例では、この結果、出力振動信号周波数を同調させることができる総同調範囲を拡げることができる。

図６は、２つの入力ノードを有するインバータ例の小信号回路表現６００である。いくつかの例では、小信号回路表現例６００が、第１のインバータ５１４Ａ又は第２のインバータ５１４Ｂを表すことができる。例えば、図６に「ＩＮ₁」、「ＩＮ₂」及び「ＯＵＴ」で表すノードは、図５に示すいずれかのインバータの「ＩＮ₁」、「ＩＮ₂」及び「ＯＵＴ」で表すノードに対応することができる。

図６に示すように、分割された入力を有することによって、インバータの入力容量がこれらの入力間で分割される。この例では、（「ＩＮ₁」で表す）第１の入力ノード６０２Ａが、第１の入力キャパシタ６０４Ａの第１のノード及び第１の入力−出力遅延素子６０６Ａの第１の入力ノードに接続される。第１の入力キャパシタ６０４Ａの（第１のノードの反対側の）第２のノード及び第１の入力−出力遅延素子６０６Ａの第２の入力ノードは、接地（又はＶＳＳ）に接続される。（「ＩＮ₂」で表す）第２の入力ノード６０２Ｂは、第２の入力キャパシタ６０４Ｂの第１のノード及び第２の入力−出力遅延素子６０６Ｂの第１の入力ノードに接続される。第２の入力キャパシタ６０４Ｂの（第１のノードの反対側の）第２のノード及び第２の入力−出力遅延素子６０６Ｂの第２の入力ノードは、接地（又はＶＳＳ）に接続される。図６に示す入力−出力遅延素子例６０６Ａ、６０６Ｂは、図４に示す入力−出力遅延素子例４０８として又は別の形で実装することができる。

図６に示す例では、（「ＯＵＴ」で表す）出力ノード６１０と接地（又はＶＳＳ）との間に、第１の相互コンダクタンス６０８Ａと、第２の相互コンダクタンス６０８Ｂと、出力抵抗器６１２と、出力キャパシタ６１４とが並列に接続される。第１の相互コンダクタンス６０８Ａは、第１の入力−出力遅延素子６０６Ａの電圧に関連し、第２の相互コンダクタンス６０８Ｂは、第２の入力−出力遅延素子６０６Ｂの電圧に関連する。図示の例では、第１の入力６０２Ａに関連する構成要素の値が倍率ａによってスケーリングされ、第２の入力６０２Ｂに関連する構成要素の値が倍率（１−ａ）によってスケーリングされる。倍率ａは、０〜１の間の数字とすることができ、例えば０＜ａ＜１とすることができる。

図６に示すように、第１の入力キャパシタ６０４Ａは容量ａＣ_INを有し、第２の入力キャパシタ６０４Ｂは容量（１−ａ）Ｃ_INを有する。第１の相互コンダクタンス６０８Ａは、第１の入力−出力遅延素子６０６Ａの遅延キャパシタを横切る負電圧に基づく電流値を有し、従って電流は（−ａｇ_mｖ_c）として表すことができ、第２の相互コンダクタンス６０８Ｂは、第２の入力−出力遅延素子６０６Ｂの遅延キャパシタを横切る負電圧に基づく電流値を有し、従って電流は（−（１−ａ）ｇ_mｖ_c）として表すことができる。出力抵抗器６１２は抵抗Ｒ_OUTを有し、出力キャパシタ６１４は容量Ｃ_OUTを有する。

図７は、２つの入力ノードを有するインバータ例７００の回路図である。いくつかの例では、インバータ例７００を用いて、図５の第１のインバータ５１４Ａ及び第２のインバータ５１４Ｂの各々を実装することができる。例えば、図７に「ＩＮ₁」、「ＩＮ₂」及び「ＯＵＴ」で表すノードは、図５に示すいずれかのインバータの「ＩＮ₁」、「ＩＮ₂」及び「ＯＵＴ」で表すノードに対応することができる。

インバータ例７００は、ｐ型トランジスタ７０４Ａ（例えば、ｐ型ＭＯＳＦＥＴ）と、ｎ型トランジスタ７０４Ｂ（例えば、ｎ型ＭＯＳＦＥＴ）とを含む。ｐ型トランジスタ７０４Ａのゲートは、（「ＩＮ₁」で表す）第１の入力ノード７０８Ａに接続され、ｎ型トランジスタ７０４Ｂのゲートは、（「ＩＮ₂」で表す）第２の入力ノード７０８Ｂに接続される。ｐ型トランジスタ７０４Ａのソースは、正の電源ノード７０２（例えば、ＶＤＤ）に接続され、ｎ型トランジスタ７０４Ｂのソースは、負の電源ノード７０６（例えば、接地又はＶＳＳ）に接続される。ｐ型トランジスタ７０４Ａのドレイン及びｎ型トランジスタ７０４Ｂのドレインは、共に接続されて（「ＯＵＴ」で表す）出力ノード７１０を形成する。

図８は、２つの入力ノードを有するインバータ例８００の回路図である。いくつかの例では、インバータ例８００を用いて、図５の第１のインバータ５１４Ａ及び第２のインバータ５１４Ｂの各々を実装することができる。例えば、図８に「ＩＮ₁」、「ＩＮ₂」及び「ＯＵＴ」で表すノードは、図５に示すいずれかのインバータの「ＩＮ₁」、「ＩＮ₂」及び「ＯＵＴ」で表すノードに対応することができる。

インバータ例８００は、第１のｐ型トランジスタ８０４Ａ（例えば、ｐ型ＭＯＳＦＥＴ）と、第２のｐ型トランジスタ８０４Ｂ（例えば、ｐ型ＭＯＳＦＥＴ）と、第１のｎ型トランジスタ８０８Ａ（例えば、ｎ型ＭＯＳＦＥＴ）と、第２のｎ型トランジスタ８０８Ｂ（例えば、ｎ型ＭＯＳＦＥＴ）とを含む。第１のｐ型トランジスタ８０４Ａのゲート及び第１のｎ型トランジスタ８０８Ａのゲートは、共に接続されて（「ＩＮ₁」で表す）第１の入力ノード８０６Ａを形成する。第１のｐ型トランジスタ８０４Ａのソースは、正の電源ノード８０２（例えば、ＶＤＤ）に接続され、第１のｎ型トランジスタ８０８Ａのソースは、負の電源ノード８１２Ｂ（例えば、接地又はＶＳＳ）に接続される。第２のｐ型トランジスタ８０４Ｂ及び第２のｎ型トランジスタ８０８Ｂのゲートは、共に接続されて（「ＩＮ₂」で表す）第２の入力ノード８０６Ｂを形成する。第２のｐ型トランジスタ８０４Ｂのソースは、正の電源ノード８０２（例えば、ＶＤＤ）に接続され、第２のｎ型トランジスタ８０８Ｂのソースは、負の電源ノード８１２Ａ（例えば、接地又はＶＳＳ）に接続される。第１のｐ型トランジスタ８０４Ａのドレイン、第１のｎ型トランジスタ８０８Ａのドレイン、第２のｐ型トランジスタ８０４Ｂのドレイン及び第２のｎ型トランジスタ８０８Ｂのドレインは、共に接続されて（「ＯＵＴ」で表す）出力ノード８１０を形成する。

図９は、粗同調システム例９００の図である。図９に示す粗同調システム例９００は、スイッチドキャパシタバンク（ＳＣＢ）９０４と、ＳＣＢ９０４を制御する制御ロジック９０２とを含む。制御ロジック９０２は、２進数−温度計（ｂｉｎａｒｙ−ｔｏ−ｔｈｅｒｍｏｍｅｔｅｒ）（ＢｔＴ）デコーダ９０６と、ルックアップテーブル（ＬＵＴ）９０８と、マルチプレクサ９１０とを含む。粗同調システムは、さらなる又は異なる特徴を含むこともでき、構成要素は、図９に示すように又は別の形で構成することができる。

いくつかの実装では、粗同調システム９００を電圧制御発振器（ＶＣＯ）に含めて、例えばＶＣＯ内の共振器回路を同調させることができる。例えば、粗同調システム９００の全部又は一部は、図２に示すＶＣＯ例２００、図５に示すＶＣＯ５００、又は別のタイプのＶＣＯに含めることができ、又はこれらに関連して動作することができる。いくつかの例では、粗同調システム９００が、共振器回路の容量部分を制御することによって共振器回路を同調させることができる。例えば、いくつかの例では、共振器回路内のデジタル制御容量性素子を修正する（増加又は減少させる）ことによって共振器回路を同調させることができる。

いくつかの実装では、粗同調システム９００が、ＶＣＯ内の共振器回路のデジタル制御容量性素子として接続された容量性素子を含む。例えば、ＳＣＢ９０４内の容量性素子は、図２に示すＶＣＯ例２００内のデジタル制御容量性素子２０６として、又は図５に示すＶＣＯ例５００内のデジタル制御容量性素子５０６として共振器回路内で接続することができる。いくつかの例では、図９に示すＫビット入力信号９２０が、図２又は図５に示すマルチビット制御コードに対応し、ＳＣＢ９０４内の容量性素子が、共振器回路２０１又は５０１においてそれぞれ容量ＣＤＩＳＣＲＥＴＥをもたらすように構成される。

いくつかの実装では、ＳＣＢ９０４を、図１１に示すＳＣＢ例１１００に従って、又は別の形で実装することができる。ＳＣＢ例９０４は、自機が受け取った制御信号に従って各容量性素子を選択的に作動できる２つの容量性素子群を含む。図９に示す例では、ＳＣＢ９０４が、各容量性素子を制御信号ＣＴＲＬ＿Ａに従って選択的に作動できる第１の容量性素子群と、各容量性素子を制御信号ＣＴＲＬ＿Ｂに従って選択的に作動できる第２の容量性素子群とを有する。いくつかの実装では、第１の群内の各キャパシタバンク素子が異なる公称リアクタンスを有し、第２の群内の各キャパシタバンク素子が実質的に同じ公称リアクタンスを有する。一例として、ＳＣＢ９０４は、図１１に示すＳＣＢ例１１００として構成することができ、この場合、（ＣＴＲＬ＿Ａによって制御される）第１の群のキャパシタバンク素子が有意性順に配置され、各キャパシタバンク素子は、有意性順内の位置をｎとする２^n-1倍の公称リアクタンスを有する。

図９に示すように、粗同調システム９００によってＫビット入力信号９２０が受け取られる。いくつかの例では、このＫビット入力信号９２０を、例えば位相ロックループ（ＰＬＬ）又は別の供給源などの、ＶＣＯの別の構成要素から受け取ることができる。図９に示す例では、Ｋビット入力信号９２０が、Ｎビットの第１の部分９２２と、Ｌビットの第２の部分９２４と、１ビットの第３の部分９２６とを含む。Ｋビット入力信号９２０は、別の形で構成することもできる。いくつかの実装では、Ｋビット入力信号９２０が、共振器回路のデジタル制御部分のデジタル容量レベルを表す入力値を含む。例えば、Ｋビット入力信号９２０は、図１４に示す変数Ｄ＿ｔｕｎｅの値を含むことができる。

図９に示す例では、Ｎビットの第１の部分９２２が、第１のキャパシタバンク素子群のための制御信号ＣＴＲＬ＿ＡとしてＳＣＢ９０４に入力される。ＳＣＢ９０４は、Ｎビットの第１の部分９２２を受け取ったことに応答して、例えばＶＣＯの共振器回路内の第１のキャパシタバンク素子群のうちの１又は２以上のキャパシタバンク素子を作動（又は停止）させる。Ｌビットの第２の部分９２４は、制御ロジック９０２によって処理されてＭビット制御信号９３２を生成し、このＭビット制御信号９３２は、第２のキャパシタバンク素子群のための制御信号ＣＴＲＬ＿ＢとしてＳＣＢ９０４に入力される。ＳＣＢ９０４は、Ｍビット制御信号９３２を受け取ったことに応答して、例えばＶＣＯの共振器回路内の第２のキャパシタバンク素子群のうちの１又は２以上のキャパシタバンク素子を作動（又は停止）させる。

図９に示す制御ロジック例９０２では、Ｌビットの第２の部分９２４がＢｔＴデコーダ９０６及びＬＵＴ９０８に入力される。ＢｔＴデコーダ９０６及びＬＵＴ９０８は、それぞれ同じＬビットの第２の部分９２４を受け取り、マルチプレクサ９１０のそれぞれの入力部に転送される異なる出力値を生成する。マルチプレクサ９１０の第１のＭビット入力部９２９は、ＢｔＴデコーダ９０６によって生成された出力に基づく第１の一連の値を受け取り、マルチプレクサ９１０の第２のＭビット入力部９３１は、ＬＵＴ９０８によって生成された出力に基づく第２の一連の値を受け取る。マルチプレクサ９１０は、２つの異なる一連の値から選択を行い、選択された一連の値（第１の一連の値又は第２の一連の値のいずれか）をマルチプレクサ９１０のＭビット出力部９３３に転送し、この選択された一連の値が、ＳＣＢ９０４に通信されるＭビット制御信号９３２（Ｍ）になる。

ＢｔＴデコーダ例９０６は、入力値を２進コードフォーマットから温度計コードフォーマットに復号する。例えば、ＢｔＴデコーダ９０６は、２進数から熱への復号動作を行うように構成されたデジタル電子回路を含むことができる。図９に示す例では、ＢｔＴデコーダ９０６にＬビットの第２の部分９２４が入力され、ＢｔＴデコーダ９０６は、２進Ｌビットの第２の部分９２４を（ビット値Ｏ₁〜Ｏ_Mを含む）温度計符号化された（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅｄ）Ｍビット出力に変換する。温度計符号化されたＭビット出力値は、接続部９２８を通じてマルチプレクサ９１０の第１のＭビット入力部９２９に通信される。

図示の例では、接続部９２８が、ＢｔＴデコーダ９０６によって出力されたビット値の順序を反転させる反転接続部である。例えば、温度計符号化されたＭビット出力からの最下位ビット（Ｏ₁）は、第１のＭビット入力部９２９の最上位ビット（Ａ_M）に転送され、温度計符号化されたＭビット出力の最上位ビット（Ｏ_M）は、第１のＭビット入力部９２９の最下位ビット（Ａ₁）に転送される。

従って、マルチプレクサ９１０の第１のＭビット入力部９２９は、ＢｔＴデコーダ９０６から（ビット値Ａ₁〜Ａ_Mを含む）第１の一連の値を受け取る。マルチプレクサ９１０の第１のＭビット入力部９２９において受け取られる第１の一連の値は、第２の群（すなわち、ＣＴＲＬ＿Ｂによって制御されるキャパシタバンク素子群）内のキャパシタバンク素子の第１の組み合わせを表す。例えば、第１の一連の値における各ビット値（Ａ₁〜Ａ_M）は、第２の群内のキャパシタバンク素子のそれぞれのキャパシタバンク素子を作動させるべきかどうかを示すことができる。

ＬＵＴ例９０８は、コンピュータ可読マッピングデータを記憶するプログラマブルルックアップテーブルであり、コンピュータ可読マッピングデータを用いて入力値（例えば、各Ｌビットの第２の部分９２４）をそれぞれの出力値にマッピングする。ＬＵＴ９０８は、例えばＬＵＴ９０８のデータ入力ポート（Ｄｉｎ）に入力されるプログラムコード９３６（Ｐ）と、ＬＵＴ９０８に対するプログラムコード９３６（Ｐ）の読み取り又は書き込みを可能にするテーブル書き込み制御ビット９３４（Ｔ＿Ｗｒｉｔｅ）とによってプログラムすることができる。図９に示す例では、Ｌビットの第２の部分９２４がＬＵＴ９０８に入力され、ＬＵＴ９０８が、このＬビットの第２の部分９２４を、（ビット値Ｏ₁〜Ｏ_Mを含む）記憶されたＭビット出力にマッピングする。記憶されたＭビット出力は、接続部９３０を通じてマルチプレクサ９１０の第２のＭビット入力部９３１に通信される。

図示の例では、接続部９３０が、ＬＵＴ９０８によって出力されたビット値の順序を維持する非反転接続部である。例えば、ＬＵＴ出力からの最下位ビット（Ｏ₁）は、第２のＭビット入力部９３１の最下位ビット（Ｂ₁）に転送され、ＬＵＴ出力からの最上位ビット（Ｏ_M）は、第２のＭビット入力部９３１の最上位ビット（Ｂ_M）に転送される。

従って、マルチプレクサ９１０の第２のＭビット入力部９３１は、ＬＵＴ９０８から（ビット値Ｂ₁〜Ｂ_Mを含む）第２の一連の値を受け取る。マルチプレクサ９１０の第２のＭビット入力部９３１において受け取られる第２の一連の値は、（ＣＴＲＬ＿Ｂによって制御される）第２の群内のキャパシタバンク素子の第２の異なる組み合わせを表す。例えば、第２の一連の値における各ビット値（Ｂ₁〜Ｂ_M）は、第２の群内のキャパシタバンク素子のそれぞれのキャパシタバンク素子を作動させるべきかどうかを示すことができる。

図９に示す例では、１ビットの第３の部分９２６が、（第１のＭビット入力部９２９において受け取られた）第１の一連の入力値又は（第２のＭビット入力部９３１において受け取られた）第２の一連の入力値のいずれを第２のキャパシタバンク素子群のための制御信号ＣＴＲＬ＿ＢとしてＳＣＢ９０４に入力するかを制御する制御入力部である。１ビットの第３の部分９２６は、マルチプレクサ９１０の選択入力部９２７（Ｓｅｌ）に通信される。マルチプレクサ９１０は、この制御入力部に応答して、（Ｍビット入力部９２９において受け取られた第１の入力値に従う）キャパシタバンク素子の第１の組み合わせ、又は（Ｍビット入力部９３１において受け取られた第２の入力値に従う）第２のキャパシタバンク素子の組み合わせのいずれかを選択するＭビット制御信号９３２を生成する。Ｍビット制御信号９３２は、選択されたキャパシタバンク素子の組み合わせを作動させる第２のキャパシタバンク素子部分制御信号ＣＴＲＬ＿ＢとしてＳＣＢ９０４に入力される。

図１０は、粗同調システム例１０００の図である。図１０に示す粗同調システム例１０００は、スイッチドキャパシタバンク（ＳＣＢ）１００４と、ＳＣＢ１００４を制御する制御ロジック１００２とを含む。制御ロジック１００２は、２進数−温度計（ＢｔＴ）デコーダ１００６とマルチプレクサ１０１０とを含む。粗同調システムは、さらなる又は異なる特徴を含むこともでき、構成要素は、図１０に示すように又は別の形で構成することができる。

いくつかの実装では、粗同調システム１０００を電圧制御発振器（ＶＣＯ）に含めて、例えばＶＣＯ内の共振器回路を同調させることができる。例えば、粗同調システム１０００の全部又は一部は、図２に示すＶＣＯ例２００、図５に示すＶＣＯ例５００、又は別のタイプのＶＣＯに含めることができる。いくつかの例では、粗同調システム１０００が、共振器回路の容量部分を制御することによって（例えば、デジタル制御容量性素子を修正することによって、又は別の形で）共振器回路を同調させることができる。

いくつかの実装では、粗同調システム１０００が、ＶＣＯ内の共振器回路のデジタル制御容量性素子として接続された容量性素子を含む。例えば、ＳＣＢ１００４内の容量性素子は、図２に示すＶＣＯ例２００内のデジタル制御容量性素子２０６として、又は図５に示すＶＣＯ例５００内のデジタル制御容量性素子５０６として共振器回路内で接続することができる。いくつかの例では、図１０に示すＫビット入力信号１０２０が、図２又は図５に示すマルチビット制御コードに対応し、ＳＣＢ１００４内の容量性素子が、共振器回路２０１又は５０１においてそれぞれ容量ＣＤＩＳＣＲＥＴＥをもたらすように構成される。

いくつかの実装では、ＳＣＢ１００４を、図１１に示すＳＣＢ例１１００に従って、又は別の形で実装することができる。ＳＣＢ例１００４は、自機が受け取った制御信号に従って各容量性素子を選択的に作動できる２つの容量性素子群を含む。図１０に示す例では、ＳＣＢ１００４が、各容量性素子を制御信号ＣＴＲＬ＿Ａに従って選択的に作動できる第１の容量性素子群と、各容量性素子を制御信号ＣＴＲＬ＿Ｂに従って選択的に作動できる第２の容量性素子群とを有する。いくつかの実装では、第１の群内の各キャパシタバンク素子が異なる公称リアクタンスを有し、第２の群内の各キャパシタバンク素子が実質的に同じ公称リアクタンスを有する。

図１０に示すように、粗同調システム１０００によってＫビット入力信号１０２０が受け取られる。いくつかの例では、このＫビット入力信号１０２０を、例えば位相ロックループ（ＰＬＬ）又は別の供給源などの、ＶＣＯの別の構成要素から受け取ることができる。図１０に示す例では、Ｋビット入力信号１０２０が、Ｎビットの第１の部分１０２２と、Ｌビットの第２の部分１０２４と、１ビットの第３の部分１０２６とを含む。Ｋビット入力信号１０２０は、別の形で構成することもできる。いくつかの実装では、Ｋビット入力信号１０２０が、共振器回路のデジタル制御部分のデジタル容量レベルを表す入力値を含む。例えば、Ｋビット入力信号１０２０は、図１４に示す変数Ｄ＿ｔｕｎｅの値を含むことができる。

図１０に示す例では、Ｎビットの第１の部分１０２２が、第１のキャパシタバンク素子群のための制御信号ＣＴＲＬ＿ＡとしてＳＣＢ１００４に入力される。ＳＣＢ１００４は、Ｎビットの第１の部分１０２２を受け取ったことに応答して、例えばＶＣＯの共振器回路内の第１のキャパシタバンク素子群のうちの１又は２以上のキャパシタバンク素子群を作動（又は停止）させる。Ｌビットの第２の部分１０２４は、制御ロジック１００２によって処理されてＭビット制御信号１０３２を生成し、このＭビット制御信号１０３２は、第２のキャパシタバンク素子群のための制御信号ＣＴＲＬ＿ＢとしてＳＣＢ１００４に入力される。ＳＣＢ１００４は、Ｍビット制御信号１０３２を受け取ったことに応答して、例えばＶＣＯの共振器回路内の第２のキャパシタバンク素子群のうちの１又は２以上のキャパシタバンク素子を作動（又は停止）させる。

図１０に示す制御ロジック例１００２では、Ｌビットの第２の部分１０２４がＢｔＴデコーダ１００６に入力される。マルチプレクサ１０１０の第１のＭビット入力部１０２９は、ＢｔＴデコーダ１００６によって生成された出力に基づく第１の一連の値を受け取り、マルチプレクサ１０１０の第２のＭビット入力部１０３１は、ＢｔＴデコーダ１００６によって生成された出力に基づく第２の一連の値を受け取る。図１０に示す例では、第１の一連の入力値が第２の一連の入力値の反転である。マルチプレクサ１０１０は、２つの異なる一連の値から選択を行い、選択された一連の値（第１の一連の値又は第２の一連の値のいずれか）をマルチプレクサ１０１０のＭビット出力部１０３３に転送し、結果として得られるＭビット制御信号１０３２（Ｍ）がＳＣＢ１００４に通信される。

図１０に示すＢｔＴデコーダ例１００６は、図９に示すＢｔＴデコーダ９０６と同様のものである。図１０に示す例では、ＢｔＴデコーダ１００６が、２進Ｌビットの第２の部分１０２４を（ビット値Ｏ₁〜Ｏ_Mを含む）温度計符号化されたＭビット出力に変換する。温度計符号化されたＭビット出力は、第１の一連の接続部１０２８を通じてマルチプレクサ１０１０の第１のＭビット入力部１０２９に通信されるとともに、第２の異なる一連の接続部１０３０を通じてマルチプレクサ１０１０の第２のＭビット入力部１０３１に通信される。

図示の例では、第１の一連の接続部１０２８が、ＢｔＴデコーダ１００６によって出力されたビット値の順序を維持する直接（非反転）接続部であり、接続部１０３０が、ＢｔＴデコーダ１００６によって出力されたビット値の順序を反転させる反転接続部である。例えば、温度計符号化されたＭビット出力からの最下位ビット（Ｏ₁）は、第２のＭビット入力部１０３１の最上位ビット（Ａ_M）に転送され、温度計符号化されたＭビット出力からの最上位ビット（Ｏ_M）は、第２のＭビット入力部１０３１の最下位ビット（Ａ₁）に転送される。対照的に、温度計符号化されたＭビット出力からの最下位ビット（Ｏ₁）は、第１のＭビット入力部１０２９の最下位ビット（Ｂ₁）に転送され、温度計符号化されたＭビット出力からの最上位ビット（Ｏ_M）は、第１のＭビット入力部１０２９の最上位ビット（Ｂ_M）に転送される。

マルチプレクサ１０１０の第１のＭビット入力部１０２９において受け取られる第１の一連の値は、（ＣＴＲＬ＿Ｂによって制御される）第２の群内のキャパシタバンク素子の第１の組み合わせを表す。例えば、第１の一連の値における各ビット値（Ａ₁〜Ａ_M）は、第２の群内のキャパシタバンク素子のそれぞれのキャパシタバンク素子を作動させるべきかどうかを示すことができる。マルチプレクサ１０１０の第２のＭビット入力部１０３１において受け取られる第２の一連の値は、（ＣＴＲＬ＿Ｂによって制御される）第２の群内のキャパシタバンク素子の第２の異なる組み合わせを表す。例えば、第２の一連の値における各ビット値（Ｂ₁〜Ｂ_M）は、第２の群内のキャパシタバンク素子のそれぞれのキャパシタバンク素子を作動させるべきかどうかを示すことができる。

図１０に示す例では、１ビットの第３の部分１０２６が、（第１のＭビット入力部１０２９において受け取られた）第１の一連の入力値又は（第２のＭビット入力部１０３１において受け取られた）第２の一連の入力値のいずれを第２のキャパシタバンク素子群のための制御信号ＣＴＲＬ＿ＢとしてＳＣＢ１００４に入力するかを制御する制御入力部である。１ビットの第３の部分１０２６は、マルチプレクサ１０１０の選択入力部１０２７（Ｓｅｌ）に通信される。マルチプレクサ１０１０は、１ビットの第３の部分１０２６に応答して、（第１のＭビット入力部１０２９において受け取られた第１の入力値に従う）キャパシタバンク素子の第１の組み合わせ、又は（Ｍビット入力部１０３１において受け取られた第２の入力値に従う）第２のキャパシタバンク素子の組み合わせのいずれかを選択するＭビット制御信号１０３２を生成する。Ｍビット制御信号１０３２は、選択されたキャパシタバンク素子の組み合わせを作動させる第２のキャパシタバンク素子部分制御信号ＣＴＲＬ＿ＢとしてＳＣＢ１００４に入力される。

図１１は、スイッチドキャパシタバンク（ＳＣＢ）例１１００を示す図である。ＳＣＢ例１１００は、それぞれが異なる公称リアクタンス値を有する（Ｎ）個の第１のキャパシタバンク素子１１０４Ａ〜Ｎを含む第１のキャパシタバンク素子部分を含む。第１のキャパシタバンク素子は、素子Ａ₁ １１０４Ａ、素子Ａ₂ １１０４Ｂ〜素子Ａ_M １１０４Ｎを含む。ＳＣＢ例１１００は、全てが共通の公称リアクタンス値を有する（Ｍ）個の第２のキャパシタバンク素子１１０６を含む第２のキャパシタバンク素子部分も含む。第２のキャパシタバンク素子は、素子Ｂ₁、素子Ｂ₂〜素子Ｂ_Mを含む。第１のキャパシタバンク素子１１０４Ａ〜Ｎ及び第２のキャパシタバンク素子１１０６は、（「Ｏ_n」で表す）第１のノード１１０２と（「Ｏ_p」で表す）第２のノード１１０３との間に並列に接続される。スイッチドキャパシタバンクは、さらなる又は異なる特徴を含むこともでき、これらの構成要素は、図示のように又は別の形で構成することができる。

いくつかの例では、ＳＣＢ例１１００を粗同調システム内で使用して、例えば電圧制御発振器回路内にデジタル制御容量性素子を提供することができる。例えば、いくつかの例では、図１１に示すＳＣＢ例１１００を、図９に示すＳＣＢ９０４又は図１０に示すＳＣＢ１００４として使用することができる。このような場合、図１１に「Ｏ_n」及び「Ｏ_p」で表すノードは、図９及び図１０に示すスイッチドキャパシタバンクのいずれかに「Ｏ_n」及び「Ｏ_p」で表すノードに対応し、図９及び図１０に示す制御信号「ＣＴＲＬ＿Ａ」及び「ＣＴＲＬ＿Ｂ」は、図１１に示すビット値（例えば、Ｃｔｒｌ_A1、Ｃｔｒｌ_A2、Ｃｔｒｌ_AN、Ｃｔｒｌ_B1、Ｃｔｒｌ_B2、Ｃｔｒｌ_BMなど）を含むことができる。ＳＣＢ１１００は、別のタイプのシステム又は環境で使用することもできる。

図１１に示す例では、第１のキャパシタバンク素子１１０４Ａ〜Ｎの各々が、第１のキャパシタバンク素子部分のための制御信号ＣＴＲＬ＿Ａの（ＣｔｒｌＡ１、Ｃｔｒｌ_A2、及びＣｔｒｌ_ANで表す）それぞれのビット値によって制御され、第２のキャパシタバンク素子１１０６の各々が、第２のキャパシタバンク素子部分のための制御信号ＣＴＲＬ＿Ｂの（Ｃｔｒｌ_B1、Ｃｔｒｌ_B2、及びＣｔｒｌ_BMで表す）それぞれのビット値によって制御される。制御信号（ＣＴＲＬ＿Ａ及びＣＴＲＬ＿Ｂ）のそれぞれのビットは、それぞれのキャパシタバンク素子をＳＣＢ１１０３の第１のノード１１０２及び第２のノード１１０３に結合するかどうかを制御する。いくつかの例では、ＳＣＢ例１１００内のキャパシタバンク素子を、図１２に示す例に従って、又は別の形で実装することができる。

図１１に示す例では、第１のキャパシタバンク素子１１０４Ａ〜Ｎが、異なる公称リアクタンス値の級数（ｓｅｒｉｅｓ）を定義する。一連のリアクタンス値は、指数的に重み付けされた級数又は別のタイプの級数とすることができる。例えば、第１のキャパシタバンク素子１１０４Ａ〜Ｎのリアクタンスは、級数Ｘ_n＝２^n-1Ｘ₀を定義することができ、ここでのＸ₀は、公称基準リアクタンス値であり、ｎは、級数を定義する規則配列内の所与の第１のキャパシタバンク素子１１０４Ａ〜Ｎの位置であり、Ｘ_nは、所与の第１のキャパシタバンク素子のリアクタンスである。この例では、第１のキャパシタバンク素子部分が７つの素子を含む（Ｎ＝７）場合、キャパシタバンク素子１１０４Ａのリアクタンス値はＸ₁＝Ｘ₀であり、キャパシタバンク素子１１０４Ｂのリアクタンス値はＸ₂＝２Ｘ₀であり、キャパシタバンク素子１１０４Ｎのリアクタンス値はＸ₇＝６４Ｘ₀である。いくつかの例では、第１のキャパシタバンク素子１１０４Ａ〜Ｎの公称リアクタンス値が別の形で構成される。

図１１に示す例では、第２のキャパシタバンク素子１１０６が全て同じ公称リアクタンス値を有し、キャパシタバンク素子１１０４Ｎの公称リアクタンスの２倍である。上述した例では、第２のキャパシタバンク素子１１０６の各々のリアクタンス値がＸ_m＝１２８Ｘ₀である。いくつかの例では、第２のキャパシタバンク素子１１０６の公称リアクタンス値が別の形で構成される。

ＳＣＢ１１００が、例えば図９及び図１０に示す粗同調システム９００、１０００で動作する場合には、第１のキャパシタバンク素子１１０４Ａ〜Ｎの各々及び第２のキャパシタバンク素子１１０６を共振器回路（例えば、それぞれ図２及び図５に示すＶＣＯ例２００及び５００の共振器回路）内で選択的に作動させることができる。例えば、キャパシタバンク素子１１０４Ｎは、ビット値ＣＴＲＬ_ANに従ってＶＣＯの共振器回路内に接続することができる。キャパシタバンク素子を共振器回路内で作動させると、キャパシタバンク素子の追加されたリアクタンスが共振器回路の共振周波数を修正する。いくつかの例では、第１のキャパシタバンク素子１１０４Ａ〜Ｎ又は第２のキャパシタバンク素子１１０６の所与の素子ｋの（共振器回路が体験する）リアクタンスＸ_kを以下のように表すことができ、
式中、Ｃ_kは所与の素子ｋの容量を表し、ωは共振器回路の周波数を表し、Ｌ_k ^(parasit)は所与の素子ｋの接続性寄生インダクタンスを表す。いくつかの例では、Ｏ_n（又はＯ_p）からｋ番目の素子までの長さが寄生インダクタンスを生じ、各素子ｋはＯ_n（又はＯ_p）に対して異なる位置に存在するので、Ｌ_k ^(parasit)の値が素子ｋ毎に異なる。

ＳＣＢ１１００をＶＣＯ（例えば、それぞれ図２及び図５に示すＶＣＯ例２００及び５００）との関連で使用する場合、ＳＣＢ１１００のキャパシタバンク素子は、ＶＣＯ内にデジタル制御容量性素子（例えば、それぞれ図２及び図５に示すデジタル制御容量性素子２０６及び５０６）を提供することができる。このような場合、ＳＣＢ１１００のキャパシタバンク素子の基準公称リアクタンス値Ｘ０は、ＶＣＯ内のアナログ制御容量性素子（例えば、それぞれ図２及び図５に示すアナログ制御容量性素子２０４及び５０４）を同調させることによって取得される有効周波数同調範囲に基づいて選択することができる。いくつかの例では、アナログ制御容量性素子を同調させることによって取得される有効周波数同調範囲が、ＶＣＯによって出力される信号の線形周波数応答領域とＶＣＯの温度応答とを考慮する。例えば、有効周波数同調範囲は、例えば−４０℃〜＋８０℃の所与の温度範囲にわたる線形範囲を考慮した時に、線形周波数範囲の最も高い下端から線形範囲の最も低い上端に及ぶことができる。この時、基準公称リアクタンス値Ｘ₀は、アナログ制御容量性素子を同調させることによって取得される有効周波数同調範囲に対応するデジタル制御容量性素子の同調から、ＶＣＯの出力信号の離散的周波数増加又は減少を引き起こすように選択することができる。いくつかの例では、公称リアクタンス値Ｘ₀が、製造プロセスのばらつき、アナログ制御容量性素子を同調させる際のデジタル−アナログ変換誤差などに起因して生じ得る周波数応答の格差を防ぐために、有効周波数同調範囲の端点における何らかの重複を可能にするように選択される。

いくつかの実装では、ＳＣＢ１１００をＶＣＯとの関連で使用する場合、ＶＣＯのデジタル制御容量性素子を同調させることに起因する、隣接する離散同調点（例えば、図１４にＤ＿ｔｕｎｅで表すデジタル容量レベル）におけるＶＣＯの出力信号の周波数間の差分が、通常はアナログ制御容量性素子を同調させることによって取得される有効周波数同調範囲以下である。このＶＣＯ内のデジタル制御容量性素子を同調させることによって生じる周波数間の差分は公称リアクタンス値Ｘ₀に影響され、一般に最も低いリアクタンス値を有する第１のキャパシタバンク素子１１０４Ａのリアクタンスに比例する。

図１２は、キャパシタバンク素子例１２００の回路図である。いくつかの例では、図１１に示す第１のキャパシタバンク素子１１０４Ａ〜Ｎ及び第２のキャパシタバンク素子１１０６が、図１２のキャパシタバンク素子例１２００の構造を有することができる。このような場合、図１２に「Ｏ_n」及び「Ｏ_p」で表すノードは、図１１に示すスイッチドキャパシタバンクの「Ｏ_n」及び「Ｏ_p」で表すノードに対応することができる。図１２に示すキャパシタバンク素子例１２００は、スイッチＳＷと、第１のｐ型トランジスタＭｐ１と、第２のｐ型トランジスタＭｐ２と、第１のｎ型トランジスタＭｎ１と、第２のｎ型トランジスタＭｎ２と、第１のキャパシタＣｎと、第２のキャパシタＣｐとを含む。図示の例では、スイッチＳＷがｎ型トランジスタ（例えば、ｎ型ＭＯＳＦＥＴ）である。第１のｐ型トランジスタＭｐ１及び第２のｐ型トランジスタＭｐ２は、ｐ型ＭＯＳＦＥＴとすることができ、第１のｎ型トランジスタＭｎ１及び第２のｎ型トランジスタＭｎ２は、ｎ型ＭＯＳＦＥＴとすることができる。

図１２に示す例では、スイッチＳＷ、第１のｐ型トランジスタＭｐ１、第２のｐ型トランジスタＭｐ２、第１のｎ型トランジスタＭｎ１及び第２のｎ型トランジスタＭｎ２のそれぞれのゲートが、ビット値（例えば、Ｃｔｒｌ_A1…Ｃｔｒｌ_AN、Ｃｔｒｌ_B1…Ｃｔｒｌ_BMなど）を入力できる制御ノードＣｔｒｌに結合される。第１のキャパシタＣｎの第１のノード及び第２のｐ型トランジスタＭｐ２の第１のソース／ドレインは、（図１２に「Ｏ_n」で表す）第１の入力ノードに接続される。第１のキャパシタＣｎの（第１のノードの反対側の）第２のノード、第２のｐ型トランジスタＭｐ２の（第１のソース／ドレインの反対側の）第２のソース／ドレイン、スイッチＳＷの第１のソース／ドレイン及び第２のｎ型トランジスタＭｎ２の第１のソース／ドレインは、共に接続される。第２のｎ型トランジスタＭｎ２の（第１のソース／ドレインの反対側の）第２のソース／ドレインは、接地（又はＶＳＳ）に結合される。第２のキャパシタＣｐの第１のノード及び第１のｐ型トランジスタＭｐ１の第１のソース／ドレインは、（図１２に「Ｏ_p」で表す）第２の入力ノードに接続することができる。第２のキャパシタＣｐの（第１のノードの反対側の）第２のノード、第１のｐ型トランジスタＭｐ１の（第１のソース／ドレインの反対側の）第２のソース／ドレイン、スイッチＳＷの（第１のソース／ドレインの反対側の）第２のソース／ドレイン及び第１のｎ型トランジスタＭｎ１の第１のソース／ドレインは、共に接続される。第１のｎ型トランジスタＭｎ１の（第１のソース／ドレインの反対側の）第２のソース／ドレインは、接地（又はＶＳＳ）に結合される。

いくつかの実装では、スイッチＳＷが、Ｃ_on／Ｃ_off≧４かつＱ≧１４に基づいて選択された最小設計ルールのチャネル長及びチャネル幅を有するｎ型ＭＯＳＦＥＴであり、式中、Ｃ_onはオン状態のスイッチＳＷの容量を表し、Ｃ_offはオフ状態のスイッチＳＷの容量を表し、ＱはＣ_onの品質係数である。ノイズ面からすればＱが高い方が有益となり得るが、Ｑが高いと大型のスイッチＳＷが必要になることによってドレインからソースへの寄生容量が増加し、従ってＣ_offが増加してＣ_on／Ｃ_offが減少する可能性がある。いくつかの実装では、第１及び第２のｎ型トランジスタＭｎ１及びＭｎ２のチャネル長及びチャネル幅が最小設計ルール量である。さらに、いくつかの実装では、第１及び第２のｐ型トランジスタＭｐ１及びＭｐ２の幅を最小設計ルール量とし、第１及び第２のｐ型トランジスタＭｐ１及びＭｐ２のチャネル長を増加させると、これらのトランジスタの抵抗が１／（ωＣ_n）よりも大幅に大きくなる。いくつかの実装では、異なる値及びサイズのスイッチＳＷ及びトランジスタＭｎ１、Ｍｎ２、Ｍｐ１及びＭｐ２を使用することもできる。

動作時には、制御信号Ｃｔｒｌが、スイッチＳＷ、第１のｎ型トランジスタＭｎ１及び第２のｎ型トランジスタを閉じて第１のｐ型トランジスタＭｐ１及び第２のｐ型トランジスタＭｐ２を開くものである場合、第１のキャパシタＣｎが第１の入力ノードＯ_nと接地（又はＶＳＳ）との間に閉ループ構成で結合され、第２のキャパシタＣｐが第２の入力ノードＯ_pと接地（又はＶＳＳ）との間に閉ループ構成で結合される。制御信号Ｃｔｒｌが、スイッチＳＷ、第１のｎ型トランジスタＭｎ１及び第２のｎ型トランジスタを開いて第１のｐ型トランジスタＭｐ１及び第２のｐ型トランジスタＭｐ２を閉じるものである場合、第１のキャパシタＣｎ及び第２のキャパシタＣｐが開ループ内に存在して事実上接断され、第１のｐ型トランジスタＭｐ１及び第２のｐ型トランジスタＭｐ２が、それぞれ第２のキャパシタＣｐ及び第１のキャパシタＣｎの漏れ又は短絡を可能にすることができる。

以下の説明では、図１１に示すＳＣＢ１１００を図９及び図１０それぞれに示す粗同調システム例９００及び１０００のＳＣＢ９０４又はＳＣＢ１００４として使用する例について検討する。いくつかの動作態様では、Ｋビット入力信号９２０／１０２０のＮビットの第１の部分９２２／１０２２が、第１のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿ＡとしてＳＣＢ９０４／１００４に入力される。Ｎビットの第１の部分９２２／１０２２の最下位ビットは、第１のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿Ａのビット値（ＣＴＲＬ_A1）とすることができ、Ｎビットの第１の部分９２２／１０２２の最上位ビットは、第１のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿Ａの最上位ビット（ＣＴＲＬ_AN）とすることができ、第１のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿Ａのそれぞれの中間ビット値に対するＮビットの第１の部分９２２／１０２２の中間ビットについても同じ対応性を適用することができる。従って、Ｎビットの第１の部分９２２／１０２２の最下位ビットは、最下位の第１のキャパシタバンク素子１１０４Ａ内の１又は２以上のキャパシタ（例えば、図１２に示す第１のキャパシタＣｎ及び第２のキャパシタＣｐ）をＶＣＯの共振器回路内で閉ループ構成で結合するか、それとも開ループ構成で結合するかを制御することができ、Ｎビットの第１の部分９２２／１０２２の次の上位ビットは、次の上位の第１のキャパシタバンク素子１１０４Ｂ内の１又は２以上のキャパシタをＶＣＯの共振器回路内で閉ループ構成で結合するか、それとも開ループ構成で結合するかを制御することができ、以下同様である。

いくつかの動作態様では、マルチプレクサ９１０／１０１０から出力されたＭビット制御信号９３２／１０３２が、第２のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿ＢとしてＳＣＢ９０４／１００４に入力される。Ｍビット制御信号９３２／１０３２の最下位ビットは、第２のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿Ｂのビット値（ＣＴＲＬ_B1）とすることができ、Ｍビット制御信号９３２／１０３２の最上位ビットは、第２のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿Ｂのビット値（ＣＴＲＬ_BN）とすることができ、第２のキャパシタバンク素子部分の制御信号ＣＴＲＬ＿Ｂのそれぞれの中間ビット値に対するＭビット制御信号９３２／１０３２の中間ビットについても同じ対応性を適用することができる。従って、Ｍビット制御信号９３２／１０３２の最下位ビットは、素子Ｂ１内の１又は２以上のキャパシタ（例えば、図１２に示す第１のキャパシタＣｎ及び第２のキャパシタＣｐ）をＶＣＯの共振器回路内で閉ループ構成で結合するか、それとも開ループ構成で結合するかを制御することができ、Ｍビット制御信号９３２／１０３２の次の上位ビットは、素子Ｂ２内の１又は２以上のキャパシタをＶＣＯの共振器回路内で閉ループ構成で結合するか、それとも開ループ構成で結合するかを制御することができ、以下同様である。

いくつかの動作態様では、マルチプレクサ９１０／１０１０が、第１のＭビット入力部９２９／１０２９及び第２のＭビット入力部９３１／１０３１から選択を行うことによってＭビット制御信号９３２／１０３２を生成する。従って、第１のＭビット入力部９２９／１０２９によって受け取られる第１の一連の値、又は第２のＭビット入力部９３１／１０３１によって受け取られる第２の一連の値は、第２のキャパシタバンク素子１１０６のうちのどのキャパシタバンク素子が閉ループ接続されたキャパシタを有するかを制御する。２つの異なるキャパシタバンク素子の組み合わせから選択を行う能力は、例えばＶＣＯの周波数出力の線形性に対応する際に高い柔軟性を可能にすることができる。

図９及び図１０に示す粗同調システム例９００及び１０００では、一方の一連の入力値がＫビット入力信号９２０／１０２０の２進Ｌビットの第２の部分９２４／１０２４の逆順温度計コードであり、この一連の入力値は、ＢｔＴデコーダ９０６／１００６及び接続部９２８／１０３０の動作によってもたらされる。マルチプレクサ９１０／１０１０がこの一連の値を選択した場合、第２のキャパシタバンク素子１１０６は、ＳＣＢ１１００におけるこれらの素子の物理的順序に従って作動する。例えば、第２のキャパシタバンク素子１１０６のうちの単一のキャパシタバンク素子が選択された場合には、最後又は「底部」位置のキャパシタバンク素子（素子_BM）が作動し（又は「オン」になり）、第２のキャパシタバンク素子１１０６のうちの２つのキャパシタバンク素子が選択された場合には、最後と最後から２番目の位置のキャパシタバンク素子（素子_BM、素子_B(M-1)）が作動して、以下同様に行われ、従って最初又は「最上部」の位置のキャパシタバンク素子（素子_B1）は、第２のキャパシタバンク素子１１０６が全て作動した場合にしか作動しない。この第２のキャパシタバンク素子１１０６の選択過程は、「下から上への（ｂｏｔｔｏｍ−ｔｏ−ｔｏｐ）」（「Ｂ２Ｔ」）選択と呼ぶことができる。

図９の粗同調システム例９００では、マルチプレクサ９１０の第２のＭビット入力部９３１によって受け取られる一連の入力値を、ＬＵＴ９０８がＫビット入力信号９２０のＬビットの第２の部分９２４に基づいて出力するようにプログラムされたあらゆるコードとすることができる。従って、ＬＵＴ９０８のプログラムは、あらゆる任意の組み合わせの第２のキャパシタバンク素子１１０６の選択を可能にする。例えば、第２のキャパシタバンク素子１１０６のうちの単一のキャパシタバンク素子が選択された場合には、ＬＵＴ９０８に記憶されているマッピングデータに基づいていずれかの位置のキャパシタバンク素子（素子_BM）を潜在的に作動させる（又は「オン」にする）ことができ、第２のキャパシタバンク素子１１０６のうちの２つのキャパシタバンク素子が選択された場合には、ＬＵＴ９０８に記憶されているマッピングデータに基づいてキャパシタバンク素子のうちのいずれか２つを潜在的に作動させる（又は「オン」にする）ことができ、以下同様である。

図１０の粗同調システム例１０００では、第１のＭビット入力部１０２９によって受け取られる一連の入力値が、Ｋビット入力信号１０２０の２進Ｌビットの第２の部分１０２４の非逆順温度計コードであり、この一連の入力値は、ＢｔＴデコーダ１００６及び接続部１０２８の動作によって生じる。マルチプレクサ１０１０がこの一連の値を選択した場合、第２のキャパシタバンク素子１１０６は、ＳＣＢ１１００におけるこれらの素子の物理的順序に基づいて作動する。この場合、第２のキャパシタバンク素子１１０６は、第２のＭビット入力部１０３１が受け取る一連の入力値によって選択される順序とは異なる順序で選択される。例えば、第２のキャパシタバンク素子１１０６のうちの単一のキャパシタバンク素子が選択された場合には、最初又は「最上部」の位置のキャパシタバンク素子（素子_B1）が作動し（又は「オン」になり）、第２のキャパシタバンク素子１１０６のうちの２つのキャパシタバンク素子が選択された場合には、最初と２番目の位置のキャパシタバンク素子（素子_B1、素子_B2）が作動して、以下同様に行われ、従って最後又は「底部」の位置のキャパシタバンク素子（素子_BM）は、第２のキャパシタバンク素子１１０６が全て作動した場合にしか作動しない。この第２のキャパシタバンク素子１１０６の選択過程は、上記で概説した「下から上への」選択順の逆である「上から下への（ｔｏｐ−ｔｏ−ｂｏｔｔｏｍ）」（「Ｔ２Ｂ」）選択と呼ぶことができる。

図１３は、ＶＣＯ例の集積回路レイアウト例１３００である。いくつかの実装では、集積回路レイアウト例１３００を用いて、図１１に示すＳＣＢ１１００を含む図５に示すＶＣＯ例５００を実装することができる。いくつかの例では、ＶＣＯ例５００を、別のタイプのレイアウトに従って実装することもできる。ＳＣＢを制御するための（例えば、図９及び図１０それぞれに示すタイプの）制御ロジックは、図１３に示すレイアウト１３００の領域外に実装することができる。

レイアウト例１３００は、半導体（例えば、シリコン）基板内の部分と、半導体基板上のそれぞれの１又は２以上の誘電体層に埋め込まれた１又は２以上の金属層内の部分とを含む。レイアウト１３００は、変圧器（例えば、変圧器５０９）の一次巻線部分１３０２と、変圧器の第１の二次巻線部分１３０４Ａと、変圧器の第２の二次巻線部分１３０４Ｂとを含む。一次巻線部分１３０２は、半導体基板上の第１の金属層内に存在する。第１の二次巻線部分１３０４Ａは、第１の金属層内に部分的に存在するとともに、少なくとも第１の二次巻線部分１３０４Ａが一次巻線部分１３０２と重なり合う第１の金属層の上方又は下方の第２の金属層内に部分的に存在する。同様に、第２の二次巻線部分１３０４Ｂは、第１の金属層内に部分的に存在するとともに、少なくとも第２の二次巻線部分１３０４Ｂが一次巻線部分１３０２及び／又は第１の二次巻線部分１３０４Ａと重なり合う第２の金属層内に部分的に存在する。

レイアウト例１３００は、第１のキャパシタバンク素子（ＳＣＢ素子Ａ１〜Ａ７）を有する第１のキャパシタバンク素子部分１３０６と、第２のキャパシタバンク素子（ＳＣＢ素子Ｂ１〜Ｂ８）を有する第２のキャパシタバンク素子部分１３０８とを含む。図１３の第１のキャパシタバンク素子は、図１１に示す第１のキャパシタバンク素子１１０４Ａ、１１０４Ｂ〜１１０４Ｎと同様のものとすることができ、図１３に示す第２のキャパシタバンク素子は、図１１に示す第２のキャパシタバンク素子１１０６と同様のものとすることができる。図１３に示すキャパシタバンク素子の各々は、半導体基板内及び１又は２以上の金属層内に実装することができる。図示の例では、一次巻線部分１３０２と第１の二次巻線部分１３０４Ａとの間の第１の金属層の第１の部分（例えば、第１のノード）がキャパシタバンク素子のそれぞれの入力ノードに結合され、一次巻線部分１３０２と第２の二次巻線部分１３０４Ｂとの間の第２の部分（例えば、第２のノード）がキャパシタバンク素子のそれぞれの他の入力ノードに結合される。

レイアウト例１３００は、第１のインバータ１３１２Ａ及び第２のインバータ１３１２Ｂも含む。第１のインバータ１３１２Ａ及び第２のインバータ１３１２Ｂの各々は、半導体基板内及び１又は２以上の金属層内に実装することができる。第１のインバータ１３１２Ａの第１の入力部は、第１の金属層の第１のノードに結合され、第１のインバータ１３１２Ａの第２の入力部は、第１の二次巻線部分１３０４Ａの一次巻線部分１３０２とは反対側に結合された第１の金属層の第３の部分（例えば、第３のノード）に結合される。第１のインバータ１３１２Ａの出力部は、第１の金属層の第２のノードに結合される。第２のインバータ１３１２Ｂの第１の入力部は、第１の金属層の第２のノードに結合され、第２のインバータ１３１２Ｂの第２の入力部は、第２の二次巻線部分１３０４Ｂの一次巻線部分１３０２とは反対側に結合された第１の金属層の第４の部分（例えば、第４のノード）に結合される。第２のインバータ１３１２Ｂの出力部は、第１の金属層の第１のノードに結合される。

レイアウト１３００は、（例えば、アナログ制御容量性素子５０４の）バラクタを含むアナログ容量同調領域１３１４を含む。バラクタは、半導体基板内及び１又は２以上の金属層内に実装することができる。バラクタは、第１のインバータ１３１２Ａの出力部と第２のインバータ１３１２Ｂの出力部との間に、例えば第１の金属層の第１のノードと第２のノードとの間に結合される。

図１４は、ＶＣＯ出力周波数例のプロット１４００である。プロット１４００には、図１３に示すレイアウト１３００に従って製造されたＶＣＯ例の、図１０に示す粗同調システム例１０００がスイッチドキャパシタバンクを一定範囲のデジタル容量レベルにわたって同調させた時の出力周波数を示す。ｙ軸１４０２は、ＶＣＯの出力周波数をメガヘルツ（ＭＨｚ）単位で表す。ｘ軸１４０４は、デジタル制御容量性素子を同調させる際に利用できる増分段階であるデジタル容量レベル（Ｄ＿ｔｕｎｅ）を表す。Ｄ＿ｔｕｎｅの各値は、制御ロジックが（Ｋビット制御信号に従って）選択した異なるキャパシタバンク素子の組み合わせに対応する。図１３に示す例では、Ａ群に７つのキャパシタバンク素子が存在し（Ｎ＝７）、Ｂ群に８つのキャパシタバンク素子が存在する（Ｎ＝８）。図１１に示す例と同様に、Ａ群のキャパシタバンク素子の公称リアクタンス値は、各値が先行する値の２倍である規則的級数を定め、Ｂ群のキャパシタバンク素子は、全て同じ公称リアクタンス値を有する。具体的に言えば、この例では、Ｂ群の各キャパシタバンク素子の公称リアクタンス値はＸ_M＝２^NＸ₀＝１２８Ｘ₀であり、利用可能な離散段階の数は１１５１（例えば、（１＋Ｍ）２^N−１）である。

図１４には、第１の出力周波数データ１４０６と、第２の出力周波数データ１４０８と、第３の出力周波数データ１４１０とを示す。第１の出力周波数データ１４０６は、第２のキャパシタバンク素子群（Ｂ群）の下から上への選択過程を用いたシミュレーションを表す。第２の出力周波数データ１４０８は、第２のキャパシタバンク素子群の下から上への選択過程を用いた物理的実装の測定値を表す。第３の出力周波数データ１４１０は、第２のキャパシタバンク素子群の上から下への選択過程を用いた物理的実装の測定値を表す。

シミュレートした第１の出力周波数データ１４０６では、１２７〜１２８、２５５〜２５６などのＤ＿ｔｕｎｅ段階に反転間隔（ｉｎｖｅｒｔｅｄ ｇａｐ）（Ｄ＿ｔｕｎｅが増すと周波数も増加する）が見られる。これらの段階は、Ｂ群内のキャパシタバンク素子が作動した段階である。測定した第２及び第３の出力周波数データ１４０８及び１４１０では、１２７〜１２８、２５５〜２５６などのＤ＿ｔｕｎｅ段階に非反転間隔（Ｄ＿ｔｕｎｅが増えると周波数が減少する）が見られる。これらの段階は、Ｂ群内のキャパシタバンク素子が作動した段階である。出力周波数データ１４０６、１４０８及び１４１０における反転間隔と非反転間隔との違いは、シミュレーションにおいて寄生インピーダンスを考慮していない結果である可能性が高い。

図１４Ａは、図１４の挿入部（ｉｎｓｅｔ）によって示す図１４に示すプロット１４００の一部の詳細図１４００Ａである。第２の出力周波数データ部分１４０８Ａ及び第３の出力周波数データ部分１４１０Ａは、それぞれプロット１４００の挿入部における第２の出力周波数データ１４０８及び第３の出力周波数データ１４１０の部分である。容量性素子の公称容量値によれば、Ｂ群内のキャパシタバンク素子は全て同じ公称リアクタンスを有するので、各Ｄ＿ｔｕｎｅ値において第２の出力周波数データ部分１４０８Ａと第３の出力周波数データ部分１４１０Ａは等しいことになる。しかしながら、実際には、第２の群内のキャパシタバンク素子は、通常は同じ実効リアクタンスを有しておらず、リアクタンスは（異なる相互接続部の長さ、製造プロセスのばらつきなどに起因して）キャパシタバンク素子毎に異なり得る。例えば、Ｂ群内のキャパシタバンク素子は、共振器回路の誘導部分からの距離が異なることによって異なる寄生インダクタンスを有することができる。従って、Ｂ群内のキャパシタバンク素子の異なる組み合わせを選択することによって実効リアクタンスが異なる場合があり、従ってたとえ同じ数のＢ群素子が作動した場合でも周波数出力が異なる可能性がある。プロット１４００の詳細図１４００Ａに示すように、この例では、一般に上から下への選択過程によって生じる周波数信号が、同じＤ＿ｔｕｎｅ段階における下から上への選択過程よりも低くなる。

図１４Ａに示す例では、第２の出力周波数データ部分１４０８Ａが、２５５〜２５６のＤ＿ｔｕｎｅ段階に２０ＭＨｚの非反転間隔を有する。第２の出力周波数データ部分１４０８Ａにおいて使用される下から上への選択過程を使用すると、ＶＣＯは、この２０ＭＨｚの非反転間隔内の周波数を有する信号を生成できないことがあり、このＶＣＯを使用するＰＬＬは、このような周波数を自動追跡できないことがある。しかしながら、ＶＣＯは、第２の出力周波数データ部分１４０８Ａにおけるこの２０ＭＨｚの非反転間隔内の信号を、下から上への選択過程の異なる周波数応答を利用して生成することができる。詳細図１４００Ａに示すように、第３の出力周波数データ部分１４１０Ａは、第２の出力周波数データ部分１４０８Ａにおける２０ＭＨｚの非反転間隔内の周波数を有する信号をＤ＿ｔｕｎｅ＝２４３〜２４８において達成する。従って、ＶＣＯがこのような周波数を出力すべき場合、Ｋビット入力信号１０２０は、Ｄ＿ｔｕｎｅ＝２４３〜２４８を用いて上から下への選択を行うビット値をＳＣＢ１００４に出力するようにマルチプレクサ１０１０を制御する１ビットの第３の部分１０２６を有することができる。

粗同調システム例９００及び１０００では、制御ロジック９０２及び１００２がそれぞれ２つの選択過程を使用し、これらの２つの選択過程を例えば相補的に併用することができる。例えば、図１０の粗同調システム１０００を使用する場合には、下から上への選択過程によって非反転間隔が生じる周波数を除いて下から上への選択過程を使用することができ、下から上への選択過程の非反転間隔内の周波数を有する信号は、上から下への選択過程を用いて実現することができる。或いは、上から下への選択過程の使用と下から上への選択過程の使用とを切り替えることもできる。別の例として、図９の粗同調システム９００を使用する場合、ＶＣＯは、下から上への選択過程、又はＬＵＴ９０８にプログラムされているいずれかの選択過程を選択することができる。従って、図９の粗同調システムは、ＶＣＯの周波数出力を指定する上でも柔軟性をもたらす。集積回路ＶＣＯは、非反転間隔における周波数を回復するように異なる選択過程からの選択を可能にすることによって幅広い範囲又は高い柔軟性で動作することができる。いくつかの例では、異なる選択過程から選択を行うことにより、必ずしもＶＣＯの同調範囲を低減することなく所望の周波数分解能（又は間隔）の達成が可能になる。
一般的態様では、電圧制御発振器について説明した。いくつかの例では、電圧制御発振器が、上述した１又は２以上の利点をもたらす特徴又は構成要素を含む。

第１の例では、無線センサデバイスが電圧制御発振器を含む。電圧制御発振器は、第１のインバータと、第２のインバータと、変圧器とを含む。第１のインバータは、第１のインバータ入力ノードと第１のインバータ出力ノードとを含む。第２のインバータは、第２のインバータ入力ノードと第２のインバータ出力ノードとを含む。変圧器は、第１のインバータと第２のインバータとの間に接続されて、一次巻線部分と２つの二次巻線部分とを含む。一次巻線部分は、第１のインバータ出力ノードと第２のインバータ出力ノードとの間に接続されて、第１の二次巻線部分及び第２の二次巻線部分に誘導結合される。第１の二次巻線部分は、一次巻線部分と第１のインバータ入力ノードとの間に接続され、第２の二次巻線部分は、一次巻線部分と第２のインバータ入力ノードとの間に接続される。

いくつかの例では、第１の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。第１のインバータは第３のインバータ入力ノードを含み、第２のインバータは第４のインバータ入力ノードを含み、一次巻線部分は、第３のインバータ入力ノードと第４のインバータ入力ノードとの間に接続される。第１のインバータは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを含み、第２のインバータは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを含む。第１のインバータは、２つのｎ型ＭＯＳＦＥＴと２つのｐ型ＭＯＳＦＥＴとを含み、第２のインバータは、２つのｎ型ＭＯＳＦＥＴと２つのｐ型ＭＯＳＦＥＴとを含む。

いくつかの例では、第１の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。電圧制御発振器は、第１のインバータと第２のインバータとの間に接続された容量部分を含む。容量部分は、デジタル制御キャパシタ素子を含む。容量部分は、アナログ制御キャパシタ素子を含む。

第２の例では、電圧制御発振器回路が、変圧器と、容量部分と、第１のインバータと、第２のインバータとを含む。変圧器は、第１のノードと第２のノードとの間に接続された一次巻線部分と、第１のノードと第３のノードとの間に接続された第１の二次巻線部分と、第２のノードと第４のノードとの間に接続された第２の二次巻線部分とを有する。容量部分は、第１のノードと第２のノードとの間に接続される。第１のインバータは、第３のノードに接続された第１のインバータ入力ノードと、第２のノードに接続された第１のインバータ出力ノードとを有する。第２のインバータは、第４のノードに接続された第２のインバータ入力ノードと、第１のノードに接続された第２のインバータ出力ノードとを有する。

いくつかの例では、第２の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。第１のインバータは、第１の電源ノードに結合されたソースを有する第１のｐ型トランジスタと、第２の電源ノードに結合されたソースを有する第１のｎ型トランジスタとを含み、第１のｐ型トランジスタのゲートと第１のｎ型トランジスタのゲートとが、第１のインバータ入力ノードとして共に接続され、第１のｐ型トランジスタのドレインと第１のｎ型トランジスタのドレインとが、第１のインバータ出力ノードとして共に接続される。第２のインバータは、第１の電源ノードに結合されたソースを有する第２のｐ型トランジスタと、第２の電源ノードに結合されたソースを有する第２のｎ型トランジスタとを含み、第２のｐ型トランジスタのゲートと第２のｎ型トランジスタのゲートとが、第２のインバータ入力ノードとして共に接続され、第２のｐ型トランジスタのドレインと第２のｎ型トランジスタのドレインとが、第２のインバータ出力ノードとして共に接続される。

いくつかの例では、第２の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。第１のインバータは、第１のノードに接続された第３のインバータ入力ノードを含み、第２のインバータは、第２のノードに接続された第４のインバータ入力ノードを有する。第１のインバータは、第１の電源ノードに結合されたソースと第１のインバータ入力ノードであるゲートとを有する第１のｐ型トランジスタと、第２の電源ノードに結合されたソースと第３のインバータ入力ノードであるゲートとを有する第１のｎ型トランジスタとを含み、第１のｐ型トランジスタのドレインと第１のｎ型トランジスタのドレインとが、第１のインバータ出力ノードとして共に接続される。第２のインバータは、第１の電源ノードに結合されたソースと第２のインバータ入力ノードであるゲートとを有する第２のｐ型トランジスタと、第２の電源ノードに結合されたソースと第４のインバータ入力ノードであるゲートとを有する第２のｎ型トランジスタとを含み、第２のｐ型トランジスタのドレインと第２のｎ型トランジスタのドレインとが、第２のインバータ出力ノードとして共に接続される。第１のインバータは、第１の電源ノードに結合されたソースを有する第１のｐ型トランジスタと、第２の電源ノードに結合されたソースを有する第１のｎ型トランジスタと、第１の電源ノードに結合されたソースを有する第２のｐ型トランジスタと、第２の電源ノードに結合されたソースを有する第２のｎ型トランジスタとを含み、第１のｐ型トランジスタのゲートと第１のｎ型トランジスタのゲートとが、第１のインバータ入力ノードとして共に接続され、第２のｐ型トランジスタのゲートと第２のｎ型トランジスタのゲートとが、第３のインバータ入力ノードとして共に接続され、第１のｐ型トランジスタ、第１のｎ型トランジスタ、第２のｐ型トランジスタ及び第２のｎ型トランジスタのそれぞれのドレインが、第１のインバータ出力ノードとして共に接続される。第２のインバータは、第１の電源ノードに結合されたソースを有する第３のｐ型トランジスタと、第２の電源ノードに結合されたソースを有する第３のｎ型トランジスタと、第１の電源ノードに結合されたソースを有する第４のｐ型トランジスタと、第２の電源ノードに結合されたソースを有する第４のｎ型トランジスタとを含み、第３のｐ型トランジスタのゲートと第３のｎ型トランジスタのゲートとが、第２の入力ノードとして共に接続され、第４のｐ型トランジスタのゲートと第４のｎ型トランジスタのゲートとが、第３のインバータ入力ノードとして共に接続され、第３のｐ型トランジスタ、第３のｎ型トランジスタ、第４のｐ型トランジスタ及び第４のｎ型トランジスタのそれぞれのドレインが、第２のインバータ出力ノードとして共に接続される。

いくつかの例では、第２の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。変圧器は、自動変圧器である。容量性素子は、第１のキャパシタバンクと第２のキャパシタバンクとを含み、第１のキャパシタバンクはアナログ同調キャパシタを含み、第２のキャパシタバンクは離散制御キャパシタを含む。

第３の例では、第１のインバータからの第１の電圧が誘導−容量（ＬＣ）タンクの第１のノードに出力される。ＬＣタンクは、変圧器の容量部分と一次巻線部分とを含み、容量部分は、ＬＣタンクの第１のノードと第２のノードとの間に接続され、一次巻線部分は、第１のノードと第２のノードとの間に接続される。第１のインバータの第１の入力ノードに、第３のノードからの第２の電圧が入力される。第２のノードと第３のノードとの間に、変圧器の第１の二次巻線部分が接続される。

いくつかの例では、第３の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。第１のインバータの第２の入力ノードに、第２のノードからの第３の電圧が入力される。第１の電圧は振動する。電圧は、変圧器の一次巻線部分と第１の二次巻線部分との間で変圧される。ＬＣタンクの共振周波数が、ＬＣタンクにキャパシタを選択的に結合するように容量部分内のスイッチを制御すること、容量部分内のアナログ同調キャパシタを同調させること、又はこれらの両方によって制御される。

いくつかの例では、第３の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。第２のノードに、第２のインバータからの第３の電圧が入力される。第２のインバータの第２の入力ノードに、第４のノードからの第４の電圧が入力される。第１のノードと第４のノードとの間に、変圧器の第２の二次巻線部分が接続される。電圧は、変圧器内の一次巻線部分と第１の二次巻線部分との間で変圧される。電圧は、変圧器内の一次巻線部分と第２の二次巻線部分との間で変圧される。変圧器は、一次巻線部分と、第１の二次巻線部分と、第２の二次巻線部分とを含む自動変圧器である。

第４の例では、無線センサデバイスが電圧制御発振器を含む。電圧制御発振器は、共振器回路と、マルチプレクサと、制御ロジックとを含む。共振器回路は、共振器回路を同調させるスイッチドキャパシタバンクを含む。スイッチドキャパシタバンクは、キャパシタバンク素子を含む。マルチプレクサは、スイッチドキャパシタバンクに通信可能に結合されて、デジタル容量レベルを表す入力値に基づいてキャパシタバンク素子の組み合わせを選択する。マルチプレクサは、第１のマルチビット入力部と、第２のマルチビット入力部と、マルチビット出力部とを含む。第１のマルチビット入力部は、キャパシタバンク素子の第１の組み合わせを表す第１の一連の値を受け取るように構成される。第２のマルチビット入力部は、キャパシタバンク素子の第２の異なる組み合わせを表す第２の一連の値を受け取るように構成される。マルチビット出力部は、第１の一連の値又は第２の一連の値をスイッチドキャパシタバンクに通信して第１の組み合わせ又は第２の組み合わせのいずれかを選択するように構成される。制御ロジックは、デジタル容量レベルの各々について第１の一連の値及び第２の一連の値を生成するように構成される。

いくつかの例では、第４の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。入力値は、第１の部分と第２の部分とを含む。制御ロジックは、入力値の第２の部分を受け取り、この部分を復号することによって第１の一連の値を生成するように構成されたデコーダと、入力値の第２の部分を受け取り、内部に記憶されているコンピュータ可読マッピングデータに従って第２の一連の値を生成するように構成されたルックアップテーブルとを含む。制御ロジックは、入力値の第２の部分を受け取り、この部分を復号することによって第１の一連の値を生成するように構成されたデコーダと、デコーダから第１の一連の値を受け取り、これらの値を並べ替えることによって第２の一連の値を生成するように構成された回路とを含む。

いくつかの例では、第４の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。入力値は、第１の部分と第２の部分とを含む。スイッチドキャパシタバンクは、第１のキャパシタバンク素子と第２のキャパシタバンク素子とを含む。スイッチドキャパシタバンクは、各入力値の第１の部分に従ってキャパシタバンク素子の第１の組み合わせを作動させるとともに、マルチプレクサから受け取った第１又は第２の一連の値に従って、第２のキャパシタバンク素子の選択された組み合わせを作動させるように構成される。マルチプレクサは、スイッチドキャパシタバンクに通信可能に結合されて、入力値の第２の部分に基づいて第２のキャパシタバンク素子の組み合わせを選択する。制御ロジックは、入力値の第２の部分に基づいて第１の一連の値及び第２の一連の値を生成するように構成される。第２のキャパシタバンク素子の各々は、同じ公称リアクタンスを有し、第１のキャパシタバンク素子の各々は、異なる公称リアクタンスを有する。

いくつかの例では、第４の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。マルチプレクサは、制御値を受け取るように構成された制御入力部を有し、制御値に基づいて第１の一連の値又は第２の一連の値のいずれかをマルチビット出力部に転送する。電圧制御発振器は、共振器回路に接続されたゲイン部分を含む。

第５の例では、電圧制御発振器が、共振器回路とマルチプレクサとを含む。共振器回路は、誘導部分と容量部分とを含む。容量部分は、キャパシタバンク素子を含むスイッチドキャパシタバンクを含む。スイッチドキャパシタバンクは、マルチプレクサからのビット値に基づいてキャパシタバンク素子の組み合わせを選択的に作動させるように構成される。マルチプレクサは、第１のマルチビット入力部と、第２のマルチビット入力部と、マルチビット出力部とを含む。第１のマルチビット入力部は、第１の一連のビット値を受け取るように構成される。第２のマルチビット入力部は、第２の異なる一連のビット値を受け取るように構成される。マルチビット出力部は、スイッチドキャパシタバンクに通信可能に結合されて、第１又は第２の一連のビット値のいずれかをスイッチドキャパシタバンクに通信するように構成される。

いくつかの例では、第５の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。マルチプレクサは、制御値を受け取るように構成された制御入力部を有し、制御値に基づいて第１の一連のビット値又は第２の一連のビット値のいずれかをマルチビット出力部に転送する。

いくつかの例では、第５の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。マルチビット出力部は、第１のマルチビット出力部であり、電圧制御発振器は、２進数−熱デコーダ（ｂｉｎａｒｙ ｔｏ ｔｈｅｒｍａｌ ｄｅｃｏｄｅｒ）とルックアップテーブルとを含む。２進数−熱デコーダは、第１の一連のビット値を生成するように構成されるとともに、マルチプレクサの第１のマルチビット入力部に通信可能に結合された第２のマルチビット出力部を有する。ルックアップテーブルは、第２の一連のビット値を生成するように構成されるとともに、マルチプレクサの第２のマルチビット入力部に通信可能に結合された第３のマルチビット出力部を有する。

いくつかの例では、第５の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。マルチビット出力部は第１のマルチビット出力部であり、電圧制御発振器は２進数−熱デコーダを含む。２進数−熱デコーダは、第１の一連のビット値を生成するように構成される。２進数−熱デコーダは、マルチプレクサの第１のマルチビット入力部に通信可能に結合された第２のマルチビット出力部と、マルチプレクサの第２のマルチビット入力部に通信可能に結合された第３のマルチビット出力部とを有する。

いくつかの例では、第５の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。キャパシタバンク素子は、全て同じリアクタンスを有する。キャパシタバンク素子は、第１のキャパシタバンク素子であり、第１のキャパシタバンク素子の各々は、第１のスイッチと第１のキャパシタとを含む。各第１のキャパシタバンク素子の第１のスイッチは、第１のキャパシタバンク素子の第１のキャパシタを共振器回路に閉ループ構成で選択的に結合する。マルチビット出力部の各ビットノードは、第１のキャパシタバンク素子のそれぞれの第１のスイッチに通信可能に結合されて第１のスイッチを制御するように構成される。スイッチドキャパシタバンクは、第２のキャパシタバンク素子をさらに含む。第２のキャパシタバンク素子の各々は、第２のスイッチと第２のキャパシタとを含む。各第２のキャパシタバンク素子の第２のスイッチは、第２のキャパシタバンク素子の第２のキャパシタを共振器回路に閉ループ構成で選択的に結合する。第２のキャパシタバンク素子は、それぞれが異なるリアクタンスを有する。第２のキャパシタバンク素子は、有意性順に配置される。第２のキャパシタバンク素子の各々は、公称リアクタンスの２^n-1倍を有し、ｎは、有意性順における第２のキャパシタバンク素子の位置を表す。

第６の例では、第１の入力信号及び第２の入力信号がいずれもマルチプレクサに入力される。第１及び第２の入力信号は、共振器回路のデジタル容量レベルに基づく。第１の入力信号又は第２の入力信号は、マルチプレクサ出力信号としてマルチプレクサから選択的に出力される。マルチプレクサ出力信号に従って、共振器回路内のキャパシタバンク素子が選択的に作動される。

いくつかの例では、第６の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。２進数−温度計デコーダに第３の入力信号が入力される。２進数−温度計デコーダから出力される温度計符号化信号は、第３の入力信号に基づく。温度計符号化信号は、第１の入力信号としてマルチプレクサに入力される。温度計符号化信号のビット順を逆にしたものが第２の入力信号としてマルチプレクサに入力される。

いくつかの例では、第６の例の実装が、以下の特徴のうちの１つ又は２つ以上を含むことができる。２進数−温度計デコーダに第３の入力信号が入力される。第３の入力信号は、ルックアップテーブルに入力される。２進数−温度計デコーダから出力される温度計符号化信号は、第３の入力信号に基づく。温度計符号化信号は、第１の入力信号としてマルチプレクサに入力される。ルックアップテーブルから出力されるルックアップテーブル出力信号は、第３の入力信号に基づく。ルックアップテーブル出力信号は、第２の入力信号としてマルチプレクサに入力される。それぞれのキャパシタバンク素子内のスイッチは、マルチプレクサ出力信号に従って共振器回路に閉ループ構成でキャパシタを結合するように制御される。キャパシタバンク素子の各々は、マルチプレクサ出力信号におけるそれぞれのビットによって制御される少なくとも１つのスイッチを含む。

本明細書は多くの詳細を含むが、これらの詳細は、特許請求できるものの範囲を限定するものとして解釈すべきではなく、むしろ特定の例に固有の特徴の説明として解釈すべきである。本明細書において別個の実装の文脈で説明したいくつかの特徴は組み合わせることもできる。これとは逆に、単一の実装の文脈で説明した様々な特徴は、複数の実施形態において別個に、又はいずれかの好適な部分的組み合わせの形で実装することもできる。
複数の例について説明した。それでもなお、様々な修正を行うことができると理解されたい。従って、以下の特許請求の範囲には他の実施形態も含まれる。

２００ 電圧制御発振器（ＶＣＯ）
２０１ 共振器回路
２０２ ゲイン部分
２０３ 容量部分
２０４ アナログ制御容量性素子
２０６ デジタル制御容量性素子
２０８ 抵抗素子
２０９ 変圧器
２１０ 一次巻線部分
２１２Ａ 第１の二次巻線部分
２１２Ｂ 第２の二次巻線部分
２１４Ａ 第１のインバータ
２１４Ｂ 第２のインバータ

Claims (22)

1. 電圧制御発振器を備えた無線センサデバイスであって、前記電圧制御発振器は、
   第１のインバータ入力ノード及び第１のインバータ出力ノードを含む第１のインバータと、
   第２のインバータ入力ノード及び第２のインバータ出力ノードを含む第２のインバータと、
   前記第１のインバータと前記第２のインバータとの間に接続された変圧器と、
   を含み、前記変圧器は、
   一次巻線部分と、
   第１の二次巻線部分と、
   第２の二次巻線部分と、
   を含み、
   前記一次巻線部分は、前記第１のインバータ出力ノードと前記第２のインバータ出力ノードとの間に接続されて前記第１の二次巻線部分及び前記第２の二次巻線部分に誘導結合され、
   前記第１の二次巻線部分は、前記一次巻線部分と前記第１のインバータ入力ノードとの間に接続され、
   前記第２の二次巻線部分は、前記一次巻線部分と前記第２のインバータ入力ノードとの間に接続される、
   ことを特徴とする無線センサデバイス。
2. 前記第１のインバータは、第３のインバータ入力ノードを含み、前記第２のインバータは、第４のインバータ入力ノードを含み、前記一次巻線部分は、前記第３のインバータ入力ノードと前記第４のインバータ入力ノードとの間に接続される、
   請求項１に記載の無線センサデバイス。
3. 前記第１のインバータは、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを含み、前記第２のインバータは、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを含む、
   請求項２に記載の無線センサデバイス。
4. 前記第１のインバータは、２つのｎ型ＭＯＳＦＥＴと２つのｐ型ＭＯＳＦＥＴとを含み、前記第２のインバータは、２つのｎ型ＭＯＳＦＥＴと２つのｐ型ＭＯＳＦＥＴとを含む、
   請求項２に記載の無線センサデバイス。
5. 前記電圧制御発振器は、前記第１のインバータと前記第２のインバータとの間に接続された容量部分を含む、
   請求項１に記載の無線センサデバイス。
6. 前記容量部分は、デジタル制御キャパシタ素子を含む、
   請求項５に記載の無線センサデバイス。
7. 前記容量部分は、アナログ制御キャパシタ素子を含む、
   請求項６に記載の無線センサデバイス。
8. 電圧制御発振器回路であって、
   第１のノードと第２のノードとの間に接続された一次巻線部分と、前記第１のノードと第３のノードとの間に接続された第１の二次巻線部分と、前記第２のノードと第４のノードとの間に接続された第２の二次巻線部分とを有する変圧器と、
   前記第１のノードと前記第２のノードとの間に接続された容量部分と、
   前記第３のノードに接続された第１のインバータ入力ノード及び前記第２のノードに接続された第１のインバータ出力ノードを有する第１のインバータと、
   前記第４のノードに接続された第２のインバータ入力ノード及び前記第１のノードに接続された第２のインバータ出力ノードを有する第２のインバータと、
   を備えることを特徴とする電圧制御発振器回路。
9. 前記第１のインバータは、
   第１の電源ノードに結合されたソースを有する第１のｐ型トランジスタと、
   第２の電源ノードに結合されたソースを有する第１のｎ型トランジスタと、
   を含み、前記第１のｐ型トランジスタのゲートと前記第１のｎ型トランジスタのゲートとが、前記第１のインバータ入力ノードとして共に接続され、前記第１のｐ型トランジスタのドレインと前記第１のｎ型トランジスタのドレインとが、前記第１のインバータ出力ノードとして共に接続され、
   前記第２のインバータは、
   第１の電源ノードに結合されたソースを有する第２のｐ型トランジスタと、
   第２の電源ノードに結合されたソースを有する第２のｎ型トランジスタと、
   を含み、前記第２のｐ型トランジスタのゲートと前記第２のｎ型トランジスタのゲートとが、前記第２のインバータ入力ノードとして共に接続され、前記第２のｐ型トランジスタのドレインと前記第２のｎ型トランジスタのドレインとが、前記第２のインバータ出力ノードとして共に接続される、
   請求項８に記載の電圧制御発振器。
10. 前記第１のインバータは、前記第１のノードに接続された第３のインバータ入力ノードをさらに有し、前記第２のインバータは、前記第２のノードに接続された第４のインバータ入力ノードをさらに有する、
    請求項８に記載の電圧制御発振器。
11. 前記第１のインバータは、
    第１の電源ノードに結合されたソースと、前記第１のインバータ入力ノードであるゲートとを有する第１のｐ型トランジスタと、
    第２の電源ノードに結合されたソースと、前記第３のインバータ入力ノードであるゲートとを有する第１のｎ型トランジスタと、
    を含み、前記第１のｐ型トランジスタのドレインと前記第１のｎ型トランジスタのドレインとが、前記第１のインバータ出力ノードとして共に接続され、
    前記第２のインバータは、
    前記第１の電源ノードに結合されたソースと、前記第２のインバータ入力ノードであるゲートとを有する第２のｐ型トランジスタと、
    前記第２の電源ノードに結合されたソースと、前記第４のインバータ入力ノードであるゲートとを有する第２のｎ型トランジスタと、
    を含み、前記第２のｐ型トランジスタのドレインと前記第２のｎ型トランジスタのドレインとが、前記第２のインバータ出力ノードとして共に接続される、
    請求項１０に記載の電圧制御発振器。
12. 前記第１のインバータは、
    第１の電源ノードに結合されたソースを有する第１のｐ型トランジスタと、
    第２の電源ノードに結合されたソースを有する第１のｎ型トランジスタと、
    前記第１の電源ノードに結合されたソースを有する第２のｐ型トランジスタと、
    前記第２の電源ノードに結合されたソースを有する第２のｎ型トランジスタと、
    を含み、前記第１のｐ型トランジスタのゲートと前記第１のｎ型トランジスタのゲートとが、前記第１のインバータ入力ノードとして共に接続され、前記第２のｐ型トランジスタのゲートと前記第２のｎ型トランジスタのゲートとが、前記第３のインバータ入力ノードとして共に接続され、前記第１のｐ型トランジスタ、前記第１のｎ型トランジスタ、前記第２のｐ型トランジスタ及び前記第２のｎ型トランジスタのそれぞれのドレインが、前記第１のインバータ出力ノードとして共に接続され、
    前記第２のインバータは、
    前記第１の電源ノードに結合されたソースを有する第３のｐ型トランジスタと、
    前記第２の電源ノードに結合されたソースを有する第３のｎ型トランジスタと、
    前記第１の電源ノードに結合されたソースを有する第４のｐ型トランジスタと、
    前記第２の電源ノードに結合されたソースを有する第４のｎ型トランジスタと、
    を含み、前記第３のｐ型トランジスタのゲートと前記第３のｎ型トランジスタのゲートとが、前記第２のインバータ入力ノードとして共に接続され、前記第４のｐ型トランジスタのゲートと前記第４のｎ型トランジスタのゲートとが、前記第３のインバータ入力ノードとして共に接続され、前記第３のｐ型トランジスタ、前記第３のｎ型トランジスタ、前記第４のｐ型トランジスタ及び前記第４のｎ型トランジスタのそれぞれのドレインが、前記第２のインバータ出力ノードとして共に接続される、
    請求項１０に記載の電圧制御発振器。
13. 前記変圧器は、自動変圧器を構成する、
    請求項８に記載の電圧制御発振器。
14. 前記容量性素子は、第１のキャパシタバンクと第２のキャパシタバンクとを含み、前記第１のキャパシタバンクはアナログ同調キャパシタを含み、前記第２のキャパシタバンクは離散制御キャパシタを含む、
    請求項８に記載の電圧制御発振器。
15. 第１のインバータからの第１の電圧を誘導−容量（ＬＣ）タンクの第１のノードに出力するステップと、
    第３のノードからの第２の電圧を前記第１のインバータの第１の入力ノードに入力するステップと、
    を含み、前記ＬＣタンクは、変圧器の容量部分と一次巻線部分とを含み、前記容量部分は、前記ＬＣタンクの前記第１のノードと第２のノードとの間に接続され、前記一次巻線部分は、前記第１のノードと前記第２のノードとの間に接続され、前記第２のノードと前記第３のノードとの間に、前記変圧器の第１の二次巻線部分が接続される、
    ことを特徴とする方法。
16. 前記第２のノードからの第３の電圧を前記第１のインバータの第２の入力ノードに入力するステップをさらに含む、
    請求項１５に記載の方法。
17. 前記第１の電圧は振動する、
    請求項１５に記載の方法。
18. 前記変圧器の前記一次巻線部分と前記第１の二次巻線部分との間で電圧を変圧するステップを含む、
    請求項１５に記載の方法。
19. 第２のインバータから前記第２のノードに第３の電圧を出力するステップと、
    第４のノードからの第４の電圧を前記第２のインバータの第２の入力ノードに入力するステップと、
    をさらに含み、前記第１のノードと前記第４のノードとの間に、前記変圧器の第２の二次巻線部分が接続される、
    請求項１５に記載の方法。
20. 前記変圧器の前記一次巻線部分と前記第１の二次巻線部分との間で電圧を出力するステップと、
    前記変圧器の前記一次巻線部分と前記第２の二次巻線部分との間で電圧を出力するステップと、
    を含む請求項１９に記載の方法。
21. 前記変圧器は、前記一次巻線部分と、前記第１の二次巻線部分と、前記第２の二次巻線部分とを含む自動変圧器を構成する、
    請求項１９に記載の方法。
22. 前記ＬＣタンクにキャパシタを選択的に結合するように前記容量部分におけるスイッチを制御すること、又は、
    前記容量部分におけるアナログ同調キャパシタを同調させること、
    のうちの少なくとも一方によって前記ＬＣタンクの共振周波数を制御するステップをさらに含む、
    請求項１５に記載の方法。