JP2019201217A

JP2019201217A - Semiconductor device and method of manufacturing semiconductor device

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Publication number: JP2019201217A
Application number: JP2019137136A
Authority: JP
Inventors: 旭紘日笠; Akihiro Higasa
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2014-04-15
Filing date: 2019-07-25
Publication date: 2019-11-21
Anticipated expiration: 2035-04-13
Also published as: JP2021108390A; JP6871316B2; JP7165775B2; JP7539448B2; JP2023002733A

Abstract

To provide a semiconductor device that can reduce the size of a device without need of a design margin when a contact is formed in an emitter region, and a method of manufacturing the same.SOLUTION: There is provided a semiconductor device 1 including: a semiconductor substrate 2; a p-type base region 8 formed in a front surface portion of the semiconductor substrate 2; a plurality of gate trenches 9 that extend from a front surface 7 beyond a bottom portion of the p-type base region 8 and that define an active region 10 therebetween; n-type emitter regions 17 which are formed in the active region 10 and each of which connects adjacent gate trenches 9; a gate electrode 12 embedded in the gate trench 9; an embedding insulating film 14 embedded in a space 13 formed above the gate electrode 12 and having an upper surface 15 in the same height position as the front surface 7 or in a height position lower than the front surface 7; and an emitter electrode 19 that covers the active region 10 and the embedding insulating film 14 and that is electrically connected to the p-type base region 8 and the n-type emitter regions 17.SELECTED DRAWING: Figure 3

Description

本発明は、トレンチゲート型ＩＧＢＴを備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a trench gate type IGBT and a manufacturing method thereof.

一般的なトレンチゲート型ＩＧＢＴを開示する文献として、たとえば、特許文献１が公知である。 As a document disclosing a general trench gate type IGBT, for example, Patent Document 1 is known.

特許第４７８５３３４号公報Japanese Patent No. 4785334

特許文献１のＩＧＢＴの構造では、トレンチ内部のゲート電極とエミッタ電極とが、Ｓｉ表面上の層間絶縁膜によって絶縁されている。層間絶縁膜には、隣り合うトレンチの間のＳｉ表面を露出させるコンタクトホールが形成されている。エミッタ電極は、当該コンタクトホールを介してＳｉ表面に接続されている。
このような構造では、ゲート電極とエミッタ電極との短絡を防止するために、マスクの位置ずれおよび寸法ばらつき等を考慮したマージン（たとえば、０．３５μｍ〜０．５μｍ）を含めてコンタクトホールの位置・大きさをデザインしなければならない。この制約が、隣り合うトレンチの間隔を制限し、デバイスの微細化を困難にしている。 In the IGBT structure of Patent Document 1, the gate electrode and the emitter electrode inside the trench are insulated by an interlayer insulating film on the Si surface. A contact hole is formed in the interlayer insulating film to expose the Si surface between adjacent trenches. The emitter electrode is connected to the Si surface via the contact hole.
In such a structure, in order to prevent a short circuit between the gate electrode and the emitter electrode, the position of the contact hole including a margin (for example, 0.35 μm to 0.5 μm) in consideration of the positional deviation of the mask and the dimensional variation is taken into account.・ The size must be designed. This restriction limits the spacing between adjacent trenches, making it difficult to miniaturize the device.

本発明の目的は、エミッタ領域へのコンタクトを形成する際のデザインマージンが必要なく、デバイスの微細化を図ることができる半導体装置およびその製造方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that do not require a design margin when forming a contact to an emitter region and can reduce the size of the device.

本発明の一実施形態は、第１導電型の半導体層と、前記半導体層の表面部に配置された第２導電型のベース領域と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチであって、それぞれの間にアクティブ領域を定義するトレンチと、前記アクティブ領域に配置された第１導電型の複数のエミッタ領域であって、それぞれが隣り合う前記トレンチをつなぐエミッタ領域と、前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上で前記トレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜と、前記アクティブ領域および前記埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。 In one embodiment of the present invention, a first conductivity type semiconductor layer, a second conductivity type base region disposed on a surface portion of the semiconductor layer, and a surface of the semiconductor layer beyond a bottom portion of the base region. A plurality of extending trenches, each of which defines an active region, and a plurality of first conductivity type emitter regions disposed in the active region, each of which connects the adjacent trenches A gate electrode embedded in the trench, a buried insulating film embedded in the trench on the gate electrode and having an upper surface at a height equal to or lower than the surface of the semiconductor layer, and the active An emitter electrode covering the region and the buried insulating film and electrically connected to the base region and the emitter region To provide a location.

この構成によれば、ゲート電極とエミッタ電極とを埋め込み絶縁膜で絶縁できるので、隣り合うトレンチ間のアクティブ領域の半導体表面全体を、エミッタコンタクト領域として使用することができる。そのため、エミッタ領域へのコンタクトを形成する際に、マスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。さらに、エミッタ領域の構造が、隣り合うトレンチをつなぐ橋掛け構造であるため、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。 According to this configuration, since the gate electrode and the emitter electrode can be insulated by the buried insulating film, the entire semiconductor surface of the active region between adjacent trenches can be used as the emitter contact region. Therefore, when forming a contact to the emitter region, there is no need for a design margin that takes into account mask displacement and dimensional variations. Furthermore, since the structure of the emitter region is a bridge structure that connects adjacent trenches, the same design margin as described above is not required. As a result, it is possible to achieve device miniaturization with a reduced design margin.

そして、微細化によるアクティブ領域の幅の縮小化によって、半導体層でのホール密度を高めてオン電圧を低減することができる。そのため、比較的低いオン電圧を確保したまま、ベース領域に対するエミッタ領域の面積比（エミッタ領域の配置率）を調節することによって、短絡耐量値を容易に制御することができる。その結果、オン電圧と短絡耐量のトレードオフの関係を改善することができる。 By reducing the width of the active region by miniaturization, the hole density in the semiconductor layer can be increased and the on-voltage can be reduced. For this reason, the short-circuit withstand value can be easily controlled by adjusting the area ratio of the emitter region to the base region (arrangement ratio of the emitter region) while ensuring a relatively low on-voltage. As a result, it is possible to improve the trade-off relationship between the on-voltage and the short-circuit tolerance.

本発明の一実施形態では、前記エミッタ電極が、平坦電極であってもよい。
この構成によれば、エミッタ電極にボンディングワイヤ等の配線材を接合するときの接合強度を向上させることができる。
本発明の一実施形態は、前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域を含んでいてもよい。 In one embodiment of the present invention, the emitter electrode may be a flat electrode.
According to this configuration, it is possible to improve the bonding strength when bonding a wiring material such as a bonding wire to the emitter electrode.
An embodiment of the present invention may include a base contact region of a second conductivity type that is selectively disposed in the active region and connected to the base region at a lower portion.

前記ベースコンタクト領域は、前記エミッタ領域よりも浅く形成されていてもよい。
前記ベースコンタクト領域が、前記埋め込み絶縁膜よりも浅く形成され、前記エミッタ領域が、前記埋め込み絶縁膜よりも深く形成されていてもよい。
前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されていてもよい。 The base contact region may be formed shallower than the emitter region.
The base contact region may be formed shallower than the buried insulating film, and the emitter region may be formed deeper than the buried insulating film.
The base contact region may be formed in the entire region of the active region except the emitter region.

前記トレンチは、ストライプ状に形成され、前記エミッタ領域は、当該ストライプ状のトレンチに垂直に交わるストライプ状に形成されていてもよい。
隣り合う前記トレンチの間隔は、１μｍ以下であってもよい。
隣り合う前記エミッタ領域の間隔は、３．５μｍ〜１０μｍであってもよい。
前記埋め込み絶縁膜は、ＳｉＯ_２からなっていてもよいし、前記ゲート電極は、ポリシリコンからなっていてもよい。また、前記半導体層は、Ｓｉからなっていてもよいし、前記エミッタ電極は、Ａｌ−Ｓｉ−Ｃｕ系合金からなっていてもよい。 The trench may be formed in a stripe shape, and the emitter region may be formed in a stripe shape perpendicular to the stripe-shaped trench.
The interval between adjacent trenches may be 1 μm or less.
An interval between adjacent emitter regions may be 3.5 μm to 10 μm.
The buried insulating film may be made of SiO ₂ , and the gate electrode may be made of polysilicon. The semiconductor layer may be made of Si, and the emitter electrode may be made of an Al—Si—Cu alloy.

本発明の一実施形態は、前記エミッタ電極と前記半導体層との間に配置されたＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア層をさらに含んでいてもよい。
本発明の一実施形態は、第１導電型の半導体層の表面部に、第２導電型のベース領域を形成する工程と、それぞれの間にアクティブ領域を定義するように、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチを形成する工程と、前記トレンチをゲート電極で埋め戻す工程と、前記ゲート電極を上部から選択的に除去することによって、前記ゲート電極上に前記トレンチの側面で定義されたスペースを形成する工程と、前記スペースに、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する埋め込み絶縁膜を埋め込む工程と、それぞれが隣り合う前記トレンチをつなぐように、前記アクティブ領域に第１導電型の複数のエミッタ領域を形成する工程と、前記アクティブ領域および前記埋め込み絶縁膜を覆うようにエミッタ電極を形成する工程とを含む、半導体装置の製造方法を提供する。 One embodiment of the present invention may further include a barrier layer having a Ti / TiN / Ti stacked structure disposed between the emitter electrode and the semiconductor layer.
According to an embodiment of the present invention, a surface of the semiconductor layer is formed so that an active region is defined between the step of forming a base region of the second conductivity type on the surface portion of the semiconductor layer of the first conductivity type. Forming a plurality of trenches extending from the base region to the bottom of the base region, refilling the trenches with a gate electrode, and selectively removing the gate electrode from above to form the trench on the gate electrode. The step of forming a space defined on the side surface of the trench and the step of filling the space with a buried insulating film having an upper surface at a height position equal to or lower than the surface of the semiconductor layer are adjacent to each other. Forming a plurality of first conductivity type emitter regions in the active region so as to connect the trenches; and the active region and the buried insulation The and forming an emitter electrode to cover, to provide a method of manufacturing a semiconductor device.

この方法によって、前述の半導体装置を製造することができる。
前記埋め込み絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記埋め込み絶縁膜を形成する工程とを含んでいてもよい。
前記絶縁材料を堆積させる工程は、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ_２を堆積させる工程を含んでいてもよい。 By this method, the above-described semiconductor device can be manufactured.
The step of embedding the buried insulating film includes the steps of depositing an insulating material so as to cover the surface of the semiconductor layer, and etching back the insulating material until the surface of the semiconductor layer is exposed. And a forming step.
The step of depositing the insulating material may include a step of depositing SiO ₂ by a CVD method using a TEOS raw material.

本発明の一実施形態は、第１導電型の半導体層と、前記半導体層の表面部に配置された第２導電型のベース領域と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチと、前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上で前記半導体層の表面を超えて突出し、前記トレンチの側面と連続する側面を有する絶縁膜と、前記半導体層と前記絶縁膜との間の段差によって形成され、底部に前記半導体層からなるアクティブ領域が定義された掘り込み構造と、前記アクティブ領域に選択的に配置された第１導電型のエミッタ領域と、前記アクティブ領域および前記絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。 In one embodiment of the present invention, a first conductivity type semiconductor layer, a second conductivity type base region disposed on a surface portion of the semiconductor layer, and a surface of the semiconductor layer beyond a bottom portion of the base region. A plurality of extending trenches; a gate electrode embedded in the trench; an insulating film protruding over the surface of the semiconductor layer on the gate electrode and having a side surface continuous with a side surface of the trench; the semiconductor layer; A digging structure formed by a step between the insulating film and defining an active region made of the semiconductor layer at a bottom; an emitter region of a first conductivity type selectively disposed in the active region; and the active A semiconductor device is provided that includes a region and the insulating film, and includes an emitter electrode electrically connected to the base region and the emitter region.

この構成によれば、ゲート電極とエミッタ電極とを、トレンチの側面と連続する側面を有する絶縁膜で絶縁できるので、隣り合うトレンチ間のアクティブ領域の半導体表面全体を、エミッタコンタクト領域として使用することができる。そのため、エミッタ領域へのコンタクトを形成する際に、マスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。 According to this configuration, since the gate electrode and the emitter electrode can be insulated by the insulating film having the side surface continuous with the side surface of the trench, the entire semiconductor surface of the active region between adjacent trenches can be used as the emitter contact region. Can do. Therefore, when forming a contact to the emitter region, there is no need for a design margin that takes into account mask misalignment and dimensional variations. As a result, it is possible to achieve device miniaturization with a reduced design margin.

さらに、掘り込み構造が形成されているので、アクティブ領域における半導体表面からゲート電極の頂部までの距離を短くすることができる。そのため、この構造が形成されていない場合に比べてエミッタ領域を浅く形成しても、エミッタ領域をゲート電極に確実に対向させることができる。エミッタ領域が浅くてよいので、エミッタ領域を形成する際の不純物の拡散時間を短縮でき、半導体層の表面に沿う面内方向への不純物の横広がりを抑制することができる。これにより、エミッタ領域パターンのロスの低減による微細化を達成できると共に、ベース領域の半導体表面からの深さ（ベース長）を短くできることによる高性能化を実現することができる。 Furthermore, since the digging structure is formed, the distance from the semiconductor surface to the top of the gate electrode in the active region can be shortened. Therefore, even if the emitter region is formed shallower than in the case where this structure is not formed, the emitter region can be reliably opposed to the gate electrode. Since the emitter region may be shallow, the impurity diffusion time when forming the emitter region can be shortened, and the lateral spread of the impurity in the in-plane direction along the surface of the semiconductor layer can be suppressed. Thereby, miniaturization by reducing the loss of the emitter region pattern can be achieved, and high performance can be realized by shortening the depth (base length) of the base region from the semiconductor surface.

前記掘り込み構造は、隣り合う前記トレンチの間の半導体領域の全域に広がっていてもよい。
前記エミッタ領域は、隣り合う前記トレンチをつなぐように形成されていてもよい。
この構成によれば、エミッタ領域の構造が、隣り合うトレンチをつなぐ橋掛け構造であるため、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化をより良好に達成することができる。 The digging structure may extend over the entire semiconductor region between the adjacent trenches.
The emitter region may be formed so as to connect the adjacent trenches.
According to this configuration, since the structure of the emitter region is a bridge structure that connects adjacent trenches, the same design margin as described above is not required. As a result, device miniaturization with a reduced design margin can be achieved more satisfactorily.

本発明の一実施形態は、前記アクティブ領域に選択的に配置され、下部で前記ベース領域に接続された第２導電型のベースコンタクト領域を含んでいてもよい。
前記ベースコンタクト領域は、前記エミッタ領域と同じ深さで形成されていてもよい。
前記ベースコンタクト領域は、前記アクティブ領域の前記エミッタ領域を除く全領域に形成されていてもよい。 An embodiment of the present invention may include a base contact region of a second conductivity type that is selectively disposed in the active region and connected to the base region at a lower portion.
The base contact region may be formed at the same depth as the emitter region.
The base contact region may be formed in the entire region of the active region except the emitter region.

前記トレンチは、ストライプ状に形成され、前記エミッタ領域は、当該ストライプ状のトレンチに垂直に交わるストライプ状に形成されていてもよい。
隣り合う前記トレンチの間隔は、１μｍ以下であってもよい。
前記エミッタ領域は、前記トレンチに沿って複数形成されており、隣り合う前記エミッタ領域の間隔は、３．５μｍ〜１０μｍであってもよい。 The trench may be formed in a stripe shape, and the emitter region may be formed in a stripe shape perpendicular to the stripe-shaped trench.
The interval between adjacent trenches may be 1 μm or less.
A plurality of the emitter regions may be formed along the trench, and an interval between adjacent emitter regions may be 3.5 μm to 10 μm.

前記絶縁膜は、ＳｉＯ_２からなっていてもよいし、前記ゲート電極は、ポリシリコンからなっていてもよい。また、前記半導体層は、Ｓｉからなっていてもよいし、前記エミッタ電極は、Ａｌ−Ｓｉ−Ｃｕ系合金からなっていてもよい。
本発明の半導体装置は、前記エミッタ電極と前記半導体層との間に配置されたＴｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア層をさらに含んでいてもよい。 The insulating film may be made of SiO ₂ , and the gate electrode may be made of polysilicon. The semiconductor layer may be made of Si, and the emitter electrode may be made of an Al—Si—Cu alloy.
The semiconductor device of the present invention may further include a barrier layer having a Ti / TiN / Ti laminated structure disposed between the emitter electrode and the semiconductor layer.

本発明の一実施形態は、第１導電型の半導体層の表面部に、第２導電型のベース領域を形成する工程と、前記半導体層の表面から前記ベース領域の底部を超えて延びる複数のトレンチを形成する工程と、前記トレンチをゲート電極で埋め戻す工程と、前記ゲート電極を上部から選択的に除去することによって、前記ゲート電極上に前記トレンチの側面で定義されたスペースを形成する工程と、前記スペースに、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する絶縁膜を埋め込む工程と、前記半導体層を表面から前記絶縁膜に対して自己整合的に除去することによって、底部に前記半導体層からなるアクティブ領域が定義された掘り込み構造を形成する工程と、前記掘り込み構造に第１導電型の不純物を選択的に注入し、拡散させることによって、前記アクティブ領域にエミッタ領域を形成する工程と、前記アクティブ領域および前記絶縁膜を覆うようにエミッタ電極を形成する工程とを含む、半導体装置の製造方法を提供する。 One embodiment of the present invention includes a step of forming a second conductivity type base region on a surface portion of a first conductivity type semiconductor layer, and a plurality of portions extending from the surface of the semiconductor layer beyond the bottom of the base region. A step of forming a trench; a step of filling the trench with a gate electrode; and a step of selectively removing the gate electrode from above to form a space defined on a side surface of the trench on the gate electrode. And filling the space with an insulating film having an upper surface at a height equal to or lower than the surface of the semiconductor layer, and removing the semiconductor layer from the surface in a self-aligned manner with respect to the insulating film Forming a digging structure in which an active region made of the semiconductor layer is defined at the bottom, and selectively implanting a first conductivity type impurity into the digging structure. By diffusing, and forming an emitter region in the active region, and forming an emitter electrode so as to cover the active region and the insulating film, to provide a method of manufacturing a semiconductor device.

この方法によって、前述の半導体装置を製造することができる。
前記絶縁膜を埋め込む工程は、前記半導体層の表面を覆うように絶縁材料を堆積させる工程と、前記半導体層の表面が露出するまで前記絶縁材料をエッチバックすることによって、前記絶縁膜を形成する工程とを含んでいてもよい。
前記絶縁材料を堆積させる工程は、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ_２を堆積させる工程を含んでいてもよい。 By this method, the above-described semiconductor device can be manufactured.
The step of embedding the insulating film includes forming the insulating film by depositing an insulating material so as to cover the surface of the semiconductor layer and etching back the insulating material until the surface of the semiconductor layer is exposed. And a process.
The step of depositing the insulating material may include a step of depositing SiO ₂ by a CVD method using a TEOS raw material.

本発明の一実施形態は、第１導電型の半導体層と、前記半導体層に形成されたゲートトレンチおよびエミッタトレンチと、前記ゲートトレンチに埋め込まれたゲート電極と、前記エミッタトレンチに埋め込まれた埋め込み電極と、前記ゲートトレンチと前記エミッタトレンチとの間において前記半導体層の表面部に形成された第２導電型のベース領域と、前記ベース領域の表面部に形成された第１導電型のエミッタ領域と、前記ゲート電極上で前記ゲートトレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する第１埋め込み絶縁膜と、前記埋め込み電極上で前記エミッタトレンチに埋め込まれ、前記半導体層の表面と同じか当該表面よりも低い高さ位置に上面を有する第２埋め込み絶縁膜と、前記第１および第２埋め込み絶縁膜を覆っており、前記ベース領域および前記エミッタ領域に電気的に接続されたエミッタ電極とを含む、半導体装置を提供する。 In one embodiment of the present invention, a semiconductor layer of a first conductivity type, a gate trench and an emitter trench formed in the semiconductor layer, a gate electrode embedded in the gate trench, and a buried buried in the emitter trench An electrode, a second conductivity type base region formed on the surface portion of the semiconductor layer between the gate trench and the emitter trench, and a first conductivity type emitter region formed on the surface portion of the base region And a first buried insulating film buried in the gate trench on the gate electrode and having an upper surface at a height equal to or lower than the surface of the semiconductor layer, and the emitter trench on the buried electrode. A second buried insulating film buried and having an upper surface at a height position equal to or lower than the surface of the semiconductor layer; And second covers the buried insulating film, and a electrically connected to the emitter electrode to the base region and the emitter region, to provide a semiconductor device.

本発明の一実施形態では、前記エミッタトレンチが複数形成されており、前記複数のエミッタトレンチの間に形成された第２導電型のフローティング領域を含んでいてもよい。 In one embodiment of the present invention, a plurality of the emitter trenches may be formed, and a second conductivity type floating region formed between the plurality of emitter trenches may be included.

図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present invention. 図２は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ａ−Ａで前記半導体装置を切断したときの断面に対応している。FIG. 2 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section when the semiconductor device is cut along a cutting line AA in FIG. 図３は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｂ−Ｂで前記半導体装置を切断したときの断面に対応している。FIG. 3 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section when the semiconductor device is cut along a cutting line BB in FIG. 図４は、前記半導体装置が組み込まれたインバータ回路図である。FIG. 4 is an inverter circuit diagram in which the semiconductor device is incorporated. 図５Ａは、前記半導体装置の製造工程の一部を示す図である。FIG. 5A illustrates a part of the manufacturing process of the semiconductor device. 図５Ｂは、図５Ａの次の工程を示す図である。FIG. 5B is a diagram showing a step subsequent to FIG. 5A. 図５Ｃは、図５Ｂの次の工程を示す図である。FIG. 5C is a diagram showing a step subsequent to FIG. 5B. 図５Ｄは、図５Ｃの次の工程を示す図である。FIG. 5D is a diagram showing a step subsequent to FIG. 5C. 図５Ｅは、図５Ｄの次の工程を示す図である。FIG. 5E is a diagram showing a step subsequent to that in FIG. 5D. 図５Ｆは、図５Ｅの次の工程を示す図である。FIG. 5F is a diagram showing a step subsequent to that in FIG. 5E. 図５Ｇは、図５Ｆの次の工程を示す図である。FIG. 5G is a diagram showing a step subsequent to that in FIG. 5F. 図５Ｈは、図５Ｇの次の工程を示す図である。FIG. 5H is a diagram showing a step subsequent to that in FIG. 5G. 図５Ｉは、図５Ｈの次の工程を示す図である。FIG. 5I is a diagram showing a step subsequent to that in FIG. 5H. 図５Ｊは、図５Ｉの次の工程を示す図である。FIG. 5J is a diagram showing a step subsequent to that in FIG. 5I. 図５Ｋは、図５Ｊの次の工程を示す図である。FIG. 5K is a diagram showing a step subsequent to that in FIG. 5J. 図５Ｌは、図５Ｋの次の工程を示す図である。FIG. 5L is a diagram showing a step subsequent to that in FIG. 5K. 図６は、Ｓｉ表面からの深さとホール密度との関係を示すシミュレーションデータである。FIG. 6 is simulation data showing the relationship between the depth from the Si surface and the hole density. 図７は、コレクタ−エミッタ電圧（ＶＣＥ）とコレクタ電流（ＩＣ）との関係を示すシミュレーションデータである。FIG. 7 is simulation data showing the relationship between the collector-emitter voltage (VCE) and the collector current (IC). 図８は、本発明の一実施形態に係る半導体装置の模式的な断面図である。FIG. 8 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図９は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ａ−Ａで前記半導体装置を切断したときの断面に対応している。FIG. 9 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section when the semiconductor device is cut along a cutting line AA in FIG. 図１０は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｂ−Ｂで前記半導体装置を切断したときの断面に対応している。10 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section when the semiconductor device is cut along a cutting line BB in FIG. 図１１は、本発明の一実施形態に係る半導体装置の模式的な断面図であって、図１の切断線Ｃ−Ｃで前記半導体装置を切断したときの断面に対応している。FIG. 11 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and corresponds to a cross section when the semiconductor device is cut along a cutting line CC in FIG. 図１２Ａは、図９〜図１１の半導体装置の製造工程の一部を示す図である。FIG. 12A is a diagram illustrating a part of the manufacturing process of the semiconductor device of FIGS. 図１２Ｂは、図１２Ａの次の工程を示す図である。FIG. 12B is a diagram showing a step subsequent to FIG. 12A. 図１２Ｃは、図１２Ｂの次の工程を示す図である。FIG. 12C is a diagram showing a step subsequent to FIG. 12B. 図１２Ｄは、図１２Ｃの次の工程を示す図である。FIG. 12D is a diagram showing a step subsequent to FIG. 12C. 図１２Ｅは、図１２Ｄの次の工程を示す図である。FIG. 12E is a diagram showing a step subsequent to FIG. 12D. 図１２Ｆは、図１２Ｅの次の工程を示す図である。FIG. 12F is a diagram showing a step subsequent to that in FIG. 12E.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１，５１の模式的な平面図である。図２および図３は、半導体装置１の模式的な断面図であって、それぞれ、図１の切断線Ａ−ＡおよびＢ−Ｂで半導体装置１を切断したときの断面に対応している。なお、図１は、平面図であるが、明瞭化のために幾つかの構成要素にハッチングを付している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic plan view of semiconductor devices 1 and 51 according to an embodiment of the present invention. 2 and 3 are schematic cross-sectional views of the semiconductor device 1 and correspond to cross sections when the semiconductor device 1 is cut along cutting lines AA and BB in FIG. 1, respectively. FIG. 1 is a plan view, but some components are hatched for the sake of clarity.

半導体装置１は、トレンチゲート型ＩＧＢＴを備えるデバイスであって、本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、たとえば、５０μｍ〜２００μｍの厚さのｎ⁻型シリコン基板であってよい。
半導体基板２は、その裏面３から表面７へ向かって順に、ｐ^＋型コレクタ領域４、ｎ型バッファ領域５およびｎ⁻型ドリフト領域６が積層された構造を有している。 A semiconductor device 1 is a device including a trench gate type IGBT, and includes a semiconductor substrate 2 as an example of a semiconductor layer of the present invention. The semiconductor substrate 2 may be, for example, an n ⁻ type silicon substrate having a thickness of 50 μm to 200 μm.
The semiconductor substrate 2 has a structure in which a p ⁺ -type collector region 4, an n-type buffer region 5 and an n ⁻ -type drift region 6 are stacked in order from the back surface 3 to the front surface 7.

ｐ^＋型コレクタ領域４のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、ｐ型不純物領域において同じ）。一方、ｎ型バッファ領域５およびｎ⁻型ドリフト領域６のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、ｎ型不純物領域において同じ）。
また、ｐ^＋型コレクタ領域４のドーパント濃度は、たとえば、１×１０^１５ｃｍ^−３〜２×１０^１９ｃｍ^−３である。一方、ｎ型バッファ領域５のドーパント濃度は、たとえば、１×１０^１５ｃｍ^−３〜５×１０^１７ｃｍ^−３であり、ｎ⁻型ドリフト領域６のドーパント濃度は、たとえば、１×１０^１３ｃｍ^−３〜５×１０^１４ｃｍ^−３である。 As the p-type dopant of the p ⁺ -type collector region 4, for example, B (boron), Al (aluminum) or the like can be used (hereinafter the same in the p-type impurity region). On the other hand, as the n-type dopants of the n-type buffer region 5 and the n ⁻ -type drift region 6, for example, N (nitrogen), P (phosphorus), As (arsenic), or the like can be used (hereinafter the same in the n-type impurity region). ).
Moreover, the dopant concentration of the p ⁺ -type collector region 4 is, for example, 1 × 10 ¹⁵ cm ⁻³ to 2 × 10 ¹⁹ cm ⁻³ . On the other hand, the dopant concentration of the n-type buffer region 5 is, for example, 1 × 10 ¹⁵ cm ^{−3 to} 5 × 10 ¹⁷ cm ⁻³ , and the dopant concentration of the n ⁻ -type drift region 6 is, for example, 1 × 10 ¹³ cm. ^{−3 to} 5 × 10 ¹⁴ cm ⁻³ .

ｎ⁻型ドリフト領域６の表面部には、ｐ型ベース領域８が形成され、さらに、表面７からｐ型ベース領域８の底部を超えて延びる複数のゲートトレンチ９が形成されている。ｐ型ベース領域８のドーパント濃度は、たとえば、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３である。また、ｐ型ベース領域８の表面７からの深さは、たとえば、１．０μｍ〜４．０μｍである。 A p-type base region 8 is formed on the surface of the n ⁻ -type drift region 6, and a plurality of gate trenches 9 extending from the surface 7 beyond the bottom of the p-type base region 8 are formed. The dopant concentration of the p-type base region 8 is, for example, 1 × 10 ¹⁶ cm ⁻³ to 1 × 10 ¹⁸ cm ⁻³ . The depth from the surface 7 of the p-type base region 8 is, for example, 1.0 μm to 4.0 μm.

複数のゲートトレンチ９は、互いに平行なストライプ状に形成されている。これにより、隣り合うゲートトレンチ９間のｐ型ベース領域８は、ストライプ状に分割されている。この分割されたストライプ状の半導体領域（Ｓｉ結晶領域）が、アクティブ領域１０として定義される。
図１に示すように、隣り合うゲートトレンチ９の間隔Ｐ_１（ゲートトレンチ９の中心間の距離）は、たとえば、１μｍ以下である。また、ゲートトレンチ９の幅Ｗ_１は、たとえば、０．６μｍ〜３．０μｍであり、アクティブ領域１０の幅Ｗ_２は、幅Ｗ_１よりも狭く、たとえば、０．５μｍ〜１．５μｍである。 The plurality of gate trenches 9 are formed in stripes parallel to each other. Thereby, the p-type base region 8 between the adjacent gate trenches 9 is divided into stripes. The divided stripe-shaped semiconductor region (Si crystal region) is defined as the active region 10.
As shown in FIG. 1, the interval P ₁ (distance between the centers of the gate trenches 9) between the adjacent gate trenches 9 is, for example, 1 μm or less. The width W ₁ of the gate trench 9 is, for example, 0.6 μm to 3.0 μm, and the width W ₂ of the active region 10 is narrower than the width W ₁ , for example, 0.5 μm to 1.5 μm. .

ゲートトレンチ９には、ゲート絶縁膜１１を介してゲート電極１２が埋め込まれている。ゲート絶縁膜１１は、たとえばＳｉＯ_２からなり、ゲート電極１２は、たとえばポリシリコンからなる。また、ゲート絶縁膜１１の厚さは、たとえば、１１００Å〜１３００Å（この実施形態では、１２００Å）である。
ゲート電極１２は、ゲートトレンチ９の深さ方向途中まで埋め込まれている。これにより、ゲートトレンチ９においてゲート電極１２の上方には、ゲート電極１２の上面およびゲートトレンチ９の両側面によって定義されたスペース１３が形成されている。 A gate electrode 12 is embedded in the gate trench 9 via a gate insulating film 11. The gate insulating film 11 is made of, for example, SiO _2, gate electrode 12, for example made of polysilicon. Further, the thickness of the gate insulating film 11 is, for example, 1100 to 1300 mm (in this embodiment, 1200 mm).
The gate electrode 12 is buried partway in the depth direction of the gate trench 9. Thereby, a space 13 defined by the upper surface of the gate electrode 12 and both side surfaces of the gate trench 9 is formed above the gate electrode 12 in the gate trench 9.

スペース１３は、ｐ型ベース領域８よりも浅く形成されており、たとえば、ゲートトレンチ９の長手方向全域に亘って延びるシャロートレンチとなっている。スペース１３の表面７からの深さは、たとえば、０．２μｍ〜０．５μｍである。
スペース１３には、埋め込み絶縁膜１４が埋め込まれている。埋め込み絶縁膜１４は、たとえばＳｉＯ_２からなる。埋め込み絶縁膜１４は、アクティブ領域１０の表面７と同じか当該表面７よりも低い高さ位置に上面１５を有している。上面１５がアクティブ領域１０の表面７よりも低い高さ位置の場合、その高低差は、後述する絶縁材料３８のエッチバックの際に、当該絶縁材料３８が若干オーバーエッチングされることによって形成される凹みによって生じるものである。したがって、半導体基板２の表面７は、半導体（Ｓｉ）表面と絶縁物（ＳｉＯ_２）表面とが互いに段差なく連続して平坦面となっているか、もしくは、半導体（Ｓｉ）表面に対して絶縁物（ＳｉＯ_２）表面が若干凹むことで非常に浅い凹部が形成された略平坦な面となっている。 The space 13 is formed shallower than the p-type base region 8 and is, for example, a shallow trench extending over the entire longitudinal direction of the gate trench 9. The depth of the space 13 from the surface 7 is, for example, 0.2 μm to 0.5 μm.
A buried insulating film 14 is buried in the space 13. The buried insulating film 14 is made of, for example, SiO ₂ . The buried insulating film 14 has an upper surface 15 at the same height as the surface 7 of the active region 10 or lower than the surface 7. When the upper surface 15 is at a lower position than the surface 7 of the active region 10, the height difference is formed by slightly over-etching the insulating material 38 during the etching back of the insulating material 38 described later. It is caused by a dent. Therefore, the surface 7 of the semiconductor substrate 2 is a flat surface in which the semiconductor (Si) surface and the insulator (SiO ₂ ) surface are continuously flat without any step, or is an insulator with respect to the semiconductor (Si) surface. Since the (SiO ₂ ) surface is slightly recessed, it is a substantially flat surface in which a very shallow recess is formed.

埋め込み絶縁膜１４とゲート電極１２との間には、絶縁薄膜１６が介在されている。絶縁薄膜１６は、たとえばＳｉＯ_２からなる。また、絶縁薄膜１６は、ゲート絶縁膜１１よりも薄く、たとえば、１５０Å〜２５０Å（この実施形態では、２００Å）の厚さを有している。
アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｎ^＋型エミッタ領域１７が形成されている。各ｎ^＋型エミッタ領域１７は、隣り合うゲートトレンチ９をつなぐように形成されている。ｎ^＋型エミッタ領域１７が隣り合うゲートトレンチ９をつなぐとは、図１に示すように、各ｎ^＋型エミッタ領域１７が、一方のゲートトレンチ９から他方のゲートトレンチ９に延びる過程で分断されていないことを意味している。 An insulating thin film 16 is interposed between the buried insulating film 14 and the gate electrode 12. The insulating thin film 16 is made of, for example, SiO ₂ . The insulating thin film 16 is thinner than the gate insulating film 11, and has a thickness of 150 to 250 mm (in this embodiment, 200 mm), for example.
In the active region 10, a plurality of n ⁺ -type emitter regions 17 are formed on the surface portion of the p-type base region 8. Each n ⁺ type emitter region 17 is formed to connect adjacent gate trenches 9. The connection of the n ⁺ -type emitter regions 17 to the adjacent gate trenches 9 is divided in the process in which each n ⁺ -type emitter region 17 extends from one gate trench 9 to the other gate trench 9 as shown in FIG. It means not.

また、複数のｎ^＋型エミッタ領域１７は、ストライプ状のゲートトレンチ９に垂直に交わるストライプ状に配列されている。これにより、ゲートトレンチ９およびｎ^＋型エミッタ領域１７は、全体として、平面視格子状に形成されている。図１に示すように、隣り合うｎ^＋型エミッタ領域１７の間隔Ｐ_２（ｎ^＋型エミッタ領域１７の中心間の距離）は、たとえば、３．５μｍ〜１０μｍである。各ｎ^＋型エミッタ領域１７の幅Ｗ_３は、たとえば、０．３５μｍ〜１．０μｍである。 The plurality of n ⁺ -type emitter regions 17 are arranged in a stripe shape perpendicular to the stripe-shaped gate trench 9. Thereby, the gate trench 9 and the n ⁺ -type emitter region 17 are formed in a lattice shape in plan view as a whole. As shown in FIG. 1, the interval P ₂ (the distance between the centers of the n ⁺ -type emitter regions 17) between the adjacent n ⁺ -type emitter regions 17 is, for example, 3.5 μm to 10 μm. The width W ₃ of each n ⁺ -type emitter region 17 is, for example, 0.35 μm to 1.0 μm.

また、各ｎ^＋型エミッタ領域１７は、埋め込み絶縁膜１４の底部よりも深く形成されていて、ゲート絶縁膜１１を介してゲート電極１２に対向している。ｎ^＋型エミッタ領域１７の表面７からの深さは、たとえば、０．６μｍ〜０．８μｍである。また、ｎ^＋型エミッタ領域１７のドーパント濃度は、１×１０^１９ｃｍ^−３〜５×１０^２０ｃｍ^−３である。 Each n ⁺ -type emitter region 17 is formed deeper than the bottom of the buried insulating film 14 and faces the gate electrode 12 with the gate insulating film 11 interposed therebetween. The depth from the surface 7 of the n ⁺ -type emitter region 17 is, for example, 0.6 μm to 0.8 μm. Further, the dopant concentration of the n ⁺ -type emitter region 17 is 1 × 10 ¹⁹ cm ^{−3 to} 5 × 10 ²⁰ cm ⁻³ .

また、アクティブ領域１０においてｐ型ベース領域８の表面部には、複数のｐ^＋型ベースコンタクト領域１８が形成されている。ｐ^＋型ベースコンタクト領域１８は、アクティブ領域１０のｎ^＋型エミッタ領域１７を除く全領域に形成されている。つまり、アクティブ領域１０においてｐ型ベース領域８の表面部には、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８がゲートトレンチ９に沿って交互に配置されている。ｐ^＋型ベースコンタクト領域１８の幅Ｗ_４は、幅Ｗ_３よりも広く、たとえば、３μｍ〜９μｍである。このようなアクティブ領域１０において、ｐ型ベース領域８に対するｎ^＋型エミッタ領域１７の面積比（ｎ^＋型エミッタ領域１７の配置率）は、たとえば、２０％以下であり、好ましくは、１０％〜１５％である。これにより、良好な短絡耐量を達成することができる。 In the active region 10, a plurality of p ⁺ -type base contact regions 18 are formed on the surface portion of the p-type base region 8. The p ⁺ type base contact region 18 is formed in the entire region of the active region 10 except for the n ⁺ type emitter region 17. That is, n ⁺ -type emitter regions 17 and p ⁺ -type base contact regions 18 are alternately arranged along the gate trench 9 on the surface portion of the p-type base region 8 in the active region 10. The width W ₄ of the p ⁺ type base contact region 18 is wider than the width W ₃ , for example, 3 μm to 9 μm. In such an active region 10, the area ratio of the ^{n +} -type emitter region 17 to the p-type base region 8 (arrangement rate of ^{n +} -type emitter region 17), for example, is less than 20%, preferably 10% 15%. Thereby, a favorable short circuit tolerance can be achieved.

また、各ｐ^＋型ベースコンタクト領域１８は、ｎ^＋型エミッタ領域１７および埋め込み絶縁膜１４の底部よりも浅く形成されている。ｐ^＋型ベースコンタクト領域１８の表面７からの深さは、たとえば、０．２μｍ〜０．８μｍである。また、ｐ^＋型ベースコンタクト領域１８のドーパント濃度は、たとえば、５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３である。 Each p ⁺ type base contact region 18 is formed shallower than the n ⁺ type emitter region 17 and the bottom of the buried insulating film 14. The depth from the surface 7 of the p ⁺ type base contact region 18 is, for example, 0.2 μm to 0.8 μm. Moreover, the dopant concentration of the p ⁺ -type base contact region 18 is, for example, 5 × 10 ¹⁸ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ .

半導体基板２上には、エミッタ電極１９が形成されている。エミッタ電極１９は、たとえばＡｌ−Ｓｉ−Ｃｕ系合金からなる。エミッタ電極１９は、その一方表面および他方表面が表面７の半導体（Ｓｉ）表面および絶縁物（ＳｉＯ_２）表面に沿うように、アクティブ領域１０および埋め込み絶縁膜１４を覆っている。前述のように表面７が（略）平坦面となっていることから、エミッタ電極１９は、この平坦性を引き継いだ平坦電極となっている。そのため、エミッタ電極１９にボンディングワイヤ等の配線材を接合するときの接合強度を向上させることができる。 An emitter electrode 19 is formed on the semiconductor substrate 2. The emitter electrode 19 is made of, for example, an Al—Si—Cu alloy. The emitter electrode 19 covers the active region 10 and the buried insulating film 14 such that one surface and the other surface thereof are along the semiconductor (Si) surface and the insulator (SiO ₂ ) surface of the surface 7. Since the surface 7 is a (substantially) flat surface as described above, the emitter electrode 19 is a flat electrode inheriting this flatness. Therefore, the bonding strength when bonding a wiring material such as a bonding wire to the emitter electrode 19 can be improved.

つまり、図２および図３に示すように、エミッタ電極１９では、アクティブ領域１０に接してｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８に接続されたコンタクト部分と、埋め込み絶縁膜１４に接してゲート電極１２に対向する非コンタクト部分とが、互いに段差なく連続している。非コンタクト部とゲート電極１２とは、埋め込み絶縁膜１４によって絶縁されている。 That is, as shown in FIGS. 2 and 3, in the emitter electrode 19, the contact portion connected to the n ⁺ -type emitter region 17 and the p ⁺ -type base contact region 18 in contact with the active region 10, and the buried insulating film 14 A non-contact portion that is in contact with and faces the gate electrode 12 is continuous without a step. The non-contact part and the gate electrode 12 are insulated by the buried insulating film 14.

また、半導体基板２とエミッタ電極１９との間には、図２および図３に示すように、Ｔｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア膜２０が介在されていてもよい。
半導体基板２の裏面３には、コレクタ電極２１が形成されている。コレクタ電極２１は、裏面３から順に積層されたＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造を有している。
そして、半導体装置１は、たとえば、図４に示すようなインバータ回路２２に組み込んで使用することができる。図４は、半導体装置１が組み込まれたインバータ回路図である。 Further, as shown in FIGS. 2 and 3, a barrier film 20 having a Ti / TiN / Ti laminated structure may be interposed between the semiconductor substrate 2 and the emitter electrode 19.
A collector electrode 21 is formed on the back surface 3 of the semiconductor substrate 2. The collector electrode 21 has an AlSi / Ti / Ni / Au laminated structure laminated in order from the back surface 3.
The semiconductor device 1 can be used by being incorporated into an inverter circuit 22 as shown in FIG. 4, for example. FIG. 4 is an inverter circuit diagram in which the semiconductor device 1 is incorporated.

インバータ回路２２は、負荷の一例としての三相モータ２３に接続される三相インバータ回路である。インバータ回路２２は、直流電源２４およびスイッチ部２５を含む。
直流電源２４は、この実施形態では、たとえば、７００Ｖである。直流電源２４には、その高圧側に高圧側配線２６が接続され、その低圧側に低圧側配線２７が接続されている。 The inverter circuit 22 is a three-phase inverter circuit connected to a three-phase motor 23 as an example of a load. Inverter circuit 22 includes a DC power supply 24 and a switch unit 25.
In this embodiment, the DC power supply 24 is 700 V, for example. The DC power supply 24 has a high voltage side wiring 26 connected to the high voltage side and a low voltage side wiring 27 connected to the low voltage side.

スイッチ部２５は、三相モータ２３のＵ相２３Ｕ、Ｖ相２３ＶおよびＷ相２３Ｗのそれぞれの相に対応する３つのアーム２８〜３０を備えている。
アーム２８〜３０は、高圧側配線２６と低圧側配線２７との間に並列に接続されている。アーム２８〜３０は、それぞれ高圧側のハイサイドトランジスタ（半導体装置１）３１Ｈ〜３３Ｈと、低圧側のローサイドトランジスタ（半導体装置１）３１Ｌ〜３３Ｌとを備えている。各トランジスタ３１Ｈ〜３３Ｈおよび３１Ｌ〜３３Ｌには、それぞれ回生ダイオード３４Ｈ〜３６Ｈおよび３４Ｌ〜３６Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。 The switch unit 25 includes three arms 28 to 30 corresponding to the respective phases of the U phase 23U, the V phase 23V, and the W phase 23W of the three-phase motor 23.
The arms 28 to 30 are connected in parallel between the high voltage side wiring 26 and the low voltage side wiring 27. Each of the arms 28 to 30 includes a high-side high-side transistor (semiconductor device 1) 31H to 33H and a low-voltage side low-side transistor (semiconductor device 1) 31L to 33L. Regenerative diodes 34H to 36H and 34L to 36L are connected in parallel to the transistors 31H to 33H and 31L to 33L, respectively, in such a direction that a forward current flows from the low voltage side to the high voltage side.

インバータ回路２２では、各アーム２８〜３０のハイサイドトランジスタ３１Ｈ〜３３Ｈおよびローサイドトランジスタ３１Ｌ〜３３Ｌのオン／オフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで、他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ２３に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ２３への通電を停止することができる。このようにして、三相モータ２３のスイッチング動作を行う。 In the inverter circuit 22, the on / off control of the high side transistors 31H to 33H and the low side transistors 31L to 33L of the arms 28 to 30 is alternately switched, that is, one transistor is switched on and the other transistor is switched. An alternating current can be passed through the three-phase motor 23 by alternately switching the OFF state. On the other hand, energization to the three-phase motor 23 can be stopped by turning both transistors off. In this way, the switching operation of the three-phase motor 23 is performed.

図５Ａ〜図５Ｌは、半導体装置１の製造工程の一部を工程順に示す図である。図５Ａ〜図５Ｌにおいて、紙面左側の図が図２の断面に対応しており、紙面右側の図が図３の断面に対応している。
半導体装置１を製造するには、図５Ａに示すように、ｎ⁻型の半導体基板２（ｎ⁻型ドリフト領域６）の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ型ベース領域８が形成される。 5A to 5L are diagrams illustrating a part of the manufacturing process of the semiconductor device 1 in the order of processes. 5A to 5L, the left side of the drawing corresponds to the cross section of FIG. 2, and the right drawing of the drawing corresponds to the cross section of FIG.
To manufacture the semiconductor device 1, as shown in FIG. 5A, p-type dopant is ion-implanted (implanted) into the surface 7 of the n ⁻ -type semiconductor substrate 2 (n ⁻ -type drift region 6), and then The semiconductor substrate 2 is annealed. Thereby, the p-type dopant is drive-in diffused to form the p-type base region 8.

次に、図５Ｂに示すように、半導体基板２が選択的にエッチングされることによって、ゲートトレンチ９が形成される。また、隣り合うゲートトレンチ９で挟まれた部分にアクティブ領域１０が形成される。
次に、図５Ｃに示すように、半導体基板２が熱酸化されることによって、ゲートトレンチ９の内面を含む表面全域にゲート絶縁膜１１が形成される。 Next, as shown in FIG. 5B, the gate trench 9 is formed by selectively etching the semiconductor substrate 2. An active region 10 is formed in a portion sandwiched between adjacent gate trenches 9.
Next, as shown in FIG. 5C, the semiconductor substrate 2 is thermally oxidized to form the gate insulating film 11 over the entire surface including the inner surface of the gate trench 9.

次に、図５Ｄに示すように、たとえばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ポリシリコン等の電極材料３７が半導体基板２上に堆積される。電極材料３７の堆積は、ゲートトレンチ９を完全に埋め戻し、半導体基板２が電極材料３７で覆われるまで続けられる。
次に、図５Ｅに示すように、電極材料３７がエッチバックされることによって、電極材料３７の不要部分が除去される。これにより、ゲートトレンチ９の深さ方向途中部まで埋め込まれたゲート電極１２が形成されると共に、ゲート電極１２の上方にスペース１３が形成される。 Next, as shown in FIG. 5D, an electrode material 37 such as polysilicon is deposited on the semiconductor substrate 2 by, for example, LPCVD (Low Pressure Chemical Vapor Deposition). The deposition of the electrode material 37 is continued until the gate trench 9 is completely backfilled and the semiconductor substrate 2 is covered with the electrode material 37.
Next, as shown in FIG. 5E, the electrode material 37 is etched back, so that unnecessary portions of the electrode material 37 are removed. As a result, the gate electrode 12 embedded to the middle part in the depth direction of the gate trench 9 is formed, and a space 13 is formed above the gate electrode 12.

次に、図５Ｆに示すように、半導体基板２が熱酸化されることによって、ゲート絶縁膜１１で覆われていないゲート電極１２の上面に絶縁薄膜１６（熱酸化膜）が形成される。
次に、図５Ｇに示すように、ＴＥＯＳ原料を用いたＣＶＤ法によってＳｉＯ_２からなる絶縁材料３８が半導体基板２上に堆積される。その後、絶縁材料３８の表面を平坦化させるため、半導体基板２をアニール処理してもよい。また、このアニール処理は、前述の図５Ａ（ドライブイン拡散）、図５Ｃ（ゲート熱酸化）および図５Ｄ（ポリシリコンデポ）等の加熱工程を経て徐々に深くなったｐ型ベース領域８のこの時点での深さを確認した上で、最終的な深さ調整をするために利用してもよい。 Next, as shown in FIG. 5F, the semiconductor substrate 2 is thermally oxidized, whereby an insulating thin film 16 (thermal oxide film) is formed on the upper surface of the gate electrode 12 not covered with the gate insulating film 11.
Next, as shown in FIG. 5G, an insulating material 38 made of SiO ₂ is deposited on the semiconductor substrate 2 by a CVD method using a TEOS raw material. Thereafter, the semiconductor substrate 2 may be annealed to planarize the surface of the insulating material 38. Further, this annealing treatment is performed on the p-type base region 8 which has been gradually deepened through the heating steps such as FIG. 5A (drive-in diffusion), FIG. 5C (gate thermal oxidation) and FIG. 5D (polysilicon deposition). After confirming the depth at the time, it may be used for final depth adjustment.

次に、図５Ｈに示すように、絶縁材料３８がエッチバックされることによって、絶縁材料３８の不要部分が除去される。これにより、スペース１３に埋め込まれた埋め込み絶縁膜１４が形成される。
次に、図５Ｉに示すように、半導体基板２の表面７に対してｎ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｎ型ドーパントがドライブイン拡散してｎ^＋型エミッタ領域１７が形成される。 Next, as shown in FIG. 5H, the insulating material 38 is etched back, so that unnecessary portions of the insulating material 38 are removed. Thereby, a buried insulating film 14 buried in the space 13 is formed.
Next, as shown in FIG. 5I, n-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the n-type dopant is drive-in diffused to form the n ⁺ -type emitter region 17.

次に、図５Ｊに示すように、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ^＋型ベースコンタクト領域１８が形成される。
次に、半導体基板２上に、たとえばスパッタ法によって、Ｔｉ膜が堆積されアニール処理された後、同様の方法によってＴｉＮ膜、Ｔｉ膜およびＡｌ−Ｓｉ−Ｃｕ系合金膜が順に堆積される。そして、これらＴｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｓｉ−Ｃｕ系合金をパターニングすることによって、図５Ｋに示すように、エミッタ電極１９およびバリア膜２０が同時に形成される。 Next, as shown in FIG. 5J, p-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the p-type dopant is drive-in diffused to form the p ⁺ -type base contact region 18.
Next, after a Ti film is deposited and annealed on the semiconductor substrate 2 by, for example, sputtering, a TiN film, a Ti film, and an Al—Si—Cu based alloy film are sequentially deposited by the same method. Then, by patterning these Ti / TiN / Ti / Al—Si—Cu based alloys, the emitter electrode 19 and the barrier film 20 are simultaneously formed as shown in FIG. 5K.

次に、必要に応じて半導体基板２を裏面３からの研削によって薄化させた後、図５Ｌに示すように、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理（この実施形態では、レーザアニール）される。これにより、ｎ型およびｐ型ドーパントがドライブイン拡散してｎ型バッファ領域５およびｐ^＋型コレクタ領域４が形成される。その後、たとえばスパッタ法によって、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜が順に堆積される。これにより、コレクタ電極２１が形成される。 Next, after the semiconductor substrate 2 is thinned by grinding from the back surface 3 as necessary, n-type and p-type dopants are selectively ionized with respect to the back surface 3 of the semiconductor substrate 2 as shown in FIG. 5L. Implantation (implantation) is performed, and then the semiconductor substrate 2 is annealed (in this embodiment, laser annealing). Thereby, the n-type and p-type dopants are drive-in diffused to form the n-type buffer region 5 and the p ⁺ -type collector region 4. Thereafter, an AlSi film, a Ti film, a Ni film, and an Au film are sequentially deposited by, for example, sputtering. Thereby, the collector electrode 21 is formed.

以上のような工程を経て、図１〜図３に示す半導体装置１が得られる。なお、図５Ａ〜図５Ｌでは半導体装置１の製造工程の一部を表したに過ぎず、当該製造工程は、図５Ａ〜図５Ｌで示されなかった工程を含んでいてもよい。
この半導体装置１によれば、図２および図３に示すように、ゲート電極１２とエミッタ電極１９とを埋め込み絶縁膜１４で絶縁できるので、隣り合うゲートトレンチ９間のアクティブ領域１０の半導体（Ｓｉ）表面全体を、エミッタコンタクト領域として使用することができる。そのため、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８の形成（図５Ｉおよび図５Ｊ）後、半導体基板２に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図５Ｋに示すように、エミッタ電極１９の材料を直接堆積すればよい。 Through the steps as described above, the semiconductor device 1 shown in FIGS. 1 to 3 is obtained. 5A to 5L represent only a part of the manufacturing process of the semiconductor device 1, and the manufacturing process may include a process not shown in FIGS. 5A to 5L.
According to this semiconductor device 1, as shown in FIGS. 2 and 3, since the gate electrode 12 and the emitter electrode 19 can be insulated by the buried insulating film 14, the semiconductor (Si in the active region 10 between the adjacent gate trenches 9 can be obtained. ) The entire surface can be used as the emitter contact region. Therefore, after the formation of the n ⁺ -type emitter region 17 and the p ⁺ -type base contact region 18 (FIGS. 5I and 5J), the step of forming an insulating film such as an interlayer insulating film on the semiconductor substrate 2 is not performed. As shown, the material for the emitter electrode 19 may be deposited directly.

したがって、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８へのコンタクトを形成する際に、ゲートトレンチ９に直交する方向におけるマスクの位置ずれおよび寸法ばらつき等を考慮したデザインマージンが必要ない。さらに、ｎ^＋型エミッタ領域１７の構造が、図１に示すように、隣り合うゲートトレンチ９をつなぐ橋掛け構造であるため、その形成にあたり、前記同様のデザインマージンを必要としない。その結果、前記デザインマージンを削減したデバイスの微細化を達成することができる。 Therefore, when forming contacts to the n ⁺ -type emitter region 17 and the p ⁺ -type base contact region 18, there is no need for a design margin that takes into account mask misalignment and dimensional variations in the direction orthogonal to the gate trench 9. Furthermore, since the structure of the n ⁺ -type emitter region 17 is a bridged structure that connects adjacent gate trenches 9 as shown in FIG. 1, the same design margin as described above is not required for the formation. As a result, it is possible to achieve device miniaturization with a reduced design margin.

そして、微細化によるアクティブ領域１０の幅Ｗ_２の縮小化によって、ｐ型ベース領域８とｎ⁻型ドリフト領域６との界面付近でのホール密度を高めてオン電圧を低減することができる。ホール密度の向上効果およびオン電圧の低減効果は、それぞれ、図６および図７によって証明することができる。
図６は、Ｓｉ表面からの深さとホール密度との関係を示すシミュレーションデータである。図７は、コレクタ−エミッタ電圧（ＶＣＥ）とコレクタ電流（ＩＣ）との関係を示すシミュレーションデータである。 Then, by reducing the width W ₂ of the active region 10 by miniaturization, the on-voltage can be reduced by increasing the hole density near the interface between the p-type base region 8 and the n ⁻ -type drift region 6. The effect of improving the hole density and the effect of reducing the on-voltage can be proved by FIGS. 6 and 7, respectively.
FIG. 6 is simulation data showing the relationship between the depth from the Si surface and the hole density. FIG. 7 is simulation data showing the relationship between the collector-emitter voltage (VCE) and the collector current (IC).

図６および図７において、実施例の実線は、この実施形態に係る半導体装置１の結果を示している。一方、参考例は、ゲート電極１２とエミッタ電極１９とを絶縁するための絶縁膜として、埋め込み絶縁膜１４に代えて表面７上の層間絶縁膜を採用し、コンタクトホール形成のためのデザインマージンを考慮してゲートトレンチ９の間隔Ｐ_１を半導体装置１よりも広げた、半導体装置の結果を示している。 6 and 7, the solid line in the example indicates the result of the semiconductor device 1 according to this embodiment. On the other hand, the reference example employs an interlayer insulating film on the surface 7 instead of the buried insulating film 14 as an insulating film for insulating the gate electrode 12 and the emitter electrode 19, and provides a design margin for forming a contact hole. the distance P ₁ of the gate trench 9 by considering spread than the semiconductor device 1, shows the results of a semiconductor device.

図６から、実施例のホール密度は、Ｓｉ表面からの深さに関係なく、参考例よりも高いことがわかる。また、図７から、実施例のオン電圧が参考例よりも低いことが明らかである。
以上より、半導体装置１のようにゲートトレンチ９の間隔Ｐ_１を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔Ｐ_１を維持して比較的低いオン電圧を確保したまま、ｐ型ベース領域８に対するｎ^＋型エミッタ領域１７の面積比（ｎ^＋型エミッタ領域１７の配置率）を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置１によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。 FIG. 6 shows that the hole density of the example is higher than that of the reference example regardless of the depth from the Si surface. Further, it is clear from FIG. 7 that the on-voltage of the example is lower than that of the reference example.
As described above, by narrowing the interval P ₁ of the gate trench 9 as a semiconductor device 1, it is possible to improve the hole density was found to be reduced on-state voltage. As a result, while ensuring a relatively low on-voltage by keeping the distance P _1, to adjust the area ratio of the n ⁺ -type emitter region 17 to the p-type base region 8 (placement rate of the n ⁺ -type emitter region 17) As a result, the short circuit withstand value can be easily improved. That is, according to the semiconductor device 1, it is possible to improve the trade-off relationship between the on-voltage and the short-circuit tolerance.

図８は、本発明の一実施形態に係る半導体装置５０の模式的な断面図である。図８では、前述の半導体装置１と異なる構成要素について主に説明し、共通の構成要素については同じ符号を付して説明を省略する。
半導体装置５１では、ｎ⁻型ドリフト領域６を介してゲートトレンチ９に対向するようにエミッタトレンチ４４が形成されている。エミッタトレンチ４４は、図８に示すように、各ゲートトレンチ９を挟むように一対ずつ設けられていてもよい。図８では、ゲートトレンチ９および一対のエミッタトレンチ４４を含むトレンチユニットが、ストライプ状に複数形成されている。 FIG. 8 is a schematic cross-sectional view of a semiconductor device 50 according to an embodiment of the present invention. In FIG. 8, components different from those of the semiconductor device 1 described above are mainly described, and common components are denoted by the same reference numerals and description thereof is omitted.
In the semiconductor device 51, an emitter trench 44 is formed so as to face the gate trench 9 through the n ⁻ type drift region 6. As shown in FIG. 8, a pair of emitter trenches 44 may be provided so as to sandwich each gate trench 9. In FIG. 8, a plurality of trench units including a gate trench 9 and a pair of emitter trenches 44 are formed in a stripe shape.

エミッタトレンチ４４には、ゲートトレンチ９と同様に、絶縁膜４５を介して埋め込み電極４６が配置されていてもよい。埋め込み電極４６は、エミッタ電極１９に電気的に接続されていてもよい。絶縁膜４５および埋め込み電極４６は、それぞれ、ゲート絶縁膜１１およびゲート電極１２と同じ工程で形成することができる。したがって、エミッタトレンチ４４において埋め込み電極４６の上方には、埋め込み電極４６の上面およびエミッタトレンチ４４の両側面によって定義されたスペース４７が形成されていてもよい。 Similarly to the gate trench 9, a buried electrode 46 may be disposed in the emitter trench 44 via an insulating film 45. The embedded electrode 46 may be electrically connected to the emitter electrode 19. The insulating film 45 and the buried electrode 46 can be formed in the same process as the gate insulating film 11 and the gate electrode 12, respectively. Therefore, a space 47 defined by the upper surface of the buried electrode 46 and both side surfaces of the emitter trench 44 may be formed above the buried electrode 46 in the emitter trench 44.

スペース４７には、ＳｉＯ_２等の絶縁材料からなる埋め込み絶縁膜４８が埋め込まれていてもよい。埋め込み絶縁膜４８は、隣り合うエミッタトレンチ４４を繋ぐ表面絶縁膜４９と一体的に形成されていてもよい。埋め込み絶縁膜４８および表面絶縁膜４９は、埋め込み絶縁膜１４と同じ工程で形成することができる。たとえば、図５Ｇで絶縁材料３８を堆積した後、エミッタ電極１９のコンタクトに必要な箇所を選択的にエッチングしてコンタクトホール５３を形成し、コンタクトホール５３以外の部分を表面絶縁膜４９として残せばよい。 A buried insulating film 48 made of an insulating material such as SiO ₂ may be buried in the space 47. The buried insulating film 48 may be formed integrally with a surface insulating film 49 that connects adjacent emitter trenches 44. The buried insulating film 48 and the surface insulating film 49 can be formed in the same process as the buried insulating film 14. For example, after depositing the insulating material 38 in FIG. 5G, a portion necessary for the contact of the emitter electrode 19 is selectively etched to form the contact hole 53, and a portion other than the contact hole 53 is left as the surface insulating film 49. Good.

ゲートトレンチ９と一方のエミッタトレンチ４４との間のｐ型ベース領域８の表面部にｎ^＋型エミッタ領域１７が形成され、ゲートトレンチ９と他方のエミッタトレンチ４４との間のｐ型ベース領域８の表面部にｐ^＋型ベースコンタクト領域１８が形成されている。
隣り合うエミッタトレンチ４４間のｎ⁻型ドリフト領域６には、ｐ型フローティング領域５２が形成されている。ｐ型フローティング領域５２は、表面絶縁膜４９に対向している。ｐ型フローティング領域５２は、電気的にフローティング状態が保たれた半導体領域であり、ゲートトレンチ９に隣り合うエミッタトレンチ４４によって、ゲートトレンチ９と分離されている。ｐ型フローティング領域５２は、ｐ型ベース領域８よりも深い位置（たとえば、エミッタトレンチ４４の底部を超える位置）まで延びていてもよい。これにより、スイッチングオフ動作時にエミッタトレンチ４４に負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。ｐ型フローティング領域５２のドーパント濃度は、たとえば、５×１０^１５ｃｍ^−３〜１×１０^１８ｃｍ^−３である。 An n ⁺ -type emitter region 17 is formed on the surface portion of the p-type base region 8 between the gate trench 9 and one emitter trench 44, and the p-type base region 8 between the gate trench 9 and the other emitter trench 44 is formed. A p ⁺ -type base contact region 18 is formed on the surface of the substrate.
A p-type floating region 52 is formed in the n ⁻ -type drift region 6 between adjacent emitter trenches 44. The p-type floating region 52 faces the surface insulating film 49. The p-type floating region 52 is a semiconductor region that is kept in an electrically floating state, and is separated from the gate trench 9 by an emitter trench 44 adjacent to the gate trench 9. The p-type floating region 52 may extend to a position deeper than the p-type base region 8 (for example, a position exceeding the bottom of the emitter trench 44). Thereby, the collector-emitter voltage loaded on the emitter trench 44 during the switching-off operation can be relaxed. Therefore, it is possible to prevent the device from being destroyed with respect to a steep voltage change (dv / dt). The dopant concentration of the p-type floating region 52 is, for example, 5 × 10 ¹⁵ cm ⁻³ to 1 × 10 ¹⁸ cm ⁻³ .

隣り合うエミッタトレンチ４４の間隔Ｐ_３は、たとえば、１．５μｍ以上であり、好ましくは、３μｍ以下である。また、ゲートトレンチ９を挟んで対向する一対のエミッタトレンチ４４の間隔Ｐ_４は、たとえば、３μｍ以下である。この間隔Ｐ_４は、たとえば、コンタクトホール５３と同じサイズであってもよい。
以上、半導体装置５０によれば、埋め込み絶縁膜１４，４８が形成されているので、前述の半導体装置１と同様に、デザインマージンを削減したデバイスの微細化を達成することができる。さらに、ｐ型フローティング領域５２によって高い短絡耐量を達成することもできる。つまり、デバイスの微細化と高性能化の両立を図ることができる。たとえば、微細化に関しては、コンタクトホール５３を３μｍ程度に抑えることができる。 Interval _{P 3} adjacent the emitter trench 44 is, for example, at 1.5μm or more, or preferably 3μm or less. The interval P ₄ of the pair of emitter trench 44 to opposite sides of the gate trench 9 is, for example, 3μm or less. The interval P _4, for example, may be the same size as the contact hole 53.
As described above, according to the semiconductor device 50, since the buried insulating films 14 and 48 are formed, miniaturization of the device with a reduced design margin can be achieved as in the semiconductor device 1 described above. Furthermore, a high short circuit tolerance can be achieved by the p-type floating region 52. That is, both miniaturization of the device and high performance can be achieved. For example, with respect to miniaturization, the contact hole 53 can be suppressed to about 3 μm.

図９〜図１１は、本発明の一実施形態に係る半導体装置５１の模式的な断面図であって、それぞれ、図１の切断線Ａ−Ａ、Ｂ−ＢおよびＣ−Ｃで半導体装置５１を切断したときの断面に対応している。なお、図９〜図１１では、前述の半導体装置１と異なる構成要素について主に説明し、共通の構成要素については同じ符号を付して説明を省略する。
半導体装置５１において、スペース１３には、埋め込み絶縁膜１４が埋め込まれている。埋め込み絶縁膜１４は、たとえばＳｉＯ_２からなる。埋め込み絶縁膜１４は、アクティブ領域１０の表面７を超えて突出し、ゲートトレンチ９の側面３９と連続する側面４０を有している。つまり、ゲートトレンチ９の側面３９と埋め込み絶縁膜１４の側面４０とが、ゲートトレンチ９の深さ方向に沿って互いに段差なく連続している。なお、この「段差なく連続する」は、ゲート絶縁膜１１のような薄膜の厚さによって形成される微小な段差は無視するものとする。 9 to 11 are schematic cross-sectional views of the semiconductor device 51 according to the embodiment of the present invention, and the semiconductor device 51 is taken along cutting lines AA, BB, and CC in FIG. 1, respectively. It corresponds to the cross section when cutting. 9 to 11, components that are different from those of the semiconductor device 1 described above are mainly described, and common components are denoted by the same reference numerals and description thereof is omitted.
In the semiconductor device 51, the embedded insulating film 14 is embedded in the space 13. The buried insulating film 14 is made of, for example, SiO ₂ . The buried insulating film 14 protrudes beyond the surface 7 of the active region 10 and has a side surface 40 that is continuous with the side surface 39 of the gate trench 9. That is, the side surface 39 of the gate trench 9 and the side surface 40 of the buried insulating film 14 are continuous without any step along the depth direction of the gate trench 9. Note that “continuous without a step” ignores a minute step formed by the thickness of a thin film such as the gate insulating film 11.

また、埋め込み絶縁膜１４が表面７を超えて突出しているため、半導体基板２上には、半導体基板２の表面７と埋め込み絶縁膜１４の上面１５との間に段差によって形成され、底部にアクティブ領域１０が露出する掘り込み構造４１が形成されている。掘り込み構造４１は、ゲートトレンチ９によって分割されたストライプ状の半導体領域の全域に形成されている。 Further, since the buried insulating film 14 protrudes beyond the surface 7, a step is formed on the semiconductor substrate 2 between the surface 7 of the semiconductor substrate 2 and the upper surface 15 of the buried insulating film 14, and active at the bottom. A digging structure 41 exposing the region 10 is formed. The digging structure 41 is formed over the entire region of the stripe-shaped semiconductor region divided by the gate trench 9.

また、掘り込み構造４１は、図９および図１０に示すように、アクティブ領域１０の表面７の深さ位置が、埋め込み絶縁膜１４の厚さ方向途中に配置される深さで形成されていてもよい。つまり、埋め込み絶縁膜１４が、アクティブ領域１０の表面７に対して下側および上側に跨るように形成されていてもよい。掘り込み構造４１の深さは、たとえば、０．３μｍ〜０．６μｍである。 Further, as shown in FIGS. 9 and 10, the digging structure 41 is formed so that the depth position of the surface 7 of the active region 10 is arranged in the middle of the buried insulating film 14 in the thickness direction. Also good. That is, the buried insulating film 14 may be formed so as to straddle the lower side and the upper side with respect to the surface 7 of the active region 10. The depth of the digging structure 41 is, for example, 0.3 μm to 0.6 μm.

また、各ｎ^＋型エミッタ領域１７は、埋め込み絶縁膜１４の底部よりも深く形成されていて、ゲート絶縁膜１１を介してゲート電極１２に対向している。ｎ^＋型エミッタ領域１７の表面７からの深さは、たとえば、０．２μｍ〜０．５μｍである。また、ｎ^＋型エミッタ領域１７のドーパント濃度は、１×１０^１９ｃｍ^−３〜５×１０^２０ｃｍ^−３である。 Each n ⁺ -type emitter region 17 is formed deeper than the bottom of the buried insulating film 14 and faces the gate electrode 12 with the gate insulating film 11 interposed therebetween. The depth from the surface 7 of the n ⁺ -type emitter region 17 is, for example, 0.2 μm to 0.5 μm. Further, the dopant concentration of the n ⁺ -type emitter region 17 is 1 × 10 ¹⁹ cm ^{−3 to} 5 × 10 ²⁰ cm ⁻³ .

また、各ｐ^＋型ベースコンタクト領域１８は、図１１に示すように、ｎ^＋型エミッタ領域１７と同じ深さで形成されている。ｐ^＋型ベースコンタクト領域１８の表面７からの深さは、たとえば、０．２μｍ〜０．８μｍである。また、ｐ^＋型ベースコンタクト領域１８のドーパント濃度は、たとえば、５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３である。 Each p ⁺ type base contact region 18 is formed with the same depth as the n ⁺ type emitter region 17 as shown in FIG. The depth from the surface 7 of the p ⁺ type base contact region 18 is, for example, 0.2 μm to 0.8 μm. Moreover, the dopant concentration of the p ⁺ -type base contact region 18 is, for example, 5 × 10 ¹⁸ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ .

半導体基板２上には、エミッタ電極１９が形成されている。エミッタ電極１９は、たとえばＡｌ−Ｓｉ−Ｃｕ系合金からなる。エミッタ電極１９は、掘り込み構造４１に入り込んでｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８に接続されている。
具体的には、図９および図１０に示すように、エミッタ電極１９は、アクティブ領域１０に接してｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８に接続されたコンタクト部分と、埋め込み絶縁膜１４に接してゲート電極１２に対向する非コンタクト部分とを有している。非コンタクト部とゲート電極１２とは、埋め込み絶縁膜１４によって絶縁されている。 An emitter electrode 19 is formed on the semiconductor substrate 2. The emitter electrode 19 is made of, for example, an Al—Si—Cu alloy. The emitter electrode 19 enters the digging structure 41 and is connected to the n ⁺ -type emitter region 17 and the p ⁺ -type base contact region 18.
Specifically, as shown in FIGS. 9 and 10, the emitter electrode 19 is connected to the contact portion connected to the n ⁺ -type emitter region 17 and the p ⁺ -type base contact region 18 in contact with the active region 10 and buried insulation. And a non-contact portion facing the gate electrode 12 in contact with the film 14. The non-contact part and the gate electrode 12 are insulated by the buried insulating film 14.

また、半導体基板２とエミッタ電極１９との間には、図９および図１０に示すように、Ｔｉ／ＴｉＮ／Ｔｉ積層構造を有するバリア膜２０が介在されていてもよい。バリア膜２０は、その一方表面および他方表面が、掘り込み構造４１によって形成された半導体基板２上の凹凸に沿うように形成されている。
半導体基板２の裏面３には、コレクタ電極２１が形成されている。コレクタ電極２１は、裏面３から順に積層されたＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ積層構造を有している。 Further, as shown in FIGS. 9 and 10, a barrier film 20 having a Ti / TiN / Ti laminated structure may be interposed between the semiconductor substrate 2 and the emitter electrode 19. The barrier film 20 is formed so that one surface and the other surface thereof are along the irregularities on the semiconductor substrate 2 formed by the digging structure 41.
A collector electrode 21 is formed on the back surface 3 of the semiconductor substrate 2. The collector electrode 21 has an AlSi / Ti / Ni / Au laminated structure laminated in order from the back surface 3.

そして、この半導体装置５１も、前述の半導体装置１と同様に、たとえば、図４に示すようなインバータ回路２２に組み込んで使用することができる。
次に、半導体装置５１の製造方法を説明する。
半導体装置５１を製造するには、まず、図５Ａ〜図５Ｇに示した工程と同じ工程が行われる。 The semiconductor device 51 can also be used by being incorporated in an inverter circuit 22 as shown in FIG. 4, for example, as with the semiconductor device 1 described above.
Next, a method for manufacturing the semiconductor device 51 will be described.
To manufacture the semiconductor device 51, first, the same processes as those shown in FIGS. 5A to 5G are performed.

図５Ｇにおいて、絶縁材料３８が半導体基板２上に堆積された後、図１２Ａに示すように、絶縁材料３８がエッチバックされることによって、絶縁材料３８の不要部分が除去される。これにより、スペース１３に埋め込まれた埋め込み絶縁膜１４が形成される。このとき、埋め込み絶縁膜１４の上面１５は、アクティブ領域１０の表面７と同じか当該表面７よりも低い高さ位置に上面１５を有している。上面１５がアクティブ領域１０の表面７よりも低い高さ位置の場合、その高低差は、絶縁材料３８のエッチバックの際に、当該絶縁材料３８が若干オーバーエッチングされることによって形成される凹みによって生じるものである。したがって、半導体基板２の表面７は、半導体（Ｓｉ）表面と絶縁物（ＳｉＯ_２）表面とが互いに段差なく連続して平坦面となっているか、もしくは、半導体（Ｓｉ）表面に対して絶縁物（ＳｉＯ_２）表面が若干凹むことで非常に浅い凹部が形成された略平坦な面となっている。 5G, after the insulating material 38 is deposited on the semiconductor substrate 2, unnecessary portions of the insulating material 38 are removed by etching back the insulating material 38 as shown in FIG. 12A. Thereby, a buried insulating film 14 buried in the space 13 is formed. At this time, the upper surface 15 of the buried insulating film 14 has the upper surface 15 at the same height as the surface 7 of the active region 10 or lower than the surface 7. When the upper surface 15 is at a lower position than the surface 7 of the active region 10, the difference in height is caused by a recess formed by slightly over-etching the insulating material 38 when the insulating material 38 is etched back. It will occur. Therefore, the surface 7 of the semiconductor substrate 2 is a flat surface in which the semiconductor (Si) surface and the insulator (SiO ₂ ) surface are continuously flat without any step, or is an insulator with respect to the semiconductor (Si) surface. Since the (SiO ₂ ) surface is slightly recessed, it is a substantially flat surface in which a very shallow recess is formed.

次に、図１２Ｂに示すように、埋め込み絶縁膜１４で挟まれたアクティブ領域１０が選択的にエッチングされることによって掘り込み構造４１が形成される。この際、埋め込み絶縁膜１４（ＳｉＯ_２）は、アクティブ領域１０（Ｓｉ）に対してエッチング選択比を有しているため、エッチングマスクとして使用することができる。これにより、掘り込み構造４１は、埋め込み構造４１に対して自己整合的に形成される。 Next, as shown in FIG. 12B, the active region 10 sandwiched between the buried insulating films 14 is selectively etched to form a digging structure 41. At this time, since the buried insulating film 14 (SiO ₂ ) has an etching selection ratio with respect to the active region 10 (Si), it can be used as an etching mask. Thereby, the digging structure 41 is formed in a self-aligned manner with respect to the embedded structure 41.

次に、図１２Ｃに示すように、半導体基板２の表面７に対してｎ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｎ型ドーパントがドライブイン拡散してｎ^＋型エミッタ領域１７が形成される。
次に、図１２Ｄに示すように、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理される。これにより、ｐ型ドーパントがドライブイン拡散してｐ^＋型ベースコンタクト領域１８が形成される。 Next, as shown in FIG. 12C, n-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the n-type dopant is drive-in diffused to form the n ⁺ -type emitter region 17.
Next, as shown in FIG. 12D, p-type dopant is ion-implanted (implanted) into the surface 7 of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the p-type dopant is drive-in diffused to form the p ⁺ -type base contact region 18.

次に、半導体基板２上に、たとえばスパッタ法によって、Ｔｉ膜が堆積されアニール処理された後、同様の方法によってＴｉＮ膜、Ｔｉ膜およびＡｌ−Ｓｉ−Ｃｕ系合金膜が順に堆積される。そして、これらＴｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｓｉ−Ｃｕ系合金をパターニングすることによって、図１２Ｅに示すように、エミッタ電極１９およびバリア膜２０が同時に形成される。 Next, after a Ti film is deposited and annealed on the semiconductor substrate 2 by, for example, sputtering, a TiN film, a Ti film, and an Al—Si—Cu based alloy film are sequentially deposited by the same method. Then, by patterning these Ti / TiN / Ti / Al—Si—Cu based alloys, the emitter electrode 19 and the barrier film 20 are simultaneously formed as shown in FIG. 12E.

次に、必要に応じて半導体基板２を裏面３からの研削によって薄化させた後、図１２Ｆに示すように、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入（インプラ）され、その後、半導体基板２がアニール処理（この実施形態では、レーザアニール）される。これにより、ｎ型およびｐ型ドーパントがドライブイン拡散してｎ型バッファ領域５およびｐ^＋型コレクタ領域４が形成される。その後、たとえばスパッタ法によって、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜が順に堆積される。これにより、コレクタ電極２１が形成される。 Next, after the semiconductor substrate 2 is thinned by grinding from the back surface 3 as necessary, n-type and p-type dopants are selectively ionized with respect to the back surface 3 of the semiconductor substrate 2 as shown in FIG. Implantation (implantation) is performed, and then the semiconductor substrate 2 is annealed (in this embodiment, laser annealing). Thereby, the n-type and p-type dopants are drive-in diffused to form the n-type buffer region 5 and the p ⁺ -type collector region 4. Thereafter, an AlSi film, a Ti film, a Ni film, and an Au film are sequentially deposited by, for example, sputtering. Thereby, the collector electrode 21 is formed.

以上のような工程を経て、図９〜図１１に示す半導体装置５１が得られる。なお、図１２Ａ〜図１２Ｆでは半導体装置５１の製造工程の一部を表したに過ぎず、当該製造工程は、図１２Ａ〜図１２Ｆで示されなかった工程を含んでいてもよい。
この半導体装置５１によれば、図９および図１０に示すように、ゲート電極１２とエミッタ電極１９とを埋め込み絶縁膜１４で絶縁できるので、隣り合うゲートトレンチ９間のアクティブ領域１０の半導体（Ｓｉ）表面全体を、エミッタコンタクト領域として使用することができる。そのため、ｎ^＋型エミッタ領域１７およびｐ^＋型ベースコンタクト領域１８の形成（図１２Ｃおよび図１２Ｄ）後、半導体基板２に層間絶縁膜等の絶縁膜を形成する工程を経ずに、図１２Ｅに示すように、エミッタ電極１９の材料を直接堆積すればよい。 Through the steps as described above, the semiconductor device 51 shown in FIGS. 9 to 11 is obtained. 12A to 12F only show a part of the manufacturing process of the semiconductor device 51, and the manufacturing process may include a process that is not shown in FIGS. 12A to 12F.
According to this semiconductor device 51, as shown in FIGS. 9 and 10, since the gate electrode 12 and the emitter electrode 19 can be insulated by the buried insulating film 14, the semiconductor (Si in the active region 10 between the adjacent gate trenches 9 can be obtained. ) The entire surface can be used as the emitter contact region. Therefore, after the formation of the n ⁺ -type emitter region 17 and the p ⁺ -type base contact region 18 (FIGS. 12C and 12D), the step of forming an insulating film such as an interlayer insulating film on the semiconductor substrate 2 is not performed. As shown, the material for the emitter electrode 19 may be deposited directly.

そして、微細化によるアクティブ領域１０の幅Ｗ_２の縮小化によって、ｐ型ベース領域８とｎ⁻型ドリフト領域６との界面付近でのホール密度を高めてオン電圧を低減することができる。ホール密度の向上効果およびオン電圧の低減効果は、それぞれ、前述の半導体装置１と同様に、図６および図７によって証明することができる。
以上より、半導体装置５１のようにゲートトレンチ９の間隔Ｐ_１を狭めることによって、ホール密度を向上できると共に、オン電圧を低減できることがわかった。その結果、前記間隔Ｐ_１を維持して比較的低いオン電圧を確保したまま、ｐ型ベース領域８に対するｎ^＋型エミッタ領域１７の面積比（ｎ^＋型エミッタ領域１７の配置率）を調節することによって、短絡耐量値も容易に向上させることができる。つまり、半導体装置５１によれば、オン電圧と短絡耐量のトレードオフの関係を改善することができる。 Then, by reducing the width W ₂ of the active region 10 by miniaturization, the on-voltage can be reduced by increasing the hole density near the interface between the p-type base region 8 and the n ⁻ -type drift region 6. The effect of improving the hole density and the effect of reducing the on-voltage can be proved by FIGS. 6 and 7 as in the case of the semiconductor device 1 described above.
As described above, by narrowing the interval P ₁ of the gate trench 9 as a semiconductor device 51, it is possible to improve the hole density was found to be reduced on-state voltage. As a result, while ensuring a relatively low on-voltage by keeping the distance P _1, to adjust the area ratio of the n ⁺ -type emitter region 17 to the p-type base region 8 (placement rate of the n ⁺ -type emitter region 17) As a result, the short circuit withstand value can be easily improved. That is, according to the semiconductor device 51, the trade-off relationship between the on-voltage and the short-circuit withstand capability can be improved.

さらに、半導体装置５１によれば、掘り込み構造４１が形成されているので、アクティブ領域１０における半導体（Ｓｉ）表面からゲート電極１２の頂部までの距離を短くすることができる。具体的には、図１１に示すように、掘り込み構造４１が形成されていない場合の表面７の高さ位置４２に比べて、表面７を低くすることができる。そのため、ｎ^＋型エミッタ領域１７を浅く形成しても、ｎ^＋型エミッタ領域１７をゲート電極１２に確実に対向させることができる。ｎ^＋型エミッタ領域１７が浅くてよいので、ｎ^＋型エミッタ領域１７を形成する際の不純物の拡散時間を短縮することができる。これにより、図１１に示すように、半導体基板２の表面７に沿う面内方向への不純物の横広がり４３を抑制することができる。その結果、ｎ^＋型エミッタ領域１７パターンのロスの低減による微細化を達成できると共に、ｐ型ベース領域８の表面７からの深さ（ｐ型ベース長）を短くできることによる高性能化（エミッタ電極１９の直列抵抗の低減）を実現することができる。 Furthermore, according to the semiconductor device 51, since the digging structure 41 is formed, the distance from the semiconductor (Si) surface to the top of the gate electrode 12 in the active region 10 can be shortened. Specifically, as shown in FIG. 11, the surface 7 can be made lower than the height position 42 of the surface 7 when the digging structure 41 is not formed. Therefore, even if the n ⁺ type emitter region 17 is formed shallow, the n ⁺ type emitter region 17 can be reliably opposed to the gate electrode 12. Since the n ⁺ -type emitter region 17 may be shallow, the impurity diffusion time when forming the n ⁺ -type emitter region 17 can be shortened. Thereby, as shown in FIG. 11, the lateral spread 43 of the impurities in the in-plane direction along the surface 7 of the semiconductor substrate 2 can be suppressed. As a result, it is possible to achieve miniaturization by reducing the loss of the pattern of the n ⁺ -type emitter region 17 and to improve the performance by reducing the depth (p-type base length) from the surface 7 of the p-type base region 8 (emitter electrode). 19 series resistance).

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１，５０，５１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１，５０，５１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、半導体装置１，５０，５１が備えるＩＧＢＴの構成のみを図示したが、本発明の半導体装置は、ＩＧＢＴ以外の素子（たとえば、ＭＯＳＦＥＴ、ダイオード等）をＩＧＢＴの形成領域とは異なる領域に備えていてもよい。 As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor devices 1, 50, 51 is reversed may be employed. That is, in the semiconductor devices 1, 50, 51, the p-type portion may be n-type and the n-type portion may be p-type.
In the above-described embodiment, only the configuration of the IGBT included in the semiconductor devices 1, 50, 51 is illustrated. However, in the semiconductor device of the present invention, an element other than the IGBT (for example, MOSFET, diode, etc.) is formed in the IGBT formation region. It may be provided in a different area.

また、半導体装置５１において、埋め込み絶縁膜１４は、その底部が半導体基板２の表面７と同じ高さ位置にあってもよい。
また、半導体装置５１において、各ｎ^＋型エミッタ領域１７は、一方のゲートトレンチ９から他方のゲートトレンチ９に延びる過程で分断されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the semiconductor device 51, the bottom of the buried insulating film 14 may be at the same height as the surface 7 of the semiconductor substrate 2.
In the semiconductor device 51, each n ⁺ -type emitter region 17 may be divided in the process of extending from one gate trench 9 to the other gate trench 9.
In addition, various design changes can be made within the scope of matters described in the claims.

１半導体装置
２半導体基板
３（半導体基板）裏面
４ｐ^＋型コレクタ領域
５ｎ型バッファ領域
６ｎ⁻型ドリフト領域
７（半導体基板）表面
８ｐ型ベース領域
９ゲートトレンチ
１０アクティブ領域
１１ゲート絶縁膜
１２ゲート電極
１３スペース
１４埋め込み絶縁膜
１５（埋め込み絶縁膜）上面
１６絶縁薄膜
１７ｎ^＋型エミッタ領域
１８ｐ^＋型ベースコンタクト領域
１９エミッタ電極
２０バリア膜
２１コレクタ電極
３７電極材料
３８絶縁材料
３９（ゲートトレンチ）側面
４０（埋め込み絶縁膜）側面
４１掘り込み構造
５０半導体装置
５１半導体装置 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor substrate 3 (Semiconductor substrate) Back surface 4 p ⁺ type collector region 5 n type buffer region 6 n ⁻ type drift region 7 (Semiconductor substrate) surface 8 p type base region 9 Gate trench 10 Active region 11 Gate insulating film 12 gate electrode 13 space 14 buried insulating film 15 (buried insulating film) upper surface 16 insulating thin film 17 n ⁺ type emitter region 18 p ⁺ type base contact region 19 emitter electrode 20 barrier film 21 collector electrode 37 electrode material 38 insulating material 39 (gate Trench) side surface 40 (buried insulating film) side surface 41 digging structure 50 semiconductor device 51 semiconductor device

Claims

A first conductivity type semiconductor layer;
A base region of a second conductivity type disposed on a surface portion of the semiconductor layer;
A plurality of trenches extending from the surface of the semiconductor layer beyond the bottom of the base region, each defining an active region; and
A plurality of emitter regions of the first conductivity type disposed in the active region, each emitter region connecting the adjacent trenches;
A gate electrode embedded in the trench;
A buried insulating film buried in the trench on the gate electrode and having an upper surface at a height position equal to or lower than the surface of the semiconductor layer;
An emitter electrode covering the active region and the buried insulating film and electrically connected to the base region and the emitter region;
A semiconductor device including an insulating thin film formed between the gate electrode and the buried insulating film.

A gate insulating film formed between the inner surface of the trench and the gate electrode;
The semiconductor device according to claim 1, wherein the insulating thin film is thinner than the gate insulating film.

The semiconductor device according to claim 2, wherein the insulating thin film has a peripheral portion in contact with the gate insulating film.

The semiconductor device according to claim 1, wherein the insulating thin film has a thickness of 150 to 250 mm.

The semiconductor device according to claim 4, wherein the gate insulating film has a thickness of 1100 to 1300 mm.

The semiconductor device according to claim 1, wherein the insulating thin film includes an oxide film formed on an upper surface of the gate electrode.

The semiconductor device according to claim 1, wherein the emitter electrode is a flat electrode.

A second contact type base contact region selectively disposed in the active region and connected to the base region at a lower portion;
The semiconductor device according to claim 1, wherein the base contact region is formed shallower than the emitter region.

The semiconductor device according to claim 8, wherein the base contact region is formed in the entire region of the active region except the emitter region.

The trench is formed in a stripe shape,
The semiconductor device according to claim 1, wherein the emitter region is formed in a stripe shape perpendicular to the stripe-shaped trench.

The semiconductor device according to claim 1, wherein an interval between the adjacent trenches is 1 μm or less.

The semiconductor device according to claim 11, wherein an interval between adjacent emitter regions is 3.5 μm to 10 μm.

The semiconductor device according to claim 1, further comprising a base contact region of a second conductivity type that is selectively disposed in the active region and is connected to the base region at a lower portion.

The semiconductor device according to claim 1, wherein the buried insulating film is made of SiO ₂ .

The semiconductor device according to claim 1, wherein the gate electrode is made of polysilicon.

The semiconductor device according to claim 1, wherein the semiconductor layer is made of Si.

The semiconductor device according to claim 1, wherein the emitter electrode is made of an Al—Si—Cu alloy.

The semiconductor device according to claim 17, further comprising a barrier layer having a Ti / TiN / Ti stacked structure disposed between the emitter electrode and the semiconductor layer.