JP2019186933A - 動的ヒステリシス回路 - Google Patents

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Abstract

【課題】受信器におけるヒステリシスを動的に調整する方法を提供する。【解決手段】方法が記載され、一実施形態では、回路において回路が第１のヒステリシスモードにある間に受信されたデータパケットを含むデータ信号の遷移を検出することと、検出後に回路を第２のヒステリシスモードに置くことと、データパケットの受信の完了後に次のデータパケットの受信を待機するように受信器を第１のヒステリシスモードに戻すこととを含む。特定の実施形態では、第１のヒステリシスモードは高ヒステリシスモードであり、第２のヒステリシスモードは標準ヒステリシスモードである。いくつかの実施形態では、第１のヒステリシスモードおよび第２のヒステリシスモードの各々のレベルは動的に調整可能である。【選択図】図１

Description

本発明は、動的ヒステリシス回路に関する。
受信器におけるヒステリシスは、データ通信ライン上の雑音を回避するための閾値として作用し、したがって偽トリガ検出のリスクを最小化する。本明細書で使用するとき、ヒステリシスとは、入力信号の遷移と出力信号の対応する遷移との間の遅延または遅滞である。
本発明は、回路において、前記回路が第１のヒステリシスモードにある間に受信されたデータパケットを含むデータ信号の遷移を検出することと、
検出の後に回路を第２のヒステリシスモードに置くことと、
データパケットの受信の完了後に、次のデータパケットの受信を待機するように受信器を第１のヒステリシスモードに戻すことと、を含む方法である。
動的ヒステリシス（「ＤＨ」）能力を有する比較器の実施形態が有利に実装され得る例示的な通信システムのブロック図である。 様々な実施形態による、図１のシステムのノードに含まれ得るノード送受信器のブロック図である。 様々な実施形態による、図１のシステムで通信のために使用される同期制御フレームの一部の図である。 様々な実施形態による、図１のシステムで通信のために使用されるスーパーフレームの図である。 様々な実施形態による、図１のシステムの異なる動作モードにおける同期制御フレームの例示的なフォーマットを示す。 様々な実施形態による、図１のシステムの異なる動作モードにおける同期応答フレームの例示的なフォーマットを集合的に示す。 様々な実施形態による、図１のシステムの異なる動作モードにおける同期応答フレームの例示的なフォーマットを集合的に示す。 様々な実施形態による、図２のバスプロトコル回路の様々な構成要素のブロック図である。 本明細書に記載のバスプロトコルの様々な実施形態による、２線式バスに沿った情報交換の例を示す。 本明細書に記載のバスプロトコルの様々な実施形態による、２線式バスに沿った情報交換の例を示す。 本明細書に記載のバスプロトコルの様々な実施形態による、２線式バスに沿った情報交換の例を示す。 本明細書に記載のバスプロトコルの様々な実施形態による、２線式バスに沿った情報交換の例を示す。 様々な実施形態による、２線式バスのリングトポロジーおよび２線式バス上の一方向通信スキームを示す。 様々な実施形態による、図１のシステムにおいてノードまたはホストとして機能し得るデバイスを概略的に示す。 様々な実施形態による、ＤＨ技術を実装するための概略ブロック図回路をそれぞれ示す。 様々な実施形態による、ＤＨ技術を実装するための概略ブロック図回路をそれぞれ示す。 様々な実施形態による、高ヒステリシスモードと標準の低ヒステリシスモードとの間の複数の遷移を示す、図１４Ａの回路の様々な信号のタイミング図を示す。 様々な実施形態による、高ヒステリシスモードと標準の低ヒステリシスモードとの間の複数の遷移を示す、図１４Ｂの回路の様々な信号のタイミング図を示す。 様々な実施形態による、高ヒステリシスモードの動作例を示す図である。 様々な実施形態によるＤＨ技術が実装され得る受信器回路の高レベルブロック図を集合的に示す。 様々な実施形態によるＤＨ技術が実装され得る受信器回路の高レベルブロック図を集合的に示す。 様々な実施形態による、図１７Ａ〜１７Ｂの受信器回路の比較器のより詳細な概略ブロック図である。 様々な実施形態による、図１７Ａ〜１７Ｂの受信器回路の比較器のより詳細な概略ブロック図である。 様々な実施形態による、図１８Ａおよび１８Ｂの比較器のコアのより一般的な概略ブロック図をそれぞれ示す。 様々な実施形態による、図１８Ａおよび１８Ｂの比較器のコアのより一般的な概略ブロック図をそれぞれ示す。 様々な実施形態による、ＤＨ技術を回路で実装する方法の流れ図である。
実施形態は、添付図面と併せて、以下の詳細な説明により容易に理解されるであろう。この説明を容易にするために、類似の参照番号は類似の構造要素を指す。実施形態は、添付図面の図において、限定としてではなく例として図示されている。
本明細書に開示するものは、比較器ステージにおける２つ以上の異なるヒステリシス設定に依存する受信器設計である。上述のように、受信器におけるヒステリシスは、ライン上の雑音を回避するための閾値として作用し、したがって偽トリガ検出のリスクを最小化する。本明細書に記載の実施形態は、望ましからざる雑音がデータライン上に存在するときヒステリシスを増大させる方法を含む。これは、例えば受信器がパケットの第１の遷移を検出するためにアイドル待機しているとき、とりわけクロック信号がデータパケット内に符号化され、別個のクロックまたは同期信号が送信されないシステムにおいて、望ましいことがある。
本明細書に記載の実施形態の特徴によれば、第１の縁部または第１のいくつかの縁部は、標準（低）ヒステリシスよりも高い受信器（「ＲＸ」）ヒステリシスを使用するより予測可能かつ／またはより厳格な検出スキームを使用して検出され得、それによって内部クロックデータ回復が雑音にロックしないことを確実にする。加えて、高ヒステリシスから低ヒステリシスに遷移することは、準安定性に対する感受性の低下をもたらす。
特定の実施形態では、ＲＸがアイドルでありラインを聴取しているとき、ＲＸは当初高ヒステリシスモードに設定されるので、ケーブルの他方側から送信する送信器（「ＴＸ」）は、最初のビットまたは最初の数ビットをより高い振幅で送付するように最適化されてもよい。加えて、ヒステリシスは、０から１もしくは１から０の遷移のうちの一方が高ヒステリシスである非対称的であってもよく、または０から１および１から０の遷移の各々が同じヒステリシスである対称的であってもよい。
以下により詳細に説明するように、本明細書に記載の実施形態による動的ヒステリシス（「ＤＨ」）技術は、タイミング依存であるヒステリシス設定の制御を決定することと、ヒステリシスが高いときおよびヒステリシスが低いときを設定することとを含む。ＤＨ技術はさらに、複数のヒステリシスモードを有効化するために標準比較器回路に鍵となる要素を追加することを含む。
以下の詳細な説明では、本明細書の一部を構成する添付図面を参照する。添付図面において、類似の数字は全体を通じて類似の部分を指し、実施され得る実施形態が例示として示されている。他の実施形態が利用され得ること、および本開示の範囲から逸脱することなく構造的または論理的変更を行い得ることが理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。
様々な動作は、請求対象の主題を理解するのに最も役立つ様式で、複数の別々の活動または動作として記載されてもよい。しかしながら、説明の順序は、これらの動作が必ず順序依存であることを含意すると解釈されるべきではない。特に、これらの動作は、呈示の順序で遂行されなくてもよい。記載される動作は、記載の実施形態とは異なる順序で遂行されてもよい。様々な追加の動作が遂行されてもよく、かつ／または記載される動作は追加の実施形態では省略されてもよい。
本開示において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本開示において、「Ａ、Ｂ、および／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を意味する。
本明細書では様々な構成要素は単数形で言及または図示されることがあるが（例えば、「プロセッサ」、「周辺デバイス」など）、これは単に議論を容易にするためであり、単数形で言及されるいかなる要素も、本明細書の教示に従って複数のそのような要素を含み得る。
本明細書は「ある実施形態では」または「実施形態では」という文言を使用しているが、これらは各々、同じまたは異なる実施形態の１つ以上を指し得る。さらに、本開示の実施形態に関して使用される「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」などの用語は、同義である。本明細書で使用するとき、「回路」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路および光回路、１つ以上のソフトウェアもしくはファームウェアプログラムを実行するプロセッサ（共有、専用、もしくは群）および／もしくはメモリ（共有、専用、もしくは群）、組み合わせ論理回路、ならびに／または記載の機能を提供する他の好適なハードウェアを指し得、その一部であり得、またはそれらを含み得る。マスタノードは、本明細書においてマスタ「デバイス」とも呼ばれることがある。同様に、スレーブノードは、本明細書においてスレーブ「デバイス」とも呼ばれることがある。
図１は、動的ヒステリシス（「ＤＨ」）能力を有する比較器の実施形態が有利に実装され得る様々な実施形態による、例示的な半二重２線式通信システム１００のブロック図である。システム１００は、ホスト１１０、マスタノード１０２、および少なくとも１つのスレーブノード１０４を含む。図１には、３つのスレーブノード（０、１、および２）が示されている。図１における３つのスレーブノード１０４の描写は単に例示的なものであり、システム１００は所望に応じて１つ、または２つ以上のスレーブノード１０４を含み得る。
マスタノード１０２は、２線式バス１０６を介してスレーブノード１０４と通信し得る。バス１０６は、バス１０６沿いのノードをデイジーチェーン方式で接続するように、バス１０６沿いの隣接ノード間に異なる２線式バスリンクを含み得る。例えば、図１に示すように、バス１０６は、マスタノード１０２をスレーブノード０に連結するリンク、スレーブノード０をスレーブノード１に連結するリンク、およびスレーブノード１をスレーブノード２に連結するリンクを含み得る。いくつかの実施形態では、バス１０６のリンクは各々、単一のツイストペア線（例えば、非シールドのツイストペア）から形成されてもよい。いくつかの実施形態では、バス１０６のリンクは各々、同軸ケーブルから形成されてもよい（例えば、コアが「正」ラインを提供し、シールドが「負」ラインを提供する、またはその逆）。
ホスト１１０は、マスタノード１０２をプログラムし、バス１０６に沿って送信される様々なペイロードの発信者および受信者として機能するプロセッサを含み得る。いくつかの実施形態では、ホスト１１０は、例えばマイクロコントローラであってもよく、またはマイクロコントローラを含んでもよい。特に、ホスト１１０は、バス１０６に沿って発生するＩｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｓｏｕｎｄ（Ｉ２Ｓ）通信のマスタであってもよい。ホスト１１０は、Ｉ２Ｓ／時分割多重（ＴＤＭ）バスおよび／またはＩｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（Ｉ２Ｃ）バスを介してマスタノード１０２と通信し得る。いくつかの実施形態では、マスタノード１０２は、ホスト１１０のハウジング内に位置する送受信器（例えば、図２に関連して以下で論じるノード送受信器１２０）であってもよい。マスタノード１０２は、構成および読み出しのためにホスト１１０によってＩ２Ｃバスを介してプログラム可能であってもよく、スレーブノード１０４の全部のクロック、同期、フレームを生成するように構成され得る。いくつかの実施形態では、マスタノード１０２内のホスト１１０間のＩ２Ｃ制御バスの延長部分は、バス１０６を介して送信されるデータストリームに埋め込まれてもよく、ホスト１１０が１つ以上のスレーブノード１０４のレジスタおよびステータス情報に直接アクセスすることを可能にし、ホスト１１０が周辺機器１０８を制御することを可能にするように距離を介したＩ２Ｃ対Ｉ２Ｃ通信を可能にする。
マスタノード１０２は、「下り」信号（例えば、バス１０６に沿ってマスタノード１０２から離れる方向に送信されるデータ信号、電力信号など）を生成し、「上り」信号（例えば、バス１０６に沿ってマスタノード１０２に向かって送信される）を受信し得る。マスタノード１０２は、バス１０６を介した同期データ送信のためのクロック信号を提供してもよい。本明細書で使用するとき、「同期データ」は、バス１０６に沿った同じノードへの／同じノードからの２つの相次ぐ送信間の時間間隔が固定されている、連続的に流れるデータを含み得る。いくつかの実施形態では、マスタノード１０２によって提供されるクロック信号は、ホスト１１０によってマスタノード１０２に提供されるＩ２Ｓ入力から導出されてもよい。スレーブノード１０４は、バス１０６上で下流に、またはバス１０６上で上流に送信されるデータフレームの潜在的な宛先を表すアドレス指定可能なネットワーク接続点であってもよい。スレーブノード１０４はまた、下りデータフレームまたは上りデータフレームの潜在的な出所を表してもよい。システム１００は、制御情報および他のデータが、あるノードから次のノードへとバス１０６上で両方向に送信されることを可能にし得る。スレーブノード１０４の１つ以上はまた、バス１０６を介して送信される信号によって動力提供されてもよい。
特に、マスタノード１０２およびスレーブノード１０４の各々は、上り正端子（「ＡＰ」と表示する）、上り負端子（「ＡＮ」と表示する）、下り正端子（「ＢＰ」と表示する）、および下り負端子（「ＢＮ」と表示する）を含み得る。ノードの下り正端子および下り負端子は、それぞれ、隣接する下流ノードの上り正端子および上り負端子に連結され得る。図１に示すように、マスタノード１０２は上り正端子および上り負端子を含んでもよいが、これらの端子は使用されなくてもよい。他の実施形態では、マスタノード１０２は、上り正端子および上り負端子を含まなくてもよい。バス１０６沿いの最後のスレーブノード１０４（図１のスレーブノード２）は下り正端子および下り負端子を含んでもよいが、これらの端子は使用されなくてもよい。他の実施形態では、バス沿いの最後のスレーブノード１０４は、下り正端子および下り負端子を含まなくてもよい。
詳細に後述するように、マスタノード１０２は、任意追加的にスレーブノード１０４の１つ以上宛のデータと併せて、同期制御フレームを下流に周期的に送付してもよい。例えば、マスタノード１０２は、同期制御フレームを１０２４ビット（スーパーフレームを表す）毎に４８ｋＨｚの周波数で送信してもよく、４９．１５２Ｍｂｐｓというバス１０６上の有効ビットレートが得られる。例えば４４．１ｋＨｚを含む他のレートがサポートされてもよい。同期制御フレームは、スレーブノード１０４が各スーパーフレームの始まりを識別することを可能にし得、また物理層の符号化／信号伝達と組み合わせて、各スレーブノード１０４がその内部動作クロックをバス１０６から導出することを可能にし得る。同期制御フレームは、同期の開始を信号伝達するためのプリアンブル、ならびに様々なアドレス指定モード（例えば、通常、ブロードキャスト、発見）、構成情報（例えば、スレーブノード１０４のレジスタへの書き込み）、Ｉ２Ｃ情報の送配、スレーブノード１０４の特定の汎用入出力（ＧＰＩＯ）ピンの遠隔制御、および他のサービスを可能にする制御フィールドを含み得る。プリアンブルおよびペイロードデータの後に続く同期制御フレームの部分は、同期制御フレーム内の情報が新しいプリアンブルと誤認される可能性を低減するために、かつ関連する電磁放射のスペクトルを平坦化するために、スクランブルされてもよい。
同期制御フレームは、スレーブノード１０４間で受け渡されてもよく（任意追加的に、マスタノード１０２から来てもよいが追加的または代替的に１つ以上の上流スレーブノード１０４からもしくはスレーブノード１０４自体から来てもよい他のデータと共に）、遂には同期制御フレームは、マスタノード１０２によって最後のスレーブノード１０４として構成されたか、または最後のスレーブノード１０４としてそれ自身を自己識別した最後のスレーブノード１０４（すなわち、図１のスレーブノード２）に到達する。同期制御フレームを受信すると、最後のスレーブノード１０４は、同期応答フレームを送信してもよく、最後のスレーブノード１０４が送信することを許可されている任意のデータ（例えば、指定タイムスロット内の２４ビットのオーディオサンプル）が後に続く。同期応答フレームは、スレーブノード１０４間で上流に受け渡されてもよく（任意追加的に下流スレーブノード１０４からのデータと共に）、各スレーブノード１０４は、同期応答フレームに基づいて、スレーブノード１０４が送信することを許可されているタイムスロット（もしあれば）を識別することができてもよい。
いくつかの実施形態では、システム１００内のスレーブノード１０４の１つ以上は、周辺デバイス１０８に連結され、それと通信してもよい。例えば、スレーブノード１０４は、後述するように、Ｉ２Ｓ、パルス密度変調（ＰＤＭ）、ＴＤＭ、および／またはＩ２Ｃプロトコルを使用して、関連付けられた周辺デバイス１０８からデータを読み出し、かつ／またはデータを書き込むように構成されてもよい。「周辺デバイス１０８」は本明細書では単数形で言及されることがあるが、これは単に議論を容易にするためであり、単一のスレーブノード１０４はゼロ個、または１個以上の周辺デバイスに連結され得る。周辺デバイス１０８に含まれ得る周辺デバイスの例としては、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、アナログ−デジタル変換器（ＡＤＣ）、デジタル−アナログ変換器（ＤＡＣ）、コーデック、マイクロフォン、マイクロフォンアレイ、スピーカー、オーディオ増幅器、プロトコルアナライザ、加速度計もしくは他の運動センサ、環境条件センサ（例えば、温度、湿度、および／もしくはガスセンサ）、有線もしくは無線通信送受信器、ディスプレイデバイス（例えば、タッチスクリーンディスプレイ）、ユーザーインターフェース構成要素（例えば、ボタン、ダイヤル、もしくは他の調整つまみ）、カメラ（例えば、ビデオカメラ）、メモリデバイス、またはデータを送信および／または受信する任意の他の好適なデバイスが挙げられる。本明細書では、異なる周辺デバイス構成のいくつかの例を詳細に論じる。
いくつかの実施形態では、周辺デバイス１０８は、Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｓｏｕｎｄ（Ｉ２Ｓ）通信用に構成された任意のデバイスを含み得る。周辺デバイス１０８は、Ｉ２Ｓプロトコルを介して関連付けられたスレーブノード１０４と通信し得る。いくつかの実施形態では、周辺デバイス１０８は、Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（Ｉ２Ｃ）通信用に構成された任意のデバイスを含み得る。周辺デバイス１０８は、Ｉ２Ｃプロトコルを介して関連付けられたスレーブノード１０４と通信し得る。いくつかの実施形態では、スレーブノード１０４は、いかなる周辺デバイス１０８にも連結されなくてもよい。
スレーブノード１０４およびそれに関連付けられた周辺デバイス１０８は、別個のハウジング内に収容され、有線もしくは無線通信接続を通じて連結されてもよく、または共通のハウジング内に収容されていてもよい。例えば、周辺デバイス１０８として接続されたスピーカーは、関連付けられたスレーブノード１０４（例えば、図２に関連して後述するノード送受信器１２０）のためのハードウェアと共に包装されていてもよく、これによって、関連付けられたスレーブノード１０４のためのハードウェアが他のスピーカー構成要素を含むハウジング内に収容される。同じことは、任意の種類の周辺デバイス１０８についても当てはまる。
上述のように、ホスト１１０は、多チャネルＩ２ＳおよびＩ２Ｃ通信プロトコルを使用してマスタノード１０２と通信し、それを制御してもよい。特に、ホスト１１０は、データをＩ２Ｓを介してマスタノード１０２内のフレームバッファ（図示せず）に送信してもよく、マスタノード１０２は、データをフレームバッファから読み出し、データをバス１０６に沿って送信してもよい。同様に、マスタノード１０２は、バス１０６を介して受信したデータをフレームバッファ内に記憶してもよく、次いでデータをＩ２Ｓを介してホスト１１０に送信してもよい。
各スレーブノード１０４は、マスタノード１０２からの通信によって構成され得る内部制御レジスタを有してもよい。いくつかのそのようなレジスタを以下で詳細に論じる。各スレーブノード１０４は、下りデータを受信してもよく、そのデータをさらに下流に再送信してもよい。各スレーブノード１０４は、上りデータを受信および／もしくは生成し、かつ／またはデータを上流に再送信し、かつ／またはデータを上りトランザクションに追加してもよい。
バス１０６沿いの通信は、周期的なスーパーフレームで発生してもよい。各スーパーフレームは、下り同期制御フレームで始まり、下り送信期間（「下り部分」とも呼ばれる）、上り送信期間（「上り部分」とも呼ばれる）、および無送信期間（バス１０６は駆動されない）に分割され、別の下り同期制御フレームの送信の直前に終了してもよい。マスタノード１０２は、スレーブノード１０４の１つ以上に送信するいくつかの下り部分とスレーブノード１０４の１つ以上から受信するいくつかの上り部分とを有するように（ホスト１１０によって）プログラムされてもよい。各スレーブノード１０４は、バス１０６に沿って再送信するいくつかの下り部分と、消費するいくつかの下り部分と、バス１０６まで再送信するいくつかの上り部分と、スレーブノード１０４が関連付けられた周辺デバイス１０８からスレーブノード１０４から受信したデータを送信し得るいくつかの上り部分とを有するように（マスタノード１０２によって）プログラムされてもよい。バス１０６沿いの通信は、図２〜１２に関連してさらに詳細に後述する。
マスタノード１０２およびスレーブノード１０４の各々は、システム１００の構成要素間の通信を管理するための送受信器を含んでもよい。図２は、様々な実施形態による、図１のシステム１００のノード（例えば、マスタノード１０２またはスレーブノード１０４）に含まれ得るノード送受信器１２０のブロック図である。いくつかの実施形態では、ノード送受信器１２０がシステム１００のノードの各々に含まれてもよく、ノード送受信器１２０がマスタとして機能すべきか（例えば、ＭＳＴＲピンがＨＩＧＨのとき）またはスレーブとして機能すべきか（例えば、ＭＳＴＲピンがローのとき）示すように、制御信号がマスタ（ＭＳＴＲ）ピンを介してノード送受信器１２０に提供されてもよい。
ノード送受信器１２０は、上り差動信号伝達（ＤＳ）送受信器１２２および下りＤＳ送受信器１２４を含み得る。上りＤＳ送受信器１２２は、図１に関連して上述した上り正端子および上り負端子に連結されていてもよく、下りＤＳ送受信器１２４は、図１に関連して上述した下り正端子および下り負端子に連結されていてもよい。いくつかの実施形態では、上りＤＳ送受信器１２２は低電圧ＤＳ（ＬＶＤＳ）送受信器であってもよく、下りＤＳ送受信器１２４はＬＶＤＳ送受信器であってもよい。システム１００内の各ノードは、バス１０６に交流連結されていてもよく、データ信号は、バス１０６に沿って（例えば、上りＤＳ送受信器１２２および／または下りＤＳ送受信器１２４を介して）、所定の形態のＤＳ（例えば、ＬＶＤＳもしくはマルチポイントＬＶＤＳ（ＭＬＶＤＳ）または同様の信号伝達）を使用して、バス１０６を介してタイミング情報を提供するために適切な符号化（例えば、差動マンチェスター符号化、バイフェーズマーク符号化、マンチェスター符号化、非ゼロ復帰、ランレングス限定を含む反転（ＮＲＺＩ）符号化、または任意の他の好適な符号化）と共に、送配されてもよい。
上りＤＳ送受信器１２２および下りＤＳ送受信器１２４は、バスプロトコル回路１２６と通信してもよく、バスプロトコル回路１２６は、他の構成要素のなかでも、位相ロックループ（ＰＬＬ）１２８および電圧調整回路１３０と通信してもよい。ノード送受信器１２０が電源投入されると、電圧調整回路１３０は、ＰＬＬ１２８によってパワーオンリセットとして使用される「電力良好」信号を発してもよい。
上述のように、システム１００内のスレーブノード１０４の１つ以上は、データと同時に、バス１０６を介して送信される電力を受信してもよい。この動作モードは、本明細書において「ファントム電源」と呼ばれることがある。配電のために（スレーブノード１０４のうちのいくつかは、専らローカル電力がそれらに提供されるように構成され得るので、これは任意追加的にある）、マスタノード１０２は、マスタノード１０２とスレーブノード０との間のバスリンクに直流バイアスをかけてもよい（例えば、下り端子の一方を電圧調整器によって提供される電圧源に接続し、他方の下り端子をグランドに接続することによって）。直流バイアスは、５Ｖ、８Ｖ、自動車バッテリーの電圧、またはより高い電圧などの所定の電圧であってもよい。相次ぐ各スレーブノード１０４は、その上りバスリンクを選択的に用いて電力を回収することができる（例えば、電圧調整回路１３０を使用して）。この電力を使用して、スレーブノード１０４自体（および任意追加的に、スレーブノード１０４に連結された１つ以上の周辺デバイス１０８）に電力供給してもよい。スレーブノード１０４はまた、上りバスリンクから回収された電力またはローカル電源のいずれかによって、次のスレーブノード１０４のために下りバスリンクに選択的にバイアスをかけてもよい。例えば、スレーブノード０は、上りバスリンク１０６への直流バイアスを使用して、スレーブノード０自体のためのおよび／もしくは１つ以上の関連付けられた周辺デバイス１０８のための電力を回収してもよく、かつ／またはスレーブノード０は、その上りバスリンク１０６から電力を回収して、その下りバスリンク１０６にバイアスをかけてもよい。
したがって、いくつかの実施形態では、システム１００内の各ノードは、下りバスリンクを介して後続の下流ノードに電力を提供してもよい。ノードの電力供給は、順序づけされた様式で遂行されてもよい。例えば、バス１０６を介してスレーブノード０を発見および構成した後、マスタノード１０２は、スレーブノード１に電力を提供するために、スレーブノード０にその下りバスリンク１０６に電力を提供するように命令してもよい。スレーブノード１が発見および構成された後、マスタノード１０２は、スレーブノード２に電力を提供するために、スレーブノード１にその下りバスリンク１０６に電力を提供するように命令してもよい（バス１０６に連結された追加のスレーブノード１０４についても同様である。いくつかの実施形態では、スレーブノード１０４の１つ以上は、その上りバスリンクから電力供給される代わりに、またはそれに加えて、ローカルで電力供給されてもよい。いくつかのそのような実施形態では、所与のスレーブノード１０４のためのローカル電源を使用して、１つ以上の下流スレーブノードに電力を提供してもよい。
いくつかの実施形態では、上りフィルタリング回路１３２が、上りＤＳ送受信器１２２と電圧調整回路１３０との間に配設されていてもよく、下りフィルタリング回路１３１が、下りＤＳ送受信器１２４と電圧調整回路１３０との間に配設されていてもよい。バス１０６の各リンクは交流（信号）成分および直流（電力）成分を運ぶので、上りフィルタリング回路１３２および下りフィルタリング回路１３１は、交流成分および直流成分を分離し、交流成分を上りＤＳ送受信器１２２および下りＤＳ送受信器１２４に提供し、直流成分を電圧調整器１３０に提供してもよい。上りＤＳ送受信器１２２および下りＤＳ送受信器１２４のライン側の交流結合は、送受信器１２２および１２４をライン上の直流成分から実質的に隔離して高速双方向通信を可能にする。上述のように、直流成分から電力を取ってもよく、上りフィルタリング回路１３２および下りフィルタリング回路１３１は、例えば電圧調整回路１３０に提供される交流成分を低減するために、フェライト、コモンモードチョーク、またはインダクタを含んでもよい。いくつかの実施形態では、上りフィルタリング回路１３２は上りＤＳ送受信器１２２に含まれてもよく、かつ／または下りフィルタリング回路１３１は下りＤＳ送受信器１２４に含まれてもよい。他の実施形態では、フィルタリング回路は、送受信器１２２および１２４の外部にあってもよい。
ノード送受信器１２０は、ノード送受信器１２０と外部デバイス１５５との間のＩ２Ｓ、ＴＤＭ、およびＰＤＭ通信のための送受信器１２７を含んでもよい。「外部デバイス１５５」は本明細書では単数形で言及されることがあるが、これは単に議論を容易にするためであり、複数の外部デバイスがＩ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７を介してノード送受信器１２０と通信してもよい。当技術分野で知られているように、Ｉ２Ｓプロトコルはパルス符号変調（ＰＣＭ）情報を運ぶためのものである（例えば、プリント回路基板（ＰＣＢ）上のオーディオチップ間で）。本明細書で使用するとき、「Ｉ２Ｓ／ＴＤＭ」は、ＴＤＭを使用してＩ２Ｓステレオ（２チャネル）コンテンツを複数のチャネルに広げることを指し得る。当技術分野で知られているように、ＰＤＭはシグマデルタ変換器で使用されてもよく、特に、ＰＤＭフォーマットは間引き前のオーバーサンプリングされた１ビットシグマデルタＡＤＣ信号を表し得る。ＰＤＭフォーマットは、デジタルマイクロフォンの出力フォーマットとして使用されることが多い。Ｉ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７は、バスプロトコル回路１２６および外部デバイス１５５との通信のためのピンと連通していてもよい。図２には６つのピン、ＢＣＬＫ、ＳＹＮＣ、ＤＴＸ［１：０］、およびＤＲＸ［１：０］が示されている。ＢＣＬＫピンはＩ２Ｓビットクロックのために使用されてもよく、ＳＹＮＣピンはＩ２Ｓフレーム同期信号のために使用されてもよく、ＤＴＸ［１：０］ピンおよびＤＲＸ［１：０］ピンはそれぞれ送信データチャネルおよび受信データチャネルのために使用されてもよい。図２には２つの送信ピン（ＤＴＸ［１：０］）および２つの受信ピン（ＤＲＸ［１：０］）が示されているが、任意の所要の数の受信ピンおよび／または送信ピンが使用されてもよい。
ノード送受信器１２０がマスタノード１０２に含まれている場合、外部デバイス１５５はホスト１１０を含んでもよく、Ｉ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７は、ホスト１１０のＩ２Ｓインターフェースクロックと同期的にホスト１１０からデータを受信し、ホスト１１０にデータを送付することができるＩ２Ｓスレーブ（ＢＣＬＫおよびＳＹＮＣに対する）を提供してもよい。特に、Ｉ２Ｓフレーム同期信号がホスト１１０からの入力としてＳＹＮＣピンで受信されてもよく、ＰＬＬ１２８はその信号を使用してクロックを生成してもよい。ノード送受信器１２０がスレーブノード１０４に含まれている場合、外部デバイス１５５は１つ以上の周辺デバイス１０８を含んでもよく、Ｉ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７は、周辺デバイス１０８とのＩ２Ｓ通信を制御することができるＩ２Ｓクロックマスタ（ＢＣＬＫおよびＳＹＮＣにとっての）を提供してもよい。特に、Ｉ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７はＳＹＮＣピンでＩ２Ｓフレーム同期信号を出力として提供してもよい。ノード送受信器１２０内のレジスタは、どのＩ２Ｓ／ＴＤＭチャネルが、およびどのくらい多くのＩ２Ｓ／ＴＤＭチャネルがバス１０６を介してデータスロットとして送信されているかを判定し得る。ノード送受信器１２０内のＴＤＭモード（ＴＤＭＭＯＤＥ）レジスタは、どのくらい多くのＴＤＭチャネルがＴＤＭ送信または受信ピン上の連続するＳＹＮＣパルス間に収まるかの値を記憶してもよい。チャネルサイズの知識と共に、ノード送受信器１２０は、サンプリング時間（例えば、４８ｋＨｚ）内のビット数に一致するようにＢＣＬＫレートを自動的に設定してもよい。
ノード送受信器１２０は、ノード送受信器１２０と外部デバイス１５７との間のＩ２Ｃ通信のための送受信器１２９を含んでもよい。「外部デバイス１５７」は本明細書では単数形で言及されることがあるが、これは単に議論を容易にするためであり、複数の外部デバイスがＩ２Ｃ送受信器１２９を介してノード送受信器１２０と通信してもよい。当技術分野で知られているように、Ｉ２Ｃプロトコルは、クロック（ＳＣＬ）ラインおよびデータ（ＳＤＡ）ラインを使用してデータ転送を提供する。Ｉ２Ｃ送受信器１２９は、バスプロトコル回路１２６および外部デバイス１５７と通信するためのピンと連通していてもよい。図２には４つのピン、ＡＤＲ１、ＡＤＲ２、ＳＤＡ、およびＳＣＬが示されている。ＡＤＲ１およびＡＤＲ２は、ノード送受信器１２０がＩ２Ｃスレーブとして機能する場合（例えば、ノード送受信器１２０がマスタノード１０２に含まれる場合）ノード送受信器１２０によって使用されるＩ２Ｃアドレスを修正するために使用されてもよく、ＳＤＡおよびＳＣＬは、それぞれＩ２Ｃシリアルデータおよびシリアルクロック信号に使用される。ノード送受信器１２０がマスタノード１０２に含まれる場合、外部デバイス１５７はホスト１１０を含んでもよく、Ｉ２Ｃ送受信器１２９は、ホスト１１０からプログラミング命令を受信することができるＩ２Ｃスレーブを提供してもよい。特に、Ｉ２Ｃシリアルクロック信号は、ＳＣＬピンでレジスタアクセスのためのホスト１１０からの入力として受信され得る。ノード送受信器１２０がスレーブノード１０４に含まれる場合、外部デバイス１５７は周辺デバイス１０８を含んでもよく、Ｉ２Ｃ送受信器１２９は、ホスト１１０によって提供されバス１０６を介してノード送受信器１２０に送信される命令に従ってＩ２Ｃ送受信器が１つ以上の周辺デバイスをプログラムすることを可能にするＩ２Ｃマスタを提供してもよい。特に、Ｉ２Ｃ送受信器１２９は、ＳＣＬピンでＩ２Ｃシリアルクロック信号を出力として提供してもよい。
ノード送受信器１２０は、バスプロトコル回路１２６と連通する割込み要求（ＩＲＱ）ピンを含んでもよい。ノード送受信器１２０がＩ２Ｃ送受信器１２９を介してマスタノード１０２に含まれる場合、バスプロトコル回路１２６は、イベント駆動型割込み要求をＩＲＱピンを介してホスト１１０に向かって提供してもよい。ノード送受信器１２０がスレーブノード１０４に含まれる場合（例えば、ＭＳＴＲピンがローの場合）、ＩＲＱピンは、割込み要求能力を有するＧＰＩＯピンとして機能してもよい。ノード送受信器１２０は、図２に示すピンに加えて他のピンを含んでもよい（例えば、図１４〜２８に関連して後述するＳＥＮＳＥピンおよびＶＳＳＮピン）。
システム１００は、いくつかの異なる動作モードのうちのいずれで動作してもよい。バス１０６上のノードは各々、どの動作モードが現在有効化されているかを示すレジスタを有してもよい。実装され得る様々な動作モードの例を以下で説明する。スタンバイ動作モードでは、バスの活動はグローバル節電を有効化することに限縮される。必要とされる唯一のトラフィックは、各ノードのＰＬＬ（例えば、ＰＬＬ１２８）を同期状態に保つための最小限の下りプリアンブルである。スタンバイ動作モードでは、バス１０６を介した読み出しおよび書き込みはサポートされない。発見動作モードでは、マスタノード１０２は、バス１０６に沿って分散したスレーブノード１０４のトポロジーをマッピングするために、所定の信号をバス１０６に沿って外方に送付し、好適な応答を待機してもよい。通常動作モードでは、スレーブノード１０４へのおよびスレーブノード１０４からのフルレジスタアクセス、ならびにバス１０６を介した周辺デバイス１０８へのおよび周辺デバイス１０８からのアクセスが利用可能であってもよい。通常モードは、同期上りデータによってまたは同期上りデータなしで、かつ同期下りデータによってまたは同期下りデータなしで、ホスト１１０によってグローバルに構成されてもよい。
図３は、様々な実施形態による、システム１００で通信のために使用される同期制御フレーム１８０の一部の図である。特に、同期制御フレーム１８０は、後述するように、データクロック回復およびＰＬＬ同期のために使用されてもよい。上述のように、バス１０６を介した通信は両方向で発生し得るため、通信は、下り部分と上り部分とに時間多重化されてもよい。下り部分では、同期制御フレームおよび下りデータがマスタノード１０２から送信されてもよい一方、上り部分では、同期応答フレームおよび上りデータがスレーブノード１０４の各々からマスタノード１０２に送信されてもよい。同期制御フレーム１８０は、プリアンブル１８２および制御データ１８４を含んでもよい。各スレーブノード１０４は、受信した同期制御フレーム１８０のプリアンブル１８２を、ＰＬＬ１２８にフィードするための時間ベースとして使用するように構成されていてもよい。これを容易にするために、プリアンブル１８２は、有効制御データ１８４の「規則」に従わず、したがって制御データ１８４から容易に区別することができる。
例えば、いくつかの実施形態では、バス１０６沿いの通信は、クロックファーストの、ゼロで遷移する差動マンチェスター符号化スキームを使用して符号化されてもよい。このような符号化スキームによれば、各ビットタイムはクロック遷移で始まる。データ値がゼロである場合、符号化された信号は、ビットタイムの中間で再び遷移する。データ値が１である場合、符号化された信号は、再び遷移することはない。図５に示すプリアンブル１８２は符号化プロトコルに違反してもよいが（例えば、ビットタイム５、７、および８の始まりで発生しないクロック遷移を有することによって）、これは、プリアンブル１８２が、制御データ１８４のためのいかなる適法な（例えば、正しく符号化されたた）パターンにも一致しないことがあることを意味する。加えて、プリアンブル１８２は、制御データ１８４のための適法なパターンを取り、単一のビットタイムまたは複数のビットタイム期間にわたってバス１０６にＨＩＧＨまたはＬＯＷを強いることによって再現することはできない。図５に示すプリアンブル１８２は、単に例示的なものであり、同期制御フレーム１８０は、制御データ１８４によって使用される符号化に任意の好適な様式で違反し得る異なるプリアンブル１８２を含んでもよい。
バスプロトコル回路１２６は、バス１０６から回復されたクロックに対して動作し、同期制御フレーム１８０を検出してフレーム同期インジケータをＰＬＬ１２８に送付する差動マンチェスター復号回路を含んでもよい。このようにして、同期制御フレーム１８０は、システムクロックまたはより高速なオーバーサンプリングクロックを使用することなく検出され得る。その結果、スレーブノード１０４は、スレーブノード１０４に水晶クロックソースを必要とすることなく、ＰＬＬ同期信号をバス１０６から受信することができる。
上述のように、バス１０６沿いの通信は、周期的なスーパーフレームで発生してもよい。図４は、様々な実施形態によるスーパーフレーム１９０の図である。図６Ａ〜６Ｂに示すように、スーパーフレームは、同期制御フレーム１８０で始まってもよい。同期制御フレーム１８０がＰＬＬ１２８のタイミングソースとして使用される場合、スーパーフレームが通信される周波数（「スーパーフレーム周波数」）は同期信号周波数と同じであってもよい。オーディオデータがバス１０６に沿って送信されるいくつかの実施形態では、スーパーフレーム周波数は、システム１００で使用されるオーバーサンプリング周波数（例えば、４８ｋＨｚまたは４４．１ｋＨｚのいずれか）と同じであってもよいが、任意の好適なスーパーフレーム周波数が使用され得る。各スーパーフレーム１９０は、下り送信期間１９２、上り送信期間１９４、および無送信期間１９６（例えば、バス１０６が駆動されないとき）に分割されてもよい。
図４には、当初の下り送信期間１９２および後の上り送信期間１９４を有するスーパーフレーム１９０が示されている。下り送信期間１９２は同期制御フレーム１８０およびＸ個の下りデータスロット１９８を含んでもよく、Ｘはゼロであってもよい。バス１０６上の実質的に全ての信号はラインコーディングされてもよく、上述のように、同期信号は同期制御フレーム１８０内の同期プリアンブル１８２の形でマスタノード１０２から最後のスレーブノード１０４（例えば、スレーブノード１０４Ｃ）へと下流に転送されてもよい。下りＴＤＭ同期データを、同期制御フレーム１８０の後のＸ個の下りデータスロット１９８内に含めてもよい。下りデータスロット１９８は等幅を有してもよい。上述のように、ＰＬＬ１２８は、バス１０６を介した通信のタイミングをとるためにノードが使用するクロックを提供してもよい。バス１０６を使用してオーディオデータを送信するいくつかの実施形態では、ＰＬＬ１２８は、オーディオサンプリング周波数の倍数で動作してもよい（例えば、１０２４×オーディオサンプリング周波数。これにより、各スーパーフレームでは１０２４ビットのクロックとなる）。
上り送信期間１９４は同期応答フレーム１９７およびＹ個の上りデータスロット１９９を含んでもよく、Ｙはゼロであってもよい。いくつかの実施形態では、各スレーブノード１０４は、下りデータスロット１９８の一部を消費してもよい。最後のスレーブノード（例えば、図１のスレーブノード２）は、（最後のスレーブノードのレジスタに記憶された所定の応答時間後に）同期応答フレーム１９７で応答してもよい。上りＴＤＭ同期データが、各スレーブノード１０４によって、同期応答フレーム１９７の直後の上りデータスロット１９９に追加されてもよい。上りデータスロット１９９は等幅を有してもよい。最後のスレーブノードではないスレーブノード１０４（例えば、図１のスレーブノード０および１）は、そのレジスタのうちの１つの読み出しがスーパーフレーム１９０の同期制御フレーム１８０で要求された場合または遠隔Ｉ２Ｃ読み出しがスーパーフレーム１９０の同期制御フレーム１８０で要求された場合、受信した同期応答フレーム１９７をそれ自身の上り応答で置き換えてもよい。
上述のように、同期制御フレーム１８０は各下り送信を開始してもよい。いくつかの実施形態では、同期制御フレーム１８０は長さ６４ビットであってもよいが、任意の他の好適な長さが使用されてもよい。同期制御フレーム１８０は、上述のように、プリアンブル１８２で始まってもよい。いくつかの実施形態では、同期制御フレーム１８０がスレーブノード１０４によって下流スレーブノード１０４に再送信される場合、プリアンブル１８２は、再送信されるのではなく、送信するスレーブノード１０４によって生成されてもよい。
同期制御フレーム１８０の制御データ１８４は、バス１０６を介したトランザクションを制御するために使用されるデータを格納するフィールドを含んでもよい。これらのフィールドの例を後述し、いくつかの実施形態を図５に示す。特に、図５は、様々な実施形態による、通常モード、Ｉ２Ｃモード、および発見モードにおける同期制御フレーム１８０の例示的なフォーマットを示す。いくつかの実施形態では、通常モードへの遷移が送付されるまでスレーブノード１０４が同期制御フレーム１８０の全てを受信する必要がないように、スタンバイモードでは完全に異なるプリアンブル１８２または同期制御フレーム１８０が使用されてもよい。
いくつかの実施形態では、同期制御フレーム１８０はカウント（ＣＮＴ）フィールドを含んでもよい。ＣＮＴフィールドは、任意の好適な長さ（例えば、２ビット）を有してもよく、以前のスーパーフレームで使用された値からインクリメント（フィールドの長さのモジュロ）されてもよい。想定外のＣＮＴ値を受信したスレーブノード１０４は割込みを返すようにプログラムされてもよい。
いくつかの実施形態では、同期制御フレーム１８０はノードアドレス指定モード（ＮＡＭ）フィールドを含んでもよい。ＮＡＭフィールドは、任意の好適な長さ（例えば、２ビット）を有してもよく、バス１０６を介したスレーブノード１０４のレジスタへのアクセスを制御するために使用されてもよい。通常モードでは、スレーブノード１０４のレジスタは、スレーブノード１０４のＩＤおよびレジスタのアドレスに基づいて読み出しおよび／または書き込みされてもよい。ブロードキャストトランザクションは、あらゆるスレーブノード１０４によって受け取られるべき書き込みである。いくつかの実施形態では、ＮＡＭフィールドは、「なし」（例えば、いかなる特定のスレーブノード１０４にもアドレス指定されていないデータ）、「通常」（例えば、後述するアドレスフィールドで指定された特定のスレーブノード１０４に対してユニキャストされたデータ）、「ブロードキャスト」（例えば、全てのスレーブノード１０４にアドレス指定された）、および「発見」を含む、４つのノードアドレス指定モードを提供してもよい。
いくつかの実施形態では、同期制御フレーム１８０はＩ２Ｃフィールドを含んでもよい。Ｉ２Ｃフィールドは、任意の好適な長さ（例えば、１ビット）を有してもよく、下り送信期間１９２がＩ２Ｃトランザクションを含むことを示すために使用されてもよい。Ｉ２Ｃフィールドは、関連付けられたスレーブノード１０４に対してＩ２Ｃスレーブとして機能する周辺デバイス１０８に遠隔アクセスする命令をホスト１１０が提供したことを示してもよい。
いくつかの実施形態では、同期制御フレーム１８０はノードフィールドを含んでもよい。ノードフィールドは、任意の好適な長さ（例えば、４ビット）を有してもよく、どのスレーブノードが通常アクセスおよびＩ２Ｃアクセスのためにアドレス指定されているのかを示すために使用されてもよい。発見モードでは、このフィールドは、新たに発見されたスレーブノード１０４の識別子をスレーブノード１０４のノードＩＤレジスタ内にプログラムするために使用されてもよい。後述するように、システム１００内の各スレーブノード１０４には、そのスレーブノード１０４がマスタノード１０２によって発見されたとき、一意のＩＤが割り当てられてもよい。いくつかの実施形態では、マスタノード１０２はノードＩＤを有さない一方、他の実施形態では、マスタノード１０２はノードＩＤを有してもよい。いくつかの実施形態では、バス１０６上でマスタノード１０２に取り付けられたスレーブノード１０４（例えば、図１のスレーブノード０）はスレーブノード０となり、相次ぐ各スレーブノード１０４は前のスレーブノードより１高い数を有することになる。しかしながら、これは単に例示的なものであり、任意の好適なスレーブノード識別システムが使用され得る。
いくつかの実施形態では、同期制御フレーム１８０は読み出し／書き込み（ＲＷ）フィールドを含んでもよい。ＲＷフィールドは、任意の好適な長さ（例えば、１ビット）を有してもよく、通常アクセスが読み出し（例えば、ＲＷ＝＝１）であるか、または書き込み（例えば、ＲＷ＝＝０）であるかを制御するために使用されてもよい。
いくつかの実施形態では、同期制御フレーム１８０はアドレスフィールドを含んでもよい。アドレスフィールドは、任意の好適な長さ（例えば、８ビット）を有してもよく、バス１０６を通じてスレーブノード１０４の特定のレジスタをアドレス指定するために使用されてもよい。Ｉ２Ｃトランザクションの場合、アドレスフィールドは、ＳＴＡＲＴ／ＳＴＯＰ、ＷＡＩＴ、ＲＷ、およびＤＡＴＡ ＶＬＤなどのＩ２Ｃ制御値で置き換えてもよい。発見トランザクションの場合、アドレスフィールドは所定の値を有してもよい（例えば、図５に示すように）。
いくつかの実施形態では、同期制御フレーム１８０はデータフィールドを含んでもよい。データフィールドは、任意の好適な長さ（例えば、８ビット）を有してもよく、通常書き込み、Ｉ２Ｃ書き込み、およびブロードキャスト書き込みのために使用されてもよい。４で乗算したＲＥＳＰＣＹＣＳ値は、新たに発見されたノードが、受信される同期制御フレーム１８０の冒頭と送信される同期応答フレーム１９７の冒頭との間でどれくらい多くのサイクルを経過させるべきかを判定するために使用されてもよい。ＮＡＭフィールドが発見モードを示す場合、ノードアドレスフィールドおよび後述するデータフィールドは、好適な任意選択の乗数（例えば、４）によって乗算されると同期制御フレーム１８０の終わりから同期応答フレーム１９７の始まりまでの時間をビットで示すＲＥＳＰＣＹＣＳ値として符号化してもよい。これは、新たに発見されたスレーブノード１０４が、上り送信のための適切なタイムスロットを決定することを可能にする。
いくつかの実施形態では、同期制御フレーム１８０は巡回冗長検査（ＣＲＣ）フィールドを含んでもよい。ＣＲＣフィールドは、任意の好適な長さ（例えば、１６ビット）を有してもよく、プリアンブル１８２の後に続く同期制御フレーム１８０の制御データ１８４のＣＲＣ値を送信するために使用されてもよい。いくつかの実施形態では、ＣＲＣは、ＣＣＩＴＴ−ＣＲＣエラー検出スキームに従って計算されてもよい。
いくつかの実施形態では、プリアンブル１８２とＣＲＣフィールドとの間の同期制御フレーム１８０の少なくとも一部分は、この時間間隔中のビットシーケンスがプリアンブル１８２に周期的に一致する（かつこのようにしてスレーブノード１０４によって新しいスーパーフレーム１９０の始まりとして誤認され得る）可能性を低減するために、および上述のように電磁放射を低減するために、スクランブルされてもよい。いくつかのそのような実施形態では、同期制御フレーム１８０のＣＮＴフィールドは、あるスーパーフレームと次のスーパーフレームとではスクランブルされるフィールドが異なってスクランブルされることを確実化するために、スクランブル処理ロジックによって使用されてもよい。本明細書に記載のシステム１００の様々な実施形態はスクランブル処理を省略してもよい。
スレーブノード１０４がプリアンブル１８２を一意的に識別することができることを確実化するように、またはプリアンブル１８２が同期制御フレーム１８０内の他所で出現する可能性を低減するために、上述のスクランブル処理および／またはエラー符号化などの技術に加えて、またはそれらに代えて、他の技術が使用されてもよい。例えば、同期制御フレーム１８０の残部の特定の符号化がそれと一致する可能性を低減するように、より長い同期シーケンスが使用されてもよい。追加的または代替的に、同期制御フレームの残部は、適切なビットに「０」または「１」の固定値を配置することなどによって、同期シーケンスが発生することができないように構造化されてもよい。
マスタノード１０２は、バス１０６上の通信に特有の要求およびＩ２Ｃ要求の両方を含む読み出し要求および書き込み要求をスレーブノード１０４に送付してもよい。例えば、マスタノード１０２は、読み出し要求および書き込み要求（ＲＷフィールドを使用して示される）を１つ以上の指定されたスレーブノード１０４に送付してもよく（ＮＡＭフィールドおよびノードフィールドを使用して）、その要求が、バス１０６に特有のスレーブノード１０４に対する要求であるか、スレーブノード１０４に対するＩ２Ｃ要求であるか、またはスレーブノード１０４の１つ以上のＩ２Ｃポートでスレーブノード１０４に連結されたＩ２Ｃ互換周辺デバイス１０８に受け渡されるべきＩ２Ｃ要求であるかを示すことができる。
上り通信に移ると、同期応答フレーム１９７が各上り送信を開始してもよい。いくつかの実施形態では、同期応答フレーム１９７は長さ６４ビットでもよいが、任意の他の好適な長さが使用されてもよい。同期応答フレーム１９７は、同期制御フレーム１８０のプリアンブル１８２に関連して上述したように、プリアンブルも含んでもよく、データ部分が後に続く。下り送信の終わりに、バス１０６上の最後のスレーブノード１０４は、ＲＥＳＰＣＹＣＳカウンタが失効するまで待機し、次いで同期応答フレーム１９７を上流に送信し始めてもよい。上流スレーブノード１０４が通常の読み出しトランザクションまたは書き込みトランザクションのターゲットであった場合、スレーブノード１０４は、それ自身の同期応答フレーム１９７を生成し、下流から受信した同期応答フレーム１９７を置き換えてもよい。いずれかのスレーブノード１０４において予定時刻に下流スレーブノード１０４からの同期応答フレーム１９７が見つからない場合、スレーブノード１０４は、それ自身の同期応答フレーム１９７を生成し、それを上流に送信し始めることになる。
同期応答フレーム１９７のデータ部分は、応答情報をマスタノード１０２に通信し返すために使用されるデータを格納するフィールドを含んでもよい。これらのフィールドの例を後述し、いくつかの実施形態を図６Ａ〜６Ｂに示す。特に、図６Ａ〜６Ｂは、様々な実施形態による、通常モード、Ｉ２Ｃモード、および発見モードにおける同期応答フレーム１９７の例示的なフォーマットを示す。
いくつかの実施形態では、同期応答フレーム１９７はカウント（ＣＮＴ）フィールドを含んでもよい。ＣＮＴフィールドは、任意の好適な長さ（例えば、２ビット）を有してもよく、以前に受信した同期制御フレーム１８０内のＣＮＴフィールドの値を送信するために使用されてもよい。
いくつかの実施形態では、同期応答フレーム１９７は送達確認（ＡＣＫ）フィールドを含んでもよい。ＡＣＫフィールドは、任意の好適な長さ（例えば、２ビット）を有してもよく、スレーブノード１０４が同期応答フレーム１９７を生成するとき、以前の同期制御フレーム１８０で受信されたコマンドの送達確認をするために、そのスレーブノード１０４によって挿入されてもよい。ＡＣＫフィールドで通信されうる例示的なインジケータとしては、待機、送達確認、送達確認失敗（ＮＡＣＫ）、および再試行が挙げられる。いくつかの実施形態では、ＡＣＫフィールドは、スレーブノード１０４がブロードキャストメッセージを受信し処理したというスレーブノード１０４による送達確認を送信するようなサイズにされてもよい（例えば、ブロードキャスト送達確認をマスタノード１０２に送信することによって）。いくつかのそのような実施形態では、スレーブノード１０４はまた、スレーブノード１０４が送信すべきデータを有するかどうかを示してもよい（これは、例えばキーパッドもしくはタッチスクリーンからの非ＴＤＭ入力などの需要ベースの上り送信のために、またはスレーブノード１０４がエラーもしくは緊急状態を報告することを希望するときなど優先される上り送信のために、使用することができる）。
いくつかの実施形態では、同期応答フレーム１９７はＩ２Ｃフィールドを含んでもよい。Ｉ２Ｃフィールドは、任意の好適な長さ（例えば、１ビット）を有してもよく、以前に受信した同期制御フレーム１８０内のＩ２Ｃフィールドの値を送信するために使用されてもよい。
いくつかの実施形態では、同期応答フレーム１９７はノードフィールドを含んでもよい。ノードフィールドは、任意の好適な長さ（例えば、４ビット）を有してもよく、同期応答フレーム１９７を生成するスレーブノード１０４のＩＤを送信するために使用されてもよい。
いくつかの実施形態では、同期応答フレーム１９７はデータフィールドを含んでもよい。データフィールドは、任意の好適な長さ（例えば、８ビット）を有してもよく、その値は、トランザクションの種類、および同期応答フレーム１９７を生成するスレーブノード１０４のＡＣＫ応答に依存してもよい。発見トランザクションの場合、データフィールドは、以前に受信した同期制御フレーム１８０内のＲＥＳＰＣＹＣＳフィールドの値を含んでもよい。ＡＣＫフィールドがＮＡＣＫを示す場合、または同期応答フレーム１９７がブロードキャストトランザクションに応答している場合、データフィールドは、ブロードキャスト送達確認（ＢＡ）インジケータ（この中で、最後のスレーブノード１０４は、ブロードキャスト書き込みがエラーなしに受信されたか示してもよい）、発見エラー（ＤＥＲ）インジケータ（発見トランザクションにおいて新たに発見されたスレーブノード１０４が既存のスレーブノード１０４に一致するかどうか示す）、およびＣＲＣエラー（ＣＥＲ）インジケータ（ＮＡＣＫがＣＲＣエラーによって引き起こされたかどうか示す）を含んでもよい。
いくつかの実施形態では、同期応答フレーム１９７はＣＲＣフィールドを含んでもよい。ＣＲＣフィールドは、任意の好適な長さ（例えば、１６ビット）を有してもよく、プリアンブルとＣＲＣフィールドとの間の同期応答フレーム１９７の部分のＣＲＣ値を送信するために使用されてもよい。
いくつかの実施形態では、同期応答フレーム１９７は割込み要求（ＩＲＱ）フィールドを含んでもよい。ＩＲＱフィールドは、任意の好適な長さ（例えば、１ビット）を有してもよく、割込みがスレーブノード１０４から信号伝達されたことを示すために使用されてもよい。
いくつかの実施形態では、同期応答フレーム１９７はＩＲＱノード（ＩＲＱＮＯＤＥ）フィールドを含んでもよい。ＩＲＱノードフィールドは、任意の好適な長さ（例えば、４ビット）を有してもよく、ＩＲＱフィールドによって提示された割込みを信号伝達したスレーブノード１０４のＩＤを送信するために使用されてもよい。いくつかの実施形態では、スレーブノード１０４は、ＩＲＱフィールドを生成するために、それ自身のＩＤをＩＲＱノードフィールドに挿入することになる。
いくつかの実施形態では、同期応答フレーム１９７は第２のＣＲＣ（ＣＲＣ−４）フィールドを含んでもよい。ＣＲＣ−４フィールドは、任意の好適な長さ（例えば、４ビット）を有してもよく、ＩＲＱフィールドおよびＩＲＱノードフィールドのＣＲＣ値を送信するために使用されてもよい。
いくつかの実施形態では、同期応答フレーム１９７は、同期応答フレーム１９７の最後のビット（例えば、最後の１０ビット）として、ＩＲＱフィールド、ＩＲＱノードフィールド、およびＣＲＣ−４フィールドを含んでもよい。上述のように、これらの割込み関連フィールドは、ＣＲＣ−４の形でそれ自身のＣＲＣ保護を有してもよい（したがって、先行するＣＲＣフィールドによっては保護されない）。割込みをマスタノード１０２に信号伝達する必要があるいずれのスレーブノード１０４も、その割込み情報をこれらのフィールドに挿入することになる。いくつかの実施形態では、未決状態の割込みを有するスレーブノード１０４は、同様に未決状態の割込みを有するさらに下流のいずれのスレーブノード１０４よりも高い優先順位を有してもよい。バス１０６沿いの最後のスレーブノード１０４（例えば、図１のスレーブノード２）は、常にこれらの割込みフィールドに値を事前挿入してもよい。最後のスレーブノード１０４が未決状態の割込みを有さない場合、最後のスレーブノード１０４は、ＩＲＱビットに０を、ＩＲＱノードフィールドにそのノードＩＤを設定し、正しいＣＲＣ−４値を提供してもよい。便宜上、割込みを送配する同期応答フレーム１９７は、本明細書において「割込みフレーム」と呼ばれることがある。
いくつかの実施形態では、プリアンブル１８２とＣＲＣフィールドとの間の同期応答フレーム１９７の少なくとも一部分は、放射を低減するためにスクランブルされてもよい。いくつかのそのような実施形態では、同期応答フレーム１９７のＣＮＴフィールドは、あるスーパーフレームと次のスーパーフレームとではスクランブルされるフィールドが異なってスクランブルされることを確実化するために、スクランブル処理ロジックによって使用されてもよい。本明細書に記載のシステム１００の様々な実施形態はスクランブル処理を省略してもよい。
スレーブノード１０４がプリアンブル１８２を一意的に識別することができることを確実化するように、またはプリアンブル１８２が同期応答フレーム１９７内の他所で出現する可能性を低減するために、上述のスクランブル処理および／またはエラー符号化などの技術に加えて、またはそれらに代えて、他の技術が使用されてもよい。例えば、同期応答フレーム１８０の残部の特定の符号化がプリアンブル１８２に一致する可能性を低減するように、より長い同期シーケンスが使用されてもよい。追加的または代替的に、同期応答フレームの残部は、適切なビットに「０」または「１」の固定値を配置することなどによって、同期シーケンスが発生することができないように構造化されてもよい。
図７は、様々な実施形態による、図２のバスプロトコル回路１２６のブロック図である。バスプロトコル回路１２６は、本明細書に記載のバス１０６のプロトコルに従ってノード送受信器１２０の動作を制御するための制御回路１５４を含んでもよい。特に、制御回路１５４は、送信用の同期フレームの生成（例えば、上述の同期制御フレームまたは同期応答フレーム）、受信した同期フレームの処理、および受信した同期制御フレームに明記された制御動作の遂行を制御してもよい。制御回路１５４は、後述するように、プログラム可能なレジスタを含んでもよい。制御回路１５４は、同期制御フレームを作成および受信し、受信したメッセージ（例えば、バスプロトコル回路１２６がスレーブノード１０４に含まれる場合は、同期制御フレームに関連付けられたメッセージ、またはバスプロトコル回路１２６がマスタノード１０２に含まれる場合は、Ｉ２Ｃデバイスからのメッセージ）に適切に反応し、異なる動作モード（例えば、通常、発見、スタンバイなど）に応じてフレーミングを調節してもよい。
ノード送受信器１２０がバス１０６に沿って送信するためのデータを準備しているとき、プリアンブル回路１５６は、送信用の同期フレームのプリアンブルを生成し、受信した同期フレームからプリアンブルを受信するように構成されてもよい。いくつかの実施形態では、下り同期制御フレームのプリアンブルが、マスタノード１０２によって１０２４ビット毎に送付されてもよい。上述のように、１つ以上のスレーブノード１０４は、下り同期制御フレームのプリアンブルに同期し、このプリアンブルから位相整合したローカルマスタクロックを生成してもよい。
巡回冗長検査（ＣＲＣ）挿入回路１５８は、送信用の同期フレームの１つ以上のＣＲＣを生成するように構成されてもよい。フレーム／圧縮回路１６０は、Ｉ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７（例えば、送受信器１２７に関連付けられたフレームバッファから）および／またはＩ２Ｃ送受信器１２９からの着信データを取り上げ、任意追加的にデータを圧縮し、任意追加的にそのデータのパリティチェックビットまたはエラー訂正コード（ＥＣＣ）を生成するように構成されてもよい。マルチプレクサ（ＭＵＸ）１６２は、プリアンブル回路１５６からのプリアンブル、同期フレーム、およびデータを送信用のストリームへと多重化してもよい。いくつかの実施形態では、送信ストリームは、送信前にスクランブル処理回路１６４によってスクランブルされてもよい。
例えば、いくつかの実施形態では、フレーム／圧縮回路１６０は、浮動小数点圧縮スキームを適用してもよい。このようなある実施形態では、制御回路１５４はどのくらい多くの繰り返し符号ビットが数に含まれるかを示す３ビットを送信してもよく、符号ビットおよびＮ−４ビットのデータが後に続き、式中、Ｎはバス１０６を介して送信されるべきデータのサイズである。データ圧縮の使用は、所望の際にマスタノード１０２によって構成されてもよい。
いくつかの実施形態では、ノード送受信器１２０に入る受信ストリームは、スクランブル解除回路１６６によってスクランブル解除されてもよい。デマルチプレクサ（ＤＥＭＵＸ）１６８は、受信ストリームからプリアンブル、同期フレーム、およびデータを逆多重化してもよい。受信側のＣＲＣチェック回路１５９は、ＣＲＣが正しいか、受信した同期フレームをチェックしてもよい。ＣＲＣチェック回路１５９が着信同期制御フレーム１８０内のＣＲＣ失敗を識別すると、制御回路１５４にその失敗が通知されてもよく、制御回路１５４は、同期制御フレーム１８０の制御データ１８４内のいずれの制御コマンドも遂行しない。ＣＲＣチェック回路１５９が着信同期応答フレーム１９７内のＣＲＣ失敗を識別すると、制御回路１５４にその失敗が通知されてもよく、制御回路１５４は、割込みフレームでホスト１１０に送信するための割込みを生成してもよい。コマ落とし／伸長回路１７０は、受信データを受領し、任意追加的にそのパリティをチェックし、任意追加的にエラー検出および訂正（例えば、単一エラー訂正−二重エラー検出（ＳＥＣＤＥＤ））を遂行し、任意追加的にデータを伸長してもよく、受信データをＩ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７（例えば、送受信器１２７に関連付けられたフレームバッファ）および／またはＩ２Ｃ送受信器１２９に書き込んでもよい。
上述のように、上りデータおよび下りデータは、スーパーフレーム１９０内のＴＤＭデータスロット内のバス１０６に沿って送信されてもよい。制御回路１５４は、バス１０６上のこれらのデータスロットを管理することを専門とするレジスタを含んでもよく、そのいくつかの例を後述する。制御回路１５４がマスタノード１０２に含まれる場合、これらのレジスタの値は、ホスト１１０によって制御回路１５４内へとプログラムされてもよい。制御回路１５４がスレーブノード１０４に含まれる場合、これらのレジスタの値は、マスタノード１０２によって制御回路１５４内へとプログラムされてもよい。
いくつかの実施形態では、制御回路１５４は、下りスロット（ＤＮＳＬＯＴＳ）レジスタを含んでもよい。ノード送受信器１２０がマスタノード１０２に含まれる場合、このレジスタは、下りデータスロットの総数の値を保持してもよい。このレジスタはまた、マスタノード１０２内のＩ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７による混合Ｉ２Ｓ／ＴＤＭ／ＰＤＭ受信のために使用されることになるデータスロットの数を定義してもよい。スレーブノード１０４では、ＬＤＮＳＬＯＴＳに関連してさらに詳細に後述するように、このレジスタは、ローカルで生成された下りスロットの追加前または追加後に次のスレーブノード１０４へと下流に渡されるデータスロットの数を定義してもよい。
いくつかの実施形態では、制御回路１５４は、ローカル下りスロット（ＬＤＮＳＬＯＴＳ）レジスタを含んでもよい。このレジスタは、マスタノード１０２では未使用であってもよい。スレーブノード１０４では、このレジスタは、スレーブノード１０４が使用するが再送信しないデータスロットの数を定義してもよい。あるいは、このレジスタは、スレーブノード１０４が下りバスリンク１０６に与え得るスロットの数を定義してもよい。
いくつかの実施形態では、制御回路１５４は、上りスロット（ＵＰＳＬＯＴＳ）レジスタを含んでもよい。マスタノード１０２では、このレジスタは、上りデータスロットの総数の値を保持してもよい。このレジスタはまた、マスタノード１０２内のＩ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７によってＩ２Ｓ／ＴＤＭ送信のために使用されるスロットの数を定義してもよい。スレーブノード１０４では、このレジスタは、スレーブノード１０４がそれ自身のデータを加え始める前に上流に受け渡されたデータスロットの数を定義してもよい。
いくつかの実施形態では、制御回路１５４は、ローカル上りスロット（ＬＵＰＳＬＯＴＳ）レジスタを含んでもよい。このレジスタは、マスタノード１０２では未使用であってもよい。スレーブノード１０４では、このレジスタは、スレーブノード１０４が下流から受信したデータに、そのデータが上流に送信される前に、追加するデータスロットの数を定義してもよい。このレジスタはまた、スレーブノード１０４内のＩ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７による混合Ｉ２Ｓ／ＴＤＭ／ＰＤＭ受信のために使用されることになるデータスロットの数を定義してもよい。
いくつかの実施形態では、制御回路１５４は、ブロードキャスト下りスロット（ＢＣＤＮＳＬＯＴＳ）レジスタを含んでもよい。このレジスタは、マスタノード１０２では未使用であってもよい。スレーブノード１０４では、このレジスタは、ブロードキャストデータスロットの数を定義してもよい。いくつかの実施形態では、ブロードキャストデータスロットは、常にデータフィールドの始めにあってもよい。ブロードキャストデータスロット内のデータは、複数のスレーブノード１０４によって使用されてもよく、それが使用されているか否かにかかわらず、全てのスレーブノード１０４によって下流に受け渡されてもよい。
いくつかの実施形態では、制御回路１５４は、スロットフォーマット（ＳＬＯＴＦＭＴ）レジスタを含んでもよい。このレジスタは、上り送信および下り送信用のデータのフォーマットを定義してもよい。Ｉ２Ｓ／ＴＤＭ／ＰＤＭ送受信器１２７のデータサイズも、このレジスタによって決定されてもよい。いくつかの実施形態では、有効データサイズとしては、８、１２、１６、２０、２４、２８、および３２ビットが挙げられる。このレジスタは、下りトラフィックおよび上りトラフィックの浮動小数点圧縮を有効化するためのビットも含んでもよい。浮動小数点圧縮が有効化されている場合、Ｉ２Ｓ／ＴＤＭデータサイズは、バス１０６上のデータサイズよりも４ビット大きくてもよい。システム１００内の全てのノードは、データスロットが有効化されている場合、同じＳＬＯＴＦＭＴ値を有してもよく、ノードは、全ノードが同じ値によって更新されるように、ブロードキャスト書き込みによってプログラムされてもよい。
図８〜１１は、本明細書に記載のバスプロトコルの様々な実施形態による、バス１０６に沿った情報交換の例を示す。特に、図８〜１１は、各スレーブノード１０４が周辺デバイス１０８としての１つ以上のスピーカーおよび／または１つ以上のマイクロフォンに連結されている実施形態を示す。本明細書に記載の技術によれば任意の所望の配置の周辺デバイス１０８を任意の特定のスレーブノード１０４に連結し得るので、これは単に例示的なものである。
始めに、図８は、様々な実施形態による、バス１０６上の双方向通信のための信号伝達およびタイミングに関する考慮事項を示す。図８に示すスレーブノード１０４は、様々な数のセンサ／アクチュエータ要素を有するので、異なる量のデータが、様々なスレーブノード１０４に対して送付され、または様々なスレーブノード１０４から受信され得る。具体的には、スレーブノード１は２つの要素を有し、スレーブノード４は４つの要素を有し、スレーブノード５は３つの要素を有するので、マスタノード１０２によって送信されるデータは、スレーブノード１のための２つのタイムスロット、スレーブノード４のための４つのタイムスロット、およびスレーブノード５のための３つのタイムスロットを含む。同様に、スレーブノード０は３つの要素を有し、スレーブノード２は３つの要素を有し、スレーブノード３は３つの要素を有し、スレーブノード６は１つの要素を有し、スレーブノード７は４つの要素を有するので、それらのスレーブノード１０４によって上流に送信されるデータは、対応する数のタイムスロットを含む。要素とタイムスロットとの間に１対１の相関関係が存在する必要はないことに留意すべきである。例えば、周辺デバイス１０８に含まれる３つのマイクロフォンを有するマイクロフォンアレイは、３つのマイクロフォンからの信号を（およびことによるとマスタノード１０２または他のスレーブノード１０４から受信した情報も）組み合わせて、処理の種類に応じて単一のタイムスロットまたは複数のタイムスロットに対応し得る単一のデータサンプルを生成するデジタル信号プロセッサを含んでもよい。
図８では、マスタノード１０２は同期制御フレーム（ＳＣＦ）を送信し、特定のスレーブノード１０４に連結されたスピーカーのためのデータ（ＳＤ）が後に続く。相次ぐ各スレーブノード１０４は、同期制御フレームを転送し、少なくとも下流スレーブノード１０４を宛先とする任意のデータも転送する。特定のスレーブノード１０４は全てのデータを転送してもよく、またはそのスレーブノード１０４を宛先とするデータを取り除いてもよい。最後のスレーブノード１０４が同期制御フレームを受信すると、そのスレーブノード１０４は同期応答フレーム（ＳＲＦ）を送信し、任意追加的にスレーブノード１０４が送信することを許可されている任意のデータが後に続く。相次ぐ各スレーブノード１０４は、下流スレーブノード１０４からの任意のデータと共に同期応答フレームを転送し、任意追加的に特定のスレーブノード１０４に連結された１つ以上のマイクロフォンからのデータ（ＭＤ）を挿入する。図８の例では、マスタノード１０２は、スレーブノード１、４、および５（図８ではアクティブスピーカーとして示す）にデータを送信し、スレーブノード７、６、３、２、および０（図８ではマイクロフォンアレイとして示す）からデータを受信する。
図９は、下りＤＳ送受信器１２４の観点から、様々な実施形態による、下り送信からのデータの動的除去および上り送信へのデータの挿入を概略的に示す。図９では、図８と同様に、マスタノード１０２は、同期制御フレーム（ＳＣＦ）を送信し、スレーブノード１、４、および５のデータ（ＳＤ）が逆順に後に続く（例えば、スレーブノード５のデータの後にスレーブノード４のデータが続き、その後にスレーブノード１のデータなどが続く）（ＭＡＳＴＥＲとラベル付けされた列を参照されたい）。スレーブノード１がこの送信を受信すると、スレーブノード１は、それ自身のデータを除去し、同期制御フレームのみをスレーブノード２に転送し、スレーブノード５および４のデータが後に続く。スレーブノード２および３は、スレーブノード１によって転送されたデータがスレーブノード４によって受信されるように（ＳＬＡＶＥ３とラベル付けされた列を参照されたい）、データを変更なしに転送する（ＳＬＡＶＥ２とラベル付けされた列を参照された）。スレーブノード４は、それ自身のデータを除去し、スレーブノード５に同期制御フレームのみを転送し、スレーブノード５のデータが後に続く。同様に、スレーブノード５はそれ自身のデータを除去し、同期制御フレームのみをスレーブノード６に転送する。スレーブノード６は、同期制御フレームをスレーブノード７に転送する（ＳＬＡＶＥ６とラベル付けされた列を参照されたい）。
この時点で、スレーブノード７はスレーブノード６に同期応答フレーム（ＳＲＦ）を送信し、そのデータが後に続く（ＳＬＡＶＥ６とラベル付けされた列を参照されたい）。スレーブノード６は、スレーブノード７からのデータおよびそれ自身のデータと共に同期応答フレームをスレーブノード５に転送し、スレーブノード５は、スレーブノード７および６からのデータと共に同期応答フレームをスレーブノード４に転送する。スレーブノード４は追加すべきデータを有さないので、スレーブノード４は単にデータをスレーブノード３に転送し（ＳＬＡＶＥ３とラベル付けされた列を参照されたい）、スレーブノード３はそのデータをそれ自身のデータと共にスレーブノード２に転送し（ＳＬＡＶＥ２とラベル付けされた列を参照されたい）、スレーブノード２はそのデータをそれ自身のデータと共にスレーブノード１に転送する。スレーブノード１は追加すべきデータを有さないので、スレーブノード１はデータをスレーブノード０に転送し、スレーブノード０はそのデータをそれ自身のデータと共に転送する。結果として、マスタノード１０２は同期応答フレームを受信し、スレーブノード７、６、３、２、および０からのデータが後に続く（ＭＡＳＴＥＲとラベル付けされた列を参照されたい）。
図１０は、図９と同様に、下りＤＳ送受信器１２４の観点から、下り送信からのデータの動的除去および上り送信へのデータの挿入の別の例を概略的に示すが、図１０では、マスタノード１０２がスレーブノード１０４の全てへとデータを下流に送付しスレーブノード１０４の全てからのデータを受信するように、スレーブノード１０４は周辺デバイス１０８としてのセンサおよびアクチュエータの両方と連結されている。また、図１０では、データは、データの宛先またはデータの発信元であるノードアドレスに基づいて順序付けられる。「Ｙ」とラベル付けされたデータスロットが、データ整合性確認またはデータ訂正に使用されてもよい。
図１１は、図９と同様に、下りＤＳ送受信器１２４の観点から、下り送信からのデータの動的除去および上り送信へのデータの挿入の別の例を示すが、図１１では、データは逆順ではなく順番に下流および上流に送配される。各スレーブノード１０４におけるバッファリングは、データを選択的に追加、除去、および／または転送することを可能にする。
上述のように、各スレーブノード１０４は、下り送信もしくは上り送信からデータを取り除いてもよく、かつ／または下り送信もしくは上り送信にデータを追加してもよい。したがって、例えば、マスタノード１０２は、データの別々のサンプルをいくつかのスレーブノード１０４の各々に送信してもよく、そのような各スレーブノード１０４は、そのデータサンプルを除去し、下流スレーブ宛のデータのみを転送してもよい。他方で、スレーブノード１０４は、下流スレーブノード１０４からデータを受信し、そのデータを追加のデータと共に転送してもよい。必要とされるできるだけ少ない情報を送信することの１つの利点は、システム１００によって集合的に消費される電力量を低減することである。
システム１００はまた、特にスレーブノード１０４の下りスロット使用の構成を通じて、マスタノード１０２からスレーブノード１０４へのブロードキャスト送信（およびマルチキャスト送信）をサポートしてもよい。各スレーブノード１０４は、ブロードキャスト送信を処理し、それを次のスレーブノード１０４に受け渡してもよいが、特定のスレーブノード１０４がブロードキャストメッセージを「消費」してもよい（すなわち、そのブロードキャスト送信を次のスレーブノード１０４に受け渡さない）。
システム１００はまた、上り送信（例えば、特定のスレーブノード１０４から１つ以上の他のスレーブノード１０４へ）をサポートしてもよい。このような上り送信は、ユニキャスト、マルチキャスト、および／またはブロードキャスト上り送信を含むことができる。上流アドレス指定の場合、下り送信に関連して上述したように、スレーブノード１０４は、スレーブノード１０４の上りスロット使用の構成に基づいて、データを上り送信から除去すべきか否か、および／または上り送信を次の上流スレーブノード１０４に受け渡すべきか否かを決定してもよい。したがって、例えば、データをマスタノード１０２に受け渡すことに加えて、またはその代わりに、特定のスレーブノード１０４によってデータを１つ以上の他のスレーブノード１０４に受け渡してもよい。このようなスレーブ−スレーブ関係は、例えばマスタノード１０２を介して構成されてもよい。
したがって、様々な実施形態において、スレーブノード１０４は、情報を選択的に転送、省略、および追加する能力を有する能動的／インテリジェントな中継ノードとして動作してもよい。各スレーブノード１０４は、各スレーブノード１０４がデータを受信／送信することになる関連タイムスロット（複数可）を知っており、それゆえタイムスロットからデータを除去し、またはタイムスロットにデータを追加することができるので、スレーブノード１０４は、一般に必ずしもデータの全てを復号／検査することなしにこのような機能を遂行し得る。スレーブノード１０４は全てのデータを復号／検査する必要があるわけではないにもかかわらず、スレーブノード１０４は、典型的にスレーブノード１０４が送信／転送するデータを再クロックする。これは、システム１００の堅牢性を改善し得る。
いくつかの実施形態では、バス１０６は、リングトポロジー内の一方向通信用に構成されてもよい。例えば、図１２は、マスタノード１０２と４つのスレーブノード１０４のリングトポロジーにおける配置１２００を示し、様々な実施形態による、配置１２００における一方向通信のための信号伝達およびタイミングに関する考慮事項を示す。このような実施形態では、ノード内のノード送受信器１２０は、上り通信用および下り通信用の２つの双方向送受信器ではなく、受信専用の送受信器（ＭＡＳＴＥＲ ＩＮ）および送信専用の送受信器（ＭＡＳＴＥＲ ＯＵＴ）を含んでもよい。図１２に示すリンク層同期スキームでは、マスタノード１０２は、任意追加的に様々なスレーブノード１０４に連結された３つのスピーカーのための「下り」データ１２０２が後に続く同期制御フレーム（ＳＣＦ）１８０を送信してもよく（図８〜１１に関連して上述したように、異なるスピーカーのためのデータは任意の好適な順序で配置され得る）、相次ぐ各スレーブノード１０４は、同期制御フレーム１８０を先行スレーブノード１０４からの「上り」データおよびそれ自身の「上り」データと共に転送して「上り」データ１２０４を提供する（例えば、図８〜１１に関連して上述したように、８つの異なるマイクロフォンからのデータは任意の好適な順序で配置され得る）。
本明細書に記載のように、データは、システム１００の要素間でいくつかの方法のうちのいずれで通信されてもよい。いくつかの実施形態では、データは、一組の同期データスロットの一部としてスレーブノード１０４によって上流に送付されてもよく（例えば、データスロット１９９を使用して）、またはスレーブノード１０４もしくはマスタノード１０２によって下流に送付されてもよい（例えば、データスロット１９８を使用して）。このようなデータの量は、データスロット内のビット数を変更することによって、または余分なデータスロットを含めることによって調節されてもよい。データはまた、同期制御フレーム１８０または同期応答フレーム１９７に含めることによって、システム１００内で通信されてもよい。この方法で通信されるデータとしては、ホスト１１０からのＩ２Ｃ制御データ（スレーブノード１０４に関連付けられた周辺デバイス１０８からの応答と共に）、ホスト１１０／マスタノード１０２からスレーブノード１０４への書き込みアクセスおよびスレーブノード１０４からホスト１１０／マスタノード１０２への読み出しアクセスを含み得るスレーブノード１０４のレジスタへのアクセス（例えば、スロットおよびインターフェースの発見および構成のための）、ならびに周辺デバイス１０８からホスト１１０への割込みを介したイベント信号伝達、が挙げられる。いくつかの実施形態では、ＧＰＩＯピンを使用して、スレーブノード１０４からマスタノード１０２に情報を送配してもよい（例えば、マスタノード１０２にＩ２Ｃを介してＧＰＩＯピンをポーリングさせることによって、またはスレーブノード１０４のノード送受信器１２０に割込み要求ピンで割込みを生成させることによって）。例えば、いくつかのそのような実施形態では、ホスト１１０がＩ２Ｃを介してマスタノード１０２に情報を送付してもよく、次いでマスタノード１０２がＧＰＩＯピンを介してスレーブにその情報を送付してもよい。バス１０６を介して送信されるとして本明細書に記載されている種類のデータのいずれも、これらの通信経路の任意の１つ以上を使用して送信されてもよい。システム１００内の他の種類のデータおよびデータ通信技術が本明細書に開示されている場合がある。
本開示の実施形態は、所望のとおりに構成される任意の好適なハードウェアおよび／またはソフトウェアを使用してシステムへと実装されてもよい。図１３は、様々な実施形態による、システム１００内のホストまたはノード（例えば、ホスト１１０、マスタノード１０２、またはスレーブノード１０４）として機能し得るデバイス１３００を概略的に示す。デバイス１３００に含まれるとしていくつかの構成要素が図１３に示されているが、これらの構成要素のうち任意の１つ以上が、用途に好適であるとして省略または二重化されてもよい。
加えて、様々な実施形態において、デバイス１３００は、図１３に示す構成要素の１つ以上を含まないことがあるが、デバイス１３００は１つ以上の構成要素に連結するためのインターフェース回路を含んでもよい。例えば、デバイス１３００は、ディスプレイデバイス１３０６を含まないことがあるが、ディスプレイデバイス１３０６が連結され得るディスプレイデバイスインターフェース回路（例えば、コネクタおよびドライバ回路）を含んでもよい。別の一組の例では、デバイス１３００は、オーディオ入力デバイス１３２４またはオーディオ出力デバイス１３０８を含まないことがあるが、オーディオ入力デバイス１３２４またはオーディオ出力デバイス１３０８が連結され得るオーディオ入出力デバイスインターフェース回路（例えば、コネクタまたはサポート回路）を含んでもよい。
デバイス１３００は、デバイス１３００がバス１０６に連結されているときバス１０６沿いの通信を管理するために、本明細書に開示される実施形態のいずれかによるノード送受信器１２０を含んでもよい。デバイス１３００は処理デバイス１３０２（例えば、１つ以上の処理デバイス）を含んでもよく、処理デバイス１３０２はノード送受信器１２０に含まれてもよく、またはノード送受信器１２０とは別々であってもよい。本明細書で使用するとき、「処理デバイス」という用語は、レジスタおよび／またはメモリからの電子データを処理し、その電子データをレジスタおよび／またはメモリに記憶され得る他の電子データに変換する任意のデバイスまたはデバイスの部分を指し得る。処理デバイス１３０２としては、１つ以上のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、暗号プロセッサ、または任意の他の好適な処理デバイスが挙げられる。デバイス１３００はメモリ１３０４を含んでもよく、メモリ１３０４はそれ自体、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み出し専用メモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、および／またはハードドライブなどの１つ以上のメモリデバイスを含んでもよい。
いくつかの実施形態では、メモリ１３０４は、本明細書に開示される技術のうち任意の好適なものをデバイス１３００に遂行させるプログラミング命令の作業用コピーおよび永久コピーを記憶するために用いられてもよい。いくつかの実施形態では、上述の技術を遂行するための機械アクセス可能な媒体（不揮発性コンピュータ可読記憶媒体を含む）、方法、システム、およびデバイスは、２線式バスを介した通信のための本明細書に開示される実施形態の例示的な例である。例えば、コンピュータ可読媒体（例えば、メモリ１３０４）には、処理デバイス１３０２に含まれる処理デバイスの１つ以上によって実行されると、本明細書に開示される技術のうち任意のものをデバイス１３００に遂行させる命令が記憶されていてもよい。
いくつかの実施形態では、デバイス１３００は、別の通信チップ１３１２（例えば、１つ以上の他の通信チップ）を含んでもよい。例えば、通信チップ１３１２は、デバイス１３００へのおよびデバイス１３００からのデータ転送のために無線通信を管理するように構成されてもよい。「無線」という用語およびその派生形は、非固体媒体を通る変調電磁放射の使用を通じてデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために使用され得る。この用語は、関連付けられたデバイスがいかなるワイヤも含まないことを暗示するものではないが、いくつかの実施形態では含まないことがある。
通信チップ１３１２は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正版）を含む米国電気電子学会（ＩＥＥＥ）規格、修正版、更新版、および／または改訂版（例えば、ＬＴＥアドバンストプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ばれる）など）を含むＬｏｎｇ−Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）プロジェクト、を含むがこれらに限定されないいくつかの無線規格またはプロトコルのうちの任意のものを実装してもよい。ＩＥＥＥ８０２．１６互換のＢｒｏａｄｂａｎｄ Ｗｉｒｅｌｅｓｓ Ａｃｃｅｓｓ（ＢＷＡ）ネットワークは一般にＷｉＭＡＸネットワークと呼ばれ、これはＩＥＥＥ８０２．１６規格との適合性試験および相互運用性試験に合格した製品に対する認証マークであるＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表す頭字語である。１つ以上の通信チップ１３１２は、Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＧＳＭ（登録商標））、Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ（ＧＰＲＳ）、Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｙｓｔｅｍ（ＵＭＴＳ）、Ｈｉｇｈ Ｓｐｅｅｄ Ｐａｃｋｅｔ Ａｃｃｅｓｓ（ＨＳＰＡ）、Ｅｖｏｌｖｅｄ ＨＳＰＡ（Ｅ−ＨＳＰＡ）、またはＬＴＥネットワークに従って動作し得る。１つ以上の通信チップ１３１２は、Ｅｎｈａｎｃｅｄ Ｄａｔａ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥ Ｒａｄｉｏ Ａｃｃｅｓｓ Ｎｅｔｗｏｒｋ（ＧＥＲＡＮ）、Ｕｎｉｖｅｒｓａｌ Ｔｅｒｒｅｓｔｒｉａｌ Ｒａｄｉｏ Ａｃｃｅｓｓ Ｎｅｔｗｏｒｋ（ＵＴＲＡＮ）、またはＥｖｏｌｖｅｄ ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作し得る。１つ以上の通信チップ１３１２は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｄｉｇｉｔａｌ Ｅｎｈａｎｃｅｄ Ｃｏｒｄｌｅｓｓ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＤＥＣＴ）、Ｅｖｏｌｕｔｉｏｎ−Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、およびこれらの派生形、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以降と指定される任意の他の無線プロトコルに従って動作し得る。通信チップ１３１２は、他の実施形態では他の無線プロトコルに従って動作してもよい。デバイス１３００は、無線通信を促進するため、かつ／または他の無線通信（ＡＭもしくはＦＭ無線送信など）を受信するためのアンテナ１３２２を含んでもよい。
いくつかの実施形態では、通信チップ１３１２は、本明細書に記載のバス１０６のプロトコル以外のプロトコルを使用して有線通信を管理してもよい。有線通信は、電気的、光学的、または任意の他の好適な通信プロトコルを含み得る。通信チップ１３１２によって有効化され得る有線通信プロトコルの例としては、イーサネット（登録商標）、コントローラエリアネットワーク（ＣＡＮ）、Ｉ２Ｃ、ｍｅｄｉａ−ｏｒｉｅｎｔｅｄ ｓｙｓｔｅｍｓ ｔｒａｎｓｐｏｒｔ（ＭＯＳＴ）、または任意の他の好適な有線通信プロトコルが挙げられる。
上述のように、通信チップ１３１２は、複数の通信チップを含んでもよい。例えば、第１の通信チップ１３１２はＷｉ−ＦｉまたはＢｌｕｅｔｏｏｔｈ（登録商標）などの近距離無線通信専用であってもよく、第２の通信チップ１３１２はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯその他などの遠距離無線通信専用であってもよい。いくつかの実施形態では、第１の通信チップ１３１２は無線通信専用であってもよく、第２の通信チップ１３１２は有線通信専用であってもよい。
デバイス１３００は、バッテリー／電源回路１３１４を含んでもよい。バッテリー／電源回路１３１４は、１つ以上のエネルギー貯蔵デバイス（例えば、バッテリーもしくはキャパシタ）、および／またはデバイス１３００の構成要素をデバイス１３００とは別個のエネルギー源（例えば、交流ライン電源、自動車バッテリーによって提供される電圧など）に連結するための回路を含んでもよい。例えば、バッテリー／電源回路１３１４は、図２に関連して上述した上りフィルタリング回路１３２および下りフィルタリング回路１３１を含んでもよく、バス１０６に対するバイアスによって充電され得る。
デバイス１３００は、ディスプレイデバイス１３０６（または、上述のように、対応するインターフェース回路）を含んでもよい。ディスプレイデバイス１３０６は、例えばヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、または平面パネルディスプレイなどの、任意の視覚的インジケータを含んでもよい。
デバイス１３００は、オーディオ出力デバイス１３０８（または、上述のように、対応するインターフェース回路）を含んでもよい。オーディオ出力デバイス１３０８は、例えばスピーカー、ヘッドセット、またはイヤホンなどの、可聴式インジケータを生成する任意のデバイスを含んでもよい。
デバイス１３００は、オーディオ入力デバイス１３２４（または、上述のように、対応するインターフェース回路）を含んでもよい。オーディオ入力デバイス１３２４は、マイクロフォン、マイクロフォンアレイ、またはデジタル楽器（例えば、ミュージカルインストルメントデジタルインターフェイス（ＭＩＤＩ）出力を有する楽器）などの、音を表す信号を生成する任意のデバイスを含んでもよい。
デバイス１３００は、全地球測位システム（ＧＰＳ）デバイス１３１８（または、上述のように、対応するインターフェース回路）を含んでもよい。ＧＰＳデバイス１３１８は、衛星型システムと連通していてもよく、当技術分野で知られているように、デバイス１３００の位置情報を受信してもよい。
デバイス１３００は、別の出力デバイス１３１０（または、上述のように、対応するインターフェース回路）を含んでもよい。他の出力デバイス１３１０の例としては、オーディオコーデック、ビデオコーデック、印刷機、情報を他のデバイスに提供するための有線もしくは無線送信器、または追加の記憶デバイスが挙げられる。加えて、本明細書に記載の周辺デバイス１０８のうち任意の好適なものが、他の出力デバイス１３１０に含まれてもよい。
デバイス１３００は、別の入力デバイス１３２０（または、上述のように、対応するインターフェース回路）を含んでもよい。他の入力デバイス１３２０の例としては、加速度計、ジャイロスコープ、画像取込みデバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコード読取機、クイックレスポンス（ＱＲ）コード読取機、または無線周波数識別（ＲＦＩＤ）読取機が挙げられる。加えて、本明細書に記載のセンサまたは周辺デバイス１０８のうち任意の好適なものが、他の入力デバイス１３２０に含まれてもよい。
デバイス１３００に関連して上述したディスプレイデバイス、入出力デバイス、通信デバイス、またはメモリデバイスのうち任意の好適なものが、システム１００において周辺デバイス１０８として機能してもよい。代替的または追加的に、デバイス１３００に関連して上述したディスプレイデバイス、入出力デバイス、通信デバイス、またはメモリデバイスのうち好適なものが、ホスト（例えば、ホスト１１０）またはノード（例えば、マスタノード１０２もしくはスレーブノード１０４）に含まれてもよい。
図１４Ａは、本明細書に記載の実施形態による、ＤＨ技術を実装する際に使用するための回路１４００のある実施形態を示す。ＤＨ技術は、詳細に上述したシステム１００に関連して実装されてもよい。しかしながら、本明細書に記載のＤＨ技術が有利に実装され得る他のシステム実施形態が存在することが認識されるであろう。
全ての比較器はヒステリシスを呈し、ヒステリシスは入力雑音に対する堅牢性を支援するために意図的に追加されることがあることが認識されるであろう。ヒステリシスは、正帰還を通じて比較器の動特性を変化させる。これは、入力信号がヒステリシス電圧のオーダーにある場合にとりわけ観察され得る。これは準安定性と呼ばれ、より高いジッタを引き起こすことが多い。
上述のシステム１００などにおける特定のバス通信では、データパケットとデータパケットとの間の期間中、デジタルエンジンにおけるクロックデータ回復（「ＣＤＲ」）によってリアルデータと誤解されるおそれがあるいかなる雑音も拒絶する上で、より高い受信ヒステリシスが有用であり得る。データパケットの第１ビットが受信されると、ＣＤＲは、データクロックにロックし始める（すなわち、予期される０１０１遷移）。その後、かつパケットの残部にわたって、バスは今や通信しており、ＣＤＲはロックされているので、より高い受信器ヒステリシスはもはや必要ではない。より高いヒステリシスの場合、準安定性は、不必要な量のジッタを追加することがある。
回路１４００は、受信器回路１４０１のヒステリシスモードを設定するように受信器回路１４０１に提供される、「ｈｉｇｈ＿ｈｙｓｔ」と呼ばれるヒステリシス制御信号を生成する。特定の実施形態では、ＨＩＧＨのｈｉｇｈ＿ｈｙｓｔ信号は受信器回路１４０１を高ヒステリシスモードに置く一方、ＬＯＷのｈｉｇｈ＿ｈｙｓｔ信号は受信器回路を低または標準ヒステリシスモードに置く。以下に詳細に説明するように、動作中、回路１４００は、到着データ信号の第１のエッジまたは遷移を検出する。図１４Ａに示す実施形態では、第１の遷移はＬＯＷからＨＩＧＨ（０から１）の遷移である。
図１４Ｂに示すものなどの特定の実施形態では、あるヒステリシスモードから別のヒステリシスモードへの遷移が第１の遷移後ではなくＮ番目に検出された遷移後に発生するようにプログラムすることができるように、本明細書に記載の実施形態による、ＤＨ技術を実装する際に使用するための回路１４５０は、ＬＯＷからＨＩＧＨの遷移を計数するためのカウンタを含んでもよい。
回路１４００はＬＯＷからＨＩＧＨの遷移を検出（および計数）するように設計されているものの、回路は、本明細書に記載の実施形態の趣旨および範囲に影響を与えることなく、ＨＩＧＨからＬＯＷの遷移を検出（および計数）するように修正することができることが認識されるであろう。回路１４００の動作を以下の図１５Ａを参照しながらより詳細に説明する。同様に、回路１４５０の動作を以下の図１５Ｂを参照しながらより詳細に説明する。
図１５Ａは、様々な実施形態による、高ヒステリシスモードと標準の低ヒステリシスモードとの間の複数の遷移を示す回路１４００の様々な信号の波形の図１５００を示す。図１４Ａおよび１５Ａに示すように、ｇａｔｅ＿ｄａｔａ信号（図１５Ａでは波形１５０２によって表される）およびクロック信号（図１５Ａでは波形１５０４によって表される）は、ライン上のデータ（「ｄａｔａ＿ｆｉｎａｌ」）（図１５Ａでは波形１５０６によって表される）を生成／モデル化するようにＡＮＤゲート１４０２に入力され、そのうちの２つのパケット１５０８Ａ、１５０８Ｂが図１５Ａに示されている。図１５Ａに示すように、ｄａｔａ＿ｆｉｎａｌｂ信号（図１５Ａでは波形１５１０によって表される）はｄａｔａ＿ｆｉｎａｌ信号の反転バージョンである。ｄａｔａ＿ｆｉｎａｌｂｂ信号（図１５Ａでは波形１５１２によって表される）は、ｄａｔａ＿ｆｉｎａｌ信号の、キャパシタ１４０４（図１４Ａ）を介して遅延され反転されたバージョンであり、ｒｅｂ信号（図１５Ａでは波形１５１４によって表される）は、受信器ＢＡＲ（アクティブロー）イネーブル信号である。ｒｅｂ信号がローのとき、受信器回路１４０１はＯＮにされる。ｒｅｂｂ信号（図１５では波形１５１６によって表される）は、ｒｅｂ信号の、キャパシタ１４０６の追加を介して遅延され反転されたバージョンである。上述のように、ｈｉｇｈ＿ｈｙｓｔ信号（図１５Ａでは波形１５１８によって表される）は、ヒステリシスモードを設定する信号である。示されている実施形態では、ｈｉｇｈ＿ｈｙｓｔ信号がＨＩＧＨのとき、受信器回路１４０１は高ヒステリシスモードにある。ｈｉｇｈ＿ｈｙｓｔ信号がローのとき、受信器回路１４０１は低または標準ヒステリシスモードにある。上述のように、２つのヒステリシスモードだけが本明細書に示されているものの、３つ以上のこのようなモードが有利に実装されてもよい。
図１４Ａの回路１４００では、Ｄ型フリップフロップまたはラッチ１４０８は、データの最初のＬＯＷからＨＩＧＨの遷移が検出されたことを検証するように、ｄａｔａ＿ｆｉｎａｌｂｂ信号によってクロックされる。このような検出は、ｈｉｇｈ＿ｈｙｓｔ信号がラッチ１４０８の反転出力（「Ｑｂ」）から出力されるので、ｈｉｇｈ＿ｈｙｓｔ（またはヒステリシス制御）信号をＬＯＷに設定する。ラッチ１４０８の入力はｒｅｂｂ信号に結合されており、これが発生すると受信器回路１４０１が有効化されるのでｒｅｂｂ信号はハイである。ヒステリシス制御信号ｈｉｇｈ＿ｈｙｓｔは、ｒｅｂがＨＩＧＨになると再びＨＩＧＨになり（すなわち、リセットされる）、受信器回路１４０１は、パケット全体が受信された後、無効化または電源オフされる。次の有効なＬＯＷからＨＩＧＨのデータ遷移まで、ｈｉｇｈ＿ｈｙｓｔ信号はＨＩＧＨにとどまる（かつ受信器回路１４０１は高ヒステリシスモードにとどまる）。それゆえ、受信器１４０１が再び電源オンし（ｒｅｂ信号がＬＯＷになり）次のデータパケットの受信を待機するとき、ｈｉｇｈ＿ｈｙｓｔ信号はＨＩＧＨである（かつ受信器回路１４０１はｈｉｇｈ＿ｈｙｓｔモードにある）。結果として、受信器回路１４０１を有効化するようにｒｅｂ信号がシステムプロトコルによってＬＯＷにされるたびに、受信器回路は、最初の（またはＮ番目の）ＬＯＷからＨＩＧＨのデータ遷移が検出された後まで高ヒステリシスモードにとどまることになる。最初の（またはＮ番目の）ＬＯＷからＨＩＧＨのデータ遷移が（回路１４００を使用して）検出されると、ｈｉｇｈ＿ｈｙｓｔ信号は、ＬＯＷになり（受信器回路１４０１を低または通常のヒステリシスモードに置き、ｒｅｂ信号がＨＩＧＨになり受信器回路１４０１が再び無効化されるまでその状態にとどまる。結果として、回路１４００は、受信器回路１４０１が電源オンされた時と着信パケットの最初のデータビットが受信された時との間、ライン上のいかなる雑音もより高いヒステリシスに従うことを確実にし、このようにしてシステムを雑音に対してより影響を受けにくくする。
これより図１４Ｂを参照すると、図１４Ｂに示すように、カウンタ１４５２は、信号「ｒｅｂ」によって００００にリセットされ（ピンＣＬＲ）、着信データビットストリーム信号（「ｄａｔａ＿ｆｉｎａｌｂｂ」）によってクロックされる（ピンＣＬＫ）。一実施形態では、カウンタ１４５２は、１ｎｓの遅延を有し、００００から１１１１の計数を可能にする４ビットのカウンタを含む。例として、カウンタ１４５２は、４番目の着信データビットを受けると（すなわち、カウンタが０１００に到達すると）、検出し、次いでラッチ１４０８をトリガするために使用される。結果として、ラッチ１４０８は、ｄａｔａ＿４ｔｈおよびｄａｔａ＿４ｔｈｂによってクロックされる。リセットから出ると、ラッチ１４０８は、第４の着信データビットによってトリガされ、回路１４００においてよりも後でｈｉｇｈ＿ｈｙｓｔ＿４ｔｈをハイに設定する。この信号は、受信器回路１４０１が受信を完了した後、信号ｒｅｂが再びハイになるまで、ハイにとどまることになる。回路１４５０の様々な信号のタイミング図を図１５Ｂに示す。
受信器回路１４０１内で高ヒステリシスモードおよび標準の低ヒステリシスモードを実装するための様々な技術を、これよりより詳細に説明する。図１６は、本明細書に記載の実施形態による、高ヒステリシスモードの動作例を示す。図１６に示すように、図１６では波形１６００によって表されるｈｙｓｔｂ信号はヒステリシス制御信号ｈｉｇｈ＿ｈｙｓｔの反転版であり、ｈｉｇｈ＿ｈｙｓｔがＨＩＧＨのときｈｙｓｔｂはＬＯＷであり、逆もまた同様である。示されている実施形態では、ｈｙｓｔｂ信号がＬＯＷのとき（すなわち、ｈｉｇｈ＿ｈｙｓｔ信号がＨＩＧＨであり、受信器回路１４０１（図１４）が高ヒステリシスモードにあるとき）、図１６では波形１６０２によって表される出力信号ｖ（ｏｕｔ）は、差動入力電圧（すなわち、図１６では波形１６０４Ａによって表されるｖ（ｉｐ）と、図１６では波形１６０４Ｂによって表されるｖ（ｉｎ）との差）が何らかの所定の値（例えば、１０ｍＶ）に到達するまで、トリガされない。ｈｙｓｔｂ信号１６００がＨＩＧＨのとき（すなわち、回路が標準ヒステリシスモードにあるとき）、出力信号は、差動入力電圧信号がはるかに低くなる（例えば、きっかり０ｍＶではないが０ｍＶに接近する）と、トリガされる。本明細書の以下により詳細に説明するように、準安定性の問題を防止するために、きっかり０ｍＶの標準ヒステリシスは避けるべきである。図１６に示すように、ヒステリシスは対称的であり、ＬＯＷからＨＩＧＨの遷移のヒステリシスがＨＩＧＨからＬＯＷの遷移のヒステリシスと同じであることを意味する。しかしながら、本明細書の以下に記載の実施形態の特徴によれば、ＬＯＷからＨＩＧＨの遷移のヒステリシスがＨＩＧＨからＬＯＷの遷移のヒステリシスとは異なる非対称的なヒステリシスが実装されてもよいことに気づくであろう。
図１７Ａ〜１７Ｂは、受信器回路１７００のより詳細な高レベルブロック図であり、受信器回路１７００は、特定の実施形態では、受信器回路１４０１（図１４）と同一である。図１７Ａ〜１７Ｂに示すように、受信器回路１７００は、抵抗入力ネットワーク１７０２、比較器セル１７０４、電流制御トリム回路１７０６、制御ロジック１７０８、スイッチ回路１７０９、およびタイミングスキューセル１７１０のうち１つ以上を含み得る。図１７Ａ〜１７Ｂに示すように、電流制御トリム回路１７０６は、高ヒステリシス閾値を調整するための複数のスイッチを含む。
図１８Ａは、図１７Ａ〜１７Ｂの比較器セル１７０４のより詳細な回路ブロック図である。図１８Ａに示すように、比較器セル１７０４は、差動スイッチペアを使用して実装された第１の、または前置増幅器（「プリアンプ」）の、ステージ１８００と、標準ヒステリシスモードおよび高ヒステリシスモードを設定し得る比較器コア１８０２とを含む。図１８Ｂは、図１８Ａの比較器セル１７０４の変形回路図である。
受信器回路１７００などの受信器回路において動的ヒステリシスを実装するための様々な技術が、本明細書に記載の実施形態に従って実装され得る。図１８Ｂを参照すると、１つの技術は、スイッチ（例えば、スイッチ１７０９）を有効化することを介して、比較器コア１８０２内の余分の追加的な交差結合デバイスユニットを電源オンすることを含む。追加のデバイスは、次いで、デフォルトの交差結合デバイスと略並列に現れ、それによってより強力な正帰還が必要とされることを確実にし、このようにしてティッピングポイントをより高い閾値に延期する。言い換えれば、追加の交差結合デバイスは、比較器内の交差結合デバイスの総数を増加させ、したがってステアおよび克服するためにより多くの電流を必要とし、それによってトリガ／スイッチングポイントを遅延させ、より高いヒステリシスをもたらす。この選択肢は、単一の高ヒステリシスを実装するために、より粗い粒度の高ヒステリシス設定を可能にする。本明細書に記載の実施形態の特徴によれば、スイッチ１７０９は事実上可変抵抗器として機能し、スイッチ１７０９の抵抗はそのゲートに印可される電圧によって制御されるが、これは抵抗器または別のデバイスを通る電流であってもよい。
図１９Ａを参照すると、典型的な比較器では、交差結合デバイスＱ３およびＱ４は、標準（低）ヒステリシスに対して正帰還を提供するために使用される。本明細書に記載の実施形態の特徴によれば、追加の交差結合デバイスＱ５およびＱ６が提供され、電圧Ｖｘを使用して制御される。電圧Ｖｘは動的に変化することができ、その後、調整可能なＶｘの値に応じて比較器のヒステリシスを増加させる。本明細書に示す実施形態では、電圧Ｖｘの制御は、スイッチ回路１７０９（図１７Ａ〜１７Ｂ）を介して提供される。有効化されると（すなわち、高ヒステリシス制御信号がＨＩＧＨになると）、スイッチ回路１７０９は、余分なデバイスＱ５、Ｑ６をＶｄｄに結合し、余分なデバイスＱ５、Ｑ６がＶｄｄから電流を取り出すことを可能にする。無効化されると（すなわち、高ヒステリシス制御信号がＬＯＷになると）、スイッチ回路１７０９は、余分なデバイスＱ５、Ｑ６をＶｄｄから分離する。
受信器回路１７００などの受信器回路において動的ヒステリシス制御を実装するための別の技術は、より細かい分解能のヒステリシス設定のために、電流制御された交差結合デバイスを電源オンすることを含む。一実施形態では、交差結合デバイスの電流制御は、電流制御トリム回路１７０６（図１７Ａ〜１７Ｂ）を介して提供される。図１７Ａ〜１７Ｂに示すように、ＭＰ１のゲートのノード（これは、図１９Ａおよび１９Ｂに示すように、Ｖｘに対応する）は、余分なヒステリシスがプロセス／電圧／温度（「ＰＶＴ」）に応じて微調整され得るように、電流ステア機構によって制御される。これは、スイッチをＶｄｄに直接結合する代わりに、いくつかのトリム設定を有する拡張された電流ミラーデバイス１７１４を使用して交差結合デバイスに入る電流を制御することから得られる、より細かい粒度の高ヒステリシス設定を可能にする。電流をより良好に制御することによって、追加されるヒステリシスのより細かい勾配を達成することができる。
受信器回路１７００などの受信器回路において動的ヒステリシス制御を実装するためのさらに別の技術は、電流ミラーレッグ／負荷を動的に追加すること、または利得を変調させるようにプリアンプステージ１８００もしくは比較器コア１８０２沿いの差動ペアに余分なデバイスを追加することを含み、これは、トリガがより低いまたはより高い振幅で発生するようにヒステリシスを変調させることになる。例えば、図１９Ｂに示すように、デバイスペアＱ１とＱ２、Ｑ９とＱ１０、およびＱ１１とＱ１２は、比較器１８０２の利得を変更するために、破線によって示すように動的に追加することができる。
上述の技術のいずれも、比較器／受信器／増幅器回路の一方側に制御回路を追加することのみによって非対称的なより高いヒステリシスを達成するように実装され得ることに留意すべきである。これはまた、非対称利得およびしたがって非対称ヒステリシスをもたらすオフセットとして知覚され得る。このような非対称性は、ＬＯＷからＨＩＧＨまたはＨＩＧＨからＬＯＷのデータ遷移（ただし両方ではない）に応え、このようにして非対称的なより高いヒステリシスをもたらす。例えば、図１９Ａおよび１９Ｂを参照すると、非対称ヒステリシスは、余分なデバイス（Ｑ３〜Ｑ１２）をデバイスＱ１またはデバイスＱ２（ただし両方ではない）に動的に追加することによって実装され得る。対照的に、図示し上述した上記の実施形態は、ＬＯＷからＨＩＧＨおよびＨＩＧＨからＬＯＷの両方の遷移に応え、このようにして対称的なより高いヒステリシス特徴を実装する。
図２０は、本明細書に記載の実施形態による、動的ヒステリシスを回路で実装する方法の流れ図である。動作は、受信器回路がオフであり（すなわち、受信器イネーブル信号がＬＯＷである）、ヒステリシス制御信号がＨＩＧＨであり、つまり受信器が高ヒステリシスの状態にあり、データ遷移の数Ｎがゼロに設定されている状態から始まる。ステップ２０００では、受信器イネーブル信号がＨＩＧＨであるかどうか、つまり受信器が有効化（電源オン）されているかどうかの判定が下される。ステップ２０００で否定的判定が下されると、肯定的判定が下されるまで実行はステップ２０００にとどまる。ステップ２０００で肯定的判定が下されると、実行はステップ２００２に進み、対象となるデータ遷移が検出されたかどうかの判定が下される。一実施形態では、対象となるデータ遷移はＬＯＷからＨＩＧＨの遷移である。しかしながら、代替的な実施形態では、対象となるデータ遷移はＨＩＧＨからＬＯＷの遷移であってもよい。ステップ２００２で否定的判定が下されると、実行はステップ２０００に戻る。ステップ２００２で肯定的判定が下されると、実行はステップ２００４に進む。ステップ２００４では、Ｎの値は１だけインクリメントされ、その後、実行はステップ２００６に進む。ステップ２００６では、Ｎの値が所定の値に等しいかどうかの判定が下される。一実施形態では、所定の値は１である。しかしながら、代替的な実施形態では、所定の値は１より大きくてもよい。ステップ２００６で否定的判定が下されると、実行はステップ２００８に進み、受信器イネーブル信号が依然としてハイである（すなわち、受信器が依然としてオンである）かどうかの判定が下される。ステップ２００８で肯定的判定が下されると、実行はステップ２０００に戻る。ステップ２００８で否定的判定が下されると、実行はステップ２００９に進み、Ｎがゼロに設定され、次いでステップ２０００に戻る。
ステップ２００６で肯定的判定が下されると、実行はステップ２０１０に進み、ヒステリシス制御信号がＬＯＷにされ、それによって受信器を低（または標準）ヒステリシスモードに遷移させる。次いで、実行はステップ２０１２に進み、受信器イネーブル信号が依然としてＨＩＧＨであるか、つまり受信器が依然としてオンでありデータを受信しているかどうかの判定が下される。実行は、否定的判定が下されるまでステップ２０１２にとどまり、否定的判定が下された時点で実行はステップ２０１４に進む。ステップ２０１４では、ヒステリシス制御信号はＨＩＧＨにされ、受信器は高ヒステリシスモードに置かれる。次いで、実行はステップ２０００に戻る。
本明細書に概説した仕様、寸法、および関係の全て（例えば、要素、動作、ステップなどの数）は、例示および教示のみのためにのみ提供されていることに留意すべきである。このような情報は、本開示の趣旨、または添付請求項の範囲から逸脱することなく相当に変更され得る。仕様は１つの非限定的な例のみに当てはまり、それゆえに、仕様はそのようなものとして解釈されるべきである。上記の説明では、例示的な実施形態は、具体的な構成要素の配置に関連して説明されてきた。添付請求項の範囲から逸脱することなく、このような実施形態に対して様々な修正および変更を加え得る。それゆえに、本明細書および図面は、制限的な意味ではなく、例示的な意味で考慮されるべきである。
本明細書で提供されている多くの例において、相互作用は２つ、３つ、または４つ以上の電気構成要素に関して説明され得ることに留意されたい。しかしながら、これは明瞭性および例示のみのためになされている。システムは任意の好適な様式で統合することができることが理解されるべきである。同様の設計上の選択肢に沿って、図面に示される構成要素、モジュール、および要素のうちの任意のものが様々な可能な構成で組み合わされてもよく、その全ては明らかに本明細書の広範な範囲内にある。特定の場合には、限られた数の電気要素のみを参照することによって所与の一組のフローの機能のうち１つ以上を説明する方が容易であり得る。図面の電気回路およびその教示事項は容易に拡張可能であり、多数の構成要素、ならびにより複雑な／洗練された配置および構成に適応することができることが理解されるべきである。それゆえに、提供された例は、無数の他のアーキテクチャに潜在的に適用される電気回路の範囲を限定したり、またはその広範な教示を抑制したりすべきではない。
本明細書において「一実施形態」、「例示的な実施形態」、「ある実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替的な実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、構成要素、ステップ、動作、特性など）に対する言及は、任意のこのような特徴は本開示の１つ以上の実施形態に含まれるが、同じ実施形態で組み合わされてもよく、組み合わされなくてもよいことを意味することを意図することにも留意すべきである。
回路アーキテクチャに関係する機能は、図面に示されるシステムによって、またはその中で実行され得る可能な回路アーキテクチャ機能のうちのいくつかのみを例示していることにも留意すべきである。これらの動作のいくつかは、適宜削除もしくは除去されてもよく、またはこれらの動作は本開示の範囲から逸脱することなく相当に修正もしくは変更されてもよい。加えて、これらの動作のタイミングは相当に改変され得る。上記の動作フローは、例示および議論のために提供されている。本開示の教示から逸脱することなく任意の好適な配置、時間的順序、構成、およびタイミング機構が提供され得るので、本明細書に記載の実施形態によって相当の柔軟性が提供される。
当業者にとって多くの他の変更、置き換え、変形、改変、および修正が確認され得、本開示は全てのこのような変更、置き換え、変形、改変、および修正を添付請求項の範囲内に属するとして包含することが意図される。
上述のデバイスおよびシステムの全ての任意追加的な特徴も本明細書に記載の方法またはプロセスに対して実装されてもよく、例の詳細は１つ以上の実施形態のどこで使用されてもよいことに留意されたい。
（上記の）これらの例中の「〜のための手段」は、本明細書に記載の任意の好適な構成要素を、任意の好適なソフトウェア、回路、ハブ、コンピュータノード、ロジック、アルゴリズム、ハードウェア、コントローラ、インターフェース、リンク、バス、通信経路などと共に使用することを含むことができる（が、これらに限定されない）。
なお、上記で提供された例、および本明細書で提供される多数の他の例の場合、相互作用は、２つ、３つ、または４つのネットワーク要素に関して記載されてもよい。しかしながら、これは明瞭性および例示のみのためになされている。特定の場合には、特定の場合には、限られた数のネットワーク要素のみを参照することによって所与の一組のフローの機能のうち１つ以上を説明する方が容易であり得る。添付図面に例示され、添付図面に関連して説明されるトポロジー（およびそれらの教示）は、容易に拡張可能であり、多数の構成要素、ならびにより複雑な／洗練された配置および構成に適応することができることが理解されるべきである。それゆえに、提供された例は、無数の他のアーキテクチャに潜在的に適用される例示されたトポロジーの範囲を限定したり、またはその広範な教示を抑制したりすべきではない。
上記の流れ図中のステップは図面に示される通信システムによって、またはその中で実行され得る可能な信号伝達シナリオおよびパターンのうちのいくつかのみを例示することに留意することも重要である。これらのステップのいくつかは、適宜削除もしくは除去されてもよく、またはこれらのステップは本開示の範囲から逸脱することなく相当に修正もしくは変更されてもよい。加えて、いくつかのこれらの動作は、１つ以上の追加の動作と同時に、または並行して実行されているとして記載されている。しかしながら、これらの動作のタイミングは相当に改変され得る。上記の動作フローは、例示および説明のために提供されている。本開示の教示から逸脱することなく任意の好適な配置、時間的順序、構成、およびタイミング機構が提供され得るので、図面に示す通信システムによって相当の柔軟性が提供される。
本開示は特定の配置および構成に関連して詳細に説明されていが、これらの例示的な構成および配置は、本開示の範囲から逸脱することなく顕著に変更され得る。例えば、本開示は特定の通信交換に関連して説明されてきたが、本明細書に記載の実施形態は他のアーキテクチャに適用可能であってもよい。
当業者にとって多くの他の変更、置き換え、変形、改変、および修正が確認され得、本開示は全てのこのような変更、置き換え、変形、改変、および修正を添付請求項の範囲内に属するとして包含することが意図される。米国特許商標庁（ＵＳＰＴＯ）および、追加的に、本出願に基づいて発行される特許の読み手が本出願の添付請求項を解釈するのを助けるために、本出願人は、本出願人が、（ａ）「のための手段」または「のためのステップ」という文言が特定の請求項で明確に使用されていない限り、添付請求項のいずれかが本出願の出願日に存在する米国特許法第１４２条の第６段落に訴えることを意図しないこと、および（ｂ）本明細書中のいずれの陳述によっても、添付請求項に別の点で反映されていないいずれかの方法で本開示を限定することを意図しないこと、を付記することを希望する。
１００ システム
１０２ マスタノード
１０４ スレーブノード
１０６ バス
１０８ 周辺機器
１１０ ホスト

Claims (20)

  1. 回路において、前記回路が第１のヒステリシスモードにある間に受信されたデータパケットを含むデータ信号の遷移を検出することと、
    前記検出の後に前記回路を第２のヒステリシスモードに置くことと、
    前記データパケットの受信の完了後に、次のデータパケットの受信を待機するように前記受信器を前記第１のヒステリシスモードに戻すことと、を含む方法。
  2. 前記第１のヒステリシスモードは高ヒステリシスモードであり、前記第２のヒステリシスモードは標準ヒステリシスモードである、請求項１に記載の方法。
  3. 前記第１のヒステリシスモードおよび前記第２のヒステリシスモードの各々のレベルは動的に調整可能である、請求項１に記載の方法。
  4. 前記データパケットの受信の前記完了は受信器イネーブル信号の無効化によって示される、請求項１に記載の方法。
  5. 前記遷移は前記データ信号のＬＯＷからＨＩＧＨの遷移を含む、請求項１に記載の方法。
  6. 前記遷移は前記データ信号のＨＩＧＨからＬＯＷの遷移を含む、請求項１に記載の方法。
  7. 前記遷移は前記データパケットの第１のエッジを含む、請求項１に記載の方法。
  8. 前記遷移は前記データ信号のＮ番目の遷移を含む、請求項１に記載の方法。
  9. 前記回路は比較器を含み、前記回路を前記第１のヒステリシスモードに戻すことは、前記比較器の帰還回路を含むデバイスの数を動的に減少させることを含む、請求項１に記載の方法。
  10. 前記回路は比較器を含み、前記回路を前記第２のヒステリシスモードに置くことは、前記比較器の帰還回路を含むデバイスの数を動的に増加させることを含む、請求項１に記載の方法。
  11. 回路において、前記回路が第１のヒステリシスモードにある間に受信されたデータパケットを含むデータ信号の遷移を検出するための回路と、
    前記検出の後に前記回路を第２のヒステリシスモードに置くための回路と、
    前記データパケットの受信の完了後に、次のデータパケットを待機するように前記受信器を前記第１のヒステリシスモードに戻すための回路と、を備える、装置。
  12. 前記第１のヒステリシスモードは高ヒステリシスモードであり、前記第２のヒステリシスモードは標準ヒステリシスモードであり、前記第１のヒステリシスモードおよび前記第２のヒステリシスモードの各々のレベルは動的に調整可能である、請求項１１に記載の装置。
  13. 前記遷移は、ＬＯＷからＨＩＧＨの遷移およびＨＩＧＨからＬＯＷの遷移の一方を含む、請求項１１に記載の装置。
  14. 前記遷移は前記データパケットの第１のエッジを含む、請求項１１に記載の装置。
  15. 前記遷移は前記データ信号のＮ番目の遷移を含む、請求項１１に記載の装置。
  16. 前記回路は比較器を含み、前記回路を前記第１のヒステリシスモードに戻すことは、前記比較器の帰還回路を含むデバイスの数を動的に減少させることを含む、請求項１１に記載の装置。
  17. 前記回路は比較器を含み、前記回路を前記第２のヒステリシスモードに置くことは、前記比較器の帰還回路を含むデバイスの数を動的に増加させることを含む、請求項１１に記載の装置。
  18. 前置増幅器回路と、
    前置増幅器回路に接続された比較器コアと、
    複数の交差結合デバイスペアであって、前記比較器コアの帰還回路を提供するように接続される交差結合デバイスの数は、比較器回路のヒステリシスレベルを制御するように動的に制御可能である、複数の交差結合デバイスペアと、を備える、比較器回路。
  19. 前記比較器コアの帰還回路を提供するように接続される前記交差結合デバイスの数は、制御電流を介して動的に制御可能である、請求項１８に記載の比較器回路。
  20. 前記交差結合デバイスペアの各々の一方のデバイスのみが、前記比較器コアの帰還回路を提供するように結合される、請求項１８に記載の比較器回路。
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* Cited by examiner, † Cited by third party
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US10931476B2 (en) 2018-10-29 2021-02-23 Analog Devices Global Unlimited Company Content protection over synchronous data networks
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CN114167783B (zh) * 2021-12-07 2024-06-11 宝星智能科技(上海)有限公司 一种模拟信号传输的二线制传感器网络系统及其测量方法
US11888498B2 (en) 2022-01-18 2024-01-30 Analog Devices International Unlimited Company Elimination of probability of bit errors in successive approximation register (SAR) analog-to-digital converter (ADC) logic

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4940907A (en) 1989-01-19 1990-07-10 Ford Motor Company Precision CMOS comparator with hysteresis
US5085224A (en) * 1990-05-25 1992-02-04 Hewlett-Packard Company Portable signalling unit for an ekg
US5155386A (en) 1991-06-03 1992-10-13 Motorola, Inc. Programmable hysteresis comparator
US5819051A (en) 1995-12-29 1998-10-06 Compaq Computer Corporation Low speed serial bus protocol and circuitry
JP2002171159A (ja) * 2000-12-04 2002-06-14 Matsushita Electric Ind Co Ltd コンパレータおよび光受信回路
US7315551B2 (en) 2002-03-15 2008-01-01 Lockheed Martin Corporation Synchronous low voltage differential I/O buss
US7158596B2 (en) 2002-08-14 2007-01-02 Standard Microsystems Corp. Communication system and method for sending and receiving data at a higher or lower sample rate than a network frame rate using a phase locked loop
US7272202B2 (en) 2002-08-14 2007-09-18 Standard Microsystems Corp. Communication system and method for generating slave clocks and sample clocks at the source and destination ports of a synchronous network using the network frame rate
US8667194B2 (en) 2003-12-15 2014-03-04 Finisar Corporation Two-wire interface in which a master component monitors the data line during the preamble generation phase for synchronization with one or more slave components
US7787527B2 (en) * 2005-09-19 2010-08-31 Broadcom Corporation Precise dynamic hysteresis
US7395362B2 (en) 2006-02-03 2008-07-01 Standard Microsystems Corporation Method for a slave device to convey an interrupt and interrupt source information to a master device
JP2007215102A (ja) 2006-02-13 2007-08-23 Denso Corp 通信装置
JP4918866B2 (ja) 2006-03-13 2012-04-18 ミツミ電機株式会社 通信装置、半導体集積回路装置及び通信システム
US7707437B2 (en) 2006-05-03 2010-04-27 Standard Microsystems Corporation Method, system, and apparatus for a plurality of slave devices determining whether to adjust their power state based on broadcasted power state data
US7966379B2 (en) 2006-05-05 2011-06-21 Standard Microsystems Corporation In-band event polling
US7953183B2 (en) * 2006-06-16 2011-05-31 Harman International Industries, Incorporated System for high definition radio blending
US20080048746A1 (en) 2006-08-25 2008-02-28 Microchip Technology Incorporated Hysteresis Comparator with Programmable Hysteresis Width
US7802036B2 (en) 2007-02-06 2010-09-21 Seiko Epson Corporation Serial communication system using an I2C bus as a serial bus
US7679418B2 (en) * 2007-04-27 2010-03-16 Mosaid Technologies Incorporated Voltage level shifter and buffer using same
US8806083B2 (en) 2007-05-15 2014-08-12 Texas Instruments Incorporated Identification address configuration circuit and method without use of dedicated address pins
US7977926B2 (en) * 2007-07-06 2011-07-12 Advanced Analogic Technologies, Inc. Boost and up-down switching regulator with synchronous freewheeling MOSFET
AU2008221607A1 (en) 2007-09-25 2009-04-09 Acei Ab A gaming network
US8700830B2 (en) 2007-11-20 2014-04-15 Spansion Llc Memory buffering system that improves read/write performance and provides low latency for mobile systems
FR2927308B1 (fr) 2008-02-08 2010-10-22 Airbus France Systeme distribue de commande de vol.
GB2459304B (en) * 2008-04-18 2013-02-20 Nujira Ltd Improved pulse width modulation
US8185759B1 (en) 2008-11-06 2012-05-22 Smsc Holdings S.A.R.L. Methods and systems for interfacing bus powered devices with host devices providing limited power levels
JP4706761B2 (ja) * 2009-01-29 2011-06-22 日本テキサス・インスツルメンツ株式会社 受信回路
US8156274B2 (en) 2009-02-02 2012-04-10 Standard Microsystems Corporation Direct slave-to-slave data transfer on a master-slave bus
US8198920B2 (en) 2009-03-23 2012-06-12 Atmel Corporation Low current comparator with programmable hysteresis
US8615091B2 (en) 2010-09-23 2013-12-24 Bose Corporation System for accomplishing bi-directional audio data and control communications
EP2442587A1 (en) 2010-10-14 2012-04-18 Harman Becker Automotive Systems GmbH Microphone link system
JP5655562B2 (ja) 2010-12-28 2015-01-21 ソニー株式会社 電子機器、電子機器の制御方法、送信装置および受信装置
US9448959B2 (en) 2012-10-05 2016-09-20 Analog Devices, Inc. Two-wire communication protocol engine
EP4180981A1 (en) 2011-10-05 2023-05-17 Analog Devices, Inc. Two-wire communication system for high-speed data and power distribution
US8987933B2 (en) 2012-04-30 2015-03-24 Broadcom Corporation Power over one-pair Ethernet approach
FR2996322A1 (fr) 2012-10-02 2014-04-04 St Microelectronics Rousset Procede de gestion du fonctionnement d'un circuit connecte sur un bus a deux fils, en particulier un bus i²c, et circuit correspondant
US9946680B2 (en) 2012-10-05 2018-04-17 Analog Devices, Inc. Peripheral device diagnostics and control over a two-wire communication bus
US9772665B2 (en) 2012-10-05 2017-09-26 Analog Devices, Inc. Power switching in a two-wire conductor system
US8873659B2 (en) 2012-10-19 2014-10-28 Broadcom Corporation Reduced pair Ethernet transmission system
DE102013001385A1 (de) 2013-01-26 2014-07-31 Audi Ag Kraftfahrzeug und Mikrofon für eine Mikrofonanordnung in dem Kraftfahrzeug
US9229889B2 (en) 2013-03-13 2016-01-05 Atieva, Inc. Dual voltage communication bus
US9514086B2 (en) 2013-03-13 2016-12-06 Atieva, Inc. Configuration switch for a broadcast bus
US9946675B2 (en) 2013-03-13 2018-04-17 Atieva, Inc. Fault-tolerant loop for a communication bus
US9225556B2 (en) 2013-06-07 2015-12-29 Broadcom Corporation Multiplexed packet local area networking using an Ethernet physical layer device
US9197226B2 (en) 2013-07-08 2015-11-24 Analog Devices, Inc. Digital phase detector
US9059724B2 (en) 2013-07-08 2015-06-16 Analog Devices, Inc. Differential decoder
US20150032599A1 (en) 2013-07-23 2015-01-29 Xsolla ( USA) Inc. Computer-based method for sorting payment systems
DE112014003723B4 (de) 2013-08-12 2024-06-06 Analog Devices, Inc. Systeme und Verfahren zur Rauschunterdrückung
US9225325B2 (en) 2013-08-30 2015-12-29 Brookhaven Science Associates, Llc Method and apparatus for sub-hysteresis discrimination
US8901980B1 (en) 2013-11-01 2014-12-02 Dialog Semiconductor Gmbh Dynamic hysteresis comparator
US9397622B2 (en) 2014-10-31 2016-07-19 Stmicroelectronics International N.V. Programmable hysteresis comparator
US10872049B2 (en) 2016-01-29 2020-12-22 Analog Devices, Inc. GPIO-to-GPIO communication on a multi-node daisy-chained network
US10250376B2 (en) 2016-01-29 2019-04-02 Analog Devices, Inc. Clock sustain in the absence of a reference clock in a communication system
US10397021B2 (en) 2016-01-29 2019-08-27 Analog Devices, Inc. Synchronous slave-to-slave communications
US9851938B2 (en) 2016-04-26 2017-12-26 Analog Devices, Inc. Microphone arrays and communication systems for directional reception
DE112017004230T5 (de) 2016-08-25 2019-05-16 Analog Devices, Inc. Systeme und Techniken zur Fernbusfreigabe
US10056842B2 (en) * 2016-09-12 2018-08-21 Semiconductor Components Industries, Llc Quasi-resonant valley lockout without feedback reference

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