CN110347627B - 动态迟滞电路 - Google Patents

Abstract

本公开涉及动态迟滞电路。描述一种方法并且在一个实施方案中包括：在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；在所述检测之后将所述电路置于第二滞后模式；和在完成接收所述数据包之后使接收器返回第一滞后模式以等待接收下一个数据包。在某些实施方案中，第一滞后模式是高滞后模式，并且所述第二滞后模式是标准滞后模式。在一些实施方案中，第一和第二滞后模式中的每一个的级别是动态可调的。

Description

动态迟滞电路

技术领域

本公开涉及动态迟滞电路。

背景技术

接收器中的滞后作为对冲数据通信线路上的噪声的阈值，从而最小化错误触发检测的风险。如本文所使用的，滞后是输入信号的转变和输出信号的相应转变之间的延迟或滞后。

发明内容

根据本公开的一个方面，提供了一种方法，包括：在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；在所述检测之后将所述电路置于第二滞后模式；和在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包。

根据本公开的另一个方面，提供了一种设备，包括：第一电路，用于在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；第二电路，用于在所述检测之后将所述电路置于第二滞后模式；和第三电路，用于在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包。

根据本公开的又一个方面，提供了一种比较器电路，包括：前置放大器电路；比较器核心，连接到所述前置放大器电路；和多个交叉耦合器件对，其中连接以为所述比较器核心提供反馈电路的交叉耦合器件的数量是可动态控制的，以控制所述比较器电路的滞后电平。

附图说明

通过以下结合附图的详细描述将容易理解实施例。为了便于描述，相同的附图标记表示相同的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。

图1是说明性通信系统的框图，其中可以有利地实现具有动态滞后(“DH”)能力的比较器的实施例。

图2是根据各种实施例的可以包括在图1的系统的节点中的节点收发器的框图。

图3是根据各种实施例的用于图1的系统中的通信的同步控制帧的一部分的图。

图4是根据各种实施例的用于图1的系统中的通信的超帧的图。

图5示出了根据各种实施例的用于图1的系统的不同操作模式中的同步控制帧的示例格式。

图6A-图6B共同示出了根据各种实施例的在图1的系统的不同操作模式下的同步响应帧的示例格式。

图7是根据各种实施例的图2的总线协议电路的各种组件的框图。

图8-图11示出了根据本文描述的总线协议的各种实施例的沿双线总线的信息交换的示例。

图12示出了根据各种实施例的用于双线总线的环形拓扑及其上的单向通信方案。

图13示意性地示出了根据各种实施例的可以用作图1的系统中的节点或主机的设备。

图14A和图14B分别示出了根据各种实施例的用于实现DH技术的示意性框图电路。

图15A和图15B分别示出了图14A和14B的电路的各种信号的时序图，示出了根据各种实施例的高滞后模式和标准的低滞后模式之间的多个转换。

图16是示出根据各种实施例的高滞后模式的操作的示例的图。

图17A-图17B共同示出了接收器电路的高级框图，其中可以实现根据各种实施例的DH技术。

图18A和图18B是根据各种实施例的图17A-17B的接收器电路的比较器的更详细的示意性框图。

图19A和图19B分别示出了根据各种实施例的图18A和18B的比较器的核心的更一般的示意性框图。

图20是根据各种实施例的在电路中实现DH技术的方法的流程图。

具体实施方式

本文公开了依赖于比较器级中的两个或更多个不同滞后设置的接收器设计。如前所述，接收器中的滞后作为对冲线路上的噪声的阈值，从而最小化错误触发检测的风险。本文描述的实施例包括用于在数据线上存在不期望的噪声时增加滞后的方法。例如，当接收器等待空闲以检测分组的第一转换时，这可能是期望的，尤其是在其中时钟信号被编码在数据包中并且不发送单独的时钟或同步信号的系统中。

根据本文描述的实施例的特征，可以使用使用高于标准(较低)滞后的接收器(“RX”)滞后的更可预测和/或更严格的检测方案来检测第一边缘或前几个边缘，从而确保内部时钟数据恢复不会锁定噪声。另外，从较高滞后转变为较低滞后导致对亚稳态的易感性降低。

在某些实施例中，可以优化从电缆的另一侧发送的发送器(“TX”)以发送具有更高幅度的第一或前几个位，因为当RX空闲并收听线路时，RX最初设置为高滞后模式。另外，滞后可以是不对称的，对于0到1或1到0转换之一具有更高的滞后，或者对称，对于0到1和1到0转换中的每一个具有相同的滞后。

如下面将更详细描述的，根据本文描述的实施例的动态滞后(“DH”)技术包括确定滞后设置的控制，所述滞后设置是时序相关的并且设置何时滞后较高以及何时较低。DH技术还包括向标准比较器电路添加关键元件以启用多个滞后模式。

在下面的详细描述中，参考了形成其一部分的附图，其中相同的标号始终表示相同的部件，并且其中通过图示的方式示出了可以实施的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被视为具有限制意义。

可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别是，这些操作可能不按呈现顺序执行。所描述的操作可以以与所描述的实施例不同的顺序执行。在另外的实施例中，可以执行各种附加操作和/或可以省略所描述的操作。

出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的、短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。

这里可以以单数形式提及或示出各种组件(例如，“处理器”、“外围设备”等)，但这仅仅是为了便于讨论，并且根据本文的教导，以单数形式提及的任何元件可包括多个这样的元件。

该描述使用短语“在实施例中”或“在实施例中”，其可各自指代相同或不同实施例中的一个或多个。此外，关于本公开的实施例使用的术语“包含”、“包括”、“具有”等是同义的。如这里所使用的，术语“电路”可以指代、是或者包括专用集成电路(ASIC)、电子电路、光学电路、处理器(共享、专用或组)和/或执行一个或多个软件或固件程序的存储器(共享、专用或组)、组合逻辑电路和/或提供所述功能的其他合适硬件。主节点在此也可以称为主“设备”；类似地，从节点在此可以称为从属“设备”。

图1是根据各种实施例的说明性半双工双线通信系统100的框图，其中可以有利地实现具有动态滞后(“DH”)能力的比较器的实施例。系统100包括主机110、主节点102和至少一个从节点104。在图1中，示出了三个从节点(0、1和2)。图1中的三个从节点104的描绘仅是说明性的，并且系统100可根据需要包括一个、两个或更多个从节点104。

主节点102可以通过双线总线106与从节点104通信。总线106可以包括沿着总线106的相邻节点之间的不同的双线总线链路，以菊花链的形式连接沿着总线106的节点。例如，如图1所示，总线106可以包括将主节点102耦合到从节点0的链路、将从节点0耦合到从节点1的链路、以及将从节点1耦合到从节点2的链路。在一些实施例中，总线106的链路每个可以由单个双绞线对(例如，非屏蔽双绞线)形成。在一些实施例中，总线106的链路每个可以由同轴电缆形成(例如，其中核心提供“正”线，屏蔽提供“负”线，反之亦然)。

主机110可以包括对主节点102进行编程的处理器，并且充当沿着总线106发送的各种有效载荷的始发者和接收者。在一些实施例中，主机110可以是或可以包括例如微控制器。特别地，主机110可以是沿着总线106发生的内部集成电路声音(I2S)通信的主设备。主机110可以经由I2S/时分多路复用(TDM)总线和/或内部集成电路(I2C)总线与主节点102通信。在一些实施例中，主节点102可以是位于主机110的外壳内的收发器(例如，下面参考图2讨论的节点收发器120)。主节点102可以由主机110通过I2C总线编程以用于配置和回读，并且可以被配置为为所有从节点104生成时钟、同步和成帧。在一些实施例中，主节点102中的主机110之间的I2C控制总线的扩展可以嵌入在总线106上发送的数据流中，允许主机110直接访问一个或多个从节点104的寄存器和状态信息，以及在距离上启用I2C到I2C通信以允许主机110控制外围设备108。

主节点102可以生成“下游”信号(例如，沿着总线106从主节点102发送的数据信号、功率信号等)并且接收“上游”信号(例如，沿着总线106向主节点102发送)。主节点102可以提供用于通过总线106进行同步数据传输的时钟信号。如本文所使用的，“同步数据”可以包括连续流传输的数据(例如，音频信号)，其具有在到/来自沿着总线106的相同节点的两个连续传输之间的固定时间间隔。在一些实施例中，由主节点102提供的时钟信号可以从主机110提供给主节点102的I2S输入导出。从节点104可以是可寻址网络连接点，其表示在总线106上向下游或在总线106上游传输的数据帧的可能目的地。从节点104还可以表示下游或上游数据帧的可能源。系统100可以允许控制信息和其他数据在总线106上从一个节点到下一个节点在两个方向上传输。一个或多个从节点104也可以由在总线106上传输的信号供电。

特别地，主节点102和从节点104中的每一个可以包括正上游终端(表示为“AP”)、负上游终端(表示为“AN”)、正下游终端(表示为“BP”)和负下游终端(表示为“BN”)。节点的正和负下游端子可以分别耦合到相邻下游节点的正和负上游端子。如图1所示，主节点102可以包括正和负上游终端，但是可以不使用这些终端；在其他实施例中，主节点102可以不包括正和负上游终端。沿着总线106的最后一个从节点104(图1中的从节点2)可以包括正和负下游端子，但是可以不使用这些端子；在其他实施例中，沿总线的最后一个从节点104可以不包括正和负下游终端。

如下面详细讨论的，主节点102可以周期性地向下游发送同步控制帧，可选地与用于一个或多个从节点104的数据一起发送。例如，主节点102可以以48kHz的频率每1024位(表示超帧)发送同步控制帧，导致总线106上的有效位率为49.152Mbps。可以支持其他速率，包括例如44.1kHz。同步控制帧可以允许从节点104识别每个超帧的开始，并且还结合物理层编码/信令，可以允许每个从节点104从总线106导出其内部操作时钟。同步控制帧可以包括用于发信号通知同步开始的前同步码，以及允许各种寻址模式(例如，正常、广播、发现)、配置信息(例如，写入从节点104的寄存器)、I2C信息的传送、从节点104处的某些通用输入/输出(GPIO)引脚的远程控制、以及其他服务的控制字段。可以对前导码和有效载荷数据之后的同步控制帧的一部分进行加扰，以便降低同步控制帧中的信息将被误认为新前导码的可能性，并且使相关电磁发射的频谱变平。

同步控制帧可以在从节点104之间传递(可选地，与其他数据一起，其可以来自主节点102，但另外地或替代地可以来自一个或多个上游从节点104或来自从节点104本身)，直到它到达最后的从节点104(即，图1中的从节点2)，其已经由主节点102配置为最后的从节点104或者已经将其自身标识为最后的从节点104。在接收到同步控制帧时，最后的从节点104可以发送同步响应帧，随后是允许发送的任何数据(例如，指定时隙中的24位音频样本)。同步响应帧可以在从节点104之间上游传递(可选地与来自下游从节点104的数据一起)，并且基于同步响应帧，每个从节点104可以能够识别允许从节点104发送的时隙(如果有的话)。

在一些实施例中，系统100中的一个或多个从节点104可以耦合到外围设备108并与外围设备108通信。例如，从节点104可以被配置为使用I2S、脉冲密度调制(PDM)、TDM和/或I2C协议从相关外围设备108读取数据和/或将数据写入相关联的外围设备108，如下所述。虽然“外围设备108”在本文中可以单数形式提及，但这仅仅是为了便于讨论，并且单个从节点104可以与零个、一个或多个外围设备耦合。可以包括在外围设备108中的外围设备的示例可以包括数字信号处理器(DSP)、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、模数转换器(ADC)、数模转换器(DAC)、编解码器、麦克风、麦克风阵列、扬声器、音频放大器、协议分析仪、加速度计或其他运动传感器、环境条件传感器(例如，温度、湿度和/或气体传感器)、有线或无线通信收发器、显示设备(例如，触摸屏显示器)、用户界面组件(例如，按钮、拨号盘或其他控件)、相机(例如，摄像机)、存储器设备或发送和/或接收数据的任何其他合适的设备。本文详细讨论了不同外围设备配置的许多示例。

在一些实施例中，外围设备108可以包括被配置用于内部集成电路声音(I2S)通信的任何设备；外围设备108可以通过I2S协议与关联的从节点104通信。在一些实施例中，外围设备108可以包括配置用于内部集成电路(I2C)通信的任何设备；外围设备108可以通过I2C协议与关联的从节点104通信。在一些实施例中，从节点104可以不耦合到任何外围设备108。

从节点104及其相关的外围设备108可以包含在单独的外壳中并通过有线或无线通信连接耦合或者可以包含在共同的外壳中。例如，作为外围设备108连接的扬声器可以与用于关联的从节点104的硬件封装(例如，下面参考图2讨论的节点收发器120)，使得关联的从节点104的硬件包含在包括其他扬声器组件的外壳内。对于任何类型的外围设备108也是如此。

如上所述，主机110可以使用多信道I2S和I2C通信协议与主节点102通信并控制主节点102。具体地，主机110可以经由I2S将数据发送到主节点102中的帧缓冲器(未示出)，并且主节点102可以从帧缓冲器读取数据并沿着总线106发送数据。类似地，主节点102可以将经由总线106接收的数据存储在帧缓冲器中，然后可以经由I2S将数据发送到主机110。

每个从节点104可以具有内部控制寄存器，其可以通过来自主节点102的通信来配置。下面详细讨论了许多这样的寄存器。每个从节点104可以接收下游数据并且可以进一步向下游重传数据。每个从节点104可以在上游接收和/或生成上游数据和/或重传数据和/或向上游交易添加数据。

沿着总线106的通信可以在周期性超帧中发生。每个超帧可以以下游同步控制帧开始；分为下游传输周期(也称为“下游部分”)、上游传输(也称为“上游部分”)、无传输(总线106不被驱动)；并且在传输另一个下游同步控制帧之前结束。主节点102可以(通过主机110)编程有多个下游部分以发送到一个或多个从节点104和多个上游部分以从一个或多个从节点104接收。每个从节点104可以被编程(通过主节点102)具有向下重传总线106的多个下游部分、用于消耗的多个下游部分、重新传输总线106的多个上游部分、以及其中从节点104可以从关联的外围设备108发送从从节点104接收的数据的多个上游部分。下面参考图2-12更详细地讨论沿着总线106的通信。

主节点102和从节点104中的每一个可以包括用于管理系统100的组件之间的通信的收发器。根据各种实施例，图2是可以包括在图1的系统100的节点(例如，主节点102或从节点104)中的节点收发器120的框图。在一些实施例中，节点收发器120可以包括在系统100的每个节点中，并且控制信号可以经由主(MSTR)引脚提供给节点收发器120，以指示节点收发器120是用作主设备(当MSTR引脚为高电平时)还是从设备(当MSTR引脚为低电平时)。

节点收发器120可以包括上游差分信令(DS)收发器122和下游DS收发器124。上游DS收发器122可以耦合到上面参考图1讨论的正和负上游终端，以及下游DS收发器124可以耦合到上面参考图1讨论的正和负下游端子。在一些实施例中，上游DS收发器122可以是低压DS(LVDS)收发器，并且下游DS收发器124可以是LVDS收发器。系统100中的每个节点可以AC耦合到总线106，并且可以使用具有适当编码的预定形式的DS(例如LVDS或多点LVDS(MLVDS)或类似信令)沿着总线106(例如，经由上游DS收发器122和/或下游DS收发器124)传送数据信号，以通过总线106提供定时信息(例如，差分曼彻斯特编码、双相标记编码、曼彻斯特编码、非归零、具有游程长度限制的反向(NRZI)编码、或任何其他合适的编码)。

上游DS收发器122和下游DS收发器124可以与总线协议电路126通信，并且总线协议电路126可以与相控锁定环(PLL)128和电压调节器电路130以及其他组件通信。当节点收发器120上电时，电压调节器电路130可以提升PLL 128使用的“电源良好”信号作为上电复位。

如上所述，系统100中的一个或多个从节点104可以与数据同时接收通过总线106传输的功率。这种操作模式在此可称为“幻象电源”。对于配电(这是可选的，因为一些从节点104可以被配置为仅提供给它们的本地电力)，主节点102可以在主节点102和从节点0之间的总线链路上放置DC偏置(例如，通过将下游端子之一连接到由电压调节器提供的电压源而将另一个下游端子连接到地)。DC偏压可以是预定电压，例如5V、8V，汽车电池的电压或更高的电压。每个连续的从节点104可以选择性地抽取其上游总线链路以恢复功率(例如，使用电压调节器电路130)。该功率可以用于为从节点104本身(以及可选地一个或多个耦合到从节点104的外围设备108)供电。从节点104还可以选择性地使下行链路从节点104的下游总线链路偏置来自上游总线链路或来自本地电源的恢复功率。例如，从节点0可以使用上游总线链路106上的DC偏置来恢复从节点0自身和/或一个或多个相关外围设备108的功率，和/或从节点0可以从其上游总线链路106恢复功率以偏置其下游总线链路106。

因此，在一些实施例中，系统100中的每个节点可以通过下游总线链路向后续下游节点提供电力。可以以顺序方式执行节点的供电。例如，在经由总线106发现和配置从节点0之后，主节点102可以指示从节点0向其下游总线链路106提供电力，以便向从节点1提供电力；在发现并配置从节点1之后，主节点102可以指示从节点1向其下游总线链路106提供电力，以便向从节点2提供电力(等等，用于耦合到总线106的另外的从节点104)。在一些实施例中，一个或多个从节点104可以是本地供电的，代替从其上游总线链路供电或者除了从其上游总线链路供电之外。在一些这样的实施例中，给定从节点104的本地电源可用于向一个或多个下游从节点提供电力。

在一些实施例中，上游滤波电路132可以设置在上游DS收发器122和电压调节器电路130之间，并且下游滤波电路131可以设置在下游DS收发器124和电压调节器电路130之间。总线106可以承载AC(信号)和DC(电力)组件，上游过滤电路132和下游过滤电路131可以分离AC和DC组件，从而将AC组件提供给上游DS收发器122和下游DS收发器124，并将DC组件提供给电压调节器130。上游DS收发器122和下游DS收发器124的线路侧上的AC耦合基本上将收发器122和124与线路上的DC分量隔离，以允许高速双向通信。如上所述，可以分接DC分量用于供电，并且上游滤波电路132和下游滤波电路131可以包括铁氧体、共模扼流圈或电感器，例如，以减少提供给电压调节器电路130的AC分量。在一些实施例中，上游滤波电路132可以包括在上游DS收发器122中，和/或下游滤波电路131可以包括在下游DS收发器124中；在其他实施例中，滤波电路可以在收发器122和124的外部。

节点收发器120可以包括用于节点收发器120和外部设备155之间的I2S、TDM和PDM通信的收发器127。虽然这里可以单独提及“外部设备155”，但这仅仅是为了便于说明，并且多个外部设备可以经由I2S/TDM/PDM收发器127与节点收发器120通信。如本领域所知，I2S协议用于承载脉冲编码调制(PCM)信息(例如，在印刷电路板(PCB)上的音频芯片之间)。如这里所使用的，“I2S/TDM”可以指使用TDM将I2S立体声(2声道)内容扩展到多个声道。如本领域中已知的，PDM可以用在sigma delta转换器中，并且特别地，PDM格式可以表示在抽取之前的过采样的1位sigma delta ADC信号。PDM格式通常用作数字麦克风的输出格式。I2S/TDM/PDM收发器127可以与总线协议电路126和引脚通信以与外部设备155通信。六个引脚、BCLK、SYNC、DTX[1∶0]和DRX[1∶0]，如图2所示；BCLK引脚可用于I2S位时钟，SYNC引脚可用于I2S帧同步信号，DTX[1∶0]和DRX[1∶0]引脚分别用于发送和接收数据通道。尽管在图2中示出了两个发送引脚(DTX[1∶0])和两个接收引脚(DRX[1∶0])，但是可以使用任何期望数量的接收和/或发送引脚。

当节点收发器120包括在主节点102中时，外部设备155可以包括主机110，并且I2S/TDM/PDM收发器127可以提供可以从主机110接收数据并且与主机110的I2S接口时钟同步地将数据发送到主机110的I2S从设备(关于BCLK和SYNC)。具体地，可以在SYNC引脚处接收I2S帧同步信号作为来自主机110的输入，并且PLL 128可以使用该信号以产生时钟。当节点收发器120包括在从节点104中时，外部设备155可以包括一个或多个外围设备108，并且I2S/TDM/PDM收发器127可以提供可以控制I2S与外围设备108的通信的I2S时钟主设备(用于BCLK和SYNC)。特别是，I2S/TDM/PDM收发器127可以在SYNC引脚处提供I2S帧同步信号作为输出。节点收发器120中的寄存器可以确定在总线106上作为数据时隙传输哪个和多少个I2S/TDM信道。节点收发器120中的TDM模式(TDM MODE)寄存器可以存储TDM发送或接收引脚上连续SYNC脉冲之间适合的TDM通道数的值。与信道大小的知识一起，节点收发器120可以自动设置BCLK速率以匹配采样时间内的位数(例如，48kHz)。

节点收发器120可以包括用于节点收发器120和外部设备157之间的I2C通信的收发器129。虽然“外部设备157”可以在本文中以单数形式提及，但这仅仅是为了便于说明，并且是多个外部设备可以经由I2C收发器129与节点收发器120通信。如本领域中已知的，I2C协议使用时钟(SCL)和数据(SDA)线来提供数据传输。12C收发器129可以与总线协议电路126和引脚通信，以与外部设备157通信。图2中示出了四个引脚ADR 1、ADR2、SDA和SCL；当节点收发器120充当I2C从器件时(例如，当其包括在主节点102中时)，ADR 1和ADR 2可用于修改节点收发器120使用的I2C地址，并且SDA和SCL分别用于I2C串行数据和串行时钟信号。当节点收发器120包括在主节点102中时，外部设备157可以包括主机110，并且I2C收发器129可以提供可以从主机110接收编程指令的I2C从设备。具体地，可以在SCL引脚处接收I2C串行时钟信号作为来自主机110的输入以进行寄存器访问。当节点收发器120包括在从节点104中时，外部设备157可以包括外围设备108，并且I2C收发器129可以提供I2C主设备以允许I2C收发器根据主机110提供的指令对一个或多个外围设备进行编程，并经由总线106发送到节点收发器120。具体地，I2C收发器129可以在SCL引脚处提供I2C串行时钟信号作为输出。

节点收发器120可以包括与总线协议电路126通信的中断请求(IRQ)引脚。当节点收发器120经由I2C收发器129包括在主节点102中时，总线协议电路126可以通过IRQ引脚向主机110提供事件驱动的中断请求。当节点收发器120包括在从节点104中时(例如，当MSTR引脚为低电平时)，IRQ引脚可以用作具有中断请求能力的GPIO引脚。除了图2中所示的那些之外，节点收发器120还可以包括其他引脚(例如，下面参考图14A-图19B讨论的SENSE和VSSN引脚)。

系统100可以以多种不同操作模式中的任何操作模式操作。总线106上的节点可以各自具有指示当前启用哪种操作模式的寄存器。以下描述可以实现的各种操作模式的示例。在待机运行模式下，减少总线活动以实现全球节能；所需的唯一业务是最小的下游前导码，以保持每个节点(例如，PLL 128)的PLL同步。在备用操作模式中，不支持跨总线106的读取和写入。在发现操作模式中，主节点102可以沿着总线106发送预定信号并等待合适的响应以映射沿着总线106分布的从节点104的拓扑。在正常操作模式中，完全寄存器访问可以从和从节点104获得以及通过总线106访问和从外围设备108访问。正常模式可以由主机110全局配置，具有或不具有同步上游数据并且具有或不具有同步下游数据。

图3是根据各种实施例的用于系统100中的通信的同步控制帧180的一部分的图。特别地，同步控制帧180可以用于数据时钟恢复和PLL同步，如下所述。如上所述，因为总线106上的通信可以在两个方向上发生，所以通信可以时间复用到下游部分和上游部分。在下游部分中，同步控制帧和下游数据可以从主节点102发送，而在上游部分中，同步响应帧，并且上游数据可以从每个从节点104发送到主节点102。同步控制帧180可以包括前导码182和控制数据184。每个从节点104可以被配置为使用所接收的同步控制帧180的前导码182作为用于馈送PLL 128的时基。为了促进这一点，前导码182不遵循有效控制数据184的“规则”，因此可以容易地与控制数据184区分开。

例如，在一些实施例中，可以使用时钟优先编码沿着总线106的通信，在零差分曼彻斯特编码方案上进行转换。根据这种编码方案，每个位时间以时钟转换开始。如果数据值为零，则编码信号在位时间的中间再次转换。如果数据值为1，则编码信号不再转换。图5中示出的前导码182可以违反编码协议(例如，通过具有在位时间5、7和8的开始处不发生的时钟转换)，这意味着前导码182可能不匹配任何合法的(例如，正确编码的)控制数据184的模式。另外，通过采用控制数据184的合法模式并且迫使总线106高或低达单个位时间或多个位时间段，不能再现前导码182。图5中示出的前导码182简单地说明，并且同步控制帧180可以包括不同的前同步码182，其可以以任何合适的方式违反控制数据184所使用的编码。

总线协议电路126可以包括差分曼彻斯特解码器电路，其在从总线106恢复的时钟上运行并且检测同步控制帧180以将帧同步指示符发送到PLL128。以这种方式，可以在不使用系统时钟或更高速的过采样时钟的情况下检测同步控制帧180。因此，从节点104可以从总线106接收PLL同步信号，而不需要从节点104处的晶体时钟源。

如上所述，沿着总线106的通信可以在周期性超帧中发生。图4是根据各种实施例的超帧190的图。如图6A-6B所示，超帧可以以同步控制帧180开始。当同步控制帧180用作PLL 128的定时源时，传送超帧的频率(“超帧频率”)可以与同步信号频率相同。在其中音频数据沿总线106传输的一些实施例中，超帧频率可以与系统100中使用的音频采样频率相同(例如，48kHz或44.1kHz)，但是可以使用任何合适的超帧频率。每个超帧190可以被划分为下游传输192的周期、上游传输的周期194和不传输的周期196(例如，当不驱动总线106时)。

在图4中，超帧190被示出具有下行传输192的初始时段和上游传输194的后期。下游传输的时段192可以包括同步控制帧180和X个下游数据时隙198，其中X可以是零。总线106上的基本上所有信号可以是线路编码的，并且同步信号在同步控制帧180中以同步前同步码182的形式从主节点102向下游转发到最后的从节点104(例如从节点104C)，如上所述。在同步控制帧180之后，下游TDM同步数据可以包括在X下游数据时隙198中。下游数据时隙198可以具有相等的宽度。如上所述，PLL 128可以提供节点用于通过总线106进行通信的时钟。在总线106用于传输音频数据的一些实施例中，PLL 128可以以音频采样频率的倍数运行(例如，音频采样频率的1024倍，在每个超帧中产生1024位时钟)。

上游传输的时段194可以包括同步响应帧197和Y个上游数据时隙199，其中Y可以是零。在一些实施例中，每个从节点104可以消耗下游数据时隙198的一部分。最后的从节点(例如，图1中的从节点2)可以用同步响应帧197响应(在存储在最后的从节点的寄存器中的预定响应时间之后)。上行，TDM，同步数据可以由同步响应帧197之后的上游数据时隙199中的每个从节点104添加。上游数据时隙199可以具有相等的宽度。如果在超帧190的同步控制帧180中请求读取其一个寄存器或者如果远程I2C读取在超帧190的同步控制帧180中请求了，则不是最后一个从节点(图1中的从节点0和1)的从节点104可以用其自己的上游响应替换所接收的同步响应帧197。

如上所述，同步控制帧180可以开始每个下游传输。在一些实施例中，同步控制帧180的长度可以是64位，但是可以使用任何其他合适的长度。如上所述，同步控制帧180可以以前导码182开始。在一些实施例中，当同步控制帧180由从节点104重传到下游从节点104时，前导码182可以由发送从节点104生成，而不是被重传。

同步控制帧180的控制数据184可以包括包含用于控制总线106上的事务的数据的字段。下面讨论这些字段的示例，并且图5中示出了一些实施例。具体地，图5示出了根据各种实施例的用于正常模式、I2C模式和发现模式中的同步控制帧180的示例格式。在一些实施例中，完全可以在待机模式中使用不同的前导码182或同步控制帧180，使得从节点104不需要接收所有同步控制帧180，直到发送到正常模式的转换。

在一些实施例中，同步控制帧180可以包括计数(CNT)字段。CNT字段可以具有任何合适的长度(例如，2位)，并且可以从先前超帧中使用的值递增(以字段的长度为模)。接收意外的CNT值的从节点104可以被编程为返回中断。

在一些实施例中，同步控制帧180可以包括节点寻址模式(NAM)字段。NAM字段可以具有任何合适的长度(例如，2位)并且可以用于通过总线106控制对从节点104的寄存器的访问。在正常模式中，可以基于从节点104的ID和寄存器的地址来读取和/或写入从节点104的寄存器。广播事务是应该由每个从节点104进行的写入。在一些实施例中，NAM字段可以提供四种节点寻址模式，包括“无”(例如，未寻址到任何特定从节点104的数据)、“正常”(例如，数据单播到下面讨论的地址字段中指定的特定从节点104)、“广播”(例如，寻址到所有从节点104)和“发现”。

在一些实施例中，同步控制帧180可以包括I2C字段。I2C字段可以具有任何合适的长度(例如，1位)，并且可以用于指示下游传输192的周期包括I2C事务。I2C字段可以指示主机110已经提供指令以远程访问外围设备108，该外围设备108相对于关联的从节点104充当I2C从设备。

在一些实施例中，同步控制帧180可以包括节点字段。节点字段可以具有任何合适的长度(例如，4位)，并且可以用于指示哪个从节点正被寻址用于正常和I2C访问。在发现模式中，该字段可以用于为从节点104的节点ID寄存器中的新发现的从节点104编程标识符。当从节点104由主节点102发现时，系统100中的每个从节点104可以被分配唯一ID，如下所述。在一些实施例中，主节点102不具有节点ID，而在其他实施例中，主节点102可以具有节点ID。在一些实施例中，连接到总线106上的主节点102的从节点104(例如，图1中的从节点0)将是从节点0，并且每个连续的从节点104将具有比先前的从节点高1的数量。然而，这仅仅是说明性的，并且可以使用任何合适的从节点识别系统。

在一些实施例中，同步控制帧180可以包括读/写(RW)字段。RW字段可以具有任何合适的长度(例如，1位)，并且可以用于控制正常访问是读取(例如，RW＝＝1)还是写入(例如，RW＝＝0)。

在一些实施例中，同步控制帧180可以包括地址字段。地址字段可以具有任何合适的长度(例如，8位)，并且可以用于通过总线106寻址从节点104的特定寄存器。对于12C事务，地址字段可以用I2C控制值替换，例如START/STOP、WAIT、RW和DATA VLD。对于发现事务，地址字段可以具有预定值(例如，如图5所示)。

在一些实施例中，同步控制帧180可以包括数据字段。数据字段可以具有任何合适的长度(例如，8位)，并且可以用于正常、I2C和广播写入。RESPCYCS值乘以4，可以用于确定新发现的节点在接收到的同步控制帧180的开始和正在发送的同步响应帧197的开始之间应该允许经过多少个周期。当NAM字段指示发现模式时，下面讨论的节点地址和数据字段可以被编码为RESPCYCS值，当其乘以合适的可选乘数(例如，4)时，表示从同步控制帧180的结束到同步响应帧197的开始的以位为单位的时间。这允许新发现的从节点104确定用于上游传输的适当时隙。

在一些实施例中，同步控制帧180可以包括循环冗余校验(CRC)字段。CRC字段可以具有任何合适的长度(例如，16位)，并且可以用于在前导码182之后发送用于同步控制帧180的控制数据184的CRC值。在一些实施例中，可以根据CCITT-CRC错误检测方案来计算CRC。

在一些实施例中，可以对前导码182和CRC字段之间的同步控制帧180的至少一部分进行加扰，以便降低该间隔中的位序列将周期性地匹配前导码182的可能性(并且因此可能被从节点104误解为新超帧190的开始)，以及如上所述减少电磁发射。在一些这样的实施例中，同步控制帧180的CNT字段可以由加扰逻辑使用，以确保加扰字段从一个超帧到下一个超帧被不同地加扰。这里描述的系统100的各种实施例可以省略加扰。

可以使用其他技术来确保前导码182可以由从节点104唯一地识别，或者用于降低前导码182在同步控制帧180中的其他地方出现的可能性，除了或代替如上所述的加扰和/或错误编码之类的技术。例如，可以使用较长的同步序列，以便降低同步控制帧180的其余部分的特定编码将与其匹配的可能性。附加地或替代地，可以构造同步控制帧的其余部分，使得不会发生同步序列，例如通过在适当的位处放置固定的“0”或“1”值。

主节点102可以向从节点104发送读和写请求，包括特定于总线106上的通信的请求和I2C请求。例如，主节点102可以向一个或多个指定的从节点104(使用NAM和节点字段)发送读取和写入请求(使用RW字段指示)，并且可以指示该请求是对特定于总线106的从节点104的请求、对从节点104的I2C请求、还是被传递到在从节点104的一个或多个I2C端口处耦合到从节点104的I2C兼容外围设备108的I2C请求。

转向上游通信，同步响应帧197可以开始每个上游传输。在一些实施例中，同步响应帧197的长度可以是64位，但是可以使用任何其他合适的长度。同步响应帧197还可以包括前导码，如上面参考同步控制帧180的前导码182所讨论的，之后是数据部分。在下游传输结束时，总线106上的最后一个从节点104可以等待直到RESPCYCS计数器到期，然后开始在上游发送同步响应帧197。如果上游从节点104已经被正常的读或写事务作为目标，则从节点104可以生成其自己的同步响应帧197并替换从下游接收的同步响应帧。如果任何从节点104在预期时间没有看到来自下游从节点104的同步响应帧197，则从节点104将生成其自己的同步响应帧197并开始向上游发送它。

同步响应帧197的数据部分可以包括包含用于将响应信息传送回主节点102的数据的字段。下面讨论这些字段的示例，并且在图6A-6B中示出了一些实施例。特别地，图6A-6B示出了根据各种实施例的用于正常模式、12C模式和发现模式中的同步响应帧197的示例格式。

在一些实施例中，同步响应帧197可以包括计数(CNT)字段。CNT字段可以具有任何合适的长度(例如，2位)，并且可以用于在先前接收的同步控制帧180中发送CNT字段的值。

在一些实施例中，同步响应帧197可以包括确认(ACK)字段。ACK字段可以具有任何合适的长度(例如，2位)，并且可以由从节点104插入以在从节点104生成同步响应帧197时确认在先前同步控制帧180中接收的命令。可以在ACK字段中传送的示例指示符包括等待、确认、不确认(NACK)和重试。在一些实施例中，ACK字段的大小可以被设置为由从节点104发送它已经接收并处理了广播消息的确认(例如，通过向主节点102发送广播确认)。在一些这样的实施例中，从节点104还可以指示从节点104是否具有要发送的数据(其可以用于例如基于需求的上游传输，例如来自键盘或触摸屏的非TDM输入，或者用于优先上游传输，例如当从节点104希望报告错误或紧急情况时)。

在一些实施例中，同步响应帧197可以包括I2C字段。I2C字段可以具有任何合适的长度(例如，1位)，并且可以用于在先前接收的同步控制帧180中发送I2C字段的值。

在一些实施例中，同步响应帧197可以包括节点字段。节点字段可以具有任何合适的长度(例如，4位)，并且可以用于发送生成同步响应帧197的从节点104的ID。

在一些实施例中，同步响应帧197可以包括数据字段。数据字段可以具有任何合适的长度(例如，8位)，并且其值可以取决于事务的类型和生成同步响应帧197的从节点104的ACK响应。对于发现事务，数据字段可以包括先前接收的同步控制帧180中的RESPCYCS字段的值。当ACK字段指示NACK时，或者当同步响应帧197响应广播事务时，数据字段可以包括广播确认(BA)指示符(其中最后的从节点104可以指示广播写入是否没有收到错误)、发现错误(DER)指示符(指示发现事务中新发现的从节点104是否与现有从节点104匹配)、以及CRC错误(CER)指示符(指示NACK是否由CRC错误引起)。

在一些实施例中，同步响应帧197可以包括CRC字段。CRC字段可以具有任何合适的长度(例如，16位)，并且可以用于在前导码和CRC字段之间发送同步响应帧197的部分的CRC值。

在一些实施例中，同步响应帧197可以包括中断请求(IRQ)字段。IRQ字段可以具有任何合适的长度(例如，1位)，并且可以用于指示已经从从节点104发信号通知了中断。

在一些实施例中，同步响应帧197可以包括IRQ节点(IRQ NODE)字段。IRQ NODE字段可以具有任何合适的长度(例如，4位)，并且可以用于发送已经发信号通知IRQ字段所呈现的中断的从节点104的ID。在一些实施例中，用于生成IRQ字段的从节点104将其自己的ID插入IRQ NODE字段。

在一些实施例中，同步响应帧197可以包括第二CRC(CRC-4)字段。CRC-4字段可以具有任何合适的长度(例如，4位)，并且可以用于发送IRQ和IRQ NODE字段的CRC值。

在一些实施例中，同步响应帧197可以包括IRQ字段、IRQ NODE字段和作为同步响应帧197的最后位(例如，最后10位)的CRC-4字段。如上所述，这些与中断有关的字段可以以CRC-4的形式具有它们自己的CRC保护(因此不受前面的CRC字段的保护)。需要向主节点102发信号通知的任何从节点104将其中断信息插入这些字段。在一些实施例中，具有中断未决的从节点104可以具有比还具有中断未决的下游的任何从节点104更高的优先级。沿着总线106的最后一个从节点104(例如，图1中的从节点2)可以总是填充这些中断字段。如果最后一个从节点104没有未决中断，则最后一个从节点104可以将IRQ位设置为0，将IRQ NODE字段设置为其节点ID，并提供正确的CRC-4值。为方便起见，传送中断的同步响应帧197在这里可称为“中断帧”。

在一些实施例中，可以对前导码182和CRC字段之间的同步响应帧197的至少一部分进行加扰，以便减少发射。在一些这样的实施例中，同步响应帧197的CNT字段可以由加扰逻辑使用，以确保加扰字段从一个超帧到下一个超帧被不同地加扰。这里描述的系统100的各种实施例可以省略加扰。

可以使用其他技术来确保前导码182可以由从节点104唯一地识别，或者用于减少前导码182在同步响应帧197中的其他地方出现的可能性，除了或代替如上所述的加扰和/或错误编码之类的技术。例如，可以使用更长的同步序列，以便降低同步响应帧180的其余部分的特定编码将与其匹配的可能性。附加地或替代地，可以构造同步响应帧的其余部分，使得不会发生同步序列，例如通过在适当的位处放置固定的“0”或“1”值。

图7是根据各种实施例的图2的总线协议电路126的框图。总线协议电路126可以包括控制电路154，以根据这里描述的总线106的协议来控制节点收发器120的操作。特别地，控制电路154可以控制用于传输的同步帧的生成(例如，同步控制帧或同步响应帧，如上所述)、接收的同步帧的处理，以及接收的同步控制帧中指定的控制操作的性能。控制电路154可以包括可编程寄存器，如下所述。控制电路154可以创建和接收同步控制帧、对接收的消息作出适当的反应(例如，当总线协议电路126包括在从节点104中时或者当总线协议电路126包括在主节点102中时从I2C设备与同步控制帧相关联)，并将成帧调整到不同的操作模式(例如，正常、发现、待机等)。

当节点收发器120准备用于沿总线106传输的数据时，前导码电路156可以被配置为生成用于传输的同步帧的前导码，并且从接收的同步帧接收前导码。在一些实施例中，下游同步控制帧前导码可以由主节点102每1024位发送。如上所述，一个或多个从节点104可以与下游同步控制帧前导码同步，并从前导码生成本地的、相位对准的主时钟。

循环冗余校验(CRC)插入电路158可以被配置为生成用于同步帧的一个或多个CRC用于传输。帧/压缩电路160可以被配置为从I2S/TDM/PDM收发器127(例如，从与收发器127相关联的帧缓冲器)和/或I2C收发器129获取输入数据，可选地压缩数据，并且可选地为数据生成奇偶校验位或纠错码(ECC)。复用器(MUX)162可以将来自前导码电路156的前导码、同步帧和数据复用到流中以进行传输。在一些实施例中，可以在传输之前通过加扰电路164对发送流进行加扰。

例如，在一些实施例中，帧/压缩电路160可以应用浮点压缩方案。在这样的实施例中，控制电路154可以发送3位以指示该数量中有多少重复符号位，接着是符号位和N-4位数据，其中N是要通过总线106传输的数据的大小。数据压缩的使用可以在需要时由主节点102配置。

在一些实施例中，进入节点收发器120的接收流可以由解扰电路166解扰。解复用器(DEMUX)168可以从接收流中解复用前导码、同步帧和数据。接收侧的CRC校验电路159可以检查所接收的同步帧以获得正确的CRC。当CRC校验电路159识别输入同步控制帧180中的CRC故障时，可以向控制电路154通知故障并且不会在同步控制帧180的控制数据184中执行任何控制命令。当CRC校验电路159识别输入同步响应帧197中的CRC故障时，可以向控制电路154通知该故障，并且可以在中断帧中产生用于传输到主机110的中断。解帧/解压缩电路170可以接受接收数据、可选地检查其奇偶校验、可选地执行错误检测和校正(例如，单错误校正-双错误检测(SECDED))、可选地解压缩数据，并且可以将接收数据写入I2S/TDM/PDM收发器127(例如，与收发器127相关联的帧缓冲器)和/或I2C收发器129。

如上所述，上行链路和下游数据可以在超帧190内的TDM数据时隙中沿总线106传输。控制电路154可以包括专用于管理总线106上的这些数据时隙的寄存器，其中的一些例子在下面讨论。当控制电路154包括在主节点102中时，这些寄存器中的值可以由主机110编程到控制电路154中。当控制电路154包括在从节点104中时，这些寄存器中的值可以由主节点102编程到控制电路154中。

在一些实施例中，控制电路154可以包括下游时隙(DNSLOTS)寄存器。当节点收发器120包括在主节点102中时，该寄存器可以保持下游数据时隙总数的值。该寄存器还可以定义将由主节点102中的I2S/TDM/PDM收发器127接收的组合I2S/TDM/PDM使用的数据时隙的数量。在从节点104中，该寄存器可以定义在添加本地生成的下游时隙之前或之后向下游传递到下一个从节点104的数据时隙的数量，如下面参考LDNSLOTS进一步详细讨论的。

在一些实施例中，控制电路154可以包括本地下游时隙(LDNSLOTS)寄存器。该寄存器可以在主节点102中未使用。在从节点104中，该寄存器可以定义从节点104将使用而不重传的数据时隙的数量。或者，该寄存器可以定义从节点104可以贡献给下游总线链路106的时隙的数量。

在一些实施例中，控制电路154可以包括上游时隙(UPSLOTS)寄存器。在主节点102中，该寄存器可以保持上游数据时隙总数的值。该寄存器还可以定义将由主节点102中的I2S/TDM/PDM收发器127用于I2S/TDM发送的时隙数。在从节点104中，该寄存器可以定义在从节点104开始添加其自己的数据之前通过上游的数据时隙的数量。

在一些实施例中，控制电路154可以包括本地上游时隙(LUPSLOTS)寄存器。该寄存器可以在主节点102中未使用。在从节点104中，该寄存器可以定义从节点104将在向上游发送之前从下游接收的数据添加的数据时隙的数量。该寄存器还可以定义将用于由从节点104中的I2S/TDM/PDM收发器127接收的组合I2S/TDM/PDM的数据时隙的数量。

在一些实施例中，控制电路154可以包括广播下游时隙(BCDNSLOTS)寄存器。该寄存器可以在主节点102中未使用。在从节点104中，该寄存器可以定义广播数据时隙的数量。在一些实施例中，广播数据时隙可以总是出现在数据字段的开头。广播数据时隙中的数据可以由多个从节点104使用，并且可以由所有从节点104向下游传递，无论它们是否被使用。

在一些实施例中，控制电路154可以包括时隙格式(SLOTFMT)寄存器。该寄存器可以定义上游和下游传输的数据格式。I2S/TDM/PDM收发器127的数据大小也可以由该寄存器确定。在一些实施例中，有效数据大小包括8、12、16、20、24、28和32位。该寄存器还可以包括用于启用下游和上游流量的浮点压缩的位。当启用浮点压缩时，I2S/TDM数据大小可以比总线106上的数据大小大4位。当启用数据时隙时，系统100中的所有节点可以具有相同的SLOTFMT值，并且节点可以通过广播写入进行编程，以便使用相同的值更新所有节点。

图8-11示出了根据本文描述的总线协议的各种实施例的沿总线106的信息交换的示例。特别地，图8-11示出了其中每个从节点104耦合到一个或多个扬声器和/或一个或多个麦克风作为外围设备108的实施例。这仅仅是说明性的，因为根据本文描述的技术，外围设备108的任何期望布置可以耦合到任何特定从节点104。

首先，图8示出了根据各种实施例的用于总线106上的双向通信的信令和定时考虑因素。图8中描绘的从节点104具有各种数量的传感器/致动器元件，因此可以向各个从节点104发送或从各个从节点104接收不同数量的数据。具体地，从节点1具有两个元件，从节点4具有四个元件，并且从节点5具有三个元件，因此主节点102发送的数据包括用于从节点1的两个时隙、用于从节点4的四个时隙和用于从节点5的三个时隙。类似地，从节点0具有三个元件，从节点2具有三个元件，从节点3具有三个元件，从节点6具有一个元件，并且从节点7具有四个元件，因此，那些从节点104向上游传输的数据包括相应数量的时隙。应该注意，不必在元素和时隙之间存在一对一的相关性。例如，包括在外围设备108中的具有三个麦克风的麦克风阵列可以包括组合来自三个麦克风的信号的数字信号处理器(并且可能还包括从主节点102或从其他从节点104接收的信息)，以生成单个数据样本，根据处理类型，其可以对应于单个时隙或多个时隙。

在图8中，主节点102发送同步控制帧(SCF)，随后是用于耦合到特定从节点104(SD)的扬声器的数据。每个连续的从节点104转发同步控制帧并且还转发目的地为下游从节点104的至少任何数据。特定的从节点104可以转发所有数据或者可以移除以该从节点104为目的地的数据。当最后的从节点104接收同步控制帧时，从节点104发送同步响应帧(SRF)，可选地随后是允许从节点104发送的任何数据。每个连续从节点104转发同步响应帧以及来自下游从节点104的任何数据，并且可选地插入来自耦合到特定从节点104(MD)的一个或多个麦克风的数据。在图8的示例中，主节点102将数据发送到从节点1、4和5(在图8中描绘为有源扬声器)并从从节点7、6、3、2和0接收数据(在图8示为麦克风阵列)。

图9示意性地示出了根据各种实施例的从下游DS收发器124的角度动态地从下游传输中移除数据和将数据插入上游传输。在图9中，如图8中那样，主节点102以相反的顺序发送同步控制帧(SCF)，随后发送用于从节点1、4和5(SD)的数据(例如，从节点5的数据，之后是从节点4的数据，其后是从节点1的数据等)(参见标记为MASTER的行)。当从节点1接收到该传输时，从节点1移除其自己的数据并且仅向从节点2转发同步控制帧，接着是从节点5和4的数据。从节点2和3转发数据不变(参见标记为SLAVE2的行)，使得从节点1转发的数据由从节点4接收(参见标记为SLAVE3的行)。从节点4移除其自己的数据并且仅向从节点5转发同步控制帧，接着是从节点5的数据，并且类似地，从节点5移除其自己的数据并且仅将同步控制帧转发到从节点6。从节点6将同步控制帧转发到从节点7(参见标记为SLAVE6的行)。

此时，从节点7向从节点6发送同步响应帧(SRF)，然后是其数据(参见标记为SLAVE6的行)。从节点6将同步响应帧与来自从节点7的数据及其自身数据一起转发到从节点5，并且从节点5依次将同步响应帧以及来自从节点7和6的数据转发到从节点4。从节点4没有要添加的数据，因此它只是将数据转发到从节点3(参见标记为SLAVE3的行)，它将数据连同其自己的数据一起转发到从节点2(参见标记为SLAVE2的行)，该节点又将数据连同其自己的数据一起转发到从节点1。从节点1没有要添加的数据，因此它将数据转发到从节点0，从节点0转发数据以及它自己的数据。结果，主节点102接收同步响应帧，接着是来自从节点7、6、3、2和0的数据(参见标记为MASTER的行)。

图10示出了从下游DS收发器124的角度动态地从下游传输中移除数据和将数据插入上游传输的另一示例，如图9中所示，尽管在图10中，从节点104与作为外围设备108的传感器和致动器耦合，使得主节点102向下游发送数据到所有从节点104并从所有从节点104接收数据。此外，在图10中，数据是根据它所指向的节点地址或从其发起的节点地址进行排序的。标记为“Y”的数据时隙可以用于数据完整性检查或数据校正。

图11示出了从下游DS收发器124的角度动态地从下游传输中移除数据和将数据插入上游传输的另一示例，如图9中所示，尽管在图11中，数据按顺序而不是逆序传送到下游和上游。在每个从节点104处的缓冲允许选择性地添加、移除和/或转发数据。

如上所述，每个从节点104可以从下游或上游传输中移除数据和/或可以将数据添加到下游或上游传输。因此，例如，主节点102可以将单独的数据样本发送到多个从节点104中的每一个，并且每个这样的从节点104可以移除其数据样本并仅转发旨在用于下游从设备的数据。另一方面，从节点104可以从下游从节点104接收数据并且将数据与附加数据一起转发。根据需要传输尽可能少的信息的一个优点是减少系统100共同消耗的功率量。

系统100还可以支持从主节点102到从节点104的广播传输(和多播传输)，具体地通过配置从节点104的下游时隙使用。每个从节点104可以处理广播传输并将其传递到下一个从节点104，尽管特定的从节点104可以“消费”广播消息(即，不将广播传输传递到下一个从节点104)。

系统100还可以支持上游传输(例如，从特定从节点104到一个或多个其他从节点104)。这种上游传输可以包括单播、多播和/或广播上游传输。利用上游寻址，如上面参考下游传输所讨论的，从节点104可以基于从节点104的上游时隙使用的配置来确定是否从上游传输中移除数据和/或是否将上游传输传递到下一个上游从节点104。因此，例如，除了或者代替将数据传递到主节点102，数据可以由特定从节点104传递到一个或多个其他从节点104。例如，可以通过主节点102配置这种从-从关系。

因此，在各种实施例中，从节点104可以作为活动/智能转发器节点操作，具有选择性地转发、丢弃和添加信息的能力。从节点104通常可以执行这样的功能而不必解码/检查所有数据，因为每个从节点104知道它将在其中接收/发送数据的相关时隙，因此可以从数据中移除数据或添加数据进入一个时间段。尽管从节点104可能不需要解码/检查所有数据，但是从节点104通常可以重新计时它发送/转发的数据。这可以改善系统100的稳健性。

在一些实施例中，总线106可以被配置用于环形拓扑中的单向通信。例如，图12示出了根据各种实施例的主节点102和环形拓扑中的四个从节点104的布置1200，并且示出了布置1200中的单向通信的信令和定时考虑。在这样的实施例中，节点中的节点收发器120可以包括仅接收收发器(MASTERIN)和仅发送收发器(MASTEROUT)，而不是用于上游和下游通信的两个双向收发器。在图12所示的链路层同步方案中，主节点102发送同步控制帧(SCF)180，可选地随后是用于耦合到各个从节点104的三个扬声器的“下游”数据1202(用于不同扬声器的数据可以以任何合适的顺序排列，如上面参考图8-11所讨论的)，每个连续的从节点104转发同步控制帧180以及来自先前从节点104的任何“上游”数据和它自己的“上游”数据，以提供“上游”数据1204(例如，来自八个不同麦克风的数据可以以任何合适的顺序排列，如上面参考图8-11所讨论的)。

如本文所述，可以以多种方式中的任何方式在系统100的元件之间传送数据。在一些实施例中，数据可以作为从节点104上游(使用数据时隙199)的一组同步数据时隙的一部分发送，或者由从节点104或主节点102在下游(使用数据时隙198)发送。可以通过改变数据时隙中的位数或者包括额外的数据时隙来调整这种数据的量。还可以通过包含在同步控制帧180或同步响应帧197中在系统100中传送数据。以这种方式传送的数据可以包括来自主机110的I2C控制数据(来自与从节点104相关联的外围设备108的响应)；访问从节点104的寄存器(例如，用于发现和配置插槽和接口)，其可以包括从主机110/主节点102到从节点104的写访问以及从从节点104到主机110/主节点102的读访问；通过从外围设备108到主机110的中断指令的事件。在一些实施例中，GPIO引脚可用于将信息从从节点104传送到主节点102(例如，通过使主节点102通过I2C轮询GPIO引脚，或者通过具有从节点104的节点收发器120在中断请求引脚处产生中断)。例如，在一些这样的实施例中，主机110可以经由I2C向主节点102发送信息，然后主节点102可以经由GPIO引脚将该信息发送到从设备。可以使用这些通信路径中的任何一个或多个来发送在此讨论的通过总线106发送的任何类型的数据。这里可以公开系统100内的其他类型的数据和数据通信技术。

可以使用任何合适的硬件和/或软件将本公开的实施例实现为系统以根据需要进行配置。图13示意性地示出了根据各种实施例的可以用作系统100中的主机或节点(例如，主机110、主节点102或从节点104)的装置1300。在图13中示出了包括在装置1300中的多个组件，但是可以省略或复制这些组件中的任何一个或多个，以适合于该应用。

另外，在各种实施例中，装置1300可以不包括图13中所示的组件中的一个或多个，但是装置1300可以包括用于耦合到一个或多个组件的接口电路。例如，装置1300可以不包括显示设备1306，但是可以包括显示设备1306可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，装置1300可以不包括音频输入设备1324或音频输出设备1308，但是可以包括音频输入或输出设备接口电路(例如，连接器和支持电路)，音频输入设备1324或音频输出设备1308可以耦合到该电路。

根据本文公开的任何实施例，装置1300可以包括节点收发器120，用于在装置1300耦合到总线106时管理沿着总线106的通信。装置1300可以包括处理设备1302(例如，一个或多个处理设备)，其可以包括在节点收发器120中或者与节点收发器120分开。如这里所使用的，术语“处理设备”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的设备或设备的一部分。处理设备1302可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器或任何其他合适的处理设备。装置1300可以包括存储器1304，其本身可以包括一个或多个存储器设备，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。

在一些实施例中，存储器1304可用于存储工作副本和编程指令的永久副本，以使装置1300执行本文所公开的技术中的任何合适的技术。在一些实施例中，用于执行上述技术的机器可访问介质(包括非暂时性计算机可读存储介质)、方法、系统和设备是本文公开的用于通过双线总线进行通信的实施例的说明性示例。例如，计算机可读介质(例如，存储器1304)可以在其上存储指令，当由处理设备1302中包括的一个或多个处理设备执行时，使得装置1300执行在此所公开的任何技术。

在一些实施例中，装置1300可以包括另外通信芯片1312(例如，一个或多个其他通信芯片)。例如，通信芯片1312可以被配置用于管理用于向装置1300传送数据和从装置1300传送数据的无线通信。术语“无线”及其衍生物可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用调制的电磁辐射通过非固体介质传送数据。该术语并不暗示相关设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。

通信芯片1312可以实现多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)，IEEE 802.16标准(例如，IEEE802.16-2005年修正案)，长期演进(LTE)项目以及任何修订、更新和/或修订(例如，高级LTE项目，超移动宽带(UMB)项目(也称为“3GPP2”)等)。IEEE 802.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，其代表全球微波接入互操作性，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。一个或多个通信芯片1312可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络来操作。一个或多个通信芯片1312可以根据用于GSM演进的增强数据(EDGE)、GSMEDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进UTRAN(E-UTRAN)来操作。一个或多个通信芯片1312可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无线电信(DECT)、演进数据优化(EV-DO)及其衍生物，以及指定为3G、4G、5G及更高版本的任何其他无线协议来操作。在其他实施例中，通信芯片1312可以根据其他无线协议进行操作。装置1300可以包括天线1322以促进无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。

在一些实施方案中，通信芯片1312可以使用除了这里描述的总线106的协议之外的协议来管理有线通信。有线通信可以包括电、光或任何其他合适的通信协议。可以由通信芯片1312启用的有线通信协议的示例包括以太网、控制器区域网络(CAN)、I2C、面向媒体的系统传输(MOST)或任何其他合适的有线通信协议。

如上所述，通信芯片1312可以包括多个通信芯片。例如，第一通信芯片1312可以专用于诸如Wi-Fi或蓝牙的短程无线通信，第二通信芯片1312可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的远程无线通信。在一些实施方案中，第一通信芯片1312可以专用于无线通信，第二通信芯片1312可以专用于有线通信。

装置1300可以包括电池/电源电路1314。电池/电源电路1314可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将装置1300的部件耦合到与装置1300分开的能量源的电路(例如，AC线路电源、由汽车电池提供的电压等)。例如，电池/电源电路1314可以包括上面参考图2讨论的上游滤波电路132和下游滤波电路131，并且可以通过总线106上的偏置来充电。

装置1300可以包括显示设备1306(或相应的接口电路，如上所述)。显示设备1306可以包括任何视觉指示器，例如抬头显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器，例如。

装置1300可以包括音频输出设备1308(或相应的接口电路，如上所述)。音频输出设备1308可以包括产生可听指示器的任何设备，例如扬声器、耳机或耳塞。

装置1300可包括音频输入装置1324(或相应的接口电路，如上所述)。音频输入设备1324可以包括产生表示声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。

装置1300可以包括全球定位系统(GPS)设备1318(或相应的接口电路，如上所述)。GPS设备1318可以与基于卫星的系统通信，并且可以接收装置1300的位置，如本领域中已知的。

装置1300可包括另一输出装置1310(或相应的接口电路，如上所述)。其他输出设备1310的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发送器、或附加存储设备。另外，这里讨论的任何合适的外围设备108可以包括在另一个输出设备1310中。

装置1300可包括另一输入装置1320(或相应的接口电路，如上所述)。其他输入设备1320的示例可以包括加速度计、陀螺仪、图像捕获设备、键盘、诸如鼠标的光标控制设备、触控笔、触摸板、条形码读取器、快速响应(QR)代码阅读器或射频识别(RFID)阅读器。另外，这里讨论的任何合适的传感器或外围设备108可以包括在另一输入设备1320中。

上面参考装置1300描述的任何合适的显示、输入、输出、通信或存储设备可以用作系统100中的外围设备108。可选地或另外地，上面参考装置1300描述的显示、输入、输出、通信或存储设备中的合适的一些可以包括在主机(例如，主机110)或节点(例如，主节点102或从节点104)中。

图14A示出了根据本文描述的实施例的用于实现DH技术的电路1400的实施例。DH技术可以结合上面详细描述的系统100来实现；然而，将认识到存在其他系统实施例，其中可以有利地实现本文描述的DH技术。

将会认识到，所有比较器都表现出滞后现象，有时会有意添加迟滞以帮助提高输入噪声的稳健性。通过正反馈的滞后改变了比较器的动态。当输入信号处于滞后电压的量级时，尤其可以观察到这种情况，这称为亚稳态并且经常导致更高的抖动。

在某些总线通信中，例如在上述系统100中，在数据包之间的一段时间内，更高的接收滞后可能有助于拒绝数字引擎中的时钟数据恢复(“CDR”)可能误解为真实数据的任何噪声。一旦接收到数据包的第一位，CDR就开始锁定到数据时钟(即，预期的0101转换)。此后，对于分组的其余部分，由于总线现在正在通信并且CDR被锁定，因此不再需要高接收器滞后。具有较高的滞后，亚稳态可能会增加不必要的抖动量。

电路1400产生滞后控制信号，指定为“high_hyst”，其被提供给接收器电路1401以设置接收器电路1401的滞后模式。在某些实施例中，HIGH high_hyst信号将接收器电路1401置于高滞后模式，而LOW high_hyst信号将接收器电路置于低或标准滞后模式。如下面将详细描述的，在操作中，电路1400检测输入数据信号的第一边缘或转变。在图14A所示的实施例中，第一转变是从低到高(0到1)的转变。

在某些实施例中，例如图14B中所示，用于实现根据本文描述的实施例的DH技术的电路1450可以包括计数器，用于计算从LOW到HIGH的转换次数，以便可以编程在检测到第N次转换后而不是在第一次转换之后发生从一种滞后模式到另一种滞后模式的转换。

应当认识到，尽管电路1400被设计为检测(和计数)从低到高的转变，但是可以修改电路以检测(和计数)从高到低的转变而不影响在此描述的实施例的精神或范围。将参考下面的图15A更详细地描述电路1400的操作。类似地，将参考下面的图15B更详细地描述电路1450的操作。

图15A示出了根据各种实施例的电路1400的各种信号的波形表示1500，其示出了高滞后模式和标准的低滞后模式之间的多个转变。如图14A和15A所示，gate_data信号(在图15A中由波形1502表示)和时钟信号(在图15A中由波形1504表示)被输入到AND门1402以在线上产生/建模数据(“data_final”)，其中两个包1508A、1508B在图15A中示出(在图15A中由波形1506表示)。如图15A所示，data_finalb信号(在图15A中由波形1510表示)是data_final信号的反相版本。data_finalbb信号(在图15A中由波形1512表示)经由电容器1404延迟(图14A)，并且data_final信号的反相版本和reb信号(在图15A中由波形1514表示)是接收器BAR(低电平有效)使能信号。当reb信号为低时，接收器电路1401接通。rebb信号(在图15A中由波形1516表示)通过添加电容器1406和反转信号的反相版本而被延迟。如上所述，high_hyst信号(在图15A中由波形1518表示)是设置滞后模式的信号。在所示实施例中，当high_hyst信号为HIGH时，接收器电路1401处于高滞后模式；当high_hyst信号为低时，接收器电路1401处于低或标准的滞后模式。如前所述，尽管这里仅示出了两种滞后模式，但是可以有利地实现两种以上的这种模式。

在图14A的电路1400中，D触发器或锁存器1408由data_finalbb信号计时，以验证检测到数据的第一LOW到HIGH转换。这种检测将high_hyst(或滞后控制)信号设置为LOW，因为high_hyst信号是从锁存器1408的反相输出(“Qb”)输出的。锁存器1408的输入连接到rebb信号，当发生这种情况时，该信号是高的，因为接收器电路1401被使能。当在接收到整个分组之后，当reb变为HIGH并且接收器电路1401被禁用或关闭时，滞后控制信号high_hyst再次变为高电平(即，被复位)。high_hyst信号保持HIGH(并且接收器电路1401保持在高滞后模式)直到下一个有效的LOW到HIGH数据转换，因此当接收器1401再次接通(转发信号变为低电平)等待接收下一个数据包时，high_hyst信号为高电平(并且接收器电路1401为high_hyst模式)。结果，每次通过系统协议将reb信号驱动为低以启用接收器电路1401时，接收器电路将保持高滞后模式，直到检测到第一(或第N)LOW到HIGH数据转换之后。一旦检测到第一(或第N)LOW到HIGH数据转换(使用电路1400)，high_hyst信号变为LOW(将接收器电路1401置于低或正常滞后模式，并保持在那里直到reb信号变为高电平，并且接收器电路1401再次被禁用)。结果，电路1400确保接收器电路1401接通的时间与接收输入分组的第一数据位的时间之间的线路上的任何噪声都受到更高的滞后作用，从而使系统对噪音更具免疫力。

现在参考图14B，如图所示，计数器1452通过信号“reb”复位(引脚CLR)到0000，并由输入数据位流信号(“data_finalbb”)计时(引脚CLK)。在一个实施例中，计数器1452具有1ns的延迟并且包括4位计数器，其启用从0000到1111的计数。出于示例的目的，计数器1452用于检测并且然后在第四输入数据位(即，当计数器达到0100时)触发锁存器1408。结果，锁存器1408由data_4th和data_4thb计时。在复位之外，锁存器1408由第四输入数据位触发，设置比电路1400中的high_hyst_4th高。在接收器电路1401完成接收之后，信号将保持高电平直到信号reb再次变高。图15B中示出了电路1450的各种信号的时序图。

现在将更详细地描述用于在接收器电路1401内实现高和标准或低滞后模式的各种技术。图16示出了根据本文描述的实施例的高滞后模式的操作的示例。如图16所示，在图16中由波形1600表示的hystb信号是滞后控制信号high_hyst的反相版本，使得当high_hyst为HIGH时，hystb为LOW，反之亦然。在所示实施例中，当hystb信号为LOW(即，high_hyst信号为HIGH并且接收器电路1401(图14A和图14B)处于高滞后模式时)，在图16中由波形1602表示的输出信号v(out)直到差分输入电压(即，图16中由波形1604A表示的v(ip)与在图16中由波形1604B表示的v(in)之间的差值)才触发，达到一些预定值(例如，10mV)。当hystb信号1600为HIGH(即电路处于标准滞后模式)，当差分输入电压信号低得多(例如，接近但不完全是0mV)时，输出信号触发。如下文将更详细描述的，应该避免恰好0mV的标准滞后以避免亚稳态问题。如图16所示，滞后是对称的，意味着从低到高转变的滞后与从高到低转变的滞后相同；然而，应注意，根据下文描述的实施例的特征，可以实现非对称滞后，其中从低到高转变的滞后不同于从高到低转变的滞后。

图17A-17B是接收器电路1700的更详细的高级框图，在某些实施例中，接收器电路1700与接收器电路1401(图14A和图14B)相同。如图17A-17B所示，接收器电路1700可以包括电阻输入网络1702、比较器单元1704、电流控制调整电路1706、控制逻辑1708、开关电路1709和定时偏斜单元1710中的一个或多个。如图17A-17B所示，电流控制调整电路1706包括用于调节高滞后阈值的多个开关。

图18A是图17A-17B的比较器单元1704的更详细的示意性框图。如图18A所示，比较器单元1704包括使用差分开关对实现的第一或前置放大器(“前置放大器”)、级1800，以及可以设置标准和高滞后模式的比较器核心1802。图18B是图18A的比较器单元1704的变体示意图。

可以根据本文描述的实施例实现用于在接收器电路(诸如接收器电路1700)中实现动态滞后的各种技术。参考图18B，一种技术包括通过启用开关(例如，开关1709)在比较器核心1802中接通额外的交叉耦合器件单元。然后，附加设备基本上与默认的交叉耦合器件并行显示，从而确保正反馈需要更强，从而将临界点推迟到更高的阈值。换一种说法，附加的交叉耦合器件增加了比较器中交叉耦合器件的总数，因此需要更多的电流被引导和克服，这延迟了触发/切换点，从而导致更高的滞后。此选项允许更粗略的粒度更高的滞后设置，以实现单个更高的滞后。根据本文描述的实施例的特征，开关1709有效地用作可变电阻器，其电阻由施加到其栅极的电压控制，该电压又可以是通过电阻器或另一装置的电流。

参考图19A，在典型的比较器中，交叉耦合器件Q3和Q4用于为标准(较低)滞后提供正反馈。根据本文描述的实施例的特征，使用电压Vx提供和控制附加的交叉耦合器件Q5和Q6，电压Vx可以动态地改变，随后根据可调谐的Vx的值增加比较器的滞后。在这里示出的实施例中，经由开关电路1709提供对电压Vx的控制(图17A-17B)。当启用时(即，当高滞后控制信号为高电平时)，开关电路1709将额外器件Q5、Q6连接到Vdd，允许它们从中吸取电流。当禁用时(即，当高滞后控制信号为低电平时)，开关电路1709将额外器件Q5、Q6与Vdd隔离。

用于在接收器电路(例如接收器电路1700)中实现动态滞后控制的另一种技术包括接通电流控制的交叉耦合器件以实现更精细的分辨率滞后设置。在一个实施例中，通过电流控制调整电路1706提供交叉耦合器件的电流控制(图17A-17B)。如图17A-17B所示，MP1的栅极处的节点(对应于如图19A和19B所示的Vx)由电流转向机构控制，这样可以根据工艺/电压/温度(“PVT”)微调额外的滞后。这允许更精细的粒度更高的滞后设置，这是由于使用具有一些调整设置的缩放电流镜设备1714而不是直接将开关连接到Vdd来控制流入交叉耦合器件的电流。通过更好地控制电流，可以实现更精细的增加的滞后梯度。

用于在诸如接收器电路1700的接收器电路中实现动态滞后控制的又一技术包括动态地添加电流镜腿/负载或沿着前置放大器级1800或比较器核心1802向差分对添加额外的装置以调制增益，这也将调节滞后，使得触发发生在更低或更高的幅度。例如，如图19B所示，可以动态地添加器件对Q1和Q2、Q9和Q10以及Q11和Q12，如虚线所示，以便改变比较器1802的增益。

应当注意，可以通过仅将控制电路添加到比较器/接收器/放大器电路的一侧来实现任何上述技术以实现不对称的较高滞后。这也可以被视为偏移，其导致不对称增益并因此导致不对称滞后。这种不对称性将迎合从低到高或从高到低的数据转换，但不是两者，从而导致不对称的更高滞后。例如，参考图19A和19B，可以通过动态地将额外设备(Q3-Q12)添加到设备Q1或设备Q2来实现非对称滞后，但不是两者。相反，上面说明的和先前描述的实施例迎合从低到高和从高到低的转换，从而实现对称的更高滞后特征。

图20是根据本文描述的实施例的在电路中实现动态滞后的方法的流程图。操作从接收器电路关闭的状态开始(即，接收器使能信号为低)，滞后控制信号为高，意味着接收器处于高滞后状态，并且多个数据转换N设置为零。在步骤2000中，确定接收器使能信号是否为高，意味着接收器被启用(接通)。如果在步骤2000中做出否定的确定，则执行保持在步骤2000，直到做出肯定的确定。一旦在步骤2000中做出肯定确定，则执行前进到步骤2002，在步骤2002中，确定是否已检测到感兴趣的数据转变。在一个实施例中，感兴趣的数据转换是从低到高的转换；然而，在替代实施例中，感兴趣的数据转换可以是从高到低的转换。如果在步骤2002中做出否定的确定，则执行返回到步骤2000。一旦在步骤2002中做出肯定确定，则执行前进到步骤2004。在步骤2004中，N的值递增1，之后执行进行到步骤2006。在步骤2006中，确定N的值是否等于预定值。在一个实施例中，预定值是1；然而，在替代实施例中，预定值可以大于1。如果在步骤2006中做出否定的确定，则执行前进到步骤2008，其中确定接收器使能信号是否仍然是高的(即，接收器仍然接通)。如果在步骤2008中做出肯定确定，则执行返回到步骤2000。如果在步骤2008中做出否定确定，则执行前进到步骤2009，其中N被设置为零，然后返回到步骤2000。

如果在步骤2006中做出肯定确定，则执行前进到步骤2010，其中滞后控制信号被驱动为低，从而将接收器转换到低(或标准)滞后模式。然后执行进行到步骤2012，其中确定接收器使能信号是否仍为高，指示接收器仍然接通并接收数据。执行保持在步骤2012，直到做出否定确定，此时执行前进到步骤2014。在步骤2014中，滞后控制信号被驱动为高并且接收器被置于高滞后模式。执行然后返回到步骤2000。

应当注意，本文概述的所有规范、尺寸和关系(例如，元件的数量、操作、步骤等)仅出于示例和教导的目的而提供。在不脱离本公开的精神或所附权利要求的范围的情况下，可以显着改变这样的信息。该说明书仅适用于一个非限制性示例，因此，它们应被解释为如此。在前面的描述中，已经参考特定组件布置描述了示例性实施例。在不脱离所附权利要求的范围的情况下，可以对这些实施例进行各种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的。

注意，利用本文提供的众多示例，可以根据两个、三个、四个或更多个电子组件来描述交互。然而，这仅出于清楚和示例的目的而进行。应该理解，系统可以以任何合适的方式合并。沿着类似的设计替代方案，附图中所示的任何组件、模块和元件可以以各种可能的配置组合，所有这些配置显然都在本说明书的广泛范围内。在某些情况下，仅通过参考有限数量的电气元件来描述给定流程集的一个或多个功能可能更容易。应当理解，附图及其教导的电路易于扩展，并且可以容纳大量部件，以及更复杂/复杂的布置和配置。因此，所提供的示例不应限制范围或抑制可能应用于无数其他架构的电路的广泛教导。

还应注意，在本说明书中，对“一个实施例”、“示例性实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中包括的各种特征(例如，元件，结构，模块，组件，步骤，操作，特性等)的引用旨在表示任何这样的特征包括在本公开的一个或多个实施例中，但是可以或可以不必在相同的实施例中组合。

还应注意，与电路架构相关的功能仅示出了可由图中所示的系统执行或在其内执行的一些可能的电路架构功能。在适当的情况下可以删除或移除这些操作中的一些，或者可以在不脱离本公开的范围的情况下显着地修改或改变这些操作。此外，这些操作的时间可能会大大改变。出于示例和讨论的目的提供了前述操作流程。本文描述的实施例提供了实质的灵活性，因为可以提供任何合适的布置、时间顺序、配置和定时机制而不脱离本公开的教导。

本领域技术人员可以确定许多其他改变、替换、变化、替代和修改，并且本公开旨在涵盖落入所附权利要求的范围内的所有这样的改变、替换、变化、替代和修改。

注意，上面描述的设备和系统的所有可选特征也可以关于本文描述的方法或过程来实现，并且示例中的细节可以在一个或多个实施例中的任何地方使用。

在这些实例(上文)中的“用于...的手段”可包括(但不限于)使用本文所讨论的任何合适的组件，以及任何合适的软件、电路、集线器、计算机代码、逻辑、算法、硬件、控制器、接口、链接、总线、通讯路径等。

注意，利用上面提供的示例以及本文提供的许多其他示例，可以根据两个、三个或四个网络元件来描述交互。然而，这仅出于清楚和示例的目的而进行。在某些情况下，仅通过引用有限数量的网络元素来描述给定流集合的一个或多个功能可能更容易。应当理解，参考附图(及其教导)示出和描述的拓扑是容易扩展的，并且可以容纳大量组件，以及更复杂/复杂的布置和配置。因此，所提供的示例不应限制范围或抑制所示拓扑的广泛教导，因为其可能应用于无数其他架构。

同样重要的是要注意，前述流程图中的步骤仅示出了可以由附图中所示的通信系统执行或在其内执行的一些可能的信令方案和模式。在适当的情况下，可以删除或移除这些步骤中的一些，或者可以在不脱离本公开的范围的情况下显着地修改或改变这些步骤。另外，已经将许多这些操作描述为与一个或多个附加操作同时执行或并行执行。但是，这些操作的时间可能会有很大的改变。出于示例和讨论的目的提供了前述操作流程。图中所示的通信系统提供了相当大的灵活性，因为在不脱离本公开的教导的情况下，可以提供任何合适的布置、时间顺序、配置和定时机制。

尽管已经参考特定布置和配置详细描述了本公开，但是在不脱离本公开的范围的情况下，可以显着地改变这些示例配置和布置。例如，尽管已经参考特定通信交换描述了本公开，但是本文描述的实施例可以适用于其他架构。

本领域技术人员可以确定许多其他改变、替换、变化、替代和修改，并且本公开旨在涵盖落入所附权利要求的范围内的所有这样的改变、替换、变化、替代和修改。为了协助美国专利商标局(USPTO)以及本申请中发布的任何专利的任何读者在解释所附权利要求时，申请人希望注意到申请人：(a)除非在特定权利要求中特别使用“用于......的手段”或“用于......的步骤”，否则并不意味着任何所附权利要求援引35U.S.C.第142条第6(6)款，因为它在提交之日存在；并且(b)不希望通过说明书中的任何陈述以任何未在所附权利要求中反映的方式限制本公开。

Claims (18)

1.一种在电路中实现动态迟滞的方法，所述方法包括：

在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；

在所述检测之后将所述电路置于第二滞后模式；和

在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包；

其中所述电路包括比较器，并且其中使所述电路返回第一滞后模式包括动态减少包括比较器的反馈电路的器件的数量。

2.权利要求1所述的方法，其中所述第一滞后模式是高滞后模式，并且所述第二滞后模式是标准滞后模式。

3.权利要求1所述的方法，其中所述第一滞后模式和所述第二滞后模式中的每一个的级别是动态可调的。

4.权利要求1所述的方法，其中通过停用接收器使能信号来指示完成接收所述数据包。

5.权利要求1所述的方法，其中所述转变包括数据信号的低到高转变。

6.权利要求1所述的方法，其中所述转变包括数据信号的高到低转变。

7.权利要求1所述的方法，其中所述转变包括所述数据包的第一边缘。

8.权利要求1所述的方法，其中所述转变包括数据信号的第N转变。

9.权利要求1所述的方法，其中将所述电路置于第二滞后模式包括动态增加包括比较器的反馈电路的器件的数量。

10.一种用于通信的设备，包括：

第一电路，用于在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；

第二电路，用于在所述检测之后将所述电路置于第二滞后模式；和

第三电路，用于在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包；

其中所述电路包括比较器，并且其中将所述电路置于第二滞后模式包括动态增加包括比较器的反馈电路的器件的数量。

11.权利要求10所述的设备，其中所述第一滞后模式是高滞后模式，并且所述第二滞后模式是标准滞后模式，并且其中所述第一滞后模式和所述第二滞后模式中的每一个的级别是动态可调的。

12.权利要求10所述的设备，其中所述转变包括低到高转变和高到低转变中的一种。

13.权利要求10所述的设备，其中所述转变包括所述数据包的第一边缘。

14.权利要求10所述的设备，其中所述转变包括数据信号的第N转变。

15.权利要求10所述的设备，其中使所述电路返回第一滞后模式包括动态减少包括比较器的反馈电路的多个器件。

16.一种在电路中实现动态迟滞的方法，所述方法包括：

在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；

在所述检测之后将所述电路置于第二滞后模式；和

在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包；

其中所述电路包括比较器，并且其中将所述电路置于第二滞后模式包括动态增加包括比较器的反馈电路的器件的数量。

17.权利要求16所述的方法，其中所述第一滞后模式和第二滞后模式中的每一个的级别是动态可调的。

18.权利要求16所述的方法，其中所述转变包括数据信号的第N转变。