JP2019186549A - スタック型のｉｉｉ−ｖ族半導体モジュール - Google Patents

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Abstract

【課題】は、上面、下面、側面および長手方向軸線を備えたスタックを有しているスタック型のＩＩＩ−Ｖ族半導体モジュールを提供する。【解決手段】スタックは、ｐ＋領域１２、ｎ−層１４およびｎ＋領域１６を有している。ｐ＋領域、ｎ−層およびｎ＋領域は、長手方向軸線（Ｌ）に沿って、記載の順序で重なっており、モノリシックに形成されており、かつ、ＧａＡｓ化合物を含有している。ｎ＋領域またはｐ＋領域は、基板層として形成されている。スタックは、側面の領域に、周方向に延びる階段の踊り場状の第１および第２の周縁部を有している。第１の周縁部は、基板層によって形成され、第２の周縁部１２０は、ｎ−層、またはｎ−層およびｐ＋領域に接する中間層によって形成される。周方向に延びる第１および第２の周縁部は、それぞれ少なくとも１０μｍの幅を有している。【選択図】図２

Description

本発明は、スタック型のＩＩＩ−Ｖ族半導体モジュールに関する。
Ｊｏｓｅｆ Ｌｕｔｚ等の「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ」Ｓｐｒｉｎｇｅｒ Ｖｅｒｌａｇ、２０１１年、ＩＳＢＮ９７８−３−６４２−１１１２４−２から、ケイ素またはＳｉＣを基礎とする、高耐圧ショットキーダイオードならびにＩＧＢＴが公知である。
Ｇｅｒｍａｎ Ａｓｈｋｉｎａｚｉの「ＧａＡｓ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ」、ＩＳＢＮ９６５−７０９４−１９−４から、ＧａＡｓを基礎とする、高圧耐性のあるｐ−ｎ−ｉ−ｐトランジスタ、高圧耐性のある半導体ダイオードｐ＋−ｎ−ｎ＋ならびにショットキーダイオードが公知である。さらに、第５．３章には、メサプロセスならびにポリイミドによる側面のコーティングが記載されている。
この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。
この課題は、請求項１の特徴を備えているスタック型のＩＩＩ−Ｖ族半導体モジュールによって解決される。本発明の有利な構成は、従属請求項の対象である。
本発明の対象は、上面、下面、上面と下面とを繋ぐ側面、および、上面と下面とを通って延びる長手方向軸線を備えたスタックを有している、スタック型のＩＩＩ−Ｖ族半導体モジュールである。
スタックは、上面および下面を備え、かつ５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度を有するｐ＋領域と、上面および下面を備え、かつ１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度および１０μｍ〜３００μｍの層厚（Ｄ２）を有するｎ−層（１４）と、上面および下面を備え、かつ少なくとも１０１９Ｎ／ｃｍ３のドーパント濃度を有するｎ＋領域と、を有している。
ｐ＋領域およびｎ−層およびｎ＋領域は、スタックの長手方向軸線に沿って記載の順序で重なっており、それぞれがモノリシックに形成されており、かつそれぞれがＧａＡｓ化合物を含有しているか、またはそれぞれがＧａＡｓ化合物から成る。ｎ＋領域またはｐ＋領域は、基板層として形成されている。
スタックは、側面の領域に、周方向に延びる階段の踊り場状の第１の周縁部と、周方向に延びる階段の踊り場状の第２の周縁部と、を有しており、第１の周縁部が、基板層によって形成され、第２の周縁部が、ｎ−層、またはｎ−層およびｐ＋領域に接する中間層によって形成され、かつ周方向に延びる第１の周縁部および周方向に延びる第２の周縁部が、それぞれ少なくとも１０μｍの幅を有している。
スタックの上面および下面は、例えば矩形、正方形または円形に形成されている。側面とは、すべてが下面を上面に繋いでおり、かつスタックの側方の部分において周を成している面区間を表す。階段の踊り場状の周縁部によって、側面は段状に形成されている。
上記の層は、有利には液相エピタキシによって、またはＭＯＶＰＥ装置によって作製されることを言及しておく。
半導体モジュールは、有利には層として形成されている少なくとも２つの端子コンタクトを有していると解され、各端子コンタクトは、導電性であり、かつ金属特性を有している。
有利には、端子コンタクト層は、金属導電性の半導体層または金属層、もしくはそれら２つの層の組合せから成る。端子コンタクトは、直接的に接している、ドープされた半導体層と、電気的に低抵抗のコンタクトを確立する。さらに、端子コンタクトは、とりわけボンディングワイヤによって、コンタクトフィンガ、いわゆるピンに接続されていると解される。
端子コンタクトは、有利には、半導体領域ないし半導体層から形成されているスタックの上面ないし下面に配置されている。
周方向に延びる階段の踊り場状の周縁部は、それぞれ、エッチングプロセスによって作製される。段の深さ、すなわちスタックの上面から第１の周縁部までの距離、ないし第１の周縁部から第２の周縁部までの距離は、有利には、エッチング速度に依存するその都度のエッチング時間を介して制御される。
１つの利点として、周縁部の構造化によって、モジュール特性を改善できることが上げられる。特に、逆電圧を高めることができ、また上面における漏れ電流を抑制することができる。
換言すれば、本発明によるＩＩＩ−Ｖ族半導体ダイオードによって、簡単なやり方で、２００Ｖ〜３，０００Ｖの範囲の逆電圧における僅かな漏れ電流を、ＳｉまたはＳｉＣから成る従来の高耐圧ダイオードに比べて、面積あたり低い容量および低いオン抵抗で達成できる。
これによって、３０ｋＨｚ〜０．５ＧＨｚまでのスイッチング周波数および０．５Ａ／ｍｍ２〜５Ａ／ｍｍ２までの電流密度を達成することができる。
別の利点は、ＩＩＩ−Ｖ族半導体ダイオードを、ＳｉＣから成る同等の高耐圧ダイオードに比べて廉価に製造できることである。
特に、本発明によるＩＩＩ−Ｖ族半導体ダイオードを、フリーホイーリングダイオードとして使用することができる。
本発明によるＩＩＩ−Ｖ族半導体ダイオードは、ここでは、１ｍΩ〜２００ｍΩの範囲の小さいオン抵抗を有していることを言及しておく。面積あたりの容量は、２ｐＦ〜１００ｐＦの範囲にある。
本発明によるＩＩＩ−Ｖ族半導体ダイオードの別の利点は、３００℃までの高い温度耐性である。換言すれば、ＩＩＩ−Ｖ族半導体ダイオードを、高温環境下でも使用することができる。この場合、僅かな漏れ電流は、温度の上昇と共に指数関数的に上昇することに起因して非常に有用である。
１つの発展形態においては、注入によって生じる第１の絶縁層が、少なくともスタックの側面の一部に沿って、スタック内に形成されている。絶縁層は、例えば、アモルファス化された周縁部領域として形成されており、このアモルファス化は、例えば、水素イオンの注入によって達成される。
１つの別の発展形態によれば、少なくともスタックの側面の一部に沿って、絶縁層が延在している。例えば、化学気相成長法（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によって、酸化物層が側面に被着される。酸化物層は、有利には、１０μｍ〜１５μｍ、または２０μｍ〜３０μｍの厚さを有している。
１つの別の実施形態においては、半導体モジュールが、第１のコンタクト層および第２のコンタクト層を含んでおり、第２のコンタクト層が、スタックの上面を部分的に覆っており、それによってスタックの上面が、第２のコンタクト層を取り囲むようにして、少なくとも１０μｍの幅を有する、周方向に延びる第３の周縁部を形成している。第１のコンタクト層は、スタックの下面を有利には完全に覆っている。
１つの別の実施形態によれば、ｐ＋領域およびｎ＋領域が、層状に形成されており、層状のｎ＋領域および層状のｐ＋領域が、それぞれ素材結合によってｎ−層と結合されており、層状のｎ＋領域が、５０μｍ〜６７５μｍの層厚を有しており、層状のｐ＋領域が、２μｍよりも大きい層厚を有しており、スタック型のＩＩＩ−Ｖ族半導体モジュールが、０．５μｍ〜５０μｍの層厚を有する第１の欠陥層を有しており、欠陥層が、ｎ−層内に配置されており、かつ１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の欠陥濃度を有している。
欠陥層を、種々のやり方で、例えば不純物原子の注入によって、または不純物原子の導入を用いて形成することができ、また欠陥層内ではキャリアの再結合が達成されると解される。とりわけ、欠陥ないし再結合中心は、クロムの導入によって達成される。
１つの発展形態によれば、欠陥層の層厚は、欠陥層から、ｎ−層とｐ＋領域との境界面までの距離であり、また最大でｎ−層の層厚の半分である。
欠陥層は、とりわけ、空間電荷領域内には形成されないことを言及しておく。とりわけ、ｎ−層の厚みは、欠陥層が空間電荷領域から距離を置いて設けられているように形成されている。
１つの別の実施形態においては、ｐ＋領域およびｎ＋領域が、層状に形成されており、層状のｎ＋領域が、素材結合によってｎ−層と結合されており、ｎ−層とｐ＋層との間には、１μｍ〜５０μｍの層厚を有し、かつ１０１２ｃｍ−３〜１０１７ｃｍ−３のドーパント濃度でもってドープされた中間層が配置されており、かつ中間層が、素材結合によってｎ−層およびｐ＋層と結合されている。
中間層は、素材結合によって結合された層と比較すると、少なくとも１つの異なるドーパント濃度を有していると解される。
有利には、中間層は、ｐドープされており、特に有利にはドーパントとして亜鉛または炭素を含有している。ｐドープされた中間層のドーパント濃度は、特に有利には、ｐ＋領域のドーパント濃度よりも低く、特に２倍〜５倍低い。
代替的に、中間層は、ｎドープされており、有利にはケイ素および／またはスズを含有しており、ｎドープされた中間層のドーパント濃度が、特に有利にはｎ−領域のドーパント濃度よりも１００倍程度まで低い。
１つの発展形態においては、ＩＩＩ−Ｖ族半導体ダイオードがモノリシックに形成されている。つまり、個別にモノリシックに形成された層が、相互に同様にモノリシックに形成されている。
１つの別の実施形態においては、ＩＩＩ−Ｖ族半導体ダイオードが、少なくとも１つの半導体ボンディングを含んでいる。
用語「半導体ボンディング」は、用語「ウェハボンディング」と同義で用いられることを言及しておく。
１つの別の実施形態においては、半導体ボンディングが、ｐ＋層、ｐドープされた中間層、ｎ−層およびｎ＋層から成るスタック型の層構造において、ｎ−層とｐドープされた中間層との間に形成されている。
１つの実施形態においては、ｐ＋層およびｐドープされた中間層から成る層構造が、第１の部分スタックを形成しており、ｎ＋層およびｎ−層から成る層構造が、第２の部分スタックを形成している。
１つの発展形態においては、ｐ＋層を基点にして、ｐドープされた中間層がエピタキシによって作製されることによって、第１の部分スタックが形成される。
とりわけ、ｐ−層として形成されている中間層は、１０１３Ｎ／ｃｍ３未満のドーピング、または１０１３Ｎ／ｃｍ３〜１０１５Ｎ／ｃｍ３のドーピングを有している。１つの実施形態においては、ｐ＋層が、ボンディングの前または後に、研磨プロセスによって２００μｍ〜５００μｍの厚さまで薄くされる。
１つの発展形態においては、第１の部分スタックおよび第２の部分スタックが、それぞれモノリシックに形成されている。
１つの実施形態においては、ｎ−基板を基点にして、さらなるウェハボンディングプロセスによって、ｎ−基板が第２のスタックと接合されることによって、第２のスタックが形成される。
さらなるプロセスステップにおいては、ｎ−基板が所望の厚さまで薄くされる。とりわけ、ｎ−基板の厚さは、５０μｍ〜２５０μｍまでの範囲にある。とりわけ、ｎ−基板のドーピングは、１０１３Ｎ／ｃｍ３〜１０１５Ｎ／ｃｍ３の範囲にある。
ウェハボンディングの１つの利点は、厚いｎ−層を容易に作製できることにある。これによって、エピタキシの際の長い堆積プロセスが省略される。また、ボンディングによって、厚いｎ−層における積層欠陥の数を低減することもできる。
１つの別の発展形態においては、ボンディングの前に、欠陥層がとりわけ、第１の部分スタックの表面への、すなわちｐドープされた中間層へのイオンの注入によって形成される。
１つの代替的な実施形態においては、ｎ−基板が、１０１０Ｎ／ｃｍ３超かつ１０１３Ｎ／ｃｍ３未満のドーピングを有している。ドーピングを極端に低くすることによって、ｎ−基板を、真性層と解することもできる。
１つの発展形態においては、ｎ−基板を薄くした後に、エピタキシまたは高ドーズ注入によって、ｎ−基板上に、１０１８Ｎ／ｃｍ３〜５×１０１９Ｎ／ｃｍ３未満の範囲でｎ＋層が形成される。
ｎ−基板を薄くすることは、とりわけＣＭＰステップによって、すなわち化学機械研磨によって行われると解される。
１つの別の発展形態においては、ダイオード構造の前面に補助層が設けられる。続いて、ダイオード構造の裏面が薄くされ、支持体に載置される。１つの別の発展形態においては、続いて補助層が前面から剥がされる。
１つの実施形態においては、半導体ダイオードを電気的に接続するために、ｎ＋基板の表面およびｐ＋基板の表面がメタライジングされる。とりわけ、半導体ダイオードのカソードが、メタライジング後に、ヒートシンクとして形成されているベース部と素材結合によって結合される。換言すれば、アノードは、ダイオードの表面において、ｐ＋層の上に形成されている。
実験の結果、ｐ−中間層とｎ−層との特定の組合せによって、種々の逆電圧を達成できることが分かった。
第１のヴァリエーションにおいては：
ｐ−中間層が、１０μｍ〜２５μｍまでの厚さを有しており、ｎ−層が、４０μｍ〜９０μｍの厚さを有しており、約９００Ｖの逆電圧が生じる。
第２のヴァリエーションにおいては：
ｐ−中間層が、２５μｍ〜３５μｍまでの厚さを有しており、ｎ−層が、４０μｍ〜７０μｍの厚さを有しており、約１，２００Ｖの逆電圧が生じる。
第３のヴァリエーションにおいては：
ｐ−中間層が、３５μｍ〜５０μｍまでの厚さを有しており、ｎ−層が、７０μｍ〜１５０μｍ〜７０μｍの厚さを有しており、約１，５００Ｖの逆電圧が生じる。
第１から第３のヴァリエーションにおけるダイオードは、パンチ型ダイオード（Ｐｕｎｓｃｈ−Ｄｉｏｄｅ）と称することもできる。
第４のヴァリエーションにおいては：
ｐ−中間層が、１０μｍ〜２５μｍまでの厚さを有しており、ｎ−層が、６０μｍ〜１１０μｍの厚さを有している。
第５のヴァリエーションにおいては：
ｐ−中間層が、１０μｍ〜２５μｍまでの厚さを有しており、ｎ−層が、７０μｍ〜１４０μｍの厚さを有している。
第６のヴァリエーションにおいては：
ｐ−中間層が、３５μｍ〜５０μｍまでの厚さを有しており、ｎ−層が、８０μｍ〜２００μｍの厚さを有している。
第４から第６のヴァリエーションにおけるダイオードは、「非リーチスルー型（ｎｏｎ−ｒｅａｃｈ−ｔｈｒｏｕｇｈ）」ダイオードと称することもできる。
以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施形態は、非常に概略的に示されている。つまり、間隔、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。
本発明による半導体モジュールの第１の実施形態の概略図を示す。 本発明による半導体モジュールの実施形態の層列の概略的な断面図を示す。 本発明による半導体モジュールの第２の実施形態の層列の概略的な断面図を示す。
図１には、本発明によるスタック型のＩＩＩ−Ｖ族半導体モジュール１０の第１の実施形態の概略的な斜視図が示されている。
半導体モジュール１０は、複数の半導体層から成り、かつ矩形の上面１０２、矩形の下面１０４、および、上面１０２と下面１０４とを繋ぐ側面１０６を備えたスタック１００を有している。下面１０４は、上面１０２よりも大きい。側面１０６は、４つの階段状の面から成るので、側面１０６の領域には、第１の幅Ｂ１を備えている、周方向に延びる階段の踊り場状の周縁部１１０と、第２の幅Ｂ２を備えている、周方向に延びる階段の踊り場状の周縁部１２０と、が生じる。
スタック１００の下面１０４は、第１のコンタクト層Ｋ１によって完全に覆われている。第２のコンタクト層Ｋ２は、半導体モジュール１０の上面１０２に配置されている。
図２に、半導体モジュール１０のスタック１００の半導体層の層列の第１の実施形態が示されている。
スタック１００は、長手方向軸線Ｌに沿って、５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度を有する層状のｐ＋領域１２と、１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度を有するｎ−層１４と、少なくとも１０１９Ｎ／ｃｍ３のドーパント濃度を有する層状のｎ＋領域１６と、を有しており、各層は、下面および上面を有している。
ｐ＋層１２は、層厚Ｄ１を有する基板として形成されており、この場合、ｐ＋層１２の下面は、スタック１００の下面を形成している。ｐ＋層１２の上面の第１の部分は、幅Ｂ１を有する、周方向に延びる第１の周縁部１１０を形成している。ｐ＋層１２の上面の第２の部分には、ｎ−層１４の下面が配置されている。ｎ−層１４は、層厚Ｄ２を有している。ｎ−層の上面の一部は、幅Ｂ２を有する、周方向に延びる第２の周縁部１２０を形成している。ｎ−層１４の上面の第２の部分には、ｎ＋層１６の下面が配置されている。ｎ＋層１６は、層厚Ｄ３を有している。ｎ＋層１６の上面は、スタック１００の上面を形成している。
スタック１００の下面は、第１のコンタクト層Ｋ１によって完全に覆われている。第２のコンタクト層Ｋ２は、スタック１００の上面の中央領域に面状に形成されているので、スタック１００の上面、すなわちここではｎ＋層１６は、幅Ｂ３を有する、周方向に延びる階段の踊り場状の周縁部１３０を形成している。
すべての層１２，１４および１６は、モノリシックに形成されており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。オプションとして、したがって破線で示されているように、スタック１００は、層厚Ｄ４を有する欠陥層３０を有しており、この欠陥層は、ｎ−層１４内に配置されており、またｎ−層１４の下面ないしｐ＋層１２の上面まで距離Ａ１を有している。
図３には、本発明によるＩＩＩ−Ｖ族半導体モジュールの層列の別の実施形態が示されている。以下では、図２との相異のみを説明する。
ｎ＋層１６が、基板層として形成されており、これに続いてｎ−層１４、層厚Ｄ５を有する、ｐドープまたはｎドープされた中間層１８、およびｐ＋層１２が順に設けられている。
注入によって、側面に接しているスタック１００の領域は、周方向に延びる第１の周縁部１１０から、スタック１００の上面に接している縁まで、絶縁性に形成されており、また第１の絶縁層２０を形成している。
第２の絶縁層２２、例えば酸化物層、または酸化物層と窒化物層との組合せが、側面に対する化学気相成長法によって、周方向に延びる周縁部１１０からスタック１００の上面に接する縁までの領域に被着される。この場合、絶縁層２２は、上面１０２まで延在することができる。

Claims (9)

  1. スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）であって、
    前記スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）は、
    上面（１０２）、下面（１０４）、前記上面（１０２）と前記下面（１０４）とを繋ぐ側面（１０６）、および、前記上面（１０２）と前記下面（１０４）とを通って延びる長手方向軸線（Ｌ）を備えたスタック（１００）を有しており、
    前記スタック（１００）は、上面および下面を備え、かつ５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度を有するｐ＋領域（１２）を有しており、
    前記スタック（１００）は、上面および下面を備え、かつ１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度および１０μｍ〜３００μｍの層厚（Ｄ２）を有するｎ−層（１４）を有しており、
    前記スタック（１００）は、上面および下面を備え、かつ１０１９Ｎ／ｃｍ３のドーパント濃度を有するｎ＋領域（１６）を有しており、
    前記ｐ＋領域（１２）および前記ｎ−層（１４）および前記ｎ＋領域（１６）は、前記スタック（１００）の前記長手方向軸線（Ｌ）に沿って、記載の順序で重なっており、それぞれがモノリシックに形成されており、かつそれぞれがＧａＡｓ化合物を含有しているか、またはそれぞれがＧａＡｓ化合物から成り、
    前記ｎ＋領域（１６）または前記ｐ＋領域（１２）は、基板層として形成されている、スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）において、
    前記スタック（１００）は、前記側面（１０６）の領域に、周方向に延びる階段の踊り場状の第１の周縁部（１１０）と、周方向に延びる階段の踊り場状の第２の周縁部（１２０）と、を有しており、
    前記第１の周縁部（１１０）は、前記基板層によって形成され、
    前記第２の周縁部（１２０）は、前記ｎ−層（１４）、または前記ｎ−層（１４）および前記ｐ＋領域（１２）に接する中間層（１８）によって形成され、
    前記周方向に延びる第１の周縁部（１１０）および前記周方向に延びる第２の周縁部（１２０）は、それぞれ少なくとも１０μｍの幅（Ｂ１，Ｂ２）を有している、
    スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
  2. 注入によって生じる第１の絶縁層（２０）が、少なくとも前記スタック（１００）の前記側面（１０６）の一部に沿って、前記スタック（１００）内に形成されている、
    請求項１記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
  3. 第２の絶縁層（２２）が、少なくとも前記スタック（１００）の前記側面（１０６）の一部に沿って延在している、
    請求項１または２記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
  4. 前記半導体モジュール（１０）は、第１のコンタクト層（Ｋ１）および第２のコンタクト層（Ｋ２）を含んでおり、前記第２のコンタクト層（Ｋ２）は、前記スタック（１００）の前記上面（１０２）を部分的に覆っており、前記スタック（１００）の前記上面（１０２）は、前記第２のコンタクト層（Ｋ２）を取り囲むようにして、少なくとも１０μｍの幅（Ｂ３）を有する、周方向に延びる第３の周縁部（１３０）を形成している、
    請求項１から３までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
  5. 前記ｐ＋領域（１２）および前記ｎ＋領域（１６）は、層状に形成されており、
    前記層状のｎ＋領域（１６）および前記層状のｐ＋領域（１２）は、それぞれ素材結合によって前記ｎ−層（１４）と結合されており、
    前記層状のｎ＋領域（１６）は、５０μｍ〜６７５μｍの層厚（Ｄ３）を有しており、
    前記層状のｐ＋領域は、２μｍよりも大きい層厚（Ｄ１）を有しており、
    前記スタック型のＩＩＩ−Ｖ族半導体モジュール（１０）は、０．５μｍ〜５０μｍの層厚（Ｄ４）を有する第１の欠陥層（３０）を有しており、
    前記第１の欠陥層（３０）は、前記ｎ−層（１４）内に配置されており、かつ１×１０１３Ｎ／ｃｍ３〜５×１０１６Ｎ／ｃｍ３の範囲の欠陥濃度を有している、
    請求項１から４までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
  6. 前記ｎ−層（１４）と前記ｐ＋領域（１２）との境界面までの、前記第１の欠陥層（３０）の距離（Ａ１）は、最大で、前記ｎ−層（１４）の層厚（Ｄ２）の半分である、ことを特徴とする、
    請求項５記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
  7. 前記ｐ＋領域（１２）および前記ｎ＋領域（１６）は、層状に形成されており、
    前記層状のｎ＋領域（１６）は、素材結合によって前記ｎ−層（１４）と結合されており、
    前記ｎ−層（１４）と前記ｐ＋層（１２）との間には、１μｍ〜５０μｍの層厚（Ｄ５）を有し、かつ１０１２ｃｍ−３〜１０１７ｃｍ−３のドーパント濃度でもってドープされた中間層（１８）が配置されており、
    前記中間層（１８）は、素材結合によって前記ｎ−層（１４）および前記ｐ＋層（１８）と結合されている、
    請求項１から４までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体モジュール（１０）。
  8. 前記ＩＩＩ−Ｖ族半導体モジュール（１０）は、モノリシックに形成されているか、または半導体ボンディングを有している、
    請求項１から７までのいずれか１項記載のＩＩＩ−Ｖ族半導体モジュール（１０）。
  9. 前記半導体ボンディングは、前記ｐ−層（１８）と前記ｎ−層（１４）との間に形成されている、
    請求項８記載のＩＩＩ−Ｖ族半導体モジュール（１０）。
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