JP2019129424A - 伝送線路、整合回路および増幅回路 - Google Patents

Abstract

【課題】従来の集積回路プロセスで作製することができ、低い特性インピーダンスを有し、広帯域の増幅回路に整合回路として適用可能な伝送線路を提供する。【解決手段】伝送線路は、伝送線路１と、伝送線路１とグランドとの間に周期的に設けられた複数の容量素子２とを備える。伝送線路１に容量素子２を設ける周期は、設計周波数における四分の一波長よりも短い値に設定されている。【選択図】 図１

Description

本発明は、高周波電気信号を扱う回路技術、特に広帯域の増幅回路に整合回路として適用可能な伝送線路に関するものである。

高周波領域におけるアンプの広帯域インピーダンス整合は様々な手法が知られている。分布整合増幅回路や抵抗整合増幅回路は、非常に広帯域な整合が実現できる手段として良く知られている。しかしながら、１００ＧＨｚを超えるようなサブＴＨｚ帯においては、トランジスタの最大有能電力利得が小さく、かつ伝送線路等の受動素子の損失が大きいため、これらの整合手段が必ずしも有効に使用できるとは限らない。

例えば、分布整合増幅回路では、分布増幅回路の段数を増加させることで増幅利得を大きくできるが、同時に分布整合に不可欠なインダクタンス用伝送線路の長さも増えるため、線路の高周波損失によってトランジスタの利得増加分が相殺され、結果として大きな利得が得られない場合がある。また、抵抗整合増幅回路についても、整合回路内に損失性の抵抗を含むため、トランジスタの利得が小さい場合にはやはり増幅回路の利得は小さくなってしまう。したがって、サブＴＨｚ帯の増幅回路では、その整合回路は、長い伝送線路や抵抗などの損失性の素子をできる限り含まない形態が望ましい。

損失性の素子を用いないインピーダンス整合手法として、四分の一波長トランスを用いる手法が知られている。これは、図２０（Ａ）のように、それぞれＺ₀とＺ₁の入力インピーダンスを有する素子２００と素子２０１とを整合させたいときに、両者の間に長さが四分の一波長で、そのインピーダンス値が式（１）に示すＺ_mとなるような伝送線路２０２を挿入する手法である。

この手法によって、設計周波数において素子２００と素子２０１間のインピーダンス整合が取れることが知られている。広帯域化のためには、図２０（Ｂ）に示すように伝送線路２０２−１〜２０２−ｎを多段に接続して、式（１）を満たすようにすればよいことが知られている。即ち、図２０（Ｂ）の構成は、Ｚ₀からＺ₁に一気にインピーダンスを変換するのではなく、Ｚ₀からＺ₁まで徐々にインピーダンスを変換することによって、広帯域化を図るものである。

また逆に、Ｚ₀とＺ₁の値が大きく異なる場合、式（１）を満たす四分の一波長トランスの数が一つしかない場合には、非常に狭帯域な整合しか取れないことが知られている。図２０（Ａ）、図２０（Ｂ）のインピーダンス整合手法は、四分の一波長トランスのみを用いるため、低損失な整合回路を実現できる手法として非常に有用である（非特許文献１参照）。

しかしながら、四分の一波長トランスを用いるインピーダンス整合手法をサブＴＨｚ帯の広帯域増幅回路に応用する場合に、次に述べる問題が発生する場合がある。具体的には、増幅回路そのもののインピーダンスの低下に起因する整合の困難性と広帯域化の困難性が生じる、という問題である。

図２１に、ＦＥＴ（電界効果トランジスタ）を用いたソース接地増幅回路の入出力反射係数のスミスチャートを示す。図２１によると、入力、出力共に非常にインピーダンスが低いことが判る。入出力インピーダンスが極めて小さくなる理由は、入出力に僅かに存在するトランジスタの寄生容量によるインピーダンス低下が、設計周波数の高周波化により顕著になるからである。

四分の一波長トランスによるインピーダンス整合の困難性をより具体的に説明するために、図２１のスミスチャートに示す入出力反射係数を有するＦＥＴを用いたソース接地増幅回路の入力部に、整合回路を付けることを考える。ソース接地増幅回路の入力インピーダンスは凡そ４Ωであり、５０Ωに比べ顕著に低いため、インピーダンスが５０Ωの外部の素子とソース接地増幅回路とを整合させるための四分の一波長トランスのインピーダンスは、トランスを一つのみ使う場合、式（２）に示すように凡そ１４Ωとなる。

実際に、インピーダンスが１４Ωで、２５０ＧＨｚにおいて長さが四分の一波長となるような理想伝送線路を用いて、５０Ωの外部の素子とソース接地増幅回路との整合を取ると、図２２に示すように２５０ＧＨｚ付近のみでしか整合を取ることができないことが判る。図２２の縦軸は入力反射波（Ｓ₃₃）の振幅、横軸は周波数である。

さらに本質的な問題は、１４Ωのインピーダンスを有する伝送線路を、通常の集積回路プロセスで製作することは困難ということである。通常、集積回路プロセスは５０Ω近傍の伝送線路が形成できるように最適化されているため、２０Ωよりも小さいインピーダンスを有する線路を作り上げることは極めて難しい。式（２）の計算では、四分の一波長トランスを一段使用する場合に必要なインピーダンス値が１４Ωと得られたが、上記のように、四分の一波長トランスを多段化して広帯域化する場合には４Ωから５０Ωに向かって徐々にインピーダンスを引き上げるため、各トランスの要求されるインピーダンス値は更に小さくなる。

したがって、従来の四分の一波長トランスを用いる整合回路を、図２１のスミスチャートの例で示すような入出力インピーダンスが極端に小さいトランジスタに適用することはできなかった。このため、従来は、トランジスタの寄生容量を小さくして（すなわちトランジスタの構造をより高周波に適した形態に改良して）、入出力インピーダンスの低下を防止する手法が一般的であった。しかしながら、トランジスタを改良する場合、プロセスの検討やエピタキシャル成長の検討が必要となるため、膨大な時間とコストが必要になるという問題点があった。

"高周波回路教室 VII.Passive回路 Part２ ３．λ／４変成器（transformer）"，［online］，アイラボラトリー，インターネット＜http://www17.plala.or.jp/i-lab/kairo/k7/k7_3.htm＞

本発明は、上記課題を解決するためになされたもので、従来の集積回路プロセスで作製することができ、５０Ωよりも顕著に低い特性インピーダンスを有し、広帯域の増幅回路に整合回路として適用可能な伝送線路を提供することを目的とする。

本発明の伝送線路は、信号線路と、前記信号線路とグランドとの間に周期的に設けられた複数の容量素子とを備え、前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長よりも短い値に設定されていることを特徴とするものである。
また、本発明の伝送線路の１構成例において、前記周期は、伝送線路の設計周波数における四分の一波長の１／１０以下の値に設定されている。
また、本発明の伝送線路の１構成例は、誘電体と、この誘電体の表面に形成された前記信号線路と、前記誘電体の裏面に形成された前記グランドの金属層とからマイクロストリップ線路が構成されていることを特徴とするものである。
また、本発明の整合回路は、信号の伝播経路に直列に挿入された伝送線路を含むことを特徴とするものである。

また、本発明の増幅回路は、信号の出力側に整合回路を含むことを特徴とするものである。
また、本発明の増幅回路の１構成例は、ゲート接地増幅回路または電力増幅回路である。
また、本発明の増幅回路は、信号の入力側および出力側のそれぞれに整合回路を含むことを特徴とするものである。
また、本発明の増幅回路の１構成例は、ソース接地増幅回路、またはソース接地増幅回路とゲート接地増幅回路とを直列に接続したカスコード増幅回路である。

本発明によれば、信号線路とグランドとの間に周期的に容量素子を設け、容量素子を設ける周期を、伝送線路の設計周波数における四分の一波長よりも短い値に設定することにより、従来の集積回路プロセスで作製することができ、５０Ωよりも顕著に低い特性インピーダンスを有し、広帯域の増幅回路に整合回路として適用可能な伝送線路を実現することができる。

図１は、ＭＩＭ容量装荷による疑似低インピーダンス伝送線路を示す図である。 図２は、図１の疑似低インピーダンス伝送線路における通過波の振幅特性、反射波の振幅特性、および通過波の位相特性を示す図である。 図３は、薄膜マイクロストリップ線路およびＭＩＭ容量素子の構造を示す断面図である。 図４は、図１の疑似低インピーダンス伝送線路の特性インピーダンス変化を示す図である。 図５は、本発明の第１の実施例の適用対象となるソース接地増幅回路の構成を示す回路図である。 図６は、図５のソース接地増幅回路の入出力反射特性を示すスミスチャートである。 図７は、本発明の第１の実施例に係るソース接地増幅回路の構成を示す回路図である。 図８は、図７のソース接地増幅回路の入出力反射特性を示すスミスチャートである。 図９は、図７のソース接地増幅回路の入力反射波、出力反射波および通過波の振幅特性を示す図である。 図１０は、図５のソース接地増幅回路の入力に６．５Ωの疑似低インピーダンス伝送線路を接続した構成の回路図、および入出力反射特性を示す図である。 図１１は、図５のソース接地増幅回路の入力に１４Ωの疑似低インピーダンス伝送線路と６．５Ωの疑似低インピーダンス伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。 図１２は、図５のソース接地増幅回路の入力に３２Ωの伝送線路と１４Ωの疑似低インピーダンス伝送線路と６．５Ωの疑似低インピーダンス伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。 図１３は、図１２のソース接地増幅回路の出力に２５Ωの伝送線路を接続した構成の回路図、および入出力反射特性を示す図である。 図１４は、図１２のソース接地増幅回路の出力に２５Ωの伝送線路と９Ωの疑似低インピーダンス伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。 図１５は、図１２のソース接地増幅回路の出力に２５Ωの伝送線路と９Ωの疑似低インピーダンス伝送線路と２２Ωの伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。 図１６は、本発明の第２の実施例に係るゲート接地増幅回路の構成を示す回路図である。 図１７は、インピーダンス整合回路を設けない状態でのゲート接地増幅回路の入出力反射特性を示すスミスチャートである。 図１８は、図１６のゲート接地増幅回路の入出力反射特性を示すスミスチャートである。 図１９は、図１６のゲート接地増幅回路の入力反射波、出力反射波および通過波の振幅特性を示す図である。 図２０は、四分の一波長トランスを用いる従来のインピーダンス整合手法を説明する図である。 図２１は、ソース接地増幅回路の入出力反射係数のスミスチャートである。 図２２は、ソース接地増幅回路に１４Ωの整合回路を用いて入力整合した場合の入力反射波の振幅特性を示す図である。

［発明の原理］
低いインピーダンスの線路を作り出すことができれば、上記で述べた四分の一波長トランスによるインピーダンス整合が可能となる。しかし、一般の集積回路プロセスにおいて５０Ωよりも極端に小さいインピーダンスの高周波線路を作り出すことは難しい。

本発明では、集積回路プロセスで通常用いられるＭＩＭ（Metal-Insulator-Metal）容量素子を用いて、疑似的に低インピーダンスの線路を形成する手段を提供する。信号の伝播経路に直列に挿入された通常の伝送線路１（信号線路）に、図１のように周期的に伝送線路１とグランドとの間にＭＩＭ容量素子２を装荷することで、疑似低インピーダンス伝送線路が形成できる。

この疑似低インピーダンス伝送線路は、次のように説明できる。伝送線路１の特性インピーダンスは、伝送線路１の単位長さあたりの容量（信号線路とグランドとの間に並列に挿入される容量）をＣ、伝送線路１の単位長さあたりのインダクタンス（信号線路に直列に挿入される容量）をＬとすると、式（３）のように記述できる。

つまり、伝送線路１とグランドとの間にＭＩＭ容量素子２を装荷することで、式（３）の分母のＣの値を大きくすることができるので、伝送線路１の特性インピーダンスを低くすることができる。

伝送線路１の所望の特性インピーダンスを作り出すための装荷容量値の計算による導出方法を述べる。まず、ＭＩＭ容量素子２が付与される前の既知の伝送線路１の特性インピーダンスＺ_knownは、伝送線路１の単位長さあたりの容量をＣ、インダクタンスをＬとすれば、式（３）と同様に式（４）のように記述できる。

同様に、特性インピーダンスＺ_Xの低インピーダンス伝送線路を形成するために必要となる単位長さあたりの装荷容量をＣ_Xとすれば、特性インピーダンスＺ_Xは次のように記述できる。

式（４）、式（５）をＣ_Xについて解くと、次式が得られる。

この式（６）に示すＣ_Xが、本発明に係る特性インピーダンスＺ_Xの低インピーダンス伝送線路を形成するために必要な単位長さあたりの装荷容量である。式（６）の中のＣは、上記のとおり伝送線路１の単位長さあたりの既知の容量値である。この容量値Ｃは、伝送線路１の形状から決まる値であり、計算により別途求めることができる。

本発明による疑似低インピーダンス伝送線路が実際に線路として機能することを示すために、伝送線路１に周期的にＭＩＭ容量素子２を装荷した構造のＳパラメータを電磁界解析により計算した結果を図２（Ａ）、図２（Ｂ）に示す。図２（Ａ）は図１に示した疑似低インピーダンス伝送線路における通過波（Ｓ₂₁）の振幅特性および反射波（Ｓ₁₁）の振幅特性を示す図、図２（Ｂ）は疑似低インピーダンス伝送線路における通過波（Ｓ₂₁）の位相特性を示す図である。

ここでの計算では、伝送線路１を薄膜マイクロストリップ線路とした。図３（Ａ）に薄膜マイクロストリップ線路の構造を示す。伝送線路１（薄膜マイクロストリップ線路１００）は、薄膜誘電体１０１と、この誘電体１０１の表面に形成された金属からなる信号線路１０２と、誘電体１０１の裏面に形成されたグランドの金属層１０３とから構成される。図３（Ｂ）に伝送線路１（薄膜マイクロストリップ線路１００）に周期的に装荷されるＭＩＭ容量素子２の構造を示す。ＭＩＭ容量素子２は、グランドの金属層１０３を一方の電極とする。つまり、ＭＩＭ容量素子２は、スルーホール１０４を介して信号線路１０２と電気的に接続された電極となる金属層１０５と、この金属層１０５と対向する電極となる金属層１０３と、金属層１０３と１０５との間の誘電体１０１とから構成される。

薄膜マイクロストリップ線路１００における信号線路１０２の金属厚さを２μｍ、グランドの金属層１０３の厚さを１μｍとした。信号線路１０２とグランドの金属層１０３との間の薄膜誘電体１０１の誘電率としては、薄膜誘電体１０１がＢＣＢ（ベンゾシクロブテン）であることを想定して２．７とした。また、信号線路１０２の幅を１２μｍとし、信号線路１０２の長さ１５μｍ毎に信号線路１０２とグランドの金属層１０３との間に０．３ｆＦ／μｍのＭＩＭ容量素子２を装荷した。

図２（Ａ）に示すように、本発明に係る疑似低インピーダンス伝送線路は、周波数が高くなるほど通過損失が増える一般的な線路と同傾向の通過特性を示していることが判る。また、図２（Ｂ）に示すように、本発明に係る疑似低インピーダンス伝送線路は、周波数と位相量が比例する一般的な線路と同傾向の位相特性を示していることが判る。図２（Ａ）、図２（Ｂ）が示す事実から、本発明の疑似低インピーダンス伝送線路は、低インピーダンス伝送線路として集積回路プロセスで用いることが可能であることが判る。

上記の式（６）を用いて疑似低インピーダンス伝送線路を作製したときの疑似低インピーダンス伝送線路の特性インピーダンスＺ_Xを図４に示す。図４の縦軸はＭＩＭ容量素子２の値である。図４には、疑似低インピーダンス伝送線路の特性インピーダンスＺ_Xが７．５Ω、９Ω、９．７ΩになるようなＭＩＭ容量素子２の容量値を、式（６）を用いて導出した結果（ＣＸ＿ＣＡＬＣ）と、電磁界解析によってＭＩＭ容量素子２の容量値を変化させながら疑似低インピーダンス伝送線路の特性インピーダンスＺ_Xが７．５Ω、９Ω、９．７Ωになるように調節した結果（ＣＸ＿ＥＭ）とをプロットしている。ＣＸ＿ＣＡＬＣとＣＸ＿ＥＭとはほぼ等しく、式（６）を用いた設計法が有効であることが判る。

本発明の原理では、伝送線路１上に周期的にＭＩＭ容量素子２を配することによる疑似線路によって等価的に伝送線路１の特性インピーダンスを小さくしている。この時、ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間に挟まれる伝送線路１は、その長さが四分の一波長を超えるとトランスのようにインピーダンス変換素子の働きを持ち始めてしまい、上記の議論は成り立たなくなる。

低インピーダンス伝送線路を形成するためには、ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間に挟まれる伝送線路１の長さを四分の一波長よりも十分小さくすることが必要である。具体的には、ＭＩＭ容量素子２の装荷周期を、ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間にある伝送線路１の、所望の設計周波数における四分の一波長の１／１０以下程度に設定すれば、前記のようなトランス様のインピーダンス変換作用を持たせることなく、本発明に係る低インピーダンス伝送線路を形成可能である。

次に、上記の発明の原理で提案した疑似低インピーダンス伝送線路が、実際の広帯域増幅回路に応用可能であることを説明する。

［第１の実施例］
本発明の第１の実施例として、ソース接地増幅回路への応用形態を説明する。図５は本実施例の適用対象となる３段直列のソース接地増幅回路の構成を示す回路図である。このソース接地増幅回路は、ゲートが入力ポート（ポート１）に接続され、ソースが接地されたトランジスタＱ１と、ゲートが容量素子Ｃ１を介してトランジスタＱ１のドレインと接続され、ソースが接地されたトランジスタＱ２と、ゲートが容量素子Ｃ２を介してトランジスタＱ２のドレインと接続され、ソースが接地され、ドレインが出力ポート（ポート２）に接続されたトランジスタＱ３とから構成される。

ここでの計算では、トランジスタＱ１〜Ｑ３として高周波特性に優れたＩｎＰ−ＨＥＭＴ（High Electron Mobility Transistor）の小信号モデルを用いた。また、簡単のために、ソース接地増幅回路のバイアス線路については、各段の間の直流遮断容量Ｃ１，Ｃ２（１００ｆＦを使用）以外は省略している。図５は入力ポート（ポート１）、出力ポート（ポート２）共に整合回路を一切設けていない構成を示している。この状態での入出力反射特性を図６に示す。

図６によれば、入力（Ｓ₁₁）、出力（Ｓ₂₂）共に、従来の問題点で説明したように、インピーダンスが非常に低い（スミスチャートの左端近くに反射係数Ｓ₁₁，Ｓ₂₂がプロットされている）ことが判る。図５の３段直列のソース接地増幅回路の入力インピーダンスは約４Ω、出力インピーダンスは約７Ωである。このような低いインピーダンスのソース接地増幅回路と広帯域にインピーダンス整合を取ることは、従来の手法では非常に困難である。

図７は本実施例に係るソース接地増幅回路の構成を示す回路図である。この図７の構成は、図５の３段直列のソース接地増幅回路の入出力に本発明の疑似低インピーダンス伝送線路を含むインピーダンス整合回路を接続したものである。

入力ポート（ポート１）とトランジスタＱ１のゲートとの間に挿入された入力側のインピーダンス整合回路１０は、特性インピーダンスが３２Ωの伝送線路１１と、特性インピーダンスが１４Ωの伝送線路１２と、特性インピーダンスが６．５Ωの伝送線路１３とを直列に接続したものである。

一方、出力ポート（ポート２）とトランジスタＱ３のドレインとの間に挿入された出力側のインピーダンス整合回路１４は、特性インピーダンスが２５Ωの伝送線路１５と、特性インピーダンスが９Ωの伝送線路１６と、特性インピーダンスが２２Ωの伝送線路１７とを直列に接続したものである。

ここでは、伝送線路１２，１３，１６が、本発明の疑似低インピーダンス伝送線路である。すなわち、伝送線路１２，１３，１６のそれぞれが、低インピーダンス化に必要な装荷容量値Ｃ_Xにより、疑似低インピーダンス伝送線路となっている。疑似低インピーダンス伝送線路１２，１３，１６の具体的な構成については後述する。また、図７の例では、特性インピーダンス２５Ωの伝送線路１５以外の伝送線路１１〜１３，１６，１７は、全て設計周波数における伝送線路長が四分の一波長に設定されており、四分の一波長トランスとして作用している。

図８に図７の回路の入出力反射特性を示し、図９に図７の回路の入力反射波（Ｓ₃₃）の振幅特性、出力反射波（Ｓ₄₄）の振幅特性および通過波（Ｓ₄₃）の振幅特性を示す。図８、図９によれば、２２０ＧＨｚ〜３２０ＧＨｚにわたって良好な反射特性が得られており、それに伴い、およそ１００ＧＨｚの帯域にわたって正の利得を有する非常に広帯域な増幅動作が実現されていることが判る。

次に、図８、図９のような良好な入出力反射特性を得るための詳細な設計法について説明する。インピーダンス整合回路がない場合のソース接地増幅回路の構成および入出力反射特性は図５、図６に示したとおりである。

まず、入力側のインピーダンス整合を取ることを考える。方針は次のとおりである。図５の３段直列のソース接地増幅回路の入力インピーダンスは４Ωと非常に低いので、このインピーダンス値にできるだけ近い特性インピーダンスの疑似低インピーダンス伝送線路からなる四分の一波長トランスによって入力インピーダンスを上げていく。入力インピーダンスが２０Ω程度まで上昇すれば、２０Ωと５０Ωとのインピーダンス整合に必要な四分の一波長トランスの特性インピーダンスは、式（７）に示すように凡そ３２Ωとなり、通常の伝送線路でも実現可能なインピーダンス値の四分の一波長トランスによりインピーダンス整合が可能となる。

まず、入力インピーダンスを２０Ω程度まで上昇させる。図７の例では、６．５Ωの疑似低インピーダンス伝送線路１３と１４Ωの疑似低インピーダンス伝送線路１２とを用いた。

６．５Ωの疑似低インピーダンス伝送線路１３は、図１に示したように伝送線路１とＭＩＭ容量素子２とから構成される。伝送線路１としては、上記の発明の原理で説明したように、信号線路１０２の幅が１２μｍ、信号線路１０２の厚さが２μｍ、グランドの金属層１０３の厚さが１μｍ、薄膜誘電体１０１の誘電率が２．７の薄膜マイクロストリップ線路１００を用いた。

そして、信号線路１０２の長さ１５μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが１５μｍ）、信号線路１０２とグランドの金属層１０３との間に２．３ｆＦ／μｍのＭＩＭ容量素子２を装荷した。この２．３ｆＦ／μｍは、図４の特性インピーダンスＺ_XとＭＩＭ容量素子２の容量値Ｃ_Xとの関係を線形関係と見なし、特性インピーダンスＺ_X＝６．５Ωに対応するＭＩＭ容量素子２の容量値Ｃ_Xを外挿により求めたものである。

また、１４Ωの疑似低インピーダンス伝送線路１２についても同様に、伝送線路１として、伝送線路１３と同じ寸法の薄膜マイクロストリップ線路１００を用いた。そして、信号線路１０２の長さ２０μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが２０μｍ）、信号線路１０２とグランドの金属層１０３との間に０．５ｆＦ／μｍのＭＩＭ容量素子２を装荷した。伝送線路１２，１３の設計周波数における伝送線路長は、上記のとおり四分の一波長に設定した。

図１０（Ａ）に示すように、図５のソース接地増幅回路の入力に６．５Ωの疑似低インピーダンス伝送線路１３のみを接続した場合の入出力反射特性を図１０（Ｂ）に示す。図１０（Ｂ）によれば、入力インピーダンスが１０Ωまで上昇することが判る。

次に、図１１（Ａ）に示すように、図５のソース接地増幅回路の入力に１４Ωの疑似低インピーダンス伝送線路１２と６．５Ωの疑似低インピーダンス伝送線路１３とを接続した場合の入出力反射特性を図１１（Ｂ）に示す。図１１（Ｂ）によれば、入力インピーダンスが２０Ω付近まで上昇することが判る。

最後に、図１２（Ａ）に示すように、図５のソース接地増幅回路の入力に３２Ωの伝送線路１１と１４Ωの疑似低インピーダンス伝送線路１２と６．５Ωの疑似低インピーダンス伝送線路１３とを接続した場合の入出力反射特性を図１２（Ｂ）に示す。こうして、５０Ωとの整合が取れ、入力側のインピーダンス整合が完了する。

続いて、出力側のインピーダンス整合を取ることを考える。図５、図６に示した例では、ソース接地増幅回路の出力インピーダンスに若干の容量性が現れている。四分の一波長トランスによるインピーダンス整合は、抵抗性のインピーダンスを抵抗性に変換するものであるから、まずは、ソース接地増幅回路の出力インピーダンスを抵抗性に変換することを考える。

図１３（Ａ）に示すように、図１２のソース接地増幅回路の出力に２５Ωの伝送線路１５を接続した場合の入出力反射特性を図１３（Ｂ）に示す。２５Ωの伝送線路１５をインダクタとして用いることで、ソース接地増幅回路の出力容量を相殺している。インダクタとして用いる伝送線路１５のインピーダンス値は特に重要ではなく、どのようなインピーダンスを用いても、伝送線路１５の遅延量を適切に選択すれば、ソース接地増幅回路の出力インピーダンスを抵抗性に変換することは可能である。

次に、図１４（Ａ）に示すように、図１２のソース接地増幅回路の出力に２５Ωの伝送線路１５と９Ωの疑似低インピーダンス伝送線路１６とを接続した場合の入出力反射特性を図１４（Ｂ）に示す。

９Ωの疑似低インピーダンス伝送線路１６についても上記と同様に、伝送線路１として、伝送線路１３と同じ寸法の薄膜マイクロストリップ線路１００を用いた。そして、信号線路１０２の長さ１５μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが１５μｍ）、信号線路１０２とグランドの金属層１０３との間に１．２５ｆＦ／μｍのＭＩＭ容量素子２を装荷した。この１．２５ｆＦ／μｍは、特性インピーダンスＺ_X＝９Ωに対応するＭＩＭ容量素子２の容量値Ｃ_Xを図４から求めたものである。

最後に、図１５（Ａ）に示すように、図１２のソース接地増幅回路の出力に２５Ωの伝送線路１５と９Ωの疑似低インピーダンス伝送線路１６と２２Ωの伝送線路１７とを接続した場合の入出力反射特性を図１５（Ｂ）に示す。こうして、５０Ωとの整合が取れ、入力側と同様に、出力側のインピーダンス整合が完了する。

以上が本実施例のインピーダンス整合回路の設計法である。以上はあくまでインピーダンス整合の取り方の一例であり、実際には使用する四分の一波長トランスの段数、インピーダンス値などにより無限の組み合わせが存在する。

本実施例のように５０Ωよりも顕著に低いインピーダンスの素子に対して通常の伝送線路から成る四分の一波長トランスを用いてインピーダンス整合をとることは従来の技術では不可能であった。不可能である理由は、５０Ωよりも顕著に低いインピーダンスを持つ伝送線路を従来の集積回路プロセスでは製作できなかったからである。本実施例では、通常の伝送線路１とＭＩＭ容量素子２とを用いてインピーダンスの低い疑似線路を作り出すことによって、この課題を解決できていることが上記の設計法から判る。

［第２の実施例］
次に、本発明の第２の実施例として、ゲート接地増幅回路への応用形態を説明する。図１６は本実施例に係るゲート接地増幅回路の構成を示す回路図である。本実施例では、適用対象として２段直列のゲート接地増幅回路を例に挙げている。２段直列のゲート接地増幅回路は、ゲートが接地され、ソースがインピーダンス整合回路２０を介して入力ポート（ポート１）に接続されたトランジスタＱ４と、ゲートが接地され、ソースがトランジスタＱ４のドレインに接続され、ドレインがインピーダンス整合回路２２を介して出力ポート（ポート２）に接続されたトランジスタＱ５とから構成される。

入力ポート（ポート１）とトランジスタＱ４のソースとの間に挿入された入力側のインピーダンス整合回路２０は、特性インピーダンスが２８Ωの伝送線路２１からなる。一方、出力ポート（ポート２）とトランジスタＱ５のドレインとの間に挿入された出力側のインピーダンス整合回路２２は、特性インピーダンスが５０Ωの伝送線路２３と、特性インピーダンスが６Ωの伝送線路２４とを直列に接続したものである。ここでは、伝送線路２４が、本発明の疑似低インピーダンス伝送線路である。

ゲート接地増幅回路は、その入力インピーダンスが純抵抗（トランジスタの伝達コンダクタンス値の逆数に等しい）を示し、出力インピーダンスが非常に高いことで知られる。３００ＧＨｚ帯では、ソース接地増幅回路と同様に出力インピーダンスはトランジスタの寄生容量によって非常に低い値をとる。

本実施例では、トランジスタＱ４，Ｑ５としてＩｎＰ−ＨＥＭＴを用いた。図１６に示した構成のうち、インピーダンス整合回路２０，２２を設けない状態での２段直列のゲート接地増幅回路の入出力反射特性を図１７に示す。図１７によれば、入力（Ｓ₃₃）、出力（Ｓ₄₄）共に、インピーダンスが低いことが判る。２段直列のゲート接地増幅回路の入力インピーダンスは１５Ω程度であり、出力インピーダンスは非常に小さい。

次に、図１８に図１６の回路の入出力反射特性を示し、図１９に図１６の回路の入力反射波（Ｓ₁₁）の振幅特性、出力反射波（Ｓ₂₂）の振幅特性および通過波（Ｓ₂₁）の振幅特性を示す。図１８によれば、入出力共にインピーダンス整合が取れていることが判り、また図１９によれば、広帯域な増幅回路を実現できていることが判る。

６Ωの疑似低インピーダンス伝送線路２４は、上記と同様に、伝送線路１として、伝送線路１３と同じ寸法の薄膜マイクロストリップ線路１００を用いた。そして、信号線路１０２の長さ１５μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが１５μｍ）、信号線路１０２とグランドの金属層１０３との間に２．４ｆＦ／μｍのＭＩＭ容量素子２を装荷した。この２．４ｆＦ／μｍは、図４の特性インピーダンスＺ_XとＭＩＭ容量素子２の容量値Ｃ_Xとの関係を線形関係と見なし、特性インピーダンスＺ_X＝６Ωに対応するＭＩＭ容量素子２の容量値Ｃ_Xを外挿により求めたものである。

［第３の実施例］
次に、本発明の第３の実施例として、カスコード増幅回路への応用形態を説明する。カスコード増幅回路は、ソース接地増幅回路とゲート接地増幅回路とを直列接続した形態である。したがって、カスコード増幅回路の入力インピーダンスはソース接地増幅回路と同様の特性を示し、カスコード増幅回路の出力インピーダンスはゲート接地増幅回路と同様の特性を示す。

このため、カスコード増幅回路のインピーダンス整合は、入力側のインピーダンス整合回路に関しては第１の実施例のインピーダンス整合回路１０と同様の構成で実現することができ、出力側のインピーダンス整合回路に関しては第２の実施例のインピーダンス整合回路２２と同様の構成で実現することができる。

［第４の実施例］
次に、本発明の第４の実施例として、電力増幅回路（パワーアンプ）への適用例を説明する。本発明は、入力、出力のインピーダンスがより低下しやすい電力増幅回路に極めて有効である。電力増幅回路では、通常、出力段に多数のトランジスタを並列配置することによって出力パワーを増加させる。このとき、一並列の場合と比較すると、電力増幅回路の出力インピーダンスは並列数倍だけ低下する。このような場合には、低周波帯であっても電力増幅回路の出力インピーダンスは５０Ωよりも顕著に低いインピーダンスをとることがある。このような電力増幅回路の出力に対して本発明の整合回路を設けることは非常に有用である。

なお、第１〜第４の実施例では、伝送線路に周期的に設ける容量素子の例として、ＭＩＭ容量素子を例に挙げて説明したが、従来の集積回路プロセスで形成可能なものであれば、ＭＩＭ容量素子でなくても構わない。

本発明は、高周波電気信号を扱う回路技術に適用することができる。

２…ＭＩＭ容量素子、１０，１４，２０，２２…インピーダンス整合回路、１，１１，１５，１７，２１，２３…伝送線路、１２，１３，１６，２４…疑似低インピーダンス伝送線路、１００…薄膜マイクロストリップ線路、１０１…誘電体、１０２…信号線路、１０３，１０５…金属層、１０４…スルーホール、Ｑ１〜Ｑ５…トランジスタ、Ｃ１，Ｃ２…容量素子。

Claims (8)

1. 信号線路と、
   前記信号線路とグランドとの間に周期的に設けられた複数の容量素子とを備え、
   前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長よりも短い値に設定されていることを特徴とする伝送線路。
2. 請求項１記載の伝送線路において、
   前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長の１／１０以下の値に設定されていることを特徴とする伝送線路。
3. 請求項１または２記載の伝送線路において、
   誘電体と、この誘電体の表面に形成された前記信号線路と、前記誘電体の裏面に形成された前記グランドの金属層とからマイクロストリップ線路が構成されていることを特徴とする伝送線路。
4. 信号の伝播経路に直列に挿入された、請求項１乃至３のいずれか１項に記載の伝送線路を含むことを特徴とする整合回路。
5. 信号の出力側に、請求項４記載の整合回路を含むことを特徴とする増幅回路。
6. 請求項５記載の増幅回路において、
   ゲート接地増幅回路または電力増幅回路であることを特徴とする増幅回路。
7. 信号の入力側および出力側のそれぞれに、請求項４記載の整合回路を含むことを特徴とする増幅回路。
8. 請求項７記載の増幅回路において、
   ソース接地増幅回路、またはソース接地増幅回路とゲート接地増幅回路とを直列に接続したカスコード増幅回路であることを特徴とする増幅回路。