JP2019075686A - 積層フィルタ - Google Patents

Abstract

【課題】積層フィルタの大型化を抑制しながら、所望の周波数特性を実現する。【解決手段】第２誘電体層１２７は、第１誘電体層１２８と第３誘電体層１２４との間に配置されている。第１線路導体パターン１４４は、第１誘電体層１２８においてＸ軸方向に延在する第１部分を含む。第２線路導体パターン１４２は、第２誘電体層１２７においてＸ軸方向に延在する第２部分を含む。第３線路導体パターン１４０は、第３誘電体層１２４においてＸ軸方向に延在する第３部分を含む。Ｚ軸方向から平面視したとき、第１ビア導体パターン１５９と第２ビア導体パターン１５７との間に位置する線路導体パターン１４２の第２部分は、第１線路導体パターン１４４の第１部分および第３線路導体パターン１４０の第３部分と重なっている。【選択図】図５

Description

本発明は、積層フィルタに関する。

従来、積層フィルタが知られている。たとえば、国際公開第２０１１／１１４８５１号（特許文献１）には、複数の絶縁体層が積層方向に積層された積層体であって、或る絶縁体層に形成された線路電極と、当該線路電極の両端部から積層体の底面へ向かって伸びる２つのビアホールとにより形成された、ループ状のインダクタを含む積層型高周波フィルタが開示されている。

国際公開第２０１１／１１４８５１号

積層フィルタに含まれるインダクタのインダクタンスを大きくすることにより、所望の周波数特性を実現することができる場合がある。特許文献１に開示されているようなループ状のインダクタにおいては、線路電極および２つのビアホールに囲まれる空芯部の面積を大きくすることにより、当該インダクタのインダクタンスを大きくすることができる。しかし、空芯部の面積を大きくするためには、線路電極の長さ、あるいはビアホールの積層方向の長さを長くする必要がある。そのため、空芯部の面積を大きくするとインダクタが大型化する。その結果、積層フィルタが大型化し得る。

本発明は上記のような課題を解決するためになされたものであり、その目的は積層フィルタの大型化を抑制しながら、所望の周波数特性を実現することである。

本発明に係る積層フィルタの一態様においては、第１〜第３誘電体層を含む複数の誘電体層が積層方向に積層されている。第２誘電体層は、第１誘電体層と第３誘電体層との間に配置されている。積層フィルタは、第１〜第３線路導体パターンと、第１および第２ビア導体パターンとを備える。第１線路導体パターンは、第１誘電体層において特定方向に延在する第１部分を含む。第２線路導体パターンは、第２誘電体層において特定方向に延在する第２部分を含む。第３線路導体パターンは、第３誘電体層において特定方向に延在する第３部分を含む。第１ビア導体パターンは、第１線路導体パターンと第２線路導体パターンとを接続している。第２ビア導体パターンは、第２線路導体パターンと第３線路導体パターンとを接続している。積層方向から平面視したとき、第１ビア導体パターンと第２ビア導体パターンとの間に位置する第２部分は、第１部分および第３部分と重なっている。

本発明に係る積層フィルタによれば、積層方向から平面視したとき、第１ビア導体パターンと第２ビア導体パターンとの間に位置する第２部分が第１部分および第３部分と重なっていることにより、積層フィルタの大型化を抑制しながら、所望の周波数特性を実現することができる。

実施の形態１に係る積層フィルタの一例であるハイパスフィルタの等価回路図である。 図１のハイパスフィルタの外観斜視図である。 図１のハイパスフィルタの積層構造の一例を示す分解斜視図である。 図３のインダクタが形成されている誘電体層を積層方向から平面視した図である。 図３のインダクタが形成されている誘電体層をＹ軸方向から平面視した図である。 図３のハイパスフィルタ１の挿入損失を示す図である。 実施の形態１の変形例に係るハイパスフィルタにおいて、インダクタが形成されている誘電体をＹ軸方向から平面視した図である。 図７のインダクタが形成されている誘電体層をＹ軸方向から平面視した図である。 実施の形態２に係る積層フィルタの一例であるハイパスフィルタの等価回路図である。 図９のハイパスフィルタの積層構造の一例を示す分解斜視図である。 図６の挿入損失と図１０のハイパスフィルタの挿入損失とを併せて示す図である。 実施の形態３に係る積層フィルタの一例であるハイパスフィルタの等価回路図である。 図１２のハイパスフィルタの積層構造の一例を示す分解斜視図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

［実施の形態１］
図１は、実施の形態１に係る積層フィルタの一例であるハイパスフィルタ１の等価回路図である。図１に示されように、ハイパスフィルタ１は、端子Ｐ１０，Ｐ１６と、ＬＣ直列共振器１１〜１４と、キャパシタＣ１５とを備える。ハイパスフィルタ１は、５次のハイパスフィルタである。

ＬＣ直列共振器１１は、端子Ｐ１０とキャパシタＣ１５との間に接続されている。ＬＣ直列共振器１１は、インダクタＬ１１１と、キャパシタＣ１１２とを含む。インダクタＬ１１１は、端子Ｐ１０に接続されている。キャパシタＣ１１２は、キャパシタＣ１５に接続されている。

ＬＣ直列共振器１２は、端子Ｐ１６とキャパシタＣ１５との間に接続されている。ＬＣ直列共振器１２は、インダクタＬ１１７とキャパシタＣ１１８とを含む。インダクタＬ１１７は、端子Ｐ１６に接続されている。キャパシタＣ１１８は、キャパシタＣ１５に接続されている。

ＬＣ直列共振器１３は、キャパシタＣ１１２とキャパシタＣ１５との間の接続点Ｎ１０１と接地点ＧＮＤとの間に接続されている。ＬＣ直列共振器１３は、インダクタＬ１１３と、キャパシタＣ１１４とを含む。インダクタＬ１１３は、接続点Ｎ１０１に接続されている。キャパシタＣ１１４は、接地点ＧＮＤに接続されている。

ＬＣ直列共振器１４は、キャパシタＣ１５とキャパシタＣ１１８との間の接続点Ｎ１０２と接地点ＧＮＤとの間に接続されている。ＬＣ直列共振器１４は、インダクタＬ１１５と、キャパシタＣ１１６とを含む。インダクタＬ１１５は、接続点Ｎ１０２に接続されている。キャパシタＣ１１６は、接地点ＧＮＤに接続されている。

図２は、図１のハイパスフィルタ１の外観斜視図である。図２に示されるように、ハイパスフィルタ１は、たとえば直方体状である。Ｚ軸方向（積層方向）に垂直なハイパスフィルタ１の最外層の面を上面ＵＦおよび底面ＢＦとする。座標軸に関して、Ｘ軸およびＹ軸は直交し、Ｚ軸はＸ軸およびＹ軸に直交している。図３〜図５，図７，図８，図１０，図１３に示される座標軸についても同様である。

上面ＵＦには、方向識別マークＤＭが配置されている。底面ＢＦには、端子Ｐ１０，Ｐ１６、および接地端子１３３〜１３６が形成されている。接地端子１３３〜１３６は、接地点ＧＮＤを形成している。端子Ｐ１０，Ｐ１６、および接地端子１３３〜１３６は、たとえば平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。底面ＢＦは、不図示の回路基板に接続される。

ハイパスフィルタ１に含まれるインダクタのインダクタンスを大きくすることにより、所望の周波数特性を実現することができる場合がある。スパイラル型のインダクタあるいはヘリカル型のインダクタのように、空芯部が形成されるインダクタにおいては、空芯部の面積を大きくすることにより当該インダクタのインダクタンスを大きくすることができる。しかし、空芯部の面積を大きくするとインダクタが大型化するため、ハイパスフィルタ１が大型化し得る。

そこで、実施の形態１においては、積層構造を有する積層フィルタに、複数の誘電体層に亘るミアンダ形状の信号路を有するインダクタを形成する。当該インダクタには空芯部が形成されないため、限られた設計空間を効率的に活用しながら、当該インダクタのインダクタンスを大きくすることができる。その結果、ハイパスフィルタの大型化を抑制しながら所望の周波数特性を実現することができる。

図３は、図１のハイパスフィルタ１の積層構造の一例を示す分解斜視図である。図３に示されるように、ハイパスフィルタ１は、複数の誘電体層１２１〜１３２がＺ軸方向に積層された積層体である。

誘電体層１２１には、キャパシタ導体パターン１３７が形成されている。キャパシタ導体パターン１３７は、ビア導体パターン１５１〜１５４によって接地端子１３３〜１３６にそれぞれ接続されている。言い換えれば、キャパシタ導体パターン１３７は、積層体の内部に形成された接地導体パターンである。

誘電体層１２２には、キャパシタ導体パターン１３８，１３９が形成されている。キャパシタ導体パターン１３８と１３７とは、キャパシタＣ１１４を形成している。キャパシタ導体パターン１３９と１３７とは、キャパシタＣ１１６を形成している。

誘電体層１２４には、線路導体パターン１４０，１４１が形成されている。線路導体パターン１４０および１４１の各々は、Ｘ軸方向に延在している。線路導体パターン１４０および１４１は、Ｙ軸方向に並んでいる。線路導体パターン１４０は、ビア導体パターン１５５によってキャパシタ導体パターン１３８に接続されている。線路導体パターン１４１は、ビア導体パターン１５６によってキャパシタ導体パターン１３９に接続されている。

誘電体層１２７には、線路導体パターン１４２，１４３が形成されている。線路導体パターン１４２および１４３の各々は、Ｘ軸方向に延在している。線路導体パターン１４２および１４３は、Ｙ軸方向に並んでいる。線路導体パターン１４２は、ビア導体パターン１５７によって線路導体パターン１４０に接続されている。線路導体パターン１４３は、ビア導体パターン１５８によって線路導体パターン１４１に接続されている。

誘電体層１２８には、線路導体パターン１４４，１４５が形成されている。線路導体パターン１４４および１４５の各々は、Ｘ軸方向に延在している。線路導体パターン１４４および１４５は、Ｙ軸方向に並んでいる。線路導体パターン１４４は、ビア導体パターン１５９によって線路導体パターン１４２に接続されている。線路導体パターン１４５は、ビア導体パターン１６０によって線路導体パターン１４３に接続されている。

線路導体パターン１４４、ビア導体パターン１５９、線路導体パターン１４２、ビア導体パターン１５７、および線路導体パターン１４０は、インダクタＬ１１３を形成している。線路導体パターン１４２は、線路導体パターン１４４と対向している。線路導体パターン１４０は、線路導体パターン１４２と対向している。Ｚ軸方向から平面視したとき、ビア導体パターン１５９と１５７との間に位置する線路導体パターン１４２の部分は、線路導体パターン１４４および１４０と重なっている。

線路導体パターン１４５、ビア導体パターン１６０、線路導体パターン１４３、ビア導体パターン１５８、および線路導体パターン１４１は、インダクタＬ１１５を形成している。線路導体パターン１４３は、線路導体パターン１４５と対向している。線路導体パターン１４１は、線路導体パターン１４３と対向している。Ｚ軸方向から平面視したとき、ビア導体パターン１６０と１５８との間に位置する線路導体パターン１４３の部分は、線路導体パターン１４５および１４１と重なっている。

誘電体層１２９には、キャパシタ導体パターン１４６，１４７が形成されている。キャパシタ導体パターン１４６は、ビア導体パターン１６３によって端子Ｐ１０に接続されている。ビア導体パターン１６３は、インダクタＬ１１１を形成している。キャパシタ導体パターン１４７は、ビア導体パターン１６４によって端子Ｐ１６に接続されている。ビア導体パターン１６４は、インダクタＬ１１７を形成している。

誘電体層１３０には、キャパシタ導体パターン１４８，１４９，１４８１，１４９１が形成されている。キャパシタ導体パターン１４８は、ビア導体パターン１６１によって線路導体パターン１４４に接続されている。キャパシタ導体パターン１４９は、ビア導体パターン１６２によって線路導体パターン１４５に接続されている。キャパシタ導体パターン１４８１は、キャパシタ導体パターン１４８に接続されている。キャパシタ導体パターン１４９１は、キャパシタ導体パターン１４９に接続されている。

キャパシタ導体パターン１４８と１４６とは、キャパシタＣ１１２を形成している。キャパシタ導体パターン１４９と１４７とは、キャパシタＣ１１８を形成している。

誘電体層１３１には、キャパシタ導体パターン１５０が形成されている。キャパシタ導体パターン１５０，１４８１，１４９１は、キャパシタＣ１５を形成している。

図４は、図３のインダクタＬ１１３，Ｌ１１５が形成されている誘電体層１２４，１２７，１２８を積層方向から平面視した図である。図４に示されるように、線路導体パターン１４２および１４４が対向しているとともに、線路導体パターン１４０および１４２とが対向しているため、積層方向から平面視したとき、インダクタＬ１１３には空芯部が形成されていない。同様に、線路導体パターン１４３および１４５が対向しているとともに、線路導体パターン１４１および１４３とが対向しているため、積層方向から平面視したとき、インダクタＬ１１５には空芯部が形成されていない。その結果、インダクタＬ１１３，Ｌ１１５の各々において、Ｙ軸方向の幅が抑制されている。

線路導体パターン１４４は、Ｘ軸方向に延在する部分がビア導体パターン１５９に接続しているとともに、Ｙ軸方向に延在する部分がビア導体パターン１６１に接続している。同様に、線路導体パターン１４５は、Ｘ軸方向に延在する部分がビア導体パターン１６０に接続しているとともに、Ｙ軸方向に延在する部分がビア導体パターン１６２に接続している。

図５は、図３のインダクタＬ１１３，Ｌ１１５が形成されている誘電体層１２４，１２７，１２８をＹ軸方向から平面視した図である。図５において、距離ＤｓｔＸは、誘電体層１２４と１２７との距離である。距離ＤｓｔＹは、誘電体層１２７と１２８との距離である。

図５に示されるように、線路導体パターン１４０と１４１とは重なっている。線路導体パターン１４２と１４３とは重なっている。線路導体パターン１４４と１４５とは重なっている。ビア導体パターン１５５と１５６とは重なっている。ビア導体パターン１５７と１５８とは重なっている。ビア導体パターン１５９と１６０とは重なっている。ビア導体パターン１６１と１６２とは重なっている。

ビア導体パターン１５９は、線路導体パターン１４４の一方端と線路導体パターン１４２の一方端とを接続している。ビア導体パターン１５７は、線路導体パターン１４２の他方端と線路導体パターン１４０の一方端とを接続している。インダクタＬ１１３においては、対向する線路導体パターンの端部同士をビア導体パターンが接続している。そのため、限られた設計空間の中で、所望のインダクタンスを実現することができる程度に当該信号路の長さを長くすることができる。

接続部分Ｊ１７１は、ビア導体パターン１６１と線路導体パターン１４４との接続部分である。接続部分Ｊ１７２は、ビア導体パターン１５５と線路導体パターン１４０との接続部分である。接続部分Ｊ１７３は、ビア導体パターン１５９と線路導体パターン１４４との接続部分である。接続部分Ｊ１７４は、ビア導体パターン１５９と線路導体パターン１４２との接続部分である。接続部分Ｊ１７５は、ビア導体パターン１５７と線路導体パターン１４２との接続部分である。接続部分Ｊ１７６は、ビア導体パターン１５７と線路導体パターン１４０との接続部分である。

接続部分Ｊ１７１からＪ１７３への方向と、接続部分Ｊ１７４から接続部分Ｊ１７５への方向とは逆である。接続部分Ｊ１７４から接続部分Ｊ１７５への方向と、接続部分Ｊ１７６からＪ１７２への方向とは逆である。接続部分Ｊ１７１からＪ１７２への信号路は、蛇行している。すなわち、インダクタＬ１１３は、ミアンダ形状の信号路を含む。

ビア導体パターン１６０は、線路導体パターン１４５の一方端と線路導体パターン１４３の一方端とを接続している。ビア導体パターン１５８は、線路導体パターン１４３の他方端と線路導体パターン１４１の一方端とを接続している。インダクタＬ１１５においても、対向する線路導体パターンの端部同士をビア導体パターンが接続している。そのため、限られた設計空間の中で、所望のインダクタンスを実現することができる程度に当該信号路の長さを長くすることができる。

接続部分Ｊ１８１は、ビア導体パターン１６２と線路導体パターン１４５との接続部分である。接続部分Ｊ１８２は、ビア導体パターン１５６と線路導体パターン１４１との接続部分である。接続部分Ｊ１８３は、ビア導体パターン１６０と線路導体パターン１４５との接続部分である。接続部分Ｊ１８４は、ビア導体パターン１６０と線路導体パターン１４３との接続部分である。接続部分Ｊ１８５は、ビア導体パターン１５８と線路導体パターン１４３との接続部分である。接続部分Ｊ１８６は、ビア導体パターン１５８と線路導体パターン１４１との接続部分である。

接続部分Ｊ１８１からＪ１８３への方向と、接続部分Ｊ１８４から接続部分Ｊ１８５への方向とは逆である。接続部分Ｊ１８４から接続部分Ｊ１８５への方向と、接続部分Ｊ１８６からＪ１８２への方向とは逆である。接続部分Ｊ１８１からＪ１８２への信号路は、蛇行している。すなわち、インダクタＬ１１５は、ミアンダ形状の信号路を含む。

図６は、図３のハイパスフィルタ１の挿入損失ＩＬ４１，ＩＬ４２を併せて示す図である。図６において縦軸の減衰量（ｄＢ）はマイナスの値として示されている。減衰量の絶対値が大きいほど挿入損失は大きい。挿入損失とは、電子部品の或る端子に入力された信号のうち、電子部品の他の端子に伝達された信号の割合を示す指標である。挿入損失が大きい程、電子部品に入力された信号のうち当該電子部品の内部で失われた信号の割合が大きいことを意味する。図１０においても同様である。

挿入損失ＩＬ４１，ＩＬ４２は、端子Ｐ１０に入力された信号のうち、端子Ｐ１６に伝達された信号の割合を示している。挿入損失ＩＬ４１とＩＬ４２とでは、ミアンダ形状の信号路を有するインダクタが形成されている誘電体層間の距離が異なる。挿入損失ＩＬ４２の場合の距離ＤｓｔＸ（図６参照）は、挿入損失ＩＬ４１の場合の距離ＤｓｔＸよりも小さい。挿入損失ＩＬ４２の場合の距離ＤｓｔＹは、挿入損失ＩＬ４１の場合の距離ＤｓｔＹと同じである。

図６に示されるように、ハイパスフィルタ１の通過帯域は、周波数ｆ５０以上の周波数の信号である。挿入損失ＩＬ４１においては、周波数ｆ５０よりも低い周波数帯において周波数ｆ５１，ｆ５２（＞ｆ５１）に減衰極が生じている。挿入損失ＩＬ４２においても、周波数ｆ５０よりも低い周波数帯において周波数ｆ５３，ｆ５４（＞ｆ５３）に減衰極が生じている。

減衰極が発生している周波数に関して挿入損失ＩＬ４１とＩＬ４２とを比較すると、周波数ｆ５４はｆ５２より大きく、周波数ｆ５３はｆ５１よりも小さい。周波数ｆ５４はｆ５２より大きいことに着目すると、挿入損失ＩＬ４２においては、挿入損失ＩＬ４１において周波数ｆ５２で発生している減衰極が高周波側に移動して周波数ｆ５４で減衰極が発生しているといえる。その結果、周波数帯ｆ５４〜ｆ５０の減衰量の変化の態様に関して、挿入損失ＩＬ４１よりも挿入損失ＩＬ４２の方が急峻になっている。

ミアンダ形状の信号路を含むインダクタが形成されている誘電体層間の距離を変化させると、当該信号路の長さが変化するため、当該インダクタのインダクタンスが変化する。また、対向する線路導体パターン間の距離が変化するため、対向する線路導体パターン間に形成される電磁界結合状態が変化する。その結果、積層フィルタの周波数特性が変化する。実施の形態に係る積層フィルタにおいては、設計の自由度が比較的高い誘電体層間の距離を変化させることにより、周波数特性を容易に変化させることができる。

［実施の形態１の変形例］
実施の形態１においては、ミアンダ形状の信号路を含むインダクタにおいて、対向する線路導体パターンの端部同士をビア導体パターンが接続している場合について説明した。ビア導体パターンは、対向する線路導体パターンの端部同士を接続している必要はなく、積層フィルタに求められる周波数特性に応じて適宜配置されてもよい。また、各線路導体パターンは、他の線路導体パターンと対向しない部分を有していてもよい。

図７は、実施の形態１の変形例に係るハイパスフィルタにおいて、インダクタＬ１１３Ａ，Ｌ１１５が形成されている誘電体層１２４，１２７，１２８をＹ軸方向から平面視した図である。図７と図４との違いは、ビア導体パターン１５７の配置である。それ以外の構成は同様であるため説明を繰り返さない。図７に示されるように、ビア導体パターン１５７は、図４に示される配置よりもビア導体パターン１５９へ寄せて配置されている。

図８は、図７のインダクタＬ１１３Ａ，Ｌ１１５が形成されている誘電体層１２４，１２７，１２８をＹ軸方向から平面視した図である。図８と図５との違いは、ビア導体パターン１５７の配置である。それ以外の構成は同様であるため、説明を繰り返さない。

図８に示されるように、ビア導体パターン１５７と線路導体パターン１４２との接続部分Ｊ１７５Ａは、線路導体パターン１４２の端部から距離ＤｓｔＺだけずれている。同様に、ビア導体パターン１５７と線路導体パターン１４０との接続部分Ｊ１７６Ａも線路導体パターン１４０の端部から距離ＤｓｔＺだけずれている。そのため、インダクタＬ１１３Ａのミアンダ形状の信号路の長さは、インダクタＬ１１５のミアンダ形状の信号路の長さよりも２・ＤｓｔＺだけ短い。インダクタＬ１１３Ａのインダクタンスが小さくなるため、ハイパスフィルタの周波数特性が変化する。

このように、線路導体パターン同士を接続するビア導体パターンの配置を線路導体パターンの端部からずらすことによって、ハイパスフィルタの周波数特性を変化させることができる。

以上、実施の形態１および変形例に係る積層フィルタによれば、積層フィルタの大型化を抑制しながら所望の周波数特性を実現することができる。

実施の形態１においては積層フィルタの次数が５である場合について説明した。実施の形態に係る積層フィルタの次数は、５に限定されるものではなく、４以下、あるいは６以上であってもよい。実施の形態に係る積層フィルタによれば、たとえば、積層フィルタに求められる周波数特性、あるいは積層フィルタの製造コストに応じて、適宜次数を選択することができる。以下では、積層フィルタの次数が９である場合を実施の形態２において説明し、積層フィルタの次数が３である場合を実施の形態３において説明する。

［実施の形態２］
図９は、実施の形態２に係る積層フィルタの一例であるハイパスフィルタ２の等価回路図である。図９に示されるように、ハイパスフィルタ２は、端子Ｐ２０，Ｐ２０１と、ＬＣ直列共振器２１〜２６と、キャパシタＣ２７〜Ｃ２９とを備える。

ＬＣ直列共振器２１は、端子Ｐ２０とキャパシタＣ２７との間に接続されている。ＬＣ直列共振器２１は、インダクタＬ２１１と、キャパシタＣ２１２とを含む。インダクタＬ２１１は、端子Ｐ２０に接続されている。キャパシタＣ２１２は、キャパシタＣ２７に接続されている。

ＬＣ直列共振器２２は、端子Ｐ２０５とキャパシタＣ２９との間に接続されている。ＬＣ直列共振器２２は、インダクタＬ２２１と、キャパシタＣ２２２とを含む。インダクタＬ２２１は、端子Ｐ２０５に接続されている。キャパシタＣ２２２は、キャパシタＣ２９に接続されている。キャパシタＣ２８は、キャパシタＣ２７とＣ２９との間に接続されている。

ＬＣ直列共振器２３は、キャパシタＣ２１２およびＣ２７の間の接続点Ｎ２０１と接地点ＧＮＤとの間に接続されている。ＬＣ直列共振器２３は、インダクタＬ２１３と、キャパシタＣ２１４とを含む。インダクタＬ２１３は、接続点Ｎ２０１に接続されている。キャパシタＣ２１４は、接地点ＧＮＤに接続されている。

ＬＣ直列共振器２４は、キャパシタＣ２７およびＣ２８の間の接続点Ｎ２０２と接地点ＧＮＤとの間に接続されている。ＬＣ直列共振器２４は、インダクタＬ２１５と、キャパシタＣ２１６とを含む。インダクタＬ２１５は、接続点Ｎ２０２に接続されている。キャパシタＣ２１６は、接地点ＧＮＤに接続されている。

ＬＣ直列共振器２５は、キャパシタＣ２８およびＣ２９の間の接続点Ｎ２０３と接地点ＧＮＤとの間に接続されている。ＬＣ直列共振器２５は、インダクタＬ２１７と、キャパシタＣ２１８とを含む。インダクタＬ２１７は、接続点Ｎ２０３に接続されている。キャパシタＣ２１８は、接地点ＧＮＤに接続されている。

ＬＣ直列共振器２６は、キャパシタＣ２９およびＣ２２２の間の接続点Ｎ２０４と接地点ＧＮＤとの間に接続されている。ＬＣ直列共振器２６は、インダクタＬ２１９と、キャパシタＣ２２０とを含む。インダクタＬ２１９は、接続点Ｎ２０４に接続されている。キャパシタＣ２２０は、接地点ＧＮＤに接続されている。

図１０は、図９のハイパスフィルタ２の積層構造の一例を示す分解斜視図である。図１０に示されるように、ハイパスフィルタ２は、複数の誘電体層２３１〜２４２がＺ軸方向に積層された積層体である。

底面ＢＦには、端子Ｐ２０，Ｐ２０５と、接地端子２４３〜２４６とが形成されている。接地端子２４３〜２４６は、接地点ＧＮＤを形成している。端子Ｐ２０，Ｐ２０５、および接地端子２４３〜２４６は、たとえば平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。

誘電体層２３１には、キャパシタ導体パターン２４７が形成されている。キャパシタ導体パターン２４７は、ビア導体パターン２７３〜２７６によって、接地端子２４３〜２４６にそれぞれ接続されている。

誘電体層２３２には、キャパシタ導体パターン２４８〜２５１が形成されている。キャパシタ導体パターン２４８と２４７とは、キャパシタＣ２１４を形成している。キャパシタ導体パターン２４９と２４７とは、キャパシタＣ２１６を形成している。キャパシタ導体パターン２５０と２４７とは、キャパシタＣ２１８を形成している。キャパシタ導体パターン２５１と２４７とは、キャパシタＣ２２０を形成している。

誘電体層２３３には、線路導体パターン２５２と２５３とが形成されている。線路導体パターン２５２および２５３の各々は、Ｘ軸方向に延在している。線路導体パターン２５２および２５３は、Ｙ軸方向に並んでいる。線路導体パターン２５２は、ビア導体パターン２７７によってキャパシタ導体パターン２４９に接続されている。線路導体パターン２５３は、ビア導体パターン２７８によってキャパシタ導体パターン２５０に接続されている。

誘電体層２３４には、線路導体パターン２５４〜２５７が形成されている。線路導体パターン２５４〜２５７の各々は、Ｘ軸方向に延在している。線路導体パターン２５４〜２５７は、Ｙ軸方向に並んでいる。線路導体パターン２５４は、ビア導体パターン２７９によってキャパシタ導体パターン２４８に接続されている。線路導体パターン２５５は、ビア導体パターン２８０によって線路導体パターン２５２に接続されている。線路導体パターン２５６は、ビア導体パターン２８１によって線路導体パターン２５３に接続されている。線路導体パターン２５７は、ビア導体パターン２８２によってキャパシタ導体パターン２５１に接続されている。

誘電体層２３７には、線路導体パターン２５８〜２６１が形成されている。線路導体パターン２５８〜２６１の各々は、Ｘ軸方向に延在している。線路導体パターン２５８〜２６１は、Ｙ軸方向に並んでいる。線路導体パターン２５８は、ビア導体パターン２８３によって線路導体パターン２５４に接続されている。線路導体パターン２５９は、ビア導体パターン２８４によって線路導体パターン２５５に接続されている。線路導体パターン２６０は、ビア導体パターン２８５によって線路導体パターン２５６に接続されている。線路導体パターン２６１は、ビア導体パターン２８６によって線路導体パターン２５７に接続されている。

誘電体層２３８には、線路導体パターン２６２〜２６５が形成されている。線路導体パターン２６２〜２６５の各々は、Ｘ軸方向に延在している。線路導体パターン２６２〜２６５は、Ｙ軸方向に並んでいる。線路導体パターン２６２は、ビア導体パターン２８７によって線路導体パターン２５８に接続されている。線路導体パターン２６３は、ビア導体パターン２８８によって線路導体パターン２５９に接続されている。線路導体パターン２６４は、ビア導体パターン２８９によって線路導体パターン２６０に接続されている。線路導体パターン２６５は、ビア導体パターン２９０によって線路導体パターン２６１に接続されている。

線路導体パターン２６２、ビア導体パターン２８７、線路導体パターン２５８、ビア導体パターン２８３、および線路導体パターン２５４は、インダクタＬ２１３を形成している。線路導体パターン２５８は、線路導体パターン２６２と対向している。線路導体パターン２５４は、線路導体パターン２５８と対向している。Ｚ軸方向から平面視したとき、ビア導体パターン２８７と２８３との間に位置する線路導体パターン２５８の部分は、線路導体パターン２６２および２５４と重なっている。

線路導体パターン２６３、ビア導体パターン２８８、線路導体パターン２５９、ビア導体パターン２８４、線路導体パターン２５５、ビア導体パターン２８０、および線路導体パターン２５２は、インダクタＬ２１５を形成している。線路導体パターン２５９は、線路導体パターン２６３と対向している。線路導体パターン２５５は、線路導体パターン２５９と対向している。Ｚ軸方向から平面視したとき、ビア導体パターン２８８と２８４との間に位置する線路導体パターン２５９の部分は、線路導体パターン２６３および２５５と重なっている。Ｚ軸方向から平面視したとき、ビア導体パターン２８４と２８０との間に位置する線路導体パターン２５５の部分は、線路導体パターン２５２に重なっている。

線路導体パターン２６４、ビア導体パターン２８９、線路導体パターン２６０、ビア導体パターン２８５、線路導体パターン２５６、ビア導体パターン２８１、および線路導体パターン２５３は、インダクタＬ２１７を形成している。線路導体パターン２６０は、線路導体パターン２６４と対向している。線路導体パターン２５６は、線路導体パターン２６０と対向している。Ｚ軸方向から平面視したとき、ビア導体パターン２８９と２８５との間に位置する線路導体パターン２６０の部分は、線路導体パターン２６４および２５６と重なっている。Ｚ軸方向から平面視したとき、ビア導体パターン２８５と２８１との間に位置する線路導体パターン２５６の部分は、線路導体パターン２５３に重なっている。

線路導体パターン２６５、ビア導体パターン２９０、線路導体パターン２６１、ビア導体パターン２８６、および線路導体パターン２５７は、インダクタＬ２１９を形成している。線路導体パターン２６１は、線路導体パターン２６５と対向している。線路導体パターン２５７は、線路導体パターン２６１と対向している。Ｚ軸方向から平面視したとき、ビア導体パターン２９０と２８６との間に位置する線路導体パターン２６１の部分は、線路導体パターン２６５および２５７と重なっている。

誘電体層２３９には、キャパシタ導体パターン２６６および２６７が形成されている。キャパシタ導体パターン２６６は、ビア導体パターン２９１によって端子Ｐ２０に接続されている。ビア導体パターン２９１は、インダクタＬ２１１を形成している。キャパシタ導体パターン２６７は、ビア導体パターン２９２によって端子Ｐ２０５に接続されている。ビア導体パターン２９２は、インダクタＬ２２１を形成している。

誘電体層２４０には、キャパシタ導体パターン２６８，２６９，２７０，２６８１，２７０１が形成されている。キャパシタ導体パターン２６８は、ビア導体パターン２９３によって線路導体パターン２６２に接続されている。キャパシタ導体パターン２６８１は、キャパシタ導体パターン２６８に接続されている。キャパシタ導体パターン２７０は、ビア導体パターン２９４によって線路導体パターン２６５に接続されている。キャパシタ導体パターン２７０１は、キャパシタ導体パターン２７０に接続されている。キャパシタ導体パターン２６８と２６６とは、キャパシタＣ２１２を形成している。キャパシタ導体パターン２７０と２６７とは、キャパシタＣ２２２を形成している。

誘電体層２４１には、キャパシタ導体パターン２７１，２７２、および線路導体パターン２７１１，２７２１が形成されている。線路導体パターン２７１１は、キャパシタ導体パターン２７１に接続されている。線路導体パターン２７１１は、ビア導体パターン２９５によって線路導体パターン２６３に接続されている。線路導体パターン２７２１は、キャパシタ導体パターン２７２に接続されている。線路導体パターン２７２１は、ビア導体パターン２９６によって線路導体パターン２６４に接続されている。

キャパシタ導体パターン２７１および２６８１は、キャパシタＣ２７を形成している。キャパシタ導体パターン２６９，２７１，２７２は、キャパシタＣ２８を形成している。キャパシタ導体パターン２７２および２７０１は、キャパシタＣ２９を形成している。

ハイパスフィルタ２の積層構造は、図３のハイパスフィルタ１の積層構造におけるインダクタＬ１１３とＬ１１５との空間に、インダクタＬ２１５，Ｌ２１７、およびキャパシタＣ２１６，Ｃ２８，Ｃ２１８が挿入された積層構造である。インダクタＬ２１３，Ｌ２１９は、図３のインダクタＬ１１３，Ｌ１１５にそれぞれ対応する。端子Ｐ２０，Ｐ２０５，接地端子２４３〜２４６は、図３の端子Ｐ１０，Ｐ１６，接地端子１３３〜１３６にそれぞれ対応する。誘電体層２３１〜２４２は、図３の誘電体層１２１〜１３２にそれぞれ対応する。

図１０の９次のハイパスフィルタ２の複数の誘電体層の数は、図３の５次のハイパスフィルタ１の複数の誘電体層の数と同じである。すなわち、ハイパスフィルタ２のサイズは、ハイパスフィルタ１のサイズとほとんど同じである。

実施の形態に係る積層フィルタによれば、ミアンダ形状の信号路を有するインダクタを積層方向に直交する方向に並んで配置することが可能であるため、限られた設計空間を有効に活用しながら、ハイパスフィルタの次数を増加させることができる。すなわち、積層フィルタの大型化を抑制しながらハイパスフィルタの次数を高くすることができる。

図１１は、図６の挿入損失ＩＬ４２と図１０のハイパスフィルタ２の挿入損失ＩＬ９１とを併せて示す図である。挿入損失ＩＬ４２となる場合の図３の誘電体層１２４と１２７との距離は、図１０の誘電体層２３４と２３７との距離に等しい。挿入損失ＩＬ４２となる場合の図３の誘電体層１２７と１２８との距離は、図１０の誘電体層２３７と２３８との距離に等しい。

図１１に示されるように、挿入損失ＩＬ９１と４２とを比較すると、通過帯域よりも低い周波数帯において、周波数ｆ５０付近における減衰量の変化の態様に関して、挿入損失ＩＬ９１の方がＩＬ４２よりも急峻である。９次のハイパスフィルタ２の方が、５次のハイパスフィルタよりも、通過可能な信号の周波数を或る周波数以上に限定するというハイパスフィルタの機能が改善されている。

以上、実施の形態２に係る積層フィルタによれば、積層フィルタの大型化を抑制しながら所望の周波数特性を実現することができる。

［実施の形態３］
図１２は、実施の形態３に係る積層フィルタの一例であるハイパスフィルタ３の等価回路図である。図１２に示されるように、ハイパスフィルタ３は、端子Ｐ３０，Ｐ３４と、ＬＣ直列共振器３１〜３３とを含む。

ＬＣ直列共振器３１と３３とは、端子Ｐ３０とＰ３４との間で直列に接続されている。ＬＣ直列共振器３１は、端子Ｐ３０に接続されている。ＬＣ直列共振器３３は、端子Ｐ３４に接続されている。

ＬＣ直列共振器３１は、インダクタＬ３１１とキャパシタＣ３１２とを含む。ＬＣ直列共振器３３は、インダクタＬ３１５と、キャパシタＣ３１６とを含む。インダクタＬ３１１は、端子Ｐ３０に接続されている。キャパシタＣ３１２は、キャパシタＣ３１６に接続されている。インダクタＬ３１５は、端子Ｐ３４に接続されている。

ＬＣ直列共振器３２は、ＬＣ直列共振器３１と３２との間の接続点Ｎ３０１と接地点ＧＮＤとの間に接続されている。Ｌ直列共振器３２は、インダクタＬ３１３と、キャパシタＣ３１４とを含む。インダクタＬ３１３は、接続点Ｎ３０１に接続されている。キャパシタＣ３１４は、接地点ＧＮＤに接続されている。

図１３は、図１２のハイパスフィルタ３の積層構造の一例を示す分解斜視図である。図１３に示されるように、ハイパスフィルタ３は、複数の誘電体層３２１〜３３１がＺ軸方向に積層された積層体である。

底面ＢＦには、端子Ｐ３０，Ｐ３４と、接地端子３３２〜３３５とが形成されている。接地端子３３２〜３３５は、接地点ＧＮＤを形成している。端子Ｐ３０，Ｐ３４、および接地端子３３２〜３３５は、たとえば平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。

誘電体層３２１には、キャパシタ導体パターン３３６が形成されている。キャパシタ導体パターン３３６は、ビア導体パターン３５１〜３５４によって、接地端子３３２〜３３５にそれぞれ接続されている。

誘電体層３２２には、キャパシタ導体パターン３３７が形成されている。キャパシタ導体パターン３３７と３３６とは、キャパシタＣ３１４を形成している。

誘電体層３２４には、線路導体パターン３３８が形成されている。線路導体パターン３３８は、Ｘ軸方向に延在している。線路導体パターン３３８は、ビア導体パターン３５５によってキャパシタ導体パターン３３７に接続されている。

誘電体層３２７には、線路導体パターン３３９が形成されている。線路導体パターン３３９は、Ｘ軸方向に延在している。線路導体パターン３３９は、ビア導体パターン３５６によって線路導体パターン３３８に接続されている。

誘電体層３２８には、線路導体パターン３４０が形成されている。線路導体パターン３４０は、Ｘ軸方向に延在している。線路導体パターン３４０は、ビア導体パターン３５７によって線路導体パターン３３９に接続されている。

線路導体パターン３４０、ビア導体パターン３５７、線路導体パターン３３９、ビア導体パターン３５６、および線路導体パターン３３８は、インダクタＬ３１３を形成している。線路導体パターン３３９は、線路導体パターン３４０と対向している。線路導体パターン３３８は、線路導体パターン３３９と対向している。Ｚ軸方向から平面視したとき、ビア導体パターン３５７と３５６との間に位置する線路導体パターン３３９の部分は、線路導体パターン３４０および３３８と重なっている。

誘電体層３２９には、キャパシタ導体パターン３４１，３４２が形成されている。キャパシタ導体パターン３４１は、ビア導体パターン３５８によって端子Ｐ３０に接続されている。ビア導体パターン３５８は、インダクタＬ３１１を形成している。キャパシタ導体パターン３４２は、ビア導体パターン３５９によって端子Ｐ３４に接続されている。ビア導体パターン３５９は、インダクタＬ３１５を形成している。

誘電体層３３０には、キャパシタ導体パターン３４３，３４４と、線路導体パターン３４５，３４６とが形成されている。キャパシタ導体パターン３４３と３４４とは、線路導体パターン３４５によって接続されている。線路導体パターン３４６は、線路導体パターン３４５に接続されている。線路導体パターン３４６は、ビア導体パターン３６０によって線路導体パターン３４０に接続されている。

キャパシタ導体パターン３４１と３４３とは、キャパシタＣ３１２を形成している。キャパシタ導体パターン３４２と３４４とは、キャパシタＣ３１６を形成している。

以上、実施の形態３に係る積層フィルタによれば、積層フィルタの大型化を抑制しながら所望の周波数特性を実現することができる。

今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２，３ ハイパスフィルタ、Ｐ１０，Ｐ１６，Ｐ２０，Ｐ３０，Ｐ３４，Ｐ２０５ 端子、１１〜１４，２１〜２６，３１〜３３ ＬＣ直列共振器、１２１〜１３２，２３１〜２４２，３２１〜３３１ 誘電体層、１３３〜１３６，２４３〜２４６，３３２〜３３５ 接地端子、１３７〜１３９，１４６〜１５０，２４７〜２５１，２６６〜２７２，３３６，３３７，３４１〜３４４，１４８１，１４９１，２６８１，２７０１ キャパシタ導体パターン、１４０〜１４５，２５２〜２６５，３３８〜３４０，３４５，３４６，２７１１，２７２１ 線路導体パターン、１５１〜１６４，２７３〜２９６，３５１〜３６０ ビア導体パターン、Ｃ１５，Ｃ２７〜Ｃ２９，Ｃ１１２，Ｃ１１４，Ｃ１１６，Ｃ１１８，Ｃ２１２，Ｃ２１４，Ｃ２１６，Ｃ２１８，Ｃ２２０，Ｃ２２２，Ｃ３１２，Ｃ３１４，Ｃ３１６ キャパシタ、ＤＭ 方向識別マーク、Ｌ１１１，Ｌ１１３Ａ，Ｌ１１３，Ｌ１１５，Ｌ１１７，Ｌ２１１，Ｌ２１３，Ｌ２１５，Ｌ２１７，Ｌ２１９，Ｌ２２１，Ｌ３１１，Ｌ３１３，Ｌ３１５ インダクタ。

Claims (4)

1. 第１〜第３誘電体層を含む複数の誘電体層が積層方向に積層され、前記第２誘電体層が前記第１誘電体層と前記第３誘電体層との間に配置された積層フィルタであって、
   前記第１誘電体層において特定方向に延在する第１部分を含む、第１線路導体パターンと、
   前記第２誘電体層において前記特定方向に延在する第２部分を含む、第２線路導体パターンと、
   前記第３誘電体層において前記特定方向に延在する第３部分を含む、第３線路導体パターンと、
   前記第１線路導体パターンと前記第２線路導体パターンとを接続する第１ビア導体パターンと、
   前記第２線路導体パターンと前記第３線路導体パターンとを接続する第２ビア導体パターンとを備え、
   前記積層方向から平面視したとき、前記第１ビア導体パターンと前記第２ビア導体パターンとの間に位置する前記第２部分は、前記第１部分および前記第３部分と重なっている、積層フィルタ。
2. 前記第１誘電体層と前記第２誘電体層との距離は、前記第２誘電体層と前記第３誘電体層との距離と異なる、請求項１に記載の積層フィルタ。
3. 前記第１ビア導体パターンは、前記第１線路導体パターンの一方端と前記第２線路導体パターンの一方端とを接続し、
   前記第２ビア導体パターンは、前記第２線路導体パターンに他方端と前記第３線路導体パターンの一方端とを接続する、請求項１または２に記載の積層フィルタ。
4. 前記第１誘電体層において前記特定方向に延在する第４部分を含む、第４線路導体パターンと、
   前記第２誘電体層において前記特定方向に延在する第５部分を含む、第５線路導体パターンと、
   前記第３誘電体層において前記特定方向に延在する第６部分を含む、第６線路導体パターンと、
   前記第４線路導体パターンと前記第５線路導体パターンとを接続する第３ビア導体パターンと、
   前記第５線路導体パターンと前記第６線路導体パターンとを接続する第４ビア導体パターンとを備え、
   前記積層方向から平面視したとき、前記第３ビア導体パターンと前記第４ビア導体パターンとの間に位置する前記第５部分は、前記第４部分および前記第６部分と重なっており、
   前記第１部分と前記第４部分とは、前記特定方向に直交する方向に並んでいる、請求項１〜３のいずれか１項に記載の積層フィルタ。

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