JP2019071328A - 半導体実装基板、半導体モジュールおよび半導体実装基板の製造方法 - Google Patents
半導体実装基板、半導体モジュールおよび半導体実装基板の製造方法 Download PDFInfo
- Publication number
- JP2019071328A JP2019071328A JP2017195937A JP2017195937A JP2019071328A JP 2019071328 A JP2019071328 A JP 2019071328A JP 2017195937 A JP2017195937 A JP 2017195937A JP 2017195937 A JP2017195937 A JP 2017195937A JP 2019071328 A JP2019071328 A JP 2019071328A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- heat sink
- layer
- semiconductor
- disposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Die Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
【課題】半導体モジュールの放熱性を向上させることができる技術を提供する。【解決手段】半導体実装基板は、放熱板と、放熱板の上面に配置されている第1金属層であって、半導体素子を配置することが可能な第1金属層と、放熱板の下面に配置されている第1絶縁層と、放熱板の側面に配置されている第2絶縁層と、を備える。放熱板の熱伝導率が第1絶縁層および第2絶縁層の熱伝導率よりも高い。【選択図】図1
Description
本明細書が開示する技術は、半導体実装基板や半導体モジュールに関する。
従来のSi素子と比べて耐熱性に優れたSiC素子やGaN素子の開発が進んでいる。また、パワーモジュールの低コスト化や高性能化のために、出力密度の増大が年々進んでいる。従来よりも放熱性と耐久性に優れたモジュールを実現するための半導体実装基板が必要とされている。また、関連する技術が非特許文献1に開示されている。
只野博「自動車に必要とされるパワーデバイス」、2009年1月23日、第4回窒化物半導体応用研究会、インターネット(http://www.astf.or.jp/cluster/event/semicon/20090123/090123_4th_semicon_tadano.pdf)
図5に、非特許文献1に係る半導体モジュール101の要部断面図を示す。冷却器102上に、グリス103、ベースプレート104、接合層105、金属層106、絶縁板107、金属層108、接合層109、半導体素子110、が積層されている。金属層106、絶縁板107、金属層108によって実装基板120が構成されている。絶縁板107は、実装基板120の中間に配置されている。絶縁板107は、金属層106や108などの他の構成材料と比べて熱伝導率が低い材料である。従って、半導体素子110から金属層106およびベースプレート104への伝熱が絶縁板107によって阻害されてしまうため、半導体モジュールの放熱性が低くなってしまう。
本明細書が開示する半導体実装基板は、放熱板と、放熱板の上面に配置されている第1金属層であって、半導体素子を配置することが可能な第1金属層と、放熱板の下面に配置されている第1絶縁層と、放熱板の側面に配置されている第2絶縁層と、を備える。放熱板の熱伝導率が第1絶縁層および第2絶縁層の熱伝導率よりも高い。
熱伝導率の低い第1絶縁層が、放熱板の下面に配置されている。よって、第1絶縁層を放熱板の中間に配置する場合に比して、第1絶縁層を半導体素子からより遠い位置に配置することが可能となる。半導体素子から第1金属層および放熱板への伝熱が第1絶縁層によって阻害されてしまうことがない。素子で発生した熱を放熱板で効率的に放熱することが可能となるため、半導体実装基板の放熱性を高めることができる。また、第2絶縁層が放熱板の側面にも配置されているため、放熱板の上面の第1金属層から放熱板の下面側に向けて、放熱板の側面を通して沿面放電が生じてしまう事態を防止できる。半導体モジュールの絶縁性を高めることができる。
放熱板は金属系複合材料であってもよい。放熱板に金属材料を用いる場合に比して、線膨張係数を低くすることができる。熱ひずみの影響を小さくすることができるため、半導体素子を実装して使用する際の耐久性を向上させることが可能となる。また、樹脂系の複合材料を用いる場合に比して、熱伝導率を高くすることができるため、半導体素子の放熱性を高めることが可能となる。
金属系複合材料は、ダイヤモンド、グラファイト、グラフェン、炭素繊維、フラーレン、カーボンナノチューブ、カーボンナノワイヤの少なくとも1つを含んだ複合材料であってもよい。放熱板が炭素系材料を含んでいるため、放熱板の熱伝導率を高めると同時に、線膨張係数を小さくすることができる。高い放熱性と、熱ひずみに対する耐久性を兼ね備えた半導体実装基板を実現することができる。
金属系複合材料は、銅ダイヤモンド複合材料または銀ダイヤモンド複合材料であってもよい。
放熱板の下面と、放熱板の下面に配置されている第1絶縁層と、の間に配置されている中間層をさらに備えていてもよい。中間層と第1絶縁層との界面における中間層の表面は、研磨加工が行われていてもよい。中間層の表面を、研磨加工により平坦化することができる。
放熱板の側面と、放熱板の側面に配置されている第2絶縁層との間に配置されている第2金属層をさらに備えていてもよい。第1金属層、中間層および第2金属層は、同一材料で一体に形成されていてもよい。第1金属層、中間層および第2金属層を、一度の工程で同時に形成することが可能となるため、生産性を向上させることができる。また、中間層を金属層で形成することができる。金属層は、複合材料層等に比して研磨での平坦化が容易であるため、中間層の表面の平坦度を向上させることができる。
第1絶縁層および第2絶縁層は、CVD法によって一体に形成されていてもよい。CVD法では、PVD法などに比して段差被覆性が高い。よって、CVD法を用いることで、放熱板の下面と側面とに同時に絶縁膜を形成することが可能となるため、生産性を向上させることができる。
第1絶縁層および第2絶縁層は、窒化シリコン膜および酸化シリコン膜の少なくとも一方を含んだ材料であってもよい。窒化シリコン膜や酸化シリコン膜は、半導体分野で使用する絶縁膜として実績があり、成膜技術や成膜装置が確立している。従って、他の絶縁膜を使用する場合に比して、第1絶縁層および第2絶縁層を容易かつ安価に形成することが可能となる。半導体実装基板の低コスト化を実現することができる。
第1絶縁層および第2絶縁層の厚さは20μm以下であってもよい。第1絶縁層および第2絶縁層を構成する材料の厚みを20μm以下とすることで、絶縁性能を維持しながら、半導体実装基板の放熱性を高めることが可能となる。
本明細書が開示する半導体モジュールは、半導体実装基板と、半導体実装基板が備えている放熱板の下面に配置されている第1絶縁層と接して配置されている冷却器と、放熱板の上面に配置されている第1金属層と接して配置されている半導体素子と、を備えることができる。半導体素子はSiCまたはGaNを用いて形成されている素子であってもよい。SiCまたはGaNから第1金属層、放熱板、および冷却器への伝熱が、第1絶縁層によって阻害されてしまうことがない。半導体モジュールの放熱性を高めることができる。
第1金属層と半導体素子との間に配置されている接合層をさらに備えていてもよい。接合層は、金属ナノ粒子接合法、または、SLID(solid-liquid inter- diffusion)接合法により形成されていてもよい。金属ナノ粒子接合法やSLID接合法では、金属ろう材などを用いる従来の接合法に比して、接合層の熱伝導率を高くすることができるとともに、接合層を薄くすることができる。よって、半導体素子で発生した熱をより効率的に取り除くことが可能となる。
第1絶縁層と冷却器との間に、グリス、放熱シート、熱硬化性樹脂の少なくとも1つが配置されていてもよい。これにより、発熱による半導体素子の温度上昇を抑えること、半導体素子と冷却器との電気的絶縁性を保持すること、および冷熱環境において熱ひずみによる劣化を防止することが可能となる。
本明細書が開示する半導体実装基板の製造方法は、半導体素子を配置することが可能な第1金属層を放熱板の上面に形成する第1金属層形成工程と、放熱板の下面に中間層を形成する中間層形成工程と、中間層の表面を研磨する研磨工程と、中間層の表面に第1絶縁層を形成する第1絶縁層形成工程と、放熱板の側面に第2絶縁層を形成する第2絶縁層形成工程と、を備えることができる。
第1絶縁層形成工程および第2絶縁層形成工程は、CVD法を用いて同時に行われてもよい。
放熱板の側面と、放熱板の側面に配置されている第2絶縁層との間に配置されている第2金属層を形成する第2金属層形成工程をさらに備えていてもよい。第1金属層形成工程、第2金属層形成工程および中間層形成工程は、めっき法を用いて同時に行われてもよい。第1金属層、中間層および第2金属層は、同一材料で一体に形成されていてもよい。
図1に、半導体モジュール1の要部断面図を示す。半導体モジュール1は、冷却器2、グリス3、実装基板4、接合層5、半導体素子6、がこの順に積層された構造を備えている。
冷却器2は水冷式であり、冷却水が流動する複数の貫通孔を備える。冷却器2の上面には、サーマル・インターフェース・マテリアルを介して実装基板4が配置されている。本実施形態では、サーマル・インターフェース・マテリアルとして、放熱用シリコーンオイルコンパウンドであるグリス3を用いている。グリス3の厚さは、不図示のスペーサによって30μmに調整している。グリス3を配置することにより、発熱による半導体素子6の温度上昇を抑えることができる。また、グリス3は粘性があるため、冷熱環境において実装基板4と冷却器2との間に熱ひずみによる応力が発生してしまうことを防止できる。
実装基板4は、放熱板10、第1金属層11、第2金属層12、中間層13、第1絶縁層21、第2絶縁層22、を備えている。第1金属層11は、放熱板10の上面に配置されている。第1金属層11は、配線の一部として使用することができる。第2金属層12は、放熱板10の側面に配置されている。中間層13は、放熱板10の下面に配置されている。第1絶縁層21は、中間層13を介して放熱板10の下面に配置されている。第2絶縁層22は、第2金属層12を介して放熱板10の側面に配置されている。
放熱板10の材料は、炭素系材料を含んだ金属系複合材料である。ここで、炭素系材料とは、ダイヤモンド、グラファイト、グラフェン、炭素繊維、フラーレン、カーボンナノチューブ、カーボンナノワイヤ、などに加えて、それらの変性物も含む概念である。変性物の一例としては、金属内包フラーレン、フラーレンピーポッド、化学修飾グラフェン、化学修飾カーボンナノチューブ、不純物ドープダイヤモンド、表面処理ダイヤモンド、などが挙げられる。
本実施形態では、放熱板10の材料は、銅の母材がダイヤモンド粒子を支持する銅−ダイヤモンド複合材である。あるいは、銀の母材がダイヤモンド粒子を支持する銀−ダイヤモンド複合材である。このような放熱板10は、ダイヤモンドを含んでいることから、高い熱伝導率を有することができる。放熱板10の熱伝導率は、第1絶縁層21および第2絶縁層22の熱伝導率よりも高い。具体的には、放熱板10の熱伝導率は、300W/mK以上であり、好ましくは500W/mK以上である。また、放熱板10は、その線膨張係数が半導体素子6及び第1絶縁層21の線膨張係数に近くなるように、ダイヤモンド粒子の含有率が調整されている。これにより、放熱板10の線膨張係数を、10ppm/K以下にすることができる。以上より、樹脂系の複合材料などを用いる場合に比して、放熱板10の熱伝導率を高くすることができるため、半導体素子6の放熱性を高めることが可能となる。また、放熱板10に金属材料を用いる場合に比して、線膨張係数を低くすることができる。熱ひずみの影響を小さくすることができるため、半導体モジュール1の耐久性を向上させることが可能となる。
第1金属層11、第2金属層12、中間層13は、同一材料で一体に形成されている。第1金属層11、第2金属層12、中間層13を、一度の工程で同時に形成することが可能となるため、生産性を向上させることができる。本実施形態では、第1金属層11、第2金属層12、中間層13は、厚さ0.1mmのCuメッキ層である。
中間層13は、実装基板4の下面の平坦度を向上させるための層である。中間層13は、放熱板10を構成している複合材料よりも、研磨しやすい材料で構成されている。本実施形態では、中間層13はCuメッキ層であるため、研磨によって容易に平坦化が可能である。
第1絶縁層21および第2絶縁層22は、窒化シリコン膜および酸化シリコン膜の少なくとも一方を含んだ材料である。窒化シリコン膜や酸化シリコン膜は、半導体分野で使用する絶縁膜として実績があり、成膜技術や成膜装置が確立している。従って、他の絶縁膜を使用する場合に比して、第1絶縁層21および第2絶縁層22を容易かつ安価に形成することが可能となる。実装基板4の低コスト化を実現することができる。
第1絶縁層21および第2絶縁層22の厚さは、例えば、20μm以下である。また、第1絶縁層21および第2絶縁層22の熱伝導率は、例えば、20W/mK以上である。これにより、実装基板4の放熱層を高めることができる。また、絶縁膜の破壊電界は、窒化シリコン膜が10MV/cm、酸化シリコン膜が4〜5MV/cmである。従って、20μm程度の厚さを有することで、第1絶縁層21および第2絶縁層22の絶縁耐圧を1kV以上にすることができる。これにより、実装基板4の絶縁性能を維持することができる。
第1絶縁層21および第2絶縁層22は、CVD法によって一体に形成されている。CVD法では、PVD法などに比して段差被覆性が高い。よって、CVD法を用いることで、放熱板10の下面と側面とに同時に絶縁膜を形成することが可能となるため、生産性を向上させることができる。
接合層5は、第1金属層11と半導体素子6との間に配置されている。接合層5は、金属ナノ粒子接合法、または、SLID(solid-liquid inter- diffusion)接合法により形成された層である。これらの接合法の内容は周知であるため、具体的な説明は省略する。本実施形態では、接合層5は、Bi−Sn合金添加Cuナノ粒子接合材である。金属ナノ粒子接合法やSLID接合法では、はんだなどを用いる従来の接合法に比して、接合層5の熱伝導率を高くすることができるとともに、接合層5を薄くすることができる。よって、半導体素子6で発生した熱をより効率的に取り除くことが可能となる。また半導体素子6がSiC素子またはGaN素子などのワイドギャップ半導体素子であり、Si素子より高温で使用する場合、接合層5に従来の鉛フリーはんだを使用することができない。そこで、金属ナノ粒子接合法またはSLID接合法を用いて接合層5を形成することで、高温耐性を得ることができる。
半導体素子6は、SiCまたはGaNなどのワイドギャップ半導体を用いて形成されている、ショットキーバリアダイオード、MOSFETまたはHEMTなどである。本実施形態では、半導体素子6は、SiCで形成されている。
(半導体モジュール1の製造方法)
次いで、図2〜図4を参照して、半導体モジュール1の製造方法について説明する。図2のフローチャートのステップS1〜S3によって、実装基板形成工程が行われる。ステップS1の金属層形成工程では、放熱板10の上面、側面、下面に、厚さ0.1mmのCuメッキ層を形成する。これにより、図3に示すように、第1金属層11、第2金属層12、中間層13が、一体に形成される。
次いで、図2〜図4を参照して、半導体モジュール1の製造方法について説明する。図2のフローチャートのステップS1〜S3によって、実装基板形成工程が行われる。ステップS1の金属層形成工程では、放熱板10の上面、側面、下面に、厚さ0.1mmのCuメッキ層を形成する。これにより、図3に示すように、第1金属層11、第2金属層12、中間層13が、一体に形成される。
ステップS2の研磨工程では、中間層13の表面13aを研磨することで平坦化する。なお、平坦化された状態とは、表面13aの表面粗さが5μm以下である状態を意味する。表面粗さは小さいほど特性的には好ましいが、コストの関係もあり、必要な絶縁耐圧や放熱性に応じて決定される。好ましくは1μm以下である。
ステップS3の絶縁層形成工程では、中間層13が上向きとなるように、実装基板4をCVD装置のステージ20に載置する。そして、CVD法により20μm以下の窒化シリコン膜を成膜する。これにより、図4に示すように、第1絶縁層21および第2絶縁層22が同時に一体で形成される。なお、第1金属層11はCVD装置のステージ20に接触しているため、第1金属層11の表面11aには窒化シリコン膜が成膜されない。これにより、実装基板形成工程が完了し、実装基板4が完成する。また、中間層13の表面13aが平坦化されているため、高い絶縁耐圧を得ることが可能となる。
ステップS4の半導体素子の接合工程では、第1金属層11上に、接合層5を介して半導体素子6を接合する。具体的には、Cuナノ粒子を含むペーストを第1金属層11上に形成し、ペースト上に半導体素子6を搭載した後に、ペーストを加熱(焼結)する。これにより、ペーストが硬化して、接合層5が形成されるとともに、第1金属層11上に半導体素子6が接合される。
ステップS5の冷却器の接合工程では、冷却器2上に、グリス3を介して実装基板4を搭載する(図1参照)。中間層13の表面13aが平坦化されているため、窒化シリコン膜を成膜した後の第1絶縁層21の表面も平坦度が維持されている。従って、グリス3の厚みを均一にすることができるため、半導体モジュール1の放熱性を向上させることが可能となる。
(効果)
図5に示す従来の半導体モジュール101のように、絶縁板107を実装基板120の中間に配置する場合には、半導体素子110と絶縁板107との距離D1が小さくなる。半導体素子110から金属層106およびベースプレート104への伝熱が、熱伝導率の低い絶縁板107によって阻害されてしまう。図1に示す本実施例に係る半導体モジュール1では、第1絶縁層21が、放熱板10の下面に配置されている。よって、半導体素子6と第1絶縁層21との距離D2を、前述した距離D1よりも大きくすることができる。半導体素子6から第1金属層11、放熱板10および中間層13への伝熱が、第1絶縁層21によって阻害されてしまうことがない。半導体素子6で発生した熱を効率的に放熱することが可能となる。
図5に示す従来の半導体モジュール101のように、絶縁板107を実装基板120の中間に配置する場合には、半導体素子110と絶縁板107との距離D1が小さくなる。半導体素子110から金属層106およびベースプレート104への伝熱が、熱伝導率の低い絶縁板107によって阻害されてしまう。図1に示す本実施例に係る半導体モジュール1では、第1絶縁層21が、放熱板10の下面に配置されている。よって、半導体素子6と第1絶縁層21との距離D2を、前述した距離D1よりも大きくすることができる。半導体素子6から第1金属層11、放熱板10および中間層13への伝熱が、第1絶縁層21によって阻害されてしまうことがない。半導体素子6で発生した熱を効率的に放熱することが可能となる。
また本実施例に係る半導体モジュール1では、第2絶縁層22が放熱板10の側面にも配置されている。よって、放熱板10の上面の第1金属層11と放熱板10の下面に配置されている冷却器2との間で、放熱板10の側面を通して沿面放電が生じてしまう事態を防止できる。半導体モジュール1の絶縁性を高めることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
(変形例)
グリス3は、サーマル・インターフェース・マテリアルの一例である。グリス3に代えて、放熱シートや熱硬化性樹脂を用いてもよい。
グリス3は、サーマル・インターフェース・マテリアルの一例である。グリス3に代えて、放熱シートや熱硬化性樹脂を用いてもよい。
第1金属層11、第2金属層12、中間層13は一体に形成されていなくてもよいし、各々別の材料であってもよい。第1金属層11、第2金属層12、中間層13の材料は、銅に限られず、アルミニウム、ニッケル、金、銀などの各種金属であってもよい。
中間層13の材料は、金属に限らない。中間層13は、研磨により平坦性が得られやすい材料であればよい。
中間層13の位置は、放熱板10と第1絶縁層21との間の位置に限られない。例えば、第1絶縁層21とグリス3の間に中間層13を配置してもよい。また、中間層13の数は1つに限られない。放熱板10と第1絶縁層21との間、および、第1絶縁層21とグリス3の間に中間層を配置してもよい。
放熱板10の材料は、炭素系材料を含んだ金属系複合材料に限られない。放熱板10の材料は、炭素系材料、炭素系材料とセラミックスとの複合材料、炭素系材料と有機物との複合材料、などであってもよい。
第1絶縁層21および第2絶縁層22の材料は、窒化シリコン膜や酸化シリコン膜に限られない。Al2O3、ZrO2、3Al2O3−2SiO2、Y2O3等であってもよい。
半導体素子6は、SiCやGaNに代えて、シリコン、ガリウムヒ素、ダイヤモンド、酸化ガリウムを用いて形成された素子であってもよい。
1:半導体モジュール、2:冷却器、3:グリス、4:実装基板、5:接合層、6:半導体素子、10:放熱板、11:第1金属層、12:第2金属層、13:中間層、21:第1絶縁層、22:第2絶縁層
Claims (15)
- 放熱板と、
前記放熱板の上面に配置されている第1金属層であって、半導体素子を配置することが可能な前記第1金属層と、
前記放熱板の下面に配置されている第1絶縁層と、
前記放熱板の側面に配置されている第2絶縁層と、
を備えた半導体実装基板であって、
前記放熱板の熱伝導率が前記第1絶縁層および前記第2絶縁層の熱伝導率よりも高い、半導体実装基板。 - 前記放熱板は金属系複合材料である、請求項1に記載の半導体実装基板。
- 前記金属系複合材料は、ダイヤモンド、グラファイト、グラフェン、炭素繊維、フラーレン、カーボンナノチューブ、カーボンナノワイヤの少なくとも1つを含んだ複合材料である、請求項2に記載の半導体実装基板。
- 前記金属系複合材料は、銅ダイヤモンド複合材料または銀ダイヤモンド複合材料である、請求項3に記載の半導体実装基板。
- 前記放熱板の下面と、前記放熱板の下面に配置されている前記第1絶縁層と、の間に配置されている中間層をさらに備え、
前記中間層と前記第1絶縁層との界面における前記中間層の表面は、研磨加工が行われている、請求項1〜4の何れか1項に記載の半導体実装基板。 - 前記放熱板の側面と、前記放熱板の側面に配置されている前記第2絶縁層との間に配置されている第2金属層をさらに備え、
前記第1金属層、前記中間層および前記第2金属層は、同一材料で一体に形成されている、請求項5に記載の半導体実装基板。 - 前記第1絶縁層および前記第2絶縁層は、CVD法によって一体に形成されている、請求項1〜6の何れか1項に記載の半導体実装基板。
- 前記第1絶縁層および前記第2絶縁層は、窒化シリコン膜および酸化シリコン膜の少なくとも一方を含んだ材料である、請求項1〜7の何れか1項に記載の半導体実装基板。
- 前記第1絶縁層および前記第2絶縁層の厚さは20μm以下である、請求項1〜8の何れか1項に記載の半導体実装基板。
- 請求項1〜9の何れか1項に記載の半導体実装基板と、
前記半導体実装基板が備えている前記放熱板の下面に配置されている前記第1絶縁層と接して配置されている冷却器と、
前記放熱板の上面に配置されている前記第1金属層と接して配置されている半導体素子と、
を備えた半導体モジュールであって、
前記半導体素子はSiCまたはGaNを用いて形成されている素子である、半導体モジュール。 - 前記第1金属層と前記半導体素子との間に配置されている接合層をさらに備え、
前記接合層は、金属ナノ粒子接合法、または、SLID(solid-liquid inter- diffusion)接合法により形成されている、請求項10に記載の半導体モジュール。 - 前記第1絶縁層と前記冷却器との間に、グリス、放熱シート、熱硬化性樹脂の少なくとも1つが配置されている、請求項10または11に記載の半導体モジュール。
- 半導体素子を配置することが可能な第1金属層を放熱板の上面に形成する第1金属層形成工程と、
前記放熱板の下面に中間層を形成する中間層形成工程と、
前記中間層の表面を研磨する研磨工程と、
前記中間層の表面に第1絶縁層を形成する第1絶縁層形成工程と、
前記放熱板の側面に第2絶縁層を形成する第2絶縁層形成工程と、
を備える、半導体実装基板の製造方法。 - 前記第1絶縁層形成工程および前記第2絶縁層形成工程は、CVD法を用いて同時に行われる、請求項13に記載の半導体実装基板の製造方法。
- 前記放熱板の側面と、前記放熱板の側面に配置されている前記第2絶縁層との間に配置されている第2金属層を形成する第2金属層形成工程をさらに備え、
前記第1金属層形成工程、前記第2金属層形成工程および前記中間層形成工程は、めっき法を用いて同時に行われ、
前記第1金属層、前記中間層および前記第2金属層は、同一材料で一体に形成されている、請求項13または14に記載の半導体実装基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017195937A JP2019071328A (ja) | 2017-10-06 | 2017-10-06 | 半導体実装基板、半導体モジュールおよび半導体実装基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017195937A JP2019071328A (ja) | 2017-10-06 | 2017-10-06 | 半導体実装基板、半導体モジュールおよび半導体実装基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019071328A true JP2019071328A (ja) | 2019-05-09 |
Family
ID=66440651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017195937A Pending JP2019071328A (ja) | 2017-10-06 | 2017-10-06 | 半導体実装基板、半導体モジュールおよび半導体実装基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2019071328A (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0969590A (ja) * | 1995-06-23 | 1997-03-11 | Toshiba Corp | 窒化けい素回路基板 |
JP2009004666A (ja) * | 2007-06-25 | 2009-01-08 | Hitachi Ltd | パワー半導体モジュールおよびその製造方法 |
JP2013012693A (ja) * | 2011-06-27 | 2013-01-17 | Deiakkusu:Kk | 半導体モジュール実装方法 |
WO2014175062A1 (ja) * | 2013-04-24 | 2014-10-30 | 富士電機株式会社 | パワー半導体モジュールおよびその製造方法、電力変換器 |
WO2016035795A1 (ja) * | 2014-09-02 | 2016-03-10 | 株式会社アライドマテリアル | ダイヤモンド複合材料、及び放熱部材 |
WO2016035789A1 (ja) * | 2014-09-02 | 2016-03-10 | 電気化学工業株式会社 | 半導体素子用放熱部品 |
-
2017
- 2017-10-06 JP JP2017195937A patent/JP2019071328A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0969590A (ja) * | 1995-06-23 | 1997-03-11 | Toshiba Corp | 窒化けい素回路基板 |
JP2009004666A (ja) * | 2007-06-25 | 2009-01-08 | Hitachi Ltd | パワー半導体モジュールおよびその製造方法 |
JP2013012693A (ja) * | 2011-06-27 | 2013-01-17 | Deiakkusu:Kk | 半導体モジュール実装方法 |
WO2014175062A1 (ja) * | 2013-04-24 | 2014-10-30 | 富士電機株式会社 | パワー半導体モジュールおよびその製造方法、電力変換器 |
WO2016035795A1 (ja) * | 2014-09-02 | 2016-03-10 | 株式会社アライドマテリアル | ダイヤモンド複合材料、及び放熱部材 |
WO2016035789A1 (ja) * | 2014-09-02 | 2016-03-10 | 電気化学工業株式会社 | 半導体素子用放熱部品 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20180158753A1 (en) | Heat dissipating structure and manufacture | |
US8537553B2 (en) | Devices having anisotropic conductivity heatsinks, and methods of making thereof | |
JP5707810B2 (ja) | 半導体モジュールの製造方法 | |
JP2011091106A (ja) | 熱伝導部材及びその製造方法、放熱用部品、半導体パッケージ | |
JPWO2015029511A1 (ja) | 半導体装置およびその製造方法 | |
JP7289889B2 (ja) | 熱応力補償接合層及びこれを包含するパワーエレクトロニクスアセンブリ | |
JP7172319B2 (ja) | 放熱構造体、電子装置、及び放熱構造体の製造方法 | |
US20200126946A1 (en) | Encapsulated stress mitigation layer and power electronic assemblies incorporating the same | |
US20210381110A1 (en) | Transient liquid phase bonding compositions and power electronics assemblies incorporating the same | |
US20190229083A1 (en) | Hybrid bonding materials comprising ball grid arrays and metal inverse opal bonding layers, and power electronics assemblies incorporating the same | |
JP2007157835A (ja) | 実装基板 | |
US20210066157A1 (en) | Power electronics module and a method of producing a power electronics module | |
JP2019021864A (ja) | パワーモジュール | |
US10319700B1 (en) | Stacked semiconductor architecture including semiconductor dies and thermal spreaders on a base die | |
JP2019079914A (ja) | 半導体モジュールおよび半導体モジュールの製造方法 | |
JP2019071328A (ja) | 半導体実装基板、半導体モジュールおよび半導体実装基板の製造方法 | |
JP2017139325A (ja) | 半導体モジュール及び半導体モジュールの製造方法 | |
US20070048520A1 (en) | Thermal interface material and method for making the same | |
JP6508182B2 (ja) | 半導体モジュールとその製造方法 | |
US10856403B2 (en) | Power electronics module and a method of producing a power electronics module | |
JP6327513B2 (ja) | 半導体装置及びその製造方法 | |
KR102064158B1 (ko) | 방열판재 | |
EP3624182B1 (en) | Power semiconductor module arrangement, substrate arrangement, and method for producing the same | |
JP5979478B2 (ja) | 3層構造積層ダイヤモンド系基板、パワー半導体モジュール用放熱実装基板およびそれらの製造方法 | |
TWI491085B (zh) | 複合散熱體及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191023 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200609 |