JP2019068551A - Gate drive circuit - Google Patents
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Abstract
Description
本発明は、上下アームを構成するスイッチング素子を駆動するゲート駆動回路に関する。 The present invention relates to a gate drive circuit for driving switching elements constituting upper and lower arms.
図4に示すように、スイッチングスピードの速いSJ-MOSFETやSiC-MOSFET等のスイッチング素子S1、S2で上下アームを構成した場合、ターンオンしたスイッチング素子(図4に示す例ではS1)の逆側のスイッチング素子(図4に示す例ではS2)のドレイン−ソース間電圧VDSが大きい速度dVDS/dtで上昇する。そして、図1に矢印で示すように、スイッチング素子S2のミラー容量CDGを介してドライバ回路10にサージ電流(IDG=CDG×dVDS/dt)が流れ込む。すると、ゲート電位VGSがゲート抵抗R1と制御回路Z1のゲートインピーダンスR2とによって、VGS=(R1+R2)×IDGに上昇して誤点弧を引き起こす時がある。 As shown in FIG. 4, when the upper and lower arms are constituted by switching elements S1 and S2 such as SJ-MOSFET and SiC-MOSFET having high switching speed, the opposite side of the turned-on switching element (S1 in the example shown in FIG. 4) The drain-source voltage V DS of the switching element (S2 in the example shown in FIG. 4) rises at a large speed dV DS / dt. Then, as indicated by the arrows in FIG. 1, a surge current (I DG = C DG × dV DS / dt) flows into the driver circuit 10 via the mirror capacitance C DG of the switching element S2. Then, there are times when the gate potential V GS rises to V GS = (R 1 + R 2 ) × I DG by the gate resistance R 1 and the gate impedance R 2 of the control circuit Z 1 to cause a false ignition.
このような誤点弧対策として、図5のようなゲート駆動回路が提案されている(例えば、特許文献1、2参照)。図5(a)に示すゲート駆動回路11、12では、サージ電流によってゲート電位VGSが上昇するとターンオンするトランジスタQ1をスイッチング素子S2のゲート・ソース間に接続することで、誤点弧を防止している。また、図5(b)に示すゲート駆動回路21、22では、サージ電流によってゲート電位VGSが上昇するとターンオンするトランジスタQ1とコンデンサC1とからなる直列回路をスイッチング素子S2のゲート・ソース間に接続することで、誤点弧を防止している。
A gate drive circuit as shown in FIG. 5 has been proposed as a countermeasure against such erroneous firing (see, for example,
しかしながら、従来技術において、スイッチング素子S2のゲート電位VGSは、ターンオン時にゲート容量CGとゲート抵抗R1によってなだらかに立ち上がる。そのため、ゲート抵抗R1の両端に瞬間的に電位差が発生する。すなわち、ゲート容量CGはゲート電圧VGが印加されるまで0Vであるため、ゲート電圧立ち上がりの瞬間は短絡と見なせ、ゲート駆動回路11、12のゲート電圧立ち上がり時の等価回路は、図6に示すようになる。従って、ゲート電圧立ち上がり時には、ゲート電圧VGがゲート抵抗R1と並列に接続されているトランジスタQ1のベース−エミッタ間電圧Vbeにも印加される。そのため、ゲート電圧VG(例えば、10〜15V)がトランジスタQ1のベース−エミッタ間電圧Vbeの最大定格(例えば、5〜7V)を上回る場合、過電圧によるストレスによりトランジスタQ1が破損に至ってしまう虞があるという問題点があった。
However, in the prior art, the gate potential V GS of the
本発明の目的は、従来技術の上記問題を解決し、誤点弧対策用の素子の破損を防止できるゲート駆動回路を提供することにある。 An object of the present invention is to solve the above-mentioned problems of the prior art and to provide a gate drive circuit capable of preventing damage to a device for preventing false firing.
本発明のゲート駆動回路は、上下アームを構成する第1のスイッチング素子をスイッチング制御する制御回路と、前記第1のスイッチング素子のゲート端子と前記制御回路との間に接続されたゲート抵抗と備えたゲート駆動回路であって、前記第1のスイッチング素子のゲート端子から前記制御回路に向けて順方向に接続するダイオードと、抵抗とからなる直列回路が前記ゲート抵抗と並列に接続され、前記直列回路における前記抵抗の両端間の電位差によってターンオンする第2のスイッチング素子が前記第1のスイッチング素子のゲート端子と低電位側端子との間に接続されていることを特徴とする。 A gate drive circuit according to the present invention comprises a control circuit that performs switching control of first switching elements that constitute upper and lower arms, and a gate resistance connected between the gate terminal of the first switching elements and the control circuit. A series circuit including a diode connected in a forward direction from the gate terminal of the first switching element toward the control circuit, and a resistor is connected in parallel with the gate resistor; A second switching element which is turned on by a potential difference between both ends of the resistor in the circuit is connected between the gate terminal of the first switching element and the low potential side terminal.
本発明によれば、制御回路によるゲート電圧立ち上がり時に、ストレスとなる過電圧が誤点弧対策用の素子として設けた第2のスイッチング素子に印加されることがないため、第2のスイッチング素子の破損を防止でき、安定的に誤点弧を防止することができるという効果を奏する。 According to the present invention, when the gate voltage rises by the control circuit, the overvoltage which is a stress is not applied to the second switching element provided as an element for preventing false firing, so that the second switching element is damaged. This is effective in that the false firing can be prevented stably.
以下、図を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施の形態において、同様の機能を示す構成には、同一の符号を付して適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following embodiments, the same reference numerals are given to the configurations showing the same functions, and the description will be appropriately omitted.
本実施の形態のゲート駆動回路31、32は、図1を参照すると、上下アームを構成するスイッチング素子S1、S2をそれぞれ駆動する回路である。ゲート駆動回路31、32は、同一構成であるため、以下、ゲート駆動回路32について説明し、ゲート駆動回路31の説明は省略する。
Referring to FIG. 1, the
スイッチング素子S1、S2は、スイッチングスピードの速いSJ(スーパー ジャンクション)MOSFETやSiC(シリコンカーバイド)MOSFET等が用いられる As the switching elements S1 and S2, SJ (super junction) MOSFETs or SiC (silicon carbide) MOSFETs having a high switching speed are used.
ゲート駆動回路32は、スイッチング素子S2をスイッチング制御する制御回路Z1と、ゲート抵抗R1と、ダイオードD1と、抵抗R3と、トランジスタQ1とを備えている。なお、図1に示すR2は、制御回路Z1のゲートインピーダンスである。
The
ゲート抵抗R1は、スイッチング素子S2における寄生振動を防止する目的で、スイッチング素子S2のゲート端子(制御端子)と制御回路Z1との間に接続されている。 Gate resistor R 1, for the purpose of preventing parasitic oscillation in the switching element S2, is connected between the gate terminal (control terminal) and the control circuit Z1 of the switching element S2.
ダイオードD1は、カソードがゲート抵抗R1と制御回路Z1との接続点に、アノードが抵抗R3を介してゲート抵抗R1とスイッチング素子S2のゲート端子との接続点にそれぞれ接続されている。すなわち、スイッチング素子S2のゲート端子から制御回路Z1に向けて順方向に接続するダイオードD1と、抵抗R3とからなる直列回路がゲート抵抗R1と並列に接続されている。 Diode D 1 has a cathode to the connection point of the gate resistor R 1 and the control circuit Z1, an anode is connected to a connection point between the gate terminal of the gate through a resistor R 3 resistor R 1 and the switching element S2 . That is, the diode D1 that connects in a forward direction toward the control circuit Z1 from the gate terminal of the switching element S2, a series circuit composed of the resistor R 3 Metropolitan is connected in parallel to the gate resistor R 1.
トランジスタQ1は、スイッチング素子S2のゲート端子とソース端子(低電位側端子)との間に接続され、スイッチング素子S2のゲート端子から流れ込むサージ電流によってゲート電位VGSが上昇すると、抵抗R3の両端間の電位差によってターンオンし、ゲート電位VGSをソース電位VSにクランプし、誤点弧を防止する。 Transistor Q 1 is connected between the gate terminal and the source terminal of the switching element S2 (the low potential side terminal), the surge current flowing from the gate terminal of the switching element S2 when the gate potential V GS increases, the resistance R 3 It turns on by the potential difference between both ends, clamps the gate potential V GS to the source potential V S , and prevents false ignition.
本実施の形態では、トランジスタQ1としてPNPトランジスタを用い、エミッタがゲート抵抗R1とスイッチング素子S2のゲート端子との接続点に、コレクタがスイッチング素子S2のソース端子に、ベースがダイオードD1のアノードと抵抗R3との接続点にそれぞれ接続されている。 In this embodiment, a PNP transistor as the transistor Q 1, to the connection point of the emitter and the gate terminal of the gate resistor R 1 and the switching element S2, the source terminal of the collector is the switching element S2, the base of the diode D 1 It is connected to the connection point of the anode and the resistor R 3.
図2は、ゲート駆動回路32のゲート電圧立ち上がり時の等価回路である。図2に示すように、トランジスタQ1のベース−エミッタ間はダイオードDQで表せる。従って、ダイオードD1とダイオードDQとからなる直列回路がゲート抵抗R1と並列に接続されていると見なすことができ、ゲート電圧立ち上がり時にダイオードD1とダイオードDQとからなる直列回路に逆方向のゲート電圧VGが印加されることになる。この場合、ダイオードDQに印加される電圧はダイオードD1とダイオードDQとのインピーダンスによって決まることになるが、ダイオードDQ(トランジスタQ1のベース−エミッタ間)には抵抗R3が並列に接続されているため、ゲート電圧VGはダイオードD1に支配的に印加されることになる。これにより、ゲート電圧立ち上がり時にトランジスタQ1のベースエミッタ間(ダイオードDQ)に過電圧が印加されなくなるため、トランジスタQ1が破損することを防止できる。
FIG. 2 is an equivalent circuit when the gate voltage of the
また、図3に示すゲート駆動回路41、42のように、スイッチング素子S1、S2のゲート端子とソース端子との間に、トランジスタQ1とコンデンサC1とを直列に接続しても良い。トランジスタQ1とコンデンサC1とを直列に接続することで、サージ電流によるゲート電位VGSの上昇に伴ってトランジスタQ1がターンオンすると、コンデンサC1によってスイッチング素子S1、S2の入力容量が大きくなる。従って、スイッチング素子S1、S2のゲート電位VGSの上昇が抑制され、誤点弧が防止される。
Also, like the
この場合も、トランジスタQ1のベース−エミッタ間には抵抗R3が並列に接続されているため、ゲート電圧立ち上がり時にゲート電圧VGはダイオードD1に支配的に印加され、トランジスタQ1が破損することを防止できる。 Again, the transistor Q 1 base - for emitters between the resistor R 3 are connected in parallel, the gate voltage V G at the gate voltage rise is predominantly applied to the diode D 1, the transistor Q 1 is damaged Can be prevented.
以上説明したように、本実施の形態によれば、上下アームを構成するスイッチング素子S1、S2(第1のスイッチング素子)をスイッチング制御する制御回路Z1と、スイッチング素子S1、S2のゲート端子と制御回路Z1との間に接続されたゲート抵抗R1と備えたゲート駆動回路31、32であって、スイッチング素子S1、S2のゲート端子から制御回路Z1に向けて順方向に接続するダイオードD1と、抵抗R3とからなる直列回路がゲート抵抗R1と並列に接続され、直列回路における抵抗R3の両端間の電位差によってターンオンするトランジスタQ1(第2のスイッチング素子)がスイッチング素子S1、S2のゲート端子とソース端子(低電位側端子)との間に接続されている。
この構成により、制御回路Z1によるゲート電圧立ち上がり時に、ストレスとなる過電圧が誤点弧対策用の素子として設けたトランジスタQ1に印加されることがないため、トランジスタQ1の破損を防止でき、安定的に誤点弧を防止することができる。
As described above, according to the present embodiment, the control circuit Z1 that performs switching control of the switching elements S1 and S2 (first switching element) that constitute the upper and lower arms, and the gate terminals of the switching elements S1 and S2 and control a
With this configuration, when the gate voltage rise by the control circuit Z1, since the overvoltage to be stress is that there is no to be applied to the transistor Q 1 which is provided as an element for false firing measures, it is possible to prevent breakage of the transistor Q 1, stable False firing can be prevented.
さらに、本実施の形態は、トランジスタQ1は、コンデンサC1を介してスイッチング素子S1、S2のソース端子と接続されている。
この構成を採用しても、同様にストレスとなる過電圧がトランジスタQ1に印加されることがないため、トランジスタQ1の破損を防止でき、安定的に誤点弧を防止することができる。
Further, in the present embodiment, the transistor Q 1 is connected to the source terminal of the switching element S1, S2 via the capacitor C 1.
Even when employing this configuration, similarly for overvoltage becomes stress is prevented from being applied to the transistor Q 1, can prevent damage to the transistor Q 1, can be prevented stably Ayamaten arc.
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでもない。 Although the present invention has been described above in terms of specific embodiments, it is needless to say that the above embodiments are merely examples and can be modified and implemented without departing from the spirit of the present invention.
11、12、21、22、31、32、41、42 ゲート駆動回路
D1、DQ ダイオード
R1 ゲート抵抗
R2 ゲートインピーダンス
R3 抵抗
Q1 トランジスタ
Z1 制御回路
11,12,21,22,31,32,41,42
Claims (2)
前記第1のスイッチング素子のゲート端子と前記制御回路との間に接続されたゲート抵抗と備えたゲート駆動回路であって、
前記第1のスイッチング素子のゲート端子から前記制御回路に向けて順方向に接続するダイオードと、抵抗とからなる直列回路が前記ゲート抵抗と並列に接続され、
前記直列回路における前記抵抗の両端間の電位差によってターンオンする第2のスイッチング素子が前記第1のスイッチング素子のゲート端子と低電位側端子との間に接続されていることを特徴とするゲート駆動回路。 A control circuit that performs switching control of a first switching element that constitutes the upper and lower arms;
A gate drive circuit comprising: a gate resistor connected between a gate terminal of the first switching element and the control circuit;
A series circuit including a diode connected in a forward direction from the gate terminal of the first switching element to the control circuit, and a resistor is connected in parallel with the gate resistor,
A gate drive circuit characterized in that a second switching element turned on by a potential difference between both ends of the resistor in the series circuit is connected between the gate terminal of the first switching element and the low potential side terminal. .
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