JP2019068379A - 半導体スイッチング素子の駆動回路および半導体スイッチング装置 - Google Patents
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Abstract
【課題】簡易な構成で半導体スイッチング素子の誤動作を抑制することができる半導体スイッチング素子の駆動回路および半導体スイッチング装置を提供する。【解決手段】駆動回路1は、半導体スイッチング素子Q1の第1の主電極D1および第2の主電極S1間の導通または遮断を制御する。駆動回路1は、第1の制御電極G1に対して、第1の制御電極G1の寄生容量の充放電を制御するための電圧を印加する制御部2と、第1の制御電極G1および第2の主電極S1の間に接続される補助スイッチング素子Q2と、第1の制御電極G1の寄生容量の充電電流を用いて補助スイッチング素子Q2を遮断状態に保持する一方で、第1の制御電極G1の寄生容量の放電電流を用いて補助スイッチング素子Q2を導通状態に保持する保持手段とを備える。【選択図】図1
Description
この発明は、半導体スイッチング素子の駆動回路および半導体スイッチング装置に関する。
電力変換装置などを構成する半導体スイッチング装置の電力用半導体スイッチング素子として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはIGBT(Insulated Gate Bipolar Transistor)などの電圧制御型の半導体スイッチング素子が広く用いられている。
電圧制御型の半導体スイッチング素子の駆動回路は、外部からオン指令が入力されると、半導体スイッチング素子を導通状態(オン状態)に遷移(ターンオン)させるための電圧を半導体スイッチング素子の制御電極に印加する。ターンオンさせるための電圧は、半導体スイッチング素子の閾値電圧よりも高い電圧に設定されている。
また、駆動回路は、外部からオフ指令が入力されると、半導体スイッチング素子を遮断状態(オフ状態)に遷移(ターンオフ)させるための電圧を半導体スイッチング素子の制御電極に印加する。ターンオフさせるための電圧は、半導体スイッチング素子の閾値電圧よりも低い電圧に設定されている。
しかしながら、上記の駆動回路においては、半導体スイッチング素子がオフ状態であるときに、制御電極に電圧ノイズが重畳することかある。電圧ノイズに起因して閾値電圧よりも高い電圧が制御電極に印加されることにより、半導体スイッチング素子が誤ってターンオンしてしまうことがある。半導体スイッチング素子が誤ってターンオンすることによって、電力変換装置の内部で電気的短絡が発生し、故障に至る可能性がある。
このような半導体スイッチング素子の誤動作を抑制する機能を備えた駆動回路として、たとえば、特開2017−5698号公報(特許文献1)には、IGBTのゲート端子に制御信号を印加するゲートドライバに、IGBTのコレクタ・ゲート間容量により生成される電流を放電させるためのクランプ端子を設ける構成が開示されている。この駆動回路にはさらに、IGBTのゲートおよびエミッタ間に接続される外部キャパシタと、ゲートドライバの出力信号を反転させる信号反転部と、信号反転部の出力信号に基づいて、外部キャパシタに電源を供給するスイッチング部とが設けられている。
上記特許文献1に記載される駆動回路では、制御信号の反転信号をスイッチング部に入力するための信号反転部、およびIGBTのゲート端子とゲートドライバのクランプ端子とを接続するための配線が必要となる。そのため、駆動回路の構成が複雑になることが懸念される。
この発明はこのような課題を解決するためになされたものであって、その目的は、簡易な構成で半導体スイッチング素子の誤動作を抑制することができる半導体スイッチング素子の駆動回路および半導体スイッチング装置を提供することである。
本発明に係る駆動回路は、第1および第2の主電極ならびに第1の制御電極を有する半導体スイッチング素子の第1および第2の主電極間の導通または遮断を制御する。駆動回路は、第1の制御電極に対して、第1の制御電極の寄生容量の充放電を制御するための電圧を印加する制御部と、第1の制御電極および第2の主電極の間に接続される補助スイッチング素子と、第1の制御電極の寄生容量の充電電流を用いて補助スイッチング素子を遮断状態に保持する一方で、第1の制御電極の寄生容量の放電電流を用いて補助スイッチング素子を導通状態に保持する保持手段とを備える。
好ましくは、補助スイッチング素子は、半導体スイッチング素子の第1の制御電極に電気的に接続された第2の制御電極および第3の主電極と、半導体スイッチング素子の第2の主電極に電気的に接続された第4の主電極とを有する。補助スイッチング素子は、第2の制御電極および前記第3の主電極間の電圧が閾値電圧以下のときに、第3および第4の主電極間が導通するように構成される。保持手段は、第2の制御電極および第3の主電極の間に電気的に接続された整流回路と、整流回路と電気的に並列に接続された容量素子とを含む。
好ましくは、補助スイッチング素子は、正の閾値電圧を有するノーマリオン型のトランジスタで構成される。保持手段は、第1の制御電極の寄生容量の放電電流を整流回路に流すことにより、第2の制御電極および第3の主電極間の電圧を閾値電圧よりも低い電圧に保持する一方で、第1の制御電極の寄生容量の充電電流により生じる容量素子の端子間電圧を用いて、第2の制御電極および第3の主電極間の電圧を閾値電圧よりも高い電圧に保持する。
好ましくは、整流回路は、第3の主電極から第2の制御電極に向かう方向を順方向として、第3の主電極および第2の制御電極の間に電気的に接続された第1の定電圧ダイオードを含む。
好ましくは、整流回路は、第2の制御電極から第3の主電極に向かう方向を順方向として、第2の制御電極および第3の主電極の間に電気的に接続された少なくとも1個以上の第1のダイオードと、第3の主電極から第2の制御電極に向かう方向を順方向として、第2の制御電極および第3の主電極の間に電気的に接続された第2のダイオードとを含む。
好ましくは、補助スイッチング素子は、ノーマリオン型のPチャネルMOSFET、ノーマリオン型のPチャネルIGBT、またはPチャネルJFETである。
好ましくは、補助スイッチング素子は、負の閾値電圧を有するノーマリオフ型のトランジスタで構成される。保持手段は、第1の制御電極の寄生容量の充電電流を整流回路に流すことにより、第2の制御電極および第3の主電極間の電圧を閾値電圧よりも高い電圧に保持する一方で、第1の制御電極の寄生容量の放電電流により生じる容量素子の端子間電圧を用いて、第2の制御電極および第3の主電極間の電圧を閾値電圧以下の電圧に保持する。
好ましくは、整流回路は、第2の制御電極から第3の主電極に向かう方向を順方向として、第2の制御電極および第3の主電極の間に電気的に接続された第3のダイオードを含む。保持手段は、整流回路から制御部に向かう方向を順方向として、整流回路および制御部の間に電気的に接続された第2の定電圧ダイオードをさらに含む。
好ましくは、保持手段は、第1の制御電極および第2の主電極の間に電気的に接続された抵抗素子をさらに含む。
好ましくは、補助スイッチング素子は、ノーマリオフ型のPチャネルMOSFETまたはノーマリオフ型のIGBTである。
好ましくは、補助スイッチング素子および整流回路は、半導体スイッチング素子と同一のパッケージ内に収容されている。パッケージは、容量素子の一方端が接続される第1の端子、および容量素子の他方端が接続される第2の端子を有する。
好ましくは、容量素子は、整流回路の静電容量を用いて形成される。
本発明に係る半導体スイッチング装置は、第1および第2の主電極ならびに第1の制御電極を有する半導体スイッチング素子と、第1および第2の主電極間に接続される電源と、上記いずれかに記載の半導体スイッチング素子の駆動回路とを備える。
本発明に係る半導体スイッチング装置は、第1および第2の主電極ならびに第1の制御電極を有する半導体スイッチング素子と、第1および第2の主電極間に接続される電源と、上記いずれかに記載の半導体スイッチング素子の駆動回路とを備える。
この発明によれば、簡易な構成で半導体スイッチング素子の誤動作を抑制することができる半導体スイッチング素子の駆動回路および半導体スイッチング装置を提供することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では図中の同一または相当部分には同一符号を付してその説明は原則的には繰返さないものとする。
[実施の形態1]
図1は、本発明の実施の形態1に係る半導体スイッチング素子Q1およびその駆動回路1の構成を示す回路図である。半導体スイッチング素子Q1は、電力用半導体スイッチング素子であって、直流電力を交流電力に変換する逆変換器、交流電力を直流電力に変換する順変換器などの電力変換器に含まれている。図1では、半導体スイッチング素子Q1としてNチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を例示しているが、必ずしもMOSFETに限定されるものではなく、IGBT(Insulated Gate Bipolar Transistor)などの電圧制御型の半導体スイッチング素子であってもよい。
図1は、本発明の実施の形態1に係る半導体スイッチング素子Q1およびその駆動回路1の構成を示す回路図である。半導体スイッチング素子Q1は、電力用半導体スイッチング素子であって、直流電力を交流電力に変換する逆変換器、交流電力を直流電力に変換する順変換器などの電力変換器に含まれている。図1では、半導体スイッチング素子Q1としてNチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を例示しているが、必ずしもMOSFETに限定されるものではなく、IGBT(Insulated Gate Bipolar Transistor)などの電圧制御型の半導体スイッチング素子であってもよい。
半導体スイッチング素子Q1は、ドレイン電極D1、ソース電極S1およびゲート電極G1を有し、ゲート電極G1に印加される電圧に従ってドレイン電極D1およびソース電極S1間が導通または遮断する、自己消弧型半導体スイッチング素子である。ドレイン電極D1はこの発明における「第1の主電極」の一実施例に対応し、ソース電極S1は「第2の主電極」の一実施例に対応し、ゲート電極G1は「第1の制御電極」の一実施例に対応する。
半導体スイッチング素子Q1のドレイン電極D1およびソース電極S1間には、ダイオードFD1が逆並列に(すなわち、ドレイン電極DがダイオードFD1のカソード側となるように)接続されている。ダイオードFD1は、半導体スイッチング素子Q1のオフ時にフリーホイール電流を流すために設けられている。
図1の例では、半導体スイッチング素子Q1のドレイン電極D1は負荷3を介して直流電源4(電源電圧VCC)の正極端子に電気的に接続され、半導体スイッチング素子Q1のソース電極Sは直流電源4の負極端子に電気的に接続されている。すなわち、ドレイン電極D1にはソース電極S1よりも高い電圧が印加されている。
図1を参照して、駆動回路1は、半導体スイッチング素子Q1のドレイン電極D1およびソース電極S1間の導通(オン)または遮断(オフ)を制御する回路であって、制御部2を有する。
制御部2は、半導体スイッチング素子Q1を導通状態(オン状態)に遷移(ターンオン)させるための電圧(以下、「ターンオン電圧」とも称する。)を半導体スイッチング素子Q1のゲート電極G1に印加する。ターンオン電圧は、ソース電極S1に対して正の電圧であって、半導体スイッチング素子Q1の閾値電圧Vth1よりも高い電圧である。これにより、半導体スイッチング素子Q1がターンオンし、導通状態となる。
具体的には、半導体スイッチング素子Q1のゲート電極G1に正電圧が印加されると、ゲート電極G1の寄生容量を充電するためにゲート電流が流れる。ゲート寄生容量は、ゲート電極G1およびソース電極S1間に形成される寄生容量(ゲート・ソース間容量Cgs)と、ゲート電極G1およびドレイン電極D1間に形成される寄生容量(ゲート・ドレイン間容量Ggd)とからなる。ゲート電流によってゲート・ソース間容量Cgsが充電され、ゲート・ソース間電圧(以下、「ゲート電圧VGS1」とも称する)が上昇する。ゲート電圧VGS1が閾値電圧Vth1を超えると、半導体スイッチング素子Q1がオンし始める。ゲート・ソース間容量Cgsおよびゲート・ドレイン間容量Cgdがターンオン電圧に到達し、充電が完了すると、ゲート電流が流れなくなる。以降は、ターンオン電圧がゲート電極G1に継続的にかかり、半導体スイッチング素子Q1はオン状態を維持する。
制御部2は、また、半導体スイッチング素子Q1を遮断状態(オフ状態)に遷移(ターンオフ)させるための電圧(以下、「ターンオフ電圧」とも称する。)を半導体スイッチング素子Q1のゲート電極G1に印加する。ターンオフ電圧は、0Vまたはソース電極Sと等しい電圧である。
半導体スイッチング素子Q1のターンオフ時には、ゲート寄生容量(ゲート・ソース間容量Cgsおよびゲート・ドレイン間容量Cgd)に蓄積されていた電荷が放電されるため、ゲート電流(放電電流)が流れる。ゲート寄生容量の放電が完了してゲート電圧VGS1が閾値電圧Vth1を下回ると、ゲート電流が流れなくなり、半導体スイッチング素子Q1はオフ状態を維持する。
このように、駆動回路1において、制御部2は、半導体スイッチング素子Q1のゲート電極G1に対して、半導体スイッチング素子Q1のゲート寄生容量の充放電を制御するための電圧を印加するように構成される。
しかしながら、電圧制御型の半導体スイッチング素子Q1においては、ゲート電圧VGS1が0Vであってオフ状態であるときに、制御部2の出力に重畳した電圧ノイズがゲート電極G1に印加されることで、半導体スイッチング素子Q1が誤ってターンオンしてしまうという問題がある。半導体スイッチング素子Q1が誤ってターンオンすることによって、半導体スイッチング素子Q1を含む回路においては、電気的短絡が発生して故障に至る場合がある。
このような半導体スイッチング素子Q1の誤ったターンオン動作を抑制するためには、オフ状態の半導体スイッチング素子Q1のゲート電圧VGS1を0Vに固定することで、半導体スイッチング素子Q1をオフ状態に保持させる必要がある。本実施の形態1に係る駆動回路1は、オフ状態の半導体スイッチング素子Q1のゲート電圧VGS1を0Vに保持するための構成として、補助スイッチング素子Q2、ダイオードDi1、キャパシタC1および定電圧ダイオードZD1を有する。
補助スイッチング素子Q2は、半導体スイッチング素子Q1のゲート電極G1およびソース電極S1の間に電気的に接続される。補助スイッチング素子Q2は、ドレイン電極D2、ソース電極S2およびゲート電極G2を有し、ゲート電極G2に印加される電圧に従ってドレイン電極D2およびソース電極S2間が導通または遮断する。ドレイン電極Dはこの発明における「第3の主電極」の一実施例に対応し、ソース電極Sは「第4の主電極」の一実施例に対応し、ゲート電極Gは「第2の制御電極」の一実施例に対応する。
補助スイッチング素子Q2のゲート電極G2およびソース電極S2は半導体スイッチング素子Q1のゲート電極G1と電気的に接続され、ドレイン電極D2は半導体スイッチング素子Q1のソース電極S1と電気的に接続されている。
補助スイッチング素子Q2は、Pチャネルトランジスタで構成される。図1の例では、補助スイッチング素子Q2としてPチャネルMOSFETを例示しているが、必ずしもMOSFETに限定されるものではなく、IGBTなどの電圧制御型の半導体スイッチング素子であってもよい。
本実施の形態1では、補助スイッチング素子Q2は、ノーマリオフ型のPチャネルMOSFETで構成される。すなわち、補助スイッチング素子Q2は、負の閾値電圧Vth2を有する。図2に、補助スイッチング素子Q2の電気的特性を模式的に示す。図2に示すように、ソース電極S2にドレイン電極D2よりも高い電圧がかかった状態で、ゲート・ソース間電圧(以下、「ゲート電圧VGS2」とも称する)を下げていった場合、ゲート電圧VGS2が閾値電圧Vth2(<0)となると、ソース電極S2からドレイン電極D2に向かってドレイン電流IDが流れ始める。なお、図2ではドレイン電極D2からソース電極S2に向かう方向を正方向としている。
補助スイッチング素子Q2がターンオンすると、半導体スイッチング素子Q1では、ゲート電極G1およびソース電極S1の間が電気的に短絡されるため、ゲート電圧VGS1が0Vとなり、結果的に半導体スイッチング素子Q1はオフ状態となる。すなわち、補助スイッチング素子Q2をオン状態に保持することができれば、半導体スイッチング素子Q1をオフ状態に保持することができる。
一方、ソース電極S2に対して正の電圧がゲート電極G2に印加されると、補助スイッチング素子Q2はターンオフし、オフ状態となる。補助スイッチング素子Q2がオフ状態となると、半導体スイッチング素子Q1では、ゲート電極G1およびソース電極S1が電気的に分離されることとなる。したがって、制御部2からゲート電極G1に正電圧を印加することで、半導体スイッチング素子Q1をターンオンすることができる。
ダイオードDi1は、アノードが補助スイッチング素子Q2のゲート電極G2に電気的に接続され、カソードが補助スイッチング素子Q2のソース電極S2に電気的に接続される。すなわち、ダイオードDi1は、補助スイッチング素子Q2のゲート電極G2からソース電極S2に向かう方向を順方向として、ゲート電極G2およびソース電極S2の間に電気的に接続される。ダイオードDi1は本発明における「整流回路」の一実施例に対応する。
キャパシタC1は、ダイオードDi1と電気的に並列に接続される。キャパシタC1は本発明における「容量素子」の一実施例に対応する。キャパシタC1としては、ダイオードDi1に外付けされたキャパシタを用いてもよいし、回路構成上等価な位置にあるダイオードDi1の静電容量を用いてもよい。
定電圧ダイオード(ツェナーダイオード)ZD1は、アノードがダイオードDi1のアノードに電気的に接続され、カソードが制御部2に電気的に接続される。すなわち、定電圧ダイオードZD1は、ダイオードDi1のアノードから制御部2に向かう方向を順方向として、ダイオードDi1のアノードおよび制御部2の間に電気的に接続される。定電圧ダイオードZD1は本発明における「第2の定電圧ダイオード」の一実施例に対応する。ダイオードDi1としては、PN接合型のダイオードやショットキーバリアダイオードなどを用いることができる。
本実施の形態1に係る駆動回路1において、ダイオードDi1、キャパシタC1および定電圧ダイオードZD1は、半導体スイッチング素子Q1がオン状態のときには、補助スイッチング素子Q2をオフ状態に保持する一方で、半導体スイッチング素子Q1がオフ状態のときには、補助スイッチング素子Q2をオン状態に保持するための「保持手段」を構成する。
具体的には、半導体スイッチング素子Q1のターンオン時には、図3に矢印で示すように、ゲート電流(ゲート寄生容量の充電電流)が流れる。ゲート電流は、定電圧ダイオードZD1およびダイオードDi1を経由して半導体スイッチング素子Q1のゲート電極G1からドレイン電極D1およびソース電極S1に向かって流れる。ゲート・ソース間容量Cgsが充電されることによって半導体スイッチング素子Q1がオン状態となると、ドレイン電極D1からソース電極S1に向かってドレイン電流が流れる。
このとき、補助スイッチング素子Q2においては、ゲート電圧VGS2がダイオードDi1の順方向電圧VFに等しい正の電圧となるため、オフ状態となる。半導体スイッチング素子Q1がオンの間、順方向電圧VF相当のゲート電圧VGS1が印加されるため、補助スイッチング素子Q2はオフ状態に保持されることとなる。
これに対して、半導体スイッチング素子Q1のターンオフ動作時には、半導体スイッチング素子Q1のゲート寄生容量の蓄積電荷が放電されるため、放電電流が流れる。放電電流は、図4に矢印で示すように、ダイオードDi1に流れず、キャパシタC1に流れる。放電電流によってキャパシタC1が充電されることにより、キャパシタC1の端子間電圧が増加する。キャパシタC1の端子間電圧は、補助スイッチング素子Q2のゲート電圧VGS2に相当するため、ゲート電圧VGS2は負の電圧となる。補助スイッチング素子Q2のゲート電圧VGS2が閾値電圧Vth2を下回ったとき、補助スイッチング素子Q2がターンオンする。
補助スイッチング素子Q2がターンオンすると、半導体スイッチング素子Q1のゲート寄生容量の放電が完了するとともに、キャパシタC1の充電が完了する。キャパシタC1の蓄積電荷によってゲート電圧VGS2は閾値電圧Vth2以下に保持されるため、補助スイッチング素子Q2はオン状態に保持されることとなる。
このように、半導体スイッチング素子Q1のゲート寄生容量の充電時(半導体スイッチング素子Q1のターンオン時)には、充電電流が定電圧ダイオードZD1およびダイオードDi1を通ってゲート電極G1に流れ込むため、ノーマリオフ型の補助スイッチング素子Q2がオフ状態に保持される。これに対して、半導体スイッチング素子Q1のゲート寄生容量の放電時(半導体スイッチング素子Q1のターンオフ時)には、放電電流がキャパシタC1に流れ込むため、キャパシタC1の端子間電圧によって補助スイッチング素子Q2がオン状態に保持される。したがって、オフ状態の半導体スイッチング素子Q1のゲート電圧VGS1を0Vに固定することができるため、電圧ノイズによる半導体スイッチング素子Q1の誤ったターンオン動作を抑制することができる。
図5は、制御部2の出力電圧V1、半導体スイッチング素子Q1のゲート電圧VGS1、および補助スイッチング素子Q2のゲート電圧VGS2の動作波形図である。
図5に示すように、制御部2の出力電圧V1が正の電圧(たとえば15V)であるときには、出力電圧V1に対して、定電圧ダイオードZD1のツェナー電圧(降伏電圧)VZおよびダイオードDi1の順方向電圧VFによる電圧降下分低下した正のゲート電圧VGS1(たとえば11V程度)が半導体スイッチング素子Q1のゲート電極G1に印加される。半導体スイッチング素子Q1がオンのとき、補助スイッチング素子Q2のゲート電圧VGS2は、ダイオードDi1の順方向電圧VFに維持されるため、補助スイッチング素子Q2はオフとなる。
制御部2の出力電圧V1が0Vであるときには、半導体スイッチング素子Q1のゲート電圧VGS1も0Vとなり、半導体スイッチング素子Q1がオフする。補助スイッチング素子Q2は、ゲート電圧VGS2が半導体スイッチング素子Q2の閾値電圧Vth2程度に維持されるため、補助スイッチング素子Q2はオンに保持される。
次に、図6および図7に示す比較例を参照しながら、本実施の形態1に係る駆動回路1の作用効果について説明する。
[比較例1]
図6は、比較例1に係る駆動回路10の構成を示す図である。比較例1に係る駆動回路10は、半導体スイッチング素子Q1のドレイン電極D1およびソース電極S1間のオンまたはオフを制御する回路であって、制御部2、補助スイッチング素子Q3および抵抗素子R1を備える。
図6は、比較例1に係る駆動回路10の構成を示す図である。比較例1に係る駆動回路10は、半導体スイッチング素子Q1のドレイン電極D1およびソース電極S1間のオンまたはオフを制御する回路であって、制御部2、補助スイッチング素子Q3および抵抗素子R1を備える。
制御部2は、図1に示した駆動回路1における制御部2と同じ構成を有しており、半導体スイッチング素子Q1のゲート電極G1にターンオン電圧(>0)およびターンオフ電圧(=0)を印加する。
補助スイッチング素子Q3は、半導体スイッチング素子Q1のゲート電極G1およびソース電極S1の間に電気的に接続される。補助スイッチング素子Q2は、PNPトランジスタで構成される。補助スイッチング素子Q3のエミッタEおよびベースBは半導体スイッチング素子Q1のゲート電極G1と電気的に接続され、コレクタCは半導体スイッチング素子Q1のソース電極S1と電気的に接続される。補助スイッチング素子Q3は、ベースBに印加される電圧に従ってエミッタEおよびコレクタC間が導通または遮断する。
抵抗素子R1は、補助スイッチング素子Q3のエミッタEおよびベースBの間に電気的に接続される。
比較例1に係る駆動回路10においては、制御部2から半導体スイッチング素子Q1のゲート電極G1にターンオン電圧が印加されると、抵抗素子R1を経由して半導体スイッチング素子Q1のゲート容量(ゲート・ソース間容量Cgsおよびゲート・ドレイン間容量Cgd)にゲート電流が流れ、ゲート容量が充電される。このとき、抵抗素子R1では、ベースB側の端子を高電位とし、エミッタE側の端子を低電位とする電圧が生じる。これにより、補助スイッチング素子Q3は、正のベース・エミッタ間電圧VBEを受けてターンオフする。
一方、制御部2から半導体スイッチング素子Q1のゲート電極G1にターンオフ電圧が印加されると、ゲート容量の蓄積電荷が放電されるため、ゲート電極G1から制御部2に向かってゲート電流(放電電流)が流れる。抵抗素子R1では、ゲート電流が流れることにより、エミッタE側の端子を高電位とし、ベースB側の端子を低電位とする電圧が生じる。よって、補助スイッチング素子Q3は、負のベース・エミッタ間電圧VBEを受けてターンオンする。
比較例1に係る駆動回路10においても、半導体スイッチング素子Q1がターンオフすると、補助スイッチング素子Q3がターンオンするため、半導体スイッチング素子Q1のゲート電圧VGS1=0とすることができる。しかしながら、比較例1では、ゲート寄生容量の放電が完了してゲート電流が流れなくなると、抵抗素子R1の端子間に電圧を発生させることができないため、補助スイッチング素子Q3をオン状態に保持することができなくなる。この状態で半導体スイッチング素子Q1のゲート電極G1に電圧ノイズが印加された場合、半導体スイッチング素子Q1が誤ってターンオンすることが懸念される。
図7は、比較例1に係る駆動回路10を用いて構成した半導体スイッチング装置の構成を示す回路図である。比較例1に係る半導体スイッチング装置は、半導体スイッチング素子Q1aおよびQ1bと、負荷3と、直流電源4と、駆動回路10とを備える。
比較例1に係る半導体スイッチング装置は、ハーフブリッジ回路を有する。すなわち、半導体スイッチング素子Q1aおよびQ1bは、直流電源4の正極端子および負極端子の間に電気的に直列に接続される。半導体スイッチング素子Q1a,Q1bの各々は、図6に示した比較例1に係る駆動回路10によって、交互にオンオフするように駆動される。負荷3は、誘導性負荷であって、半導体スイッチング素子Q1aおよびQ1bの接続点と直流電源4の負極端子の間に電気的に接続される。
図8には、図7に示す半導体スイッチング装置の動作を説明するための動作波形図を示す。図8(A)は、半導体スイッチング素子Q1bのゲート電圧VGS1の波形を示す。図8(B)は、半導体スイッチング素子Q1aおよびQ1bの接続点に出力される電圧Voおよび負荷3に流れる電流iLの波形を示す。図8(C)は、図8(A)に示す波形を部分的に拡大した波形を示す。
図8を参照して、半導体スイッチング素子Q1bのゲート電圧VGS1が正の電圧のときには、半導体スイッチング素子Q1bがオンとなるため、出力電圧Vo=0Vとなり、電流iLは一定となる。半導体スイッチング素子Q1bのゲート電圧VGS1=0Vのときには、半導体スイッチング素子Q1bがオフとなる。このとき、半導体スイッチング素子Q1aはオンとなるため、出力電圧Voは直流電源4の電源電圧に等しくなり、電流iLは増加する。
図8(A)および(C)に示すように、比較例1に係る電力変換器においては、ゲート電圧VGS1=0Vの期間において、ゲート電圧VGS1に電圧ノイズが重畳している。この電圧ノイズがターンオン電圧と同等レベルである場合、半導体スイッチング素子Q1bが誤ってターンオンする可能性がある。
図9は、本実施の形態1に係る駆動回路1を用いて構成した半導体スイッチング装置の構成を示す回路図である。本実施の形態1に係る半導体スイッチング装置は、駆動回路10に代えて駆動回路1を有する点が比較例1に係る半導体スイッチング装置と異なる。その他の点については、比較例1と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図10は、図9に示す半導体スイッチング装置の動作を説明するための動作波形図である。図10(A)は、半導体スイッチング素子Q1bのゲート電圧VGS1の波形を示す。図10(B)は、半導体スイッチング素子Q1aおよびQ1bの接続点に出力される電圧Voおよび負荷3に流れる電流iLの波形を示す。図10(C)は、図8(A)に示す波形を部分的に拡大した波形を示す。
図10(A)〜(C)に示す波形は、図8(A)〜(C)に示した波形とそれぞれ同様である。ただし、図10(A)および(C)を参照して、ゲート電圧VGS1=0Vとなる期間にゲート電圧VGS1に重畳する電圧ノイズが、比較例1での電圧ノイズの20分の1程度に抑えられている。よって、電圧ノイズによる誤ったターンオン動作をより確実に抑制することができる。
[比較例2]
図11は、比較例2に係る駆動回路20の構成を示す図である。比較例2に係る駆動回路20は、半導体スイッチング素子Q1のコレクタ電極C1およびエミッタ電極E1間のオンまたはオフを制御する回路であって、制御部21、抵抗素子R,Rg1,Rg2、スイッチング素子Q4,Q5、補助スイッチング素子Q6、外部キャパシタC23、および反転回路NOT11を備える。半導体スイッチング素子Q1は、NチャネルIGBTで構成されている。
図11は、比較例2に係る駆動回路20の構成を示す図である。比較例2に係る駆動回路20は、半導体スイッチング素子Q1のコレクタ電極C1およびエミッタ電極E1間のオンまたはオフを制御する回路であって、制御部21、抵抗素子R,Rg1,Rg2、スイッチング素子Q4,Q5、補助スイッチング素子Q6、外部キャパシタC23、および反転回路NOT11を備える。半導体スイッチング素子Q1は、NチャネルIGBTで構成されている。
制御部21は、半導体スイッチング素子Q1のゲート電極G1に制御信号を印加する。スイッチング素子Q4およびQ5は、電源電圧VCCを供給する電源ノードと接地電圧を供給する接地ノードとの間に電気的に直列に接続される。スイッチング素子Q4はNPNトランジスタで構成され、スイッチング素子Q5はPNPトランジスタで構成される。抵抗素子Rは、制御部2の制御信号の出力ノードOUTと、スイッチング素子Q4およびQ5の接続点との間に接続される。抵抗素子Rg1は、スイッチング素子Q4のエミッタと半導体スイッチング素子Q1のゲート電極G1との間に接続され、抵抗素子Rg2は、スイッチング素子Q5のエミッタと半導体スイッチング素子Q1のゲート電極G1との間に接続される。
制御部21からH(論理ハイ)レベルの制御信号が出力されると、スイッチング素子Q4がオンし、スイッチング素子Q5がオフすることにより、電源ノードから抵抗素子Rg1を介してゲート電極G1に正の電圧が印加される。これにより、半導体スイッチング素子Q1がターンオンする。
制御部21からL(論理ロー)レベルの制御信号が出力されると、スイッチング素子Q4がオフし、スイッチング素子Q4がオンすることにより、接地ノードから抵抗素子Rg2を介してゲート電極G1に接地電圧が印加される。これにより、半導体スイッチング素子Q1がターンオフする。
補助スイッチング素子Q6は、半導体スイッチング素子Q1のゲート電極G1と接地ノードとの間に、外部キャパシタC2と直列に接続される。補助スイッチング素子Q6はNPNトランジスタで構成されており、コレクタがゲート電極G1に接続され、エミッタが外部キャパシタC2の一方端に接続される。補助スイッチング素子Q6のベースは、スイッチング素子Q4およびQ5の接続点と電気的に接続される。該接続点と補助スイッチング素子Q6のベースとの間には反転回路NOT1が接続される。
半導体スイッチング素子Q1のゲート電極G1は、さらに、制御部21のクランプ端子22に接続されている。クランプ端子22を介して半導体スイッチング素子Q1のゲートおよびドレインの間に流れる電流を放電させることができる。
反転回路NOT1は制御部21から出力される制御信号を反転させる。補助スイッチング素子Q6は、反転回路NOT1の出力信号に基づいて、外部キャパシタC2に電源を供給する。制御信号がHレベルのときには、反転回路NOT1は、オフ信号を補助スイッチング素子Q6のベースに出力して外部キャパシタC2をオープンさせる。一方、制御信号がLレベルのときには、反転回路NOT1はオン信号を補助スイッチング素子Q6に出力して外部キャパシタC2をショートさせる。
比較例2に係る駆動回路20においては、制御信号の反転信号を補助スイッチング素子Q6のベースに入力するための反転回路NOT1、および半導体スイッチング素子Q1のゲート電極G1と駆動回路20のクランプ端子22とを接続するための配線が必要となる。そのため、駆動回路の構成が複雑になることが懸念される。
これに対して、本実施の形態1に係る駆動回路1においては、半導体スイッチング素子Q1のゲート寄生容量の放電電流を用いて補助スイッチング素子Q2をオン状態に保持できるため、反転回路および配線を用いず、簡易な構成で半導体スイッチング素子Q1の誤ったターンオン動作を抑制することが可能となる。
[変形例]
次に、図12を用いて、本実施の形態1に係る駆動回路1の変形例について説明する。
次に、図12を用いて、本実施の形態1に係る駆動回路1の変形例について説明する。
図12は、本発明の実施の形態1の変形例に係る駆動回路1の構成を示す回路図である。本変形例に係る駆動回路1は、実施の形態1に係る駆動回路1に対して抵抗素子R2を付加したものである。
抵抗素子R2は、半導体スイッチング素子Q1のゲート電極G1およびソース電極S1の間に、補助スイッチング素子Q2と電気的に直列に接続される。抵抗素子R2の抵抗値は例えば1kΩ〜1MΩ程度である。
駆動回路1においては、半導体スイッチング素子Q1のターンオフ時に流れるゲート電流(ゲート寄生容量の放電電流)によってキャパシタC1が充電され、放電完了後においても、キャパシタC1の蓄積電荷により、補助スイッチング素子Q2には閾値電圧Vth2相当のゲート電圧VGS2が継続的に印加されるため、補助スイッチング素子Q2をオン状態に保持(すなわち、半導体スイッチング素子Q1をオフ状態に保持)することができる。
しかしながら、半導体スイッチング素子Q1のオフ期間には、キャパシタC1に並列接続されるダイオードDi1のリーク電流(逆方向電流)によって、キャパシタC1に蓄積された電荷が徐々に放電されることがある。そのため、オフ期間が長くなると、キャパシタC1の放電が進むことによって、補助スイッチング素子Q2をオン状態に保つことができなくなることがある。補助スイッチング素子Q2がオフになると、半導体スイッチング素子Q1のゲート電極G1は、電圧が印加されないフロート状態になる。そのため、電圧ノイズによって半導体スイッチング素子Q1が誤ってターンオンすることが懸念される。
本変形例において、抵抗素子R2は、半導体スイッチング素子Q1のゲート電極G1がフロート状態となっても、半導体スイッチング素子Q1のゲート電極G1の電位をソース電極S1の電位に固定するためのプルダウン抵抗を構成する。これによれば、キャパシタC1の放電が進み、補助スイッチング素子Q2をオン状態に保持できない状況となっても、抵抗素子R2によってゲート電極G1の電位がソース電極S1の電位に固定されることにより、半導体スイッチング素子Q1をオフ状態に保持することができる。
なお、半導体スイッチング素子Q1のターンオン時、ゲート電流は高抵抗の抵抗素子R2に流れ込むことがないため、半導体スイッチング素子Q1の駆動には影響がない。
[駆動回路の実装例]
次に、図13から図18を参照して、本実施の形態1に係る駆動回路1の実装例について説明する。駆動回路1は、半導体スイッチング素子Q1と同じパッケージに実装することができる。
次に、図13から図18を参照して、本実施の形態1に係る駆動回路1の実装例について説明する。駆動回路1は、半導体スイッチング素子Q1と同じパッケージに実装することができる。
図13は、本実施の形態1に係る駆動回路1の第1実装例を説明する図である。図13を参照して、第1実施例では、駆動回路1の制御部2を除く構成素子は、半導体スイッチング素子Q1と同じパッケージ100に収容されている。具体的には、同一基板上に半導体スイッチング素子Q1、補助スイッチング素子Q2、ダイオードDi1、定電圧ダイオードZD1、キャパシタC1の各々のチップが搭載され、この基板が樹脂などで形成されたケースによって封止されている。
パッケージ100には、制御部2を接続するための端子T1,T2および、負荷3および直流電源4を接続するための端子T3,T4が設けられている。端子T1〜T4の各々は、パッケージ100ら引き出された金属リードで構成されている。なお、図13以降に示す実装例においては、端子T2と端子T4とを別体としているが、両端子は同電位であるため1つの端子で構成することができる。
図14は、本実施の形態1に係る駆動回路1の第2実装例を説明する図である。図14を参照して、第2実装例は、第1実装例に対して、定電圧ダイオードZD1がパッケージ101に対して外付けされている点が異なる。
具体的には、パッケージ101の端子T1は、ダイオードDi1のアノードと電気的に接続されており、この端子T1に外部から定電圧ダイオードZD1のアノードを接続する構成となっている。
第2実装例では、定電圧ダイオードZD1を外付けとしたことにより、定電圧ダイオードZD1のツェナー電圧VZを調整することが可能となる。半導体スイッチング素子Q1のターンオン時には、制御部2の出力電圧をツェナー電圧VZおよびダイオードDi1の順方向電圧VFを足し合わせた電圧分降下させた電圧が、ターンオン電圧としてゲート電極G1に印加される。制御部2の出力電圧および半導体スイッチング素子Q1のターンオン電圧に応じて、適当なツェナー電圧VZを有する定電圧ダイオードZD1を用いることができる。
図15は、本実施の形態1に係る駆動回路1の第3実装例を説明する図である。図15を参照して、第3実装例は、第1実装例に対して、定電圧ダイオードZD1、ダイオードDi1およびキャパシタC1がパッケージ101に対して外付けされている点が異なる。
第3実装例では、半導体スイッチング素子Q1および補助スイッチング素子Q2のみが同じパッケージ102に収容されている。パッケージ101において、端子T1は、半導体スイッチング素子Q1のゲート電極G1と電気的に接続されている。端子T2は、半導体スイッチング素子Q1のソース電極S1および補助スイッチング素子Q2のドレイン電極D2と電気的に接続されている。パッケージ102には、補助スイッチング素子Q2のゲート電極G2と電気的に接続される端子T5がさらに設けられている。
第3実装例によれば、スイッチング素子のみをパッケージに収容したことでパッケージを小型化するとともに、ダイオードDi1、キャパシタC1および定電圧ダイオードZD1の各々を任意に選択することが可能となる。例えば、キャパシタC1については、半導体スイッチング素子Q1のオフ時間の長さに応じて容量を選択することができる。オフ時間が長い半導体スイッチング素子Q1に対しては、容量の大きいキャパシタC1を用いることで、オフ時間中にキャパシタC1の蓄積電荷が放電される場合であっても、半導体スイッチング素子Q1をオフに保持することができる。
図16は、本実施の形態1に係る駆動回路1の第4実装例を説明する図である。図16を参照して、第4実装例は、第1実装例に対して、定電圧ダイオードZD1およびキャパシタC1がパッケージ103に対して外付けされている点が異なる。
第4実装例では、端子T1は、ダイオードDi1のアノードと電気的に接続される。パッケージ103には、キャパシタC1を接続するための端子T5,T6が設けられている。
第4実装例によれば、定電圧ダイオードZD1およびキャパシタC1の各々を任意に選択することができる。第2実装例(図14)と同様、制御部2の出力電圧および半導体スイッチング素子Q1のターンオン電圧に応じて、適当なツェナー電圧VZを有する定電圧ダイオードZD1を用いることができる。また、第3実装例(図15)と同様、半導体スイッチング素子Q1のオフ時間の長さに応じて、適当な容量を有するキャパシタC1を用いることができる。
図17は、本実施の形態1に係る駆動回路1の第5実装例を説明する図である。図17を参照して、第5実装例は、第1実装例に対して、キャパシタC1がパッケージ104に対して外付けされている点が異なる。
第5実装例では、端子T1は、定電圧ダイオードZD1のカソードと電気的に接続される。パッケージ104には、キャパシタC1を接続するための端子T5,T6が設けられている。
第5実装例によれば、第3実装例(図15)および第4実装例(図16)と同様、半導体スイッチング素子Q1のオフ時間の長さに応じて、適当な容量を有するキャパシタC1を用いることができる。
図18は、第5実装例に係るパッケージ104の外観を模式的に示す平面図である。図18を参照して、パッケージ104は直方体の形状を有しており、直方体の1つの側面からは、端子T1〜T6を構成する複数の金属リードが互いに平行に引き出されている。端子T5,T6にそれぞれ対応する2本のリード間には、キャパシタC1を接続することができる。端子T5のリードの隣りには、端子T1のリード、端子T3のリードおよび端子T2(およびT4)のリードはこの順に並べて配置されている。
[実施の形態2]
実施の形態1では、補助スイッチング素子Q2にノーマリオフ型のPチャネルトランジスタを用いる構成について説明したが、ノーマリオン型のPチャネルトランジスタを用いても、実施の形態1と同様の作用効果を得ることができる。
実施の形態1では、補助スイッチング素子Q2にノーマリオフ型のPチャネルトランジスタを用いる構成について説明したが、ノーマリオン型のPチャネルトランジスタを用いても、実施の形態1と同様の作用効果を得ることができる。
実施の形態2では、補助スイッチング素子Q2としてノーマリオン型のPチャネルトランジスタを備えた駆動回路1の構成および動作について説明する。
図19は、この発明の実施の形態2に係る駆動回路1の構成を示す回路図である。図19を参照して、本実施の形態2に係る駆動回路1は、制御部2、補助スイッチング素子Q2、定電圧ダイオードZD2およびキャパシタC1を有する。
制御部2は、半導体スイッチング素子Q1のゲート電極G1に対して、半導体スイッチング素子Q1のゲート寄生容量(ゲート・ソース間容量Cgsおよびゲート・ドレイン間容量Cgd)の充放電を制御するための電圧を印加する。
補助スイッチング素子Q2は、半導体スイッチング素子Q1のゲート電極G1およびソース電極S1の間に電気的に接続される。補助スイッチング素子Q2のゲート電極G2(第2の制御電極)およびソース電極S2(第4の主電極)は半導体スイッチング素子Q1のゲート電極G1と電気的に接続され、ドレイン電極D2(第3の主電極)は半導体スイッチング素子Q1のソース電極S1と電気的に接続されている。
本実施の形態2では、補助スイッチング素子Q2は、ノーマリオン型のPチャネルMOSFETで構成される。すなわち、補助スイッチング素子Q2は、正の閾値電圧Vth2を有する。図20に、補助スイッチング素子Q2の電気的特性を模式的に示す。図20に示すように、ソース電極S2にドレイン電極D2よりも高い電圧がかかった状態で、ゲート電圧VGS2を下げていった場合、ゲート電圧VGS2が閾値電圧Vth2(>0)となると、ソース電極S2からドレイン電極D2に向かってドレイン電流IDが流れ始める。なお、図20ではドレイン電極D2からソース電極S2に向かう方向を正方向としている。
定電圧ダイオードZD2は、カソードが補助スイッチング素子Q2のゲート電極G2に電気的に接続され、アノードが補助スイッチング素子Q2のソース電極S2に電気的に接続される。すなわち、定電圧ダイオードZD2は、補助スイッチング素子Q2のソース電極S2からゲート電極G2に向かう方向を順方向として、ゲート電極G2およびソース電極S2の間に電気的に接続される。定電圧ダイオードZD2は本発明における「第1の定電圧ダイオード」の一実施例に対応する。
キャパシタC1は、定電圧ダイオードZD2と電気的に並列に接続される。キャパシタC1としては、定電圧ダイオードZD2に外付けされたキャパシタを用いてもよいし、回路構成上等価な位置にある定電圧ダイオードZD2の静電容量を用いてもよい。
本実施の形態2に係る駆動回路1において、定電圧ダイオードZD2およびキャパシタC1は、半導体スイッチング素子Q1がオン状態のときには、補助スイッチング素子Q2をオフ状態に保持する一方で、半導体スイッチング素子Q1がオフ状態のときには、補助スイッチング素子Q2をオン状態に保持するための「保持手段」を構成する。
具体的には、半導体スイッチング素子Q1のターンオン時には、図21に矢印で示すように、ゲート電流(ゲート寄生容量の充電電流)が流れる。ゲート電流は、定電圧ダイオードZD1に流れず、キャパシタC1に流れる。ゲート電流によってキャパシタC1が充電されることで、キャパシタC1の端子間電圧が増加する。キャパシタC1の端子間電圧が定電圧ダイオードZD2のツェナー電圧VZに達すると、定電圧ダイオードZD2が導通し、ゲート電流は定電圧ダイオードZD2を経由してゲート寄生容量に流れ込む。
このとき、補助スイッチング素子Q2においては、キャパシタC1の蓄積電荷によって、ゲート電圧VGS2が定電圧ダイオードZD2のツェナー電圧VZに等しい正の電圧となる。定電圧ダイオードZD2のツェナー電圧VZを補助スイッチング素子Q2の閾値電圧Vth2よりも高い電圧に設定することで、補助スイッチング素子Q2はオフ状態となる。半導体スイッチング素子Q1がオンの間、ツェナー電圧VZ相当のゲート電圧VGS2が印加されるため、補助スイッチング素子Q2はオフ状態に保持されることとなる。
これに対して、半導体スイッチング素子Q1のターンオフ時には、半導体スイッチング素子Q1のゲート寄生容量の蓄積電荷が放電されるため、放電電流が流れる。放電電流は、図22に矢印で示すように、定電圧ダイオードZD2を順方向に流れる。このとき、キャパシタC1の蓄積電荷も放電される。これにより、補助スイッチング素子Q2のソース電極S2およびゲート電極G2の間の電圧は、定電圧ダイオードZD2の順方向電圧VFに相当する電圧となる。すなわち、補助スイッチング素子Q2のゲート電圧VGS2は負の電圧となり、閾値電圧Vth2よりも低い電圧となる。したがって、補助スイッチング素子Q2はターンオンする。
補助スイッチング素子Q2がターンオンすると、半導体スイッチング素子Q1のゲート寄生容量の放電が完了する。ゲート電圧VGS2は0となり、閾値電圧Vth2以下に保持されるため、補助スイッチング素子Q2はオン状態に保持されることとなる。
このように、半導体スイッチング素子Q1のゲート寄生容量の充電時(半導体スイッチング素子Q1のターンオン時)には、充電電流がキャパシタC1に流れ込むため、キャパシタC1の端子間電圧によって、ノーマリオン型の補助スイッチング素子Q2がオフ状態に保持される。これに対して、半導体スイッチング素子Q1のゲート寄生容量の放電時(半導体スイッチング素子Q1のターンオフ時)には、定電圧ダイオードZD2にゲート電流が流れ込むため、ゲート電圧VGS2が負の電圧となり、ノーマリオン型の補助スイッチング素子Q2がオン状態に保持される。したがって、オフ状態の半導体スイッチング素子Q1のゲート電圧VGS1を0Vに固定することができるため、電圧ノイズによる半導体スイッチング素子Q1の誤ったターンオン動作を抑制することができる。
次に、図23から図25を参照して、本実施の形態2に係る駆動回路1の変形例について説明する。
[変形例1]
図23は、本発明の実施の形態2の第1変形例に係る駆動回路1の構成を示す回路図である。第1変形例に係る駆動回路1は、実施の形態2に係る駆動回路1における定電圧ダイオードZD2を、複数のダイオードDi2〜Di5を有する整流回路に置き換えたものである。その他の点については、実施の形態2と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図23は、本発明の実施の形態2の第1変形例に係る駆動回路1の構成を示す回路図である。第1変形例に係る駆動回路1は、実施の形態2に係る駆動回路1における定電圧ダイオードZD2を、複数のダイオードDi2〜Di5を有する整流回路に置き換えたものである。その他の点については、実施の形態2と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
ダイオードDi2〜Di4は、補助スイッチング素子Q2のゲート電極G2およびソース電極S2の間に電気的に直列に接続される。ダイオードDi2〜Di4の各々は、アノードが補助スイッチング素子Q2のゲート電極G2に電気的に接続され、カソードが補助スイッチング素子Q2のソース電極S2に電気的に接続される。すなわち、ダイオードDi2〜Di4の直列回路は、補助スイッチング素子Q2のソース電極S2からゲート電極G2に向かう方向を順方向として、ゲート電極G2およびソース電極S2の間に電気的に接続される。
なお、図23の例では、直列接続されるダイオードの個数を3個としているが、各ダイオードの順方向電圧VFの合計値が補助スイッチング素子Q2の閾値電圧Vth2よりも高いことを条件として、少なくとも1以上の個数とすることができる。
ダイオードDi5は、ダイオードDi2〜Di4の直列回路に対して逆並列に接続される。ダイオードDi5は、アノードが補助スイッチング素子Q2のソース電極S2に電気的に接続され、カソードが補助スイッチング素子Q2のゲート電極G2に電気的に接続される。すなわち、ダイオードDi5、補助スイッチング素子Q2のゲート電極G2からソース電極S2に向かう方向を順方向として、ゲート電極G2およびソース電極S2の間に電気的に接続される。
第1変形例に係る駆動回路1において、ダイオードDi2〜Di5からなる整流回路は、補助スイッチング素子Q2のゲート電極G2からソース電極S2に向かう電流を遮断する一方で、ソース電極S2からゲート電極G2に向かう電流を流すように構成される。したがって、半導体スイッチング素子Q1のターンオフ時には、ゲート電流は、図21と同様にキャパシタC1を流れることとなる。キャパシタC1の端子間電圧が増加し、ダイオードDi2〜Di4の直列回路全体の順方向電圧VFに達すると、ゲート電流は直列回路を経由して半導体スイッチング素子Q1のゲート寄生容量に流れ込む。
半導体スイッチング素子Q1のターンオフ時には、ゲート電流は、ダイオードDi5を順方向に流れる。このとき、キャパシタC1の蓄積電荷も放電される。これにより、補助スイッチング素子Q2のソース電極S2およびゲート電極G2の間の電圧は、ダイオードDi5の順方向電圧VFに相当する電圧となる。すなわち、補助スイッチング素子Q2のゲート電圧VGS2は負の電圧となり、閾値電圧Vth2よりも低い電圧となる。したがって、補助スイッチング素子Q2はターンオンする。補助スイッチング素子Q2がターンオンすると、ゲート電圧VGS2は0となり、閾値電圧Vth2以下に保持されるため、補助スイッチング素子Q2はオン状態に保持される。
このように、第1変形例に係る駆動回路1において、ダイオードDi2〜Di5からなる整流回路およびキャパシタC1は、本発明における「保持手段」を構成する。したがって、第1変形例に係る駆動回路1においても、上述した実施の形態2に係る駆動回路1と同様の作用効果を得ることができる。
[変形例2]
図24は、本発明の実施の形態2の第2変形例に係る駆動回路1の構成を示す回路図である。第2変形例に係る駆動回路1は、補助スイッチング素子Q2をPチャネルのJFET(Junction Field Effect Transistor;接合型電界効果トランジスタ)で構成した点が実施の形態2に係る駆動回路1と異なる。その他の点については、実施の形態2と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図24は、本発明の実施の形態2の第2変形例に係る駆動回路1の構成を示す回路図である。第2変形例に係る駆動回路1は、補助スイッチング素子Q2をPチャネルのJFET(Junction Field Effect Transistor;接合型電界効果トランジスタ)で構成した点が実施の形態2に係る駆動回路1と異なる。その他の点については、実施の形態2と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
JFETは、一般的にノーマリオン型の半導体スイッチング素子である。そのため、図24に示すように、補助スイッチング素子Q2に好適に用いることができる。定電圧ダイオードZD2のツェナー電圧VZをPチャネルJFETの閾値電圧Vth2よりも高くすることで、上述した実施の形態2に係る駆動回路1と同様の動作を実現することができる。
[変形例3]
図25は、本発明の実施の形態2の第3変形例に係る駆動回路1の構成を示す回路図である。第3変形例に係る駆動回路1は、図24に示した第2変形例に係る駆動回路1における定電圧ダイオードZD1を、複数のダイオードDi2〜Di5を有する整流回路に置き換えたものである。
図25は、本発明の実施の形態2の第3変形例に係る駆動回路1の構成を示す回路図である。第3変形例に係る駆動回路1は、図24に示した第2変形例に係る駆動回路1における定電圧ダイオードZD1を、複数のダイオードDi2〜Di5を有する整流回路に置き換えたものである。
図25を参照して、整流回路は、図23に示した第1変形例1に係る駆動回路1における整流回路と共通している。すなわち、整流回路は、補助スイッチング素子Q2(PチャネルJFET)のゲート電極G2からソース電極S2に向かう電流を遮断する一方で、ソース電極S2からゲート電極G2に向かう電流を流すように構成される。そして、整流回路およびキャパシタC1は、本発明における「保持手段」を構成するため、第3変形例に係る駆動回路1においても、上述した実施の形態2に係る駆動回路1と同様の作用効果を得ることができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,10,20 駆動回路、2 制御部、3 負荷、4 直流電源、21 クランプ端子、100〜104 パッケージ、Q1,Q1a,Q1b 半導体スイッチング素子、Q2,Q3 補助スイッチング素子、Q4,Q5 スイッチング素子、C1,C2 キャパシタ、FD1,FD1a,FD1b,FD2,Di1〜Di5 ダイオード、ZD1,ZD2 定電圧ダイオード、R1,R2,R 抵抗素子、NOT1 反転回路、T1〜T6 端子。
Claims (13)
- 第1および第2の主電極ならびに第1の制御電極を有する半導体スイッチング素子の前記第1および第2の主電極間の導通または遮断を制御する駆動回路であって、
前記第1の制御電極に対して、前記第1の制御電極の寄生容量の充放電を制御するための電圧を印加する制御部と、
前記第1の制御電極および前記第2の主電極の間に接続される補助スイッチング素子と、
前記第1の制御電極の寄生容量の充電電流を用いて前記補助スイッチング素子を遮断状態に保持する一方で、前記第1の制御電極の寄生容量の放電電流を用いて前記補助スイッチング素子を導通状態に保持する保持手段とを備える、半導体スイッチング素子の駆動回路。 - 前記補助スイッチング素子は、前記半導体スイッチング素子の前記第1の制御電極に電気的に接続された第2の制御電極および第3の主電極と、前記半導体スイッチング素子の前記第2の主電極に電気的に接続された第4の主電極とを有し、前記第2の制御電極および前記第3の主電極間の電圧が閾値電圧以下のときに、前記第3および第4の主電極間が導通するように構成され、
前記保持手段は、
前記第2の制御電極および前記第3の主電極の間に電気的に接続された整流回路と、
前記整流回路と電気的に並列に接続された容量素子とを含む、請求項1に記載の半導体スイッチング素子の駆動回路。 - 前記補助スイッチング素子は、正の閾値電圧を有するノーマリオン型のトランジスタで構成され、
前記保持手段は、
前記第1の制御電極の寄生容量の放電電流を前記整流回路に流すことにより、前記第2の制御電極および前記第3の主電極間の電圧を前記閾値電圧よりも低い電圧に保持する一方で、
前記第1の制御電極の寄生容量の充電電流により生じる前記容量素子の端子間電圧を用いて、前記第2の制御電極および前記第3の主電極間の電圧を前記閾値電圧よりも高い電圧に保持する、請求項2に記載の半導体スイッチング素子の駆動回路。 - 前記整流回路は、前記第3の主電極から前記第2の制御電極に向かう方向を順方向として、前記第3の主電極および前記第2の制御電極の間に電気的に接続された第1の定電圧ダイオードを含む、請求項3に記載の半導体スイッチング素子の駆動回路。
- 前記整流回路は、
前記第2の制御電極から前記第3の主電極に向かう方向を順方向として、前記第2の制御電極および前記第3の主電極の間に電気的に接続された少なくとも1個以上の第1のダイオードと、
前記第3の主電極から前記第2の制御電極に向かう方向を順方向として、前記第2の制御電極および前記第3の主電極の間に電気的に接続された第2のダイオードとを含む、請求項3に記載の半導体スイッチング素子の駆動回路。 - 前記補助スイッチング素子は、ノーマリオン型のPチャネルMOSFET、ノーマリオン型のPチャネルIGBT、またはPチャネルJFETである、請求項3から5のいずれか1項に記載の半導体スイッチング素子の駆動回路。
- 前記補助スイッチング素子は、負の閾値電圧を有するノーマリオフ型のトランジスタで構成され、
前記保持手段は、
前記第1の制御電極の寄生容量の充電電流を前記整流回路に流すことにより、前記第2の制御電極および前記第3の主電極間の電圧を前記閾値電圧よりも高い電圧に保持する一方で、
前記第1の制御電極の寄生容量の放電電流により生じる前記容量素子の端子間電圧を用いて、前記第2の制御電極および前記第3の主電極間の電圧を前記閾値電圧以下の電圧に保持する、請求項2に記載の半導体スイッチング素子の駆動回路。 - 前記整流回路は、前記第2の制御電極から前記第3の主電極に向かう方向を順方向として、前記第2の制御電極および前記第3の主電極の間に電気的に接続された第3のダイオードを含み、
前記保持手段は、前記整流回路から前記制御部に向かう方向を順方向として、前記整流回路および前記制御部の間に電気的に接続された第2の定電圧ダイオードをさらに含む、請求項7に記載の半導体スイッチング素子の駆動回路。 - 前記保持手段は、前記第1の制御電極および前記第2の主電極の間に電気的に接続された抵抗素子をさらに含む、請求項8に記載の半導体スイッチング素子の駆動回路。
- 前記補助スイッチング素子は、ノーマリオフ型のPチャネルMOSFETまたはノーマリオフ型のIGBTである、請求項7から9のいずれか1項に記載の半導体スイッチング素子の駆動回路。
- 前記補助スイッチング素子および前記整流回路は、前記半導体スイッチング素子と同一のパッケージ内に収容されており、
前記パッケージは、前記容量素子の一方端が接続される第1の端子、および前記容量素子の他方端が接続される第2の端子を有する、請求項7から10のいずれか1項に記載の半導体スイッチング素子の駆動回路。 - 前記容量素子は、前記整流回路の静電容量を用いて形成される、請求項2から11のいずれか1項に記載の半導体スイッチング素子の駆動回路。
- 前記第1および第2の主電極ならびに前記第1の制御電極を有する前記半導体スイッチング素子と、
前記第1および第2の主電極間に接続される電源と、
請求項1から12のいずれか1項に記載の半導体スイッチング素子の駆動回路とを備える、半導体スイッチング装置。
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