JP2019047091A - Electronic component - Google Patents
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Abstract
Description
本発明は、電子部品に関する。 The present invention relates to an electronic component.
直方体形状を呈している素体と、複数の外部電極とを備えている電子部品が知られている(たとえば、特許文献1参照)。この電子部品では、素体は、互いに対向している一対の主面と、互いに対向している一対の端面と、互いに対向している一対の側面と、を有している。複数の外部電極は、一対の端面が対向している方向での素体の両端部にそれぞれ配置されている。外部電極は、端面全体と一対の主面の各一部と一対の側面の各一部とを連続して覆うように形成されている導電性樹脂層を有している。 2. Description of the Related Art There is known an electronic component including an element body having a rectangular parallelepiped shape and a plurality of external electrodes (see, for example, Patent Document 1). In this electronic component, the element body has a pair of main surfaces facing each other, a pair of end surfaces facing each other, and a pair of side surfaces facing each other. The plurality of external electrodes are respectively disposed at both ends of the element body in a direction in which the pair of end faces face each other. The external electrode has a conductive resin layer formed so as to continuously cover the entire end surface, each part of the pair of main surfaces, and each part of the pair of side surfaces.
本発明の一つの態様は、素体におけるクラックの発生が抑制され、かつ、耐湿信頼性が向上している電子部品を提供することを目的とする。 An object of one aspect of the present invention is to provide an electronic component in which generation of cracks in an element body is suppressed and moisture resistance reliability is improved.
本発明の一つの態様に係る電子部品は、直方体形状を呈している素体を備えている。素体は、実装面とされる第一主面と、互いに対向していると共に第一主面と隣り合う一対の端面と、互いに対向していると共に一対の端面と第一主面とに隣り合う一対の側面と、を有している。電子部品は、一対の端面が対向している方向での素体の両端部にそれぞれ配置されている外部電極を備えている。外部電極は、第一主面の一部と端面の一部と一対の側面の各一部とを連続して覆うように形成されている導電性樹脂層を有している。 An electronic component according to an aspect of the present invention includes an element body having a rectangular parallelepiped shape. The element body is opposed to the first main surface that is the mounting surface, a pair of end surfaces that face each other and are adjacent to the first main surface, and a pair that faces each other and is adjacent to the pair of end surfaces and the first main surface. And a pair of matching side surfaces. The electronic component includes external electrodes respectively disposed at both ends of the element body in a direction in which the pair of end faces face each other. The external electrode has a conductive resin layer formed so as to continuously cover part of the first main surface, part of the end surface, and part of the pair of side surfaces.
電子部品が電子機器(たとえば、回路基板又は電子部品)にはんだ実装されている場合、電子機器から電子部品に作用する外力が、はんだ実装の際に形成されたはんだフィレットから外部電極を通して素体に応力として作用することがある。この場合、素体にクラックが発生するおそれがある。外力は、素体における、第一主面の一部と端面の一部と一対の側面の各一部とで画成される領域に作用する傾向がある。 When an electronic component is solder-mounted on an electronic device (for example, a circuit board or electronic component), an external force acting on the electronic component from the electronic device is applied to the element body from the solder fillet formed during solder mounting through the external electrode. May act as stress. In this case, a crack may occur in the element body. The external force tends to act on a region defined by a part of the first main surface, a part of the end surface, and a part of the pair of side surfaces in the element body.
上記一つの態様に係る電子部品では、導電性樹脂層が第一主面の一部と端面の一部と一対の側面の各一部とを連続して覆うように形成されているので、電子機器から電子部品に作用する外力が素体に作用し難い。したがって、上記一つの態様では、クラックが素体に発生するのが抑制される。 In the electronic component according to the one aspect, the conductive resin layer is formed so as to continuously cover a part of the first main surface, a part of the end surface, and each part of the pair of side surfaces. The external force that acts on the electronic component from the device hardly acts on the element body. Therefore, in the said one aspect | mode, it is suppressed that a crack generate | occur | produces in an element body.
素体と導電性樹脂層との間の領域は、水分が浸入する経路となるおそれがある。素体と導電性樹脂層との間の領域から水分が浸入すると、電子部品の耐久性が低下する。上記一つの態様では、導電性樹脂層が、端面全体と一対の主面の各一部と一対の側面の各一部とを連続して覆うように形成されている構成に比して、水分が浸入する経路が少ない。したがって、上記一つの態様では、耐湿信頼性が向上している。 There is a possibility that a region between the element body and the conductive resin layer becomes a path for moisture to enter. When moisture enters from the region between the element body and the conductive resin layer, the durability of the electronic component decreases. In the one aspect, the conductive resin layer has a moisture content as compared with a configuration in which the entire end surface, each part of the pair of main surfaces, and each part of the pair of side surfaces are continuously covered. There are few routes to enter. Therefore, in the one aspect described above, moisture resistance reliability is improved.
上記一つの態様は、対応する端面に露出する内部導体を備えていてもよい。外部電極は、内部導体と接続されるように端面に形成されている焼結金属層を有していてもよい。この場合、外部電極と内部導体とが、良好にコンタクトするので、外部電極と内部導体とが、確実に電気的に接続される。 The one aspect described above may include an inner conductor exposed at a corresponding end surface. The external electrode may have a sintered metal layer formed on the end face so as to be connected to the internal conductor. In this case, since the external electrode and the internal conductor are in good contact, the external electrode and the internal conductor are reliably electrically connected.
上記一つの態様では、焼結金属層は、導電性樹脂層で覆われている第一領域と、導電性樹脂層から露出している第二領域とを有していてもよい。導電性樹脂層は、導電性材料(たとえば、金属粉末)と樹脂(たとえば、熱硬化性樹脂)とを含む。導電性樹脂層の電気抵抗は、焼結金属層の電気抵抗に比して大きい。焼結金属層が第二領域を有している場合、第二領域は、導電性樹脂層を介することなく、電子機器と電気的に接続される。したがって、本形態では、外部電極が導電性樹脂層を有する場合でも、等価直列抵抗(ESR)の増大が抑制される。 In the said one aspect | mode, the sintered metal layer may have the 1st area | region covered with the conductive resin layer, and the 2nd area | region exposed from the conductive resin layer. The conductive resin layer includes a conductive material (for example, metal powder) and a resin (for example, a thermosetting resin). The electric resistance of the conductive resin layer is larger than the electric resistance of the sintered metal layer. When the sintered metal layer has the second region, the second region is electrically connected to the electronic device without passing through the conductive resin layer. Therefore, in this embodiment, even when the external electrode has a conductive resin layer, an increase in equivalent series resistance (ESR) is suppressed.
上記一つの態様では、焼結金属層は、端面と側面との間に位置している第一稜線部及び端面と第一主面との間に位置している第二稜線部にも形成されていてもよい。導電性樹脂層と素体との接合強度は、導電性樹脂層と焼結金属層との接合強度よりも小さい。本形態では、焼結金属層が第一稜線部及び第二稜線部に形成されているので、導電性樹脂層が素体から剥がれる場合でも、導電性樹脂層の剥がれが、第一稜線部及び第二稜線部に対応する位置を越えて、端面に対応する位置まで進み難い。 In the one aspect, the sintered metal layer is also formed on the first ridge line portion positioned between the end surface and the side surface and on the second ridge line portion positioned between the end surface and the first main surface. It may be. The bonding strength between the conductive resin layer and the element body is smaller than the bonding strength between the conductive resin layer and the sintered metal layer. In this embodiment, since the sintered metal layer is formed on the first ridge line part and the second ridge line part, even when the conductive resin layer is peeled off from the element body, the peeling of the conductive resin layer is caused by the first ridge line part and It is difficult to go beyond the position corresponding to the second ridge line portion to the position corresponding to the end face.
上記一つの態様では、導電性樹脂層は、焼結金属層における、第一稜線部に形成されている部分の一部と第二稜線部に形成されている部分の全体とを覆うように形成されていてもよい。この場合、導電性樹脂層の剥がれが、端面に対応する位置までより一層進み難い。 In the said one aspect | mode, a conductive resin layer is formed so that a part of part formed in the 1st ridgeline part and the whole part formed in the 2nd ridgeline part in a sintered metal layer may be covered. May be. In this case, the peeling of the conductive resin layer is more difficult to proceed to the position corresponding to the end surface.
電子機器から電子部品に作用する外力に起因して素体に生じる応力は、焼結金属層の端縁に集中する傾向があるため、この端縁が起点となって、素体にクラックが発生するおそれがある。導電性樹脂層が、焼結金属層における、第一稜線部に形成されている部分の一部と第二稜線部に形成されている部分の全体とを覆うように形成されている場合、焼結金属層の端縁に応力が集中し難い。したがって、クラックが素体に発生するのが確実に抑制される。 Stress generated in the element body due to external force acting on the electronic component from the electronic device tends to concentrate on the edge of the sintered metal layer, so this edge starts as a crack in the element body. There is a risk. When the conductive resin layer is formed so as to cover a part of the portion formed in the first ridge line part and the whole part formed in the second ridge line part in the sintered metal layer, Stress is difficult to concentrate on the edge of the metal layer. Therefore, the occurrence of cracks in the element body is reliably suppressed.
上記一つの態様では、側面及び第一稜線部上に位置している導電性樹脂層の面積が、第一稜線部上に位置している焼結金属層の面積よりも大きくてもよく、端面及び第二稜線部上に位置している導電性樹脂層の面積は、端面及び第二稜線部上に位置している焼結金属層の面積よりも小さくてもよい。この場合、ESRの増大がより一層抑制される。 In the above one aspect, the area of the conductive resin layer located on the side surface and the first ridge line portion may be larger than the area of the sintered metal layer located on the first ridge line portion. And the area of the conductive resin layer located on the second ridge line part may be smaller than the area of the sintered metal layer located on the end face and the second ridge line part. In this case, the increase in ESR is further suppressed.
上記一つの態様では、焼結金属層における、第一稜線部に形成されている部分の一部は、導電性樹脂層から露出していてもよい。この場合、側面及び第一稜線部上に位置している導電性樹脂層の面積は、焼結金属層における、第一稜線部に形成されている部分の上記一部の面積よりも大きくてもよい。本形態では、ESRの増大がより一層抑制される。 In the said one aspect, a part of part formed in the 1st ridgeline part in a sintered metal layer may be exposed from the conductive resin layer. In this case, the area of the conductive resin layer located on the side surface and the first ridge line portion may be larger than the partial area of the portion formed in the first ridge line portion in the sintered metal layer. Good. In this embodiment, the increase in ESR is further suppressed.
上記一つの態様では、端面及び第二稜線部上に位置している導電性樹脂層の面積は、端面及び第二稜線部上に位置している焼結金属層の、導電性樹脂層から露出している領域の面積よりも小さくてもよい。この場合、ESRの増大がより一層抑制される。 In the one aspect, the area of the conductive resin layer located on the end face and the second ridge line part is exposed from the conductive resin layer of the sintered metal layer located on the end face and the second ridge line part. It may be smaller than the area of the region being used. In this case, the increase in ESR is further suppressed.
上記一つの態様では、外部電極は、導電性樹脂層と焼結金属層の第二領域とを覆うように形成されているめっき層を有していてもよい。この場合、外部電極がめっき層を有するので、電子部品は、電子機器へのはんだ実装が可能である。焼結金属層の第二領域は、めっき層を介して電子機器と電気的に接続されるので、ESRの増大がより一層抑制される。 In the said one aspect | mode, the external electrode may have the plating layer formed so that the conductive resin layer and the 2nd area | region of a sintered metal layer may be covered. In this case, since the external electrode has a plating layer, the electronic component can be solder-mounted on an electronic device. Since the second region of the sintered metal layer is electrically connected to the electronic device via the plating layer, an increase in ESR is further suppressed.
上記一つの態様では、端面に直交する方向から見たとき、導電性樹脂層の高さは、素体の高さの半分以下であってもよい。本形態では、端面に直交する方向から見たとき、導電性樹脂層の高さが、素体の高さの半分より大きい構成に比して、水分が浸入する経路が少ない。したがって、耐湿信頼性がより一層向上する。本形態では、端面に直交する方向から見たとき、導電性樹脂層の高さが、素体の高さの半分より大きい構成に比して、ESRの増大が抑制される。 In the said one aspect | mode, when seen from the direction orthogonal to an end surface, the height of a conductive resin layer may be below half of the height of an element | base_body. In this embodiment, when viewed from the direction orthogonal to the end face, there are fewer paths for moisture to enter as compared to a configuration in which the height of the conductive resin layer is larger than half the height of the element body. Therefore, the moisture resistance reliability is further improved. In this embodiment, when viewed from a direction orthogonal to the end face, an increase in ESR is suppressed as compared with a configuration in which the height of the conductive resin layer is larger than half of the height of the element body.
上記一つの態様では、素体は、実装面とされる第一主面と対向している第二主面を有していてもよい。第二主面は、導電性樹脂層から露出していてもよい。この場合、ESRの増大が抑制される。 In the said one aspect | mode, the element | base_body may have the 2nd main surface facing the 1st main surface used as a mounting surface. The second main surface may be exposed from the conductive resin layer. In this case, an increase in ESR is suppressed.
上記一つの態様では、導電性樹脂層は、第一主面と側面との間に位置している稜線部と接していてもよい。この場合、第一主面と側面との間に位置している稜線部にクラックが生じ難い。 In the said one aspect | mode, the conductive resin layer may be in contact with the ridgeline part located between the 1st main surface and the side surface. In this case, cracks are unlikely to occur in the ridge line portion located between the first main surface and the side surface.
本発明の一つの態様によれば、素体におけるクラックの発生が抑制され、かつ、耐湿信頼性が向上している電子部品が提供される。 According to one aspect of the present invention, an electronic component is provided in which occurrence of cracks in the element body is suppressed and moisture resistance reliability is improved.
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.
(第1実施形態)
図1〜図8を参照して、第1実施形態に係る積層コンデンサC1の構成を説明する。図1は、第1実施形態に係る積層コンデンサの斜視図である。図2は、第1実施形態に係る積層コンデンサの側面図である。図3、図4、及び図5は、第1実施形態に係る積層コンデンサの断面構成を示す図である。図6は、素体、第一電極層、及び第二電極層を示す平面図である。図7は、素体、第一電極層、及び第二電極層を示す側面図である。図8は、素体、第一電極層、及び第二電極層を示す端面図である。第1実施形態では、電子部品として積層コンデンサC1を例に説明する。
(First embodiment)
With reference to FIGS. 1-8, the structure of the multilayer capacitor C1 which concerns on 1st Embodiment is demonstrated. FIG. 1 is a perspective view of the multilayer capacitor in accordance with the first embodiment. FIG. 2 is a side view of the multilayer capacitor in accordance with the first embodiment. 3, 4, and 5 are views showing a cross-sectional configuration of the multilayer capacitor in accordance with the first embodiment. FIG. 6 is a plan view showing the element body, the first electrode layer, and the second electrode layer. FIG. 7 is a side view showing the element body, the first electrode layer, and the second electrode layer. FIG. 8 is an end view showing the element body, the first electrode layer, and the second electrode layer. In the first embodiment, a multilayer capacitor C1 will be described as an example of an electronic component.
積層コンデンサC1は、図1に示されるように、直方体形状を呈している素体3と、一対の外部電極5と、を備えている。一対の外部電極5は、素体3の外表面に配置されている。一対の外部電極5は、互いに離間している。直方体形状は、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状を含む。
As shown in FIG. 1, the multilayer capacitor C <b> 1 includes an
素体3は、互いに対向している長方形状の一対の主面3a,3bと、互いに対向している長方形状の一対の側面3cと、互いに対向している一対の端面3eと、を有している。一対の主面3a,3bが対向している方向が、第一方向D1である。一対の側面3cが対向している方向が、第二方向D2である。一対の端面3eが対向している方向が、第三方向D3である。積層コンデンサC1は、電子機器(たとえば、回路基板又は電子部品)に、はんだ実装される。積層コンデンサC1では、主面3aが、電子機器に対向する実装面とされる。
The
第一方向D1は、各主面3a,3bに直交する方向であり、第二方向D2と直交している。第三方向D3は、各主面3a,3bと各側面3cとに平行な方向であり、第一方向D1と第二方向D2とに直交している。第二方向D2は、各側面3cに直交する方向であり、第三方向D3は、各端面3eに直交する方向である。第1実施形態では、素体3の第三方向D3での長さは、素体3の第一方向D1での長さより大きく、かつ、素体3の第二方向D2での長さより大きい。第三方向D3が、素体3の長手方向である。
The first direction D1 is a direction orthogonal to the
一対の側面3cは、一対の主面3a,3bを連結するように第一方向D1に延在している。一対の側面3cは、第三方向D3にも延在している。一対の端面3eは、一対の主面3a,3bを連結するように第一方向D1に延在している。一対の端面3eは、第二方向D2にも延在している。
The pair of
素体3は、一対の稜線部3gと、一対の稜線部3hと、四つの稜線部3iと、一対の稜線部3jと、一対の稜線部3kと、を有している。稜線部3gは、端面3eと主面3aとの間に位置している。稜線部3hは、端面3eと主面3bとの間に位置している。稜線部3iは、端面3eと側面3cとの間に位置している。稜線部3jは、主面3aと側面3cとの間に位置している。稜線部3kは、主面3bと側面3cとの間に位置している。本実施形態では、各稜線部3g,3h,3i,3j,3kは、湾曲するように丸められており、素体3には、いわゆるR面取り加工が施されている。
The
端面3eと主面3aとは、稜線部3gを介して、間接的に隣り合っている。端面3eと主面3bとは、稜線部3hを介して、間接的に隣り合っている。端面3eと側面3cとは、稜線部3iを介して、間接的に隣り合っている。主面3aと側面3cとは、稜線部3jを介して、間接的に隣り合っている。主面3bと側面3cとは、稜線部3kを介して、間接的に隣り合っている。
The
素体3は、第二方向D2に複数の誘電体層が積層されて構成されている。素体3は、積層されている複数の誘電体層を有している。素体3では、複数の誘電体層の積層方向が第一方向D1と一致する。各誘電体層は、たとえば誘電体材料(BaTiO3系、Ba(Ti,Zr)O3系、又は(Ba,Ca)TiO3系などの誘電体セラミック)を含むセラミックグリーンシートの焼結体から構成されている。実際の素体3では、各誘電体層は、各誘電体層の間の境界が視認できない程度に一体化されている。素体3では、複数の誘電体層の積層方向が第一方向D1と一致していてもよい。
The
積層コンデンサC1は、図3、図4、及び図5に示されるように、複数の内部電極7と複数の内部電極9とを備えている。各内部電極7,9は、素体3内に配置されている内部導体である。内部電極7,9は、積層型の電子部品の内部電極として通常用いられる導電性材料からなる。導電性材料として、卑金属(たとえば、Ni又はCu)が用いられる。内部電極7,9は、上記導電性材料を含む導電性ペーストの焼結体として構成されている。第1実施形態では、内部電極7,9は、Niからなる。
As shown in FIGS. 3, 4, and 5, the multilayer capacitor C <b> 1 includes a plurality of
内部電極7と内部電極9とは、第二方向D2において異なる位置(層)に配置されている。内部電極7と内部電極9とは、素体3内において、第二方向D2に間隔を有して対向するように交互に配置されている。内部電極7と内部電極9とは、互いに極性が異なる。複数の誘電体層の積層方向が第一方向D1である場合、内部電極7と内部電極9とは、第一方向D1において異なる位置(層)に配置される。内部電極7,9は、対応する端面3eに露出している一端を有している。
The
複数の内部電極7と複数の内部電極9とは、第二方向D2で交互に並んでいる。各内部電極7,9は、各主面3a,3bと略直交している面内に位置している。内部電極7と内部電極9とは、第二方向D2で互いに対向している。内部電極7と内部電極9とが対向している方向(第二方向D2)は、各主面3a,3bに直交している方向(第一方向D1)と直交している。側面3cと、側面3cに最も近い内部電極7,9との第二方向D2での間隔Gcは、主面3aと内部電極7,9との第一方向D1での間隔Gaより大きく、かつ、主面3bと内部電極7,9との第一方向D1での間隔Gbより大きい。
The plurality of
外部電極5は、図2にも示されるように、素体3における端面3e側に、すなわち素体3の第三方向D3での両端部にそれぞれ配置されている。外部電極5は、図3、図4、及び図5に示されるように、主面3a上及び稜線部3g上に配置されている電極部5aと、稜線部3h上に配置されている電極部5bと、各稜線部3i上に配置されている電極部5cと、対応する端面3e上に配置されている電極部5eと、を有している。外部電極5は、稜線部3j上に配置されている電極部も有している。電極部5cは、側面3c上にも配置されている。
As shown in FIG. 2, the
外部電極5は、一つの主面3a、一つの端面3e、及び一対の側面3cの四つの面、並びに、稜線部3g,3h,3i,3jに形成されている。互いに隣り合う電極部5a,5b,5c,5e同士は、接続されており、電気的に接続されている。本実施形態では、外部電極5は、主面3b上に意図的に形成されていない。端面3eに配置されている電極部5eは、対応する内部電極7,9の端面3eに露出した一端をすべて覆っている。電極部5eは、対応する内部電極7,9と直接的に接続されている。外部電極5は、対応する内部電極7,9と電気的に接続されている。
The
外部電極5は、図3、図4、及び図5に示されるように、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。第四電極層E4は、外部電極5の最外層を構成している。各電極部5a,5c,5eは、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。電極部5bは、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。
As shown in FIGS. 3, 4, and 5, the
電極部5aの第一電極層E1は、稜線部3g上に配置されており、主面3a上には配置されていない。電極部5aの第一電極層E1は、稜線部3gの全体と接している。主面3aは、第一電極層E1に覆われておらず、第一電極層E1から露出している。電極部5aの第二電極層E2は、第一電極層E1上及び主面3a上に配置されており、第一電極層E1の全体が第二電極層E2で覆われている。電極部5aでは、第二電極層E2は、主面3aの一部(主面3aにおける端面3e寄りの一部領域)と第一電極層E1の全体とに接している。電極部5aは、稜線部3g上では四層構造を有しており、主面3a上では三層構造を有している。
The first electrode layer E1 of the
電極部5aの第二電極層E2は、稜線部3gの全体と主面3aの一部(主面3aにおける端面3e寄りの一部領域)とを覆うように形成されている。電極部5aの第二電極層E2は、第一電極層E1を介して、稜線部3gの全体を間接的に覆うように形成されている。電極部5aの第二電極層E2は、主面3aの一部を直接覆うように形成されている。電極部5aの第二電極層E2は、稜線部3gに形成されている第一電極層E1の全体を直接覆うように形成されている。
The second electrode layer E2 of the
電極部5bの第一電極層E1は、稜線部3h上に配置されており、主面3b上には配置されていない。電極部5bの第一電極層E1は、稜線部3hの全体と接している。主面3bは、第一電極層E1に覆われておらず、第一電極層E1から露出している。電極部5bは、第二電極層E2を有していない。主面3bは、第二電極層E2に覆われておらず、第二電極層E2から露出している。第二電極層E2は、主面3bに形成されていない。電極部5bは、三層構造を有している。
The first electrode layer E1 of the
電極部5cの第一電極層E1は、稜線部3i上に配置されており、側面3c上には配置されていない。電極部5cの第一電極層E1は、稜線部3iの全体と接している。側面3cは、第一電極層E1に覆われておらず、第一電極層E1から露出している。電極部5cの第二電極層E2は、第一電極層E1上及び側面3c上に配置されており、第一電極層E1の一部が第二電極層E2で覆われている。電極部5cでは、第二電極層E2は、側面3cの一部と第一電極層E1の一部とに接している。電極部5cの第二電極層E2は、側面3c上に位置している部分を有する。
The 1st electrode layer E1 of the
電極部5cの第二電極層E2は、稜線部3iの一部(稜線部3iにおける主面3a寄りの一部領域)と側面3cの一部(側面3cにおける主面3a及び端面3e寄りの角領域)とを覆うように形成されている。電極部5cの第二電極層E2は、第一電極層E1を介して、稜線部3iの一部を間接的に覆うように形成されている。電極部5cの第二電極層E2は、側面3cの一部を直接覆うように形成されている。電極部5cの第二電極層E2は、稜線部3iに形成されている第一電極層E1の一部を直接覆うように形成されている。
The second electrode layer E2 of the
電極部5cは、領域5c1と領域5c2とを有している。領域5c2は、領域5c1よりも主面3a寄りに位置している。領域5c1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域5c1は、第二電極層E2を有していない。領域5c1は、三層構造を有している。領域5c2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。領域5c2は、稜線部3i上では四層構造を有しており、側面3c上では三層構造を有している。領域5c1は、第一電極層E1が第二電極層E2から露出している領域である。領域5c2は、第一電極層E1が第二電極層E2で覆われている領域である。
電極部5eの第一電極層E1は、端面3e上に配置されており、端面3eの全体が第一電極層E1に覆われている。電極部5eの第一電極層E1は、端面3eの全体と接している。電極部5eの第二電極層E2は、第一電極層E1上に配置されており、第一電極層E1の一部が第二電極層E2で覆われている。電極部5eでは、第二電極層E2は、第一電極層E1の一部と接している。電極部5eの第二電極層E2は、端面3eの一部(端面3eにおける主面3a寄りの一部領域)を覆うように形成されている。電極部5eの第二電極層E2は、第一電極層E1を介して、端面3eの一部を間接的に覆うように形成されている。電極部5eの第二電極層E2は、端面3eに形成されている第一電極層E1の一部を直接覆うように形成されている。電極部5eでは、第一電極層E1は、対応する内部電極7,9の一端と接続されるように端面3eに形成されている。
The first electrode layer E1 of the
電極部5eは、領域5e1と領域5e2とを有している。領域5e2は、領域5e1よりも主面3a寄りに位置している。領域5e1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域5e1は、第二電極層E2を有していない。領域5e1は、三層構造を有している。領域5e2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。領域5e2は、四層構造を有している。領域5e1は、第一電極層E1が第二電極層E2から露出している領域である。領域5e2は、第一電極層E1が第二電極層E2で覆われている領域である。
第一電極層E1は、導電性ペーストを素体3の表面に付与して焼き付けることにより形成されている。第一電極層E1は、端面3e及び稜線部3g,3h,3iを覆うように形成されている。第一電極層E1は、導電性ペーストに含まれる金属成分(金属粉末)が焼結して形成された焼結金属層である。第一電極層E1は、素体3に形成された焼結金属層である。第一電極層E1は、一対の主面3a,3b及び一対の側面3cに意図的に形成されていない。たとえば製造誤差などにより、第一電極層E1が意図せず主面3a,3b及び側面3cに形成されていてもよい。
The first electrode layer E1 is formed by applying a conductive paste to the surface of the
本実施形態では、第一電極層E1は、Cuからなる焼結金属層である。第一電極層E1は、Niからなる焼結金属層であってもよい。このように、第一電極層E1は、卑金属を含んでいる。導電性ペーストは、Cu又はNiからなる粉末、ガラス成分、有機バインダ、及び有機溶剤を含んでいる。 In the present embodiment, the first electrode layer E1 is a sintered metal layer made of Cu. The first electrode layer E1 may be a sintered metal layer made of Ni. Thus, the first electrode layer E1 contains a base metal. The conductive paste contains a powder made of Cu or Ni, a glass component, an organic binder, and an organic solvent.
第二電極層E2は、第一電極層E1上、主面3a上、及び一対の側面3c上に付与された導電性樹脂を硬化させることにより形成されている。第二電極層E2は、第一電極層E1上と素体3上とに形成されている。本実施形態では、第二電極層E2は、第一電極層E1の一部(電極部5a、電極部5cの領域5c2、及び電極部5eの領域5e2に対応する領域)を覆うように形成されている。第二電極層E2は、稜線部3jの一部(稜線部3jにおける端面3e寄りの一部領域)を直接覆うように形成されている。第二電極層E2は、稜線部3jの一部と接している。第一電極層E1は、第二電極層E2を形成するための下地金属層である。第二電極層E2は、第一電極層E1上に形成された導電性樹脂層である。
The second electrode layer E2 is formed by curing a conductive resin applied on the first electrode layer E1, the
導電性樹脂は、樹脂(たとえば、熱硬化性樹脂)、導電性材料(たとえば、金属粉末)、及び有機溶媒を含んでいる。金属粉末としては、たとえば、Ag粉末又はCu粉末が用いられる。熱硬化性樹脂としては、たとえば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、又はポリイミド樹脂が用いられる。 The conductive resin includes a resin (for example, a thermosetting resin), a conductive material (for example, a metal powder), and an organic solvent. As the metal powder, for example, Ag powder or Cu powder is used. As the thermosetting resin, for example, phenol resin, acrylic resin, silicone resin, epoxy resin, or polyimide resin is used.
第三電極層E3は、第二電極層E2上と、第一電極層E1(第二電極層E2から露出している部分)上とにめっき法により形成されている。本実施形態では、第三電極層E3は、第一電極層E1上及び第二電極層E2上にNiめっきにより形成されたNiめっき層である。第三電極層E3は、Snめっき層、Cuめっき層、又はAuめっき層であってもよい。第三電極層E3は、Ni、Sn、Cu、又はAuを含んでいる。 The third electrode layer E3 is formed by plating on the second electrode layer E2 and on the first electrode layer E1 (the portion exposed from the second electrode layer E2). In the present embodiment, the third electrode layer E3 is a Ni plating layer formed on the first electrode layer E1 and the second electrode layer E2 by Ni plating. The third electrode layer E3 may be a Sn plating layer, a Cu plating layer, or an Au plating layer. The third electrode layer E3 contains Ni, Sn, Cu, or Au.
第四電極層E4は、第三電極層E3上にめっき法により形成されている。本実施形態では、第四電極層E4は、第三電極層E3上にSnめっきにより形成されたSnめっき層である。第四電極層E4は、Cuめっき層又はAuめっき層であってもよい。第四電極層E4は、Sn、Cu、又はAuを含んでいる。第三電極層E3と第四電極層E4とは、第二電極層E2に形成されるめっき層を構成している。本実施形態では、第二電極層E2に形成されるめっき層は、二層構造を有している。 The fourth electrode layer E4 is formed on the third electrode layer E3 by a plating method. In the present embodiment, the fourth electrode layer E4 is an Sn plating layer formed by Sn plating on the third electrode layer E3. The fourth electrode layer E4 may be a Cu plating layer or an Au plating layer. The fourth electrode layer E4 contains Sn, Cu, or Au. The third electrode layer E3 and the fourth electrode layer E4 constitute a plating layer formed on the second electrode layer E2. In the present embodiment, the plating layer formed on the second electrode layer E2 has a two-layer structure.
各電極部5a,5b,5c,5eが有している第一電極層E1は、一体的に形成されている。各電極部5a,5c,5eが有している第二電極層E2は、一体的に形成されている。各電極部5a,5b,5c,5eが有している第三電極層E3は、一体的に形成されている。各電極部5a,5b,5c,5eが有している第四電極層E4は、一体的に形成されている。
The first electrode layer E1 included in each of the
第一電極層E1(電極部5eの第一電極層E1)は、対応する内部電極7,9と接続されるように、端面3eに形成されている。第一電極層E1は、端面3eの全体、稜線部3gの全体、稜線部3hの全体、及び稜線部3iの全体を覆うように形成されている。第二電極層E2(電極部5a,5c,5eの第二電極層E2)は、主面3aの一部、端面3eの一部、及び一対の側面3cの各一部を連続して覆うように形成されている。第二電極層E2(電極部5a,5c,5eの第二電極層E2)は、稜線部3gの全体、稜線部3iの一部、及び稜線部3jの一部を覆うように形成されている。第二電極層E2は、主面3aの一部、端面3eの一部、一対の側面3cの各一部、稜線部3gの全体、稜線部3iの一部、及び稜線部3jの一部に対応する部分を有している。第一電極層E1(電極部5eの第一電極層E1)は、対応する内部電極7,9と直接的に接続されている。
The first electrode layer E1 (the first electrode layer E1 of the
第一電極層E1(電極部5a,5b,5c,5eの第一電極層E1)は、第二電極層E2(電極部5a,5c,5eの第二電極層E2)で覆われている領域と、第二電極層E2(電極部5a,5c,5eの第二電極層E2)で覆われていない領域とを有している。第三電極層E3及び第四電極層E4は、第一電極層E1の第二電極層E2で覆われていない領域と、第二電極層E2とを覆うように形成されている。
The first electrode layer E1 (the first electrode layer E1 of the
図6に示されるように、第一方向D1から見たとき、第一電極層E1(電極部5aの第一電極層E1)の全体が第二電極層E2で覆われている。第一方向D1から見たとき、第一電極層E1(電極部5aの第一電極層E1)は、第二電極層E2から露出していない。
As shown in FIG. 6, when viewed from the first direction D1, the entire first electrode layer E1 (the first electrode layer E1 of the
図7に示されているように、第二方向D2から見たとき、第一電極層E1の主面3a寄りの端部領域(領域5c2が有する第一電極層E1)が第二電極層E2で覆われていると共に、第二電極層E2の端縁E2eが第一電極層E1の端縁E1eと交差している。第二方向D2から見たとき、第一電極層E1の主面3b寄りの端部領域(領域5c1が有する第一電極層E1)は、第二電極層E2から露出している。第二方向D2から見たとき、側面3c及び稜線部3i上に位置している第二電極層E2の面積は、稜線部3i上に位置している第一電極層E1の面積よりも大きい。側面3c上に位置している第二電極層E2は、第二電極層E2と極性が異なる内部電極7,9と第二方向D2で対向している。
As shown in Figure 7, when viewed from the second direction D2, the end region of the
図8に示されるように、第三方向D3から見たとき、第一電極層E1の主面3a寄りの端部領域(領域5e2が有する第一電極層E1)が第二電極層E2で覆われていると共に、第二電極層E2の端縁E2eが第一電極層E1上に位置している。第三方向D3から見たとき、第一電極層E1の主面3b寄りの端部領域(領域5e1が有する第一電極層E1)は、第二電極層E2から露出している。第三方向D3から見たとき、端面3e及び稜線部3g上に位置している第二電極層E2の面積は、端面3e及び稜線部3g上に位置している第一電極層E1の面積よりも小さい。第三方向D3から見たとき、第二電極層E2の高さH2は、素体3の高さH1の半分以下である。
As shown in FIG. 8, when viewed from the third direction D3, the end region near the
各内部電極7,9の一端は、図8に示されるように、第三方向D3から見たとき、第二電極層E2と重なる領域7a,9aと、第二電極層E2と重ならない領域7b,9bとを有している。領域7a,9aは、領域7b,9bよりも、第一方向D1で主面3a寄りに位置している。領域5e2が有する第一電極層E1は、対応する領域7a,9aと接続されている。領域5e1が有する第一電極層E1は、対応する領域7b,9bと接続されている。第三方向D3から見たとき、第二電極層E2の端縁E2eは、各内部電極7,9の一端と交差している。領域7a,9aの第一方向D1での長さLiaは、領域7b,9bの第一方向D1での長さLibより小さい。
As shown in FIG. 8, one end of each
本実施形態では、第二電極層E2は、主面3aの一部のみ、端面3eの一部のみ、及び一対の側面3cの各一部のみを連続して覆うように形成されている。第二電極層E2は、稜線部3gの全体、稜線部3iの一部のみ、及び稜線部3jの一部のみを覆うように形成されている。第一電極層E1の、稜線部3iを覆うように形成されている部分の一部(たとえば、領域5c1が有する第一電極層E1)は、第二電極層E2から露出している。第一電極層E1は、対応する領域7a,9aと接続されるように端面3eに形成されている。本実施形態では、第一電極層E1は、対応する領域7b,9bとも接続されるように端面3eに形成されている。
In the present embodiment, the second electrode layer E2 is formed so as to continuously cover only a part of the
第三方向D3での領域5c2の幅は、図2に示されるように、主面3a(電極部5a)から離れるにしたがって小さくなっている。第一方向D1での領域5c2の幅は、端面3e(電極部5e)から離れるにしたがって小さくなっている。本実施形態では、第二方向D2から見たとき、領域5c2の端縁は、略円弧状である。第二方向D2から見たとき、領域5c2は、略扇形状を呈している。本実施形態では、図7に示されるように、第二方向D2から見たときの第二電極層E2の幅が、主面3aから離れるにしたがって小さくなっている。第二方向D2から見たとき、第一方向D1での第二電極層E2の長さは、端面3eから第三方向D3に離れるにしたがって小さくなっている。第二方向D2から見たとき、第二電極層E2における側面3c上に位置している部分の第一方向D1での長さは、素体3の端部から第三方向D3に離れるにしたがって小さくなっている。第二電極層E2の端縁E2eは、図7に示されるように、略円弧状である。
The width of the
積層コンデンサC1が電子機器にはんだ実装されている場合、電子機器から積層コンデンサC1に作用する外力が、はんだ実装の際に形成されたはんだフィレットから外部電極5を通して素体3に応力として作用することがある。この場合、素体3にクラックが発生するおそれがある。外力は、素体3における、主面3aの一部と端面3eの一部と一対の側面3cの各一部とで画成される領域に作用する傾向がある。積層コンデンサC1では、第二電極層E2(電極部5a,5c,5eの第二電極層E2)は、主面3aの一部、端面3eの一部、及び一対の側面3cの各一部を連続して覆うように形成されているので、電子機器から積層コンデンサC1に作用する外力が素体3に作用し難い。したがって、積層コンデンサC1では、素体3でのクラックの発生が抑制される。
When the multilayer capacitor C1 is solder-mounted on the electronic device, an external force acting on the multilayer capacitor C1 from the electronic device acts as a stress on the
素体3と第二電極層E2との間の領域は、水分が浸入する経路となるおそれがある。素体3と第二電極層E2との間の領域から水分が浸入すると、積層コンデンサC1の耐久性が低下する。積層コンデンサC1では、第二電極層E2が、端面3e全体と一対の主面3a,3bの各一部と一対の側面3cの各一部とを連続して覆うように形成されている構成に比して、水分が浸入する経路が少ない。したがって、積層コンデンサC1では、耐湿信頼性が向上している。
There is a possibility that a region between the
積層コンデンサC1は、対応する端面3eに露出している複数の内部電極7,9を備えている。外部電極5は、対応する内部電極7,9と接続されるように端面3eに形成されている第一電極層E1(電極部5eの第一電極層E1)を有している。この場合、互いに対応する外部電極5(第一電極層E1)と内部電極7,9とが、良好にコンタクトするので、互いに対応する外部電極5と内部電極7,9とが、確実に電気的に接続される。
The multilayer capacitor C1 includes a plurality of
積層コンデンサC1では、第一電極層E1(電極部5eの第一電極層E1)は、第二電極層E2(電極部5eの第二電極層E2)で覆われている領域と、第二電極層E2(電極部5eの第二電極層E2)で覆われていない領域とを有している。第二電極層E2の電気抵抗は、第一電極層E1の電気抵抗に比して大きい。第一電極層E1の第二電極層E2で覆われていない領域は、第二電極層E2を介することなく、電子機器と電気的に接続される。したがって、積層コンデンサC1では、外部電極5が第二電極層E2を有する場合でも、ESRの増大が抑制される。
In the multilayer capacitor C1, the first electrode layer E1 (the first electrode layer E1 of the
積層コンデンサC1では、第一電極層E1は、稜線部3i及び稜線部3gにも形成されている。第二電極層E2と素体3との接合強度は、第二電極層E2と第一電極層E1との接合強度よりも小さい。積層コンデンサC1では、第一電極層E1が稜線部3i及び稜線部3gに形成されているので、第二電極層E2が素体3から剥がれる場合でも、第二電極層E2の剥がれが、稜線部3i及び稜線部3gに対応する位置を越えて、端面3eに対応する位置まで進み難い。
In the multilayer capacitor C1, the first electrode layer E1 is also formed on the
積層コンデンサC1では、第二電極層E2(電極部5a,5cの第二電極層E2)は、第一電極層E1における、稜線部3iに形成されている部分の一部(領域5c2の第一電極層E1)と稜線部3gに形成されている部分の全体とを覆うように形成されている。したがって、第二電極層E2の剥がれが、端面3eに対応する位置までより一層進み難い。
In the multilayer capacitor C1, the second electrode layer E2 (
電子機器から積層コンデンサC1に作用する外力に起因して素体に生じる応力は、第一電極層E1の端縁に集中する傾向があるため、この端縁が起点となって、素体3にクラックが発生するおそれがある。積層コンデンサC1では、第二電極層E2が、第一電極層E1における、稜線部3iに形成されている部分の一部(領域5c2の第一電極層E1)と稜線部3gに形成されている部分の全体とを覆うように形成されているので、第一電極層E1の端縁に応力が集中し難い。したがって、積層コンデンサC1では、素体3でのクラックの発生が確実に抑制される。
Since the stress generated in the element body due to the external force acting on the multilayer capacitor C1 from the electronic device tends to concentrate on the edge of the first electrode layer E1, this edge serves as a starting point and There is a risk of cracking. In the multilayer capacitor C1, the second electrode layer E2 is, in the first electrode layer E1, formed part of a portion which is formed in the
積層コンデンサC1では、第二方向D2から見たとき、側面3c及び稜線部3i上に位置している第二電極層E2の面積は、稜線部3i上に位置している第一電極層E1の面積よりも大きい。第三方向D3から見たとき、端面3e及び稜線部3g上に位置している第二電極層E2の面積は、端面3e及び稜線部3g上に位置している第一電極層E1の面積よりも小さい。この場合、ESRの増大がより一層抑制される。
In the multilayer capacitor C1, when viewed from the second direction D2, the area of the second electrode layer E2 located on the
積層コンデンサC1では、第一電極層E1における、稜線部3iに形成されている部分の一部(たとえば、領域5c1の第一電極層E1)は、第二電極層E2から露出している。本実施形態では、側面3c及び稜線部3i上に位置している第二電極層E2の面積は、第一電極層E1における、稜線部3iに形成されている部分の上記一部の面積よりも大きい。この場合、ESRの増大がより一層抑制される。
In the multilayer capacitor C1, the first electrode layer E1, part of a portion which is formed in the
積層コンデンサC1では、端面3e及び稜線部3g上に位置している第二電極層E2の面積は、端面3e及び稜線部3g上に位置している第一電極層E1の、第二電極層E2から露出している領域の面積よりも小さい。この場合、ESRの増大がより一層抑制される。
In the multilayer capacitor C1, the area of the second electrode layer E2 located on the
積層コンデンサC1では、外部電極5は、第三電極層E3及び第四電極層E4を有している。第三電極層E3及び第四電極層E4は、第二電極層E2と、第一電極層E1における第二電極層E2から露出している領域とを覆うように形成されている。外部電極5が第三電極層E3及び第四電極層E4を有するので、積層コンデンサC1は、電子機器へのはんだ実装が可能である。第一電極層E1における第二電極層E2から露出している領域は、第三電極層E3及び第四電極層E4を介して電子機器と電気的に接続されるので、ESRの増大がより一層抑制される。
In the multilayer capacitor C1, the
積層コンデンサC1では、第三方向D3から見たとき、第二電極層E2の高さH2は、素体3の高さH1の半分以下である。積層コンデンサC1では、第三方向D3から見たとき、第二電極層E2の高さH2は、素体3の高さH1の半分より大きい構成に比して、水分が浸入する経路が少ない。したがって、積層コンデンサC1では、耐湿信頼性がより一層向上する。積層コンデンサC1では、第三方向D3から見たとき、第二電極層E2の高さH2は、素体3の高さH1の半分より大きい構成に比して、ESRの増大が抑制される。
In the multilayer capacitor C1, when viewed from the third direction D3, the height H2 of the second electrode layer E2 is not more than half of the height H1 of the
積層コンデンサC1では、素体3の主面3bは、第二電極層E2から露出している。したがって、積層コンデンサC1では、ESRの増大が抑制される。
In the multilayer capacitor C1, the
積層コンデンサC1では、第二電極層E2は、稜線部3jの一部と接している。したがって、稜線部3jの一部にクラックが生じ難い。また、第二電極層E2は、第一電極層E1を確実に覆うので、第一電極層E1は、第二電極層E2に生じる応力を緩和する。
In the multilayer capacitor C1, the second electrode layer E2 is in contact with a part of the
続いて、図9を参照して、積層コンデンサC1の実装構造を説明する。図9は、第1実施形態に係る積層コンデンサの実装構造を示す図である。 Next, the mounting structure of the multilayer capacitor C1 will be described with reference to FIG. FIG. 9 is a view showing a mounting structure of the multilayer capacitor in accordance with the first embodiment.
図9に示されるように、電子部品装置ECD1は、積層コンデンサC1と、電子機器EDと、を備えている。電子機器EDは、たとえば、回路基板又は電子部品である。積層コンデンサC1は、電子機器EDにはんだ実装されている。電子機器EDは、主面EDaと、二つのパッド電極PE1,PE2とを有している。各パッド電極PE1,PE2は、主面EDaに配置されている。二つのパッド電極PE1,PE2は、互いに離間している。積層コンデンサC1は、実装面である主面3aと主面EDaとが対向するように、電子機器EDに配置されている。
As shown in FIG. 9, the electronic component device ECD1 includes a multilayer capacitor C1 and an electronic device ED. The electronic device ED is, for example, a circuit board or an electronic component. The multilayer capacitor C1 is solder-mounted on the electronic device ED. The electronic device ED has a main surface EDa and two pad electrodes PE1, PE2. Each pad electrode PE1, PE2 is arranged on main surface EDa. The two pad electrodes PE1, PE2 are separated from each other. The multilayer capacitor C1 is arranged in the electronic device ED so that the
積層コンデンサC1がはんだ実装される場合、溶融したはんだが外部電極5(第四電極層E4)を濡れ上がる。濡れ上がったはんだが固化することにより、外部電極5にはんだフィレットSFが形成される。対応する外部電極5とパッド電極PE1,PE2とは、はんだフィレットSFを介して連結されている。
When the multilayer capacitor C1 is mounted by solder, the molten solder wets the external electrode 5 (fourth electrode layer E4). The solder fillet SF is formed on the
はんだフィレットSFは、電極部5eの領域5e1と領域5e2とに形成されている。領域5e2だけでなく、第二電極層E2を有していない領域5e1が、はんだフィレットSFを介してパッド電極PE1,PE2と連結されている。第三方向D3から見たとき、はんだフィレットSFは、電極部5eの領域5e1(領域5e1が有する第一電極層E1)と重なっている。図示は省略するが、はんだフィレットSFは、電極部5cの領域5c1と領域5c2とにも形成されている。はんだフィレットSFの第一方向D1での高さは、第二電極層E2の第一方向D1での高さよりも高くなっている。はんだフィレットSFは、第一方向D1で第二電極層E2の端縁E2eよりも主面3b寄りに延びている。
Solder fillets SF is formed in the
電子部品装置ECD1では、上述したように、クラックが素体3に発生するのが抑制され、かつ、耐湿信頼性が向上している。電子部品装置ECD1では、第三方向D3から見たとき、はんだフィレットSFは、電極部5eの領域5e1と重なっているので、外部電極5が第二電極層E2を有する場合でも、ESRの増大が抑制されている。
In the electronic component device ECD1, as described above, the generation of cracks in the
次に、図10〜図12を参照して、第1実施形態の変形例に係る積層コンデンサC2の構成を説明する。図10〜図12は、本変形例に係る積層コンデンサの側面図である。 Next, the configuration of the multilayer capacitor C2 according to the modification of the first embodiment will be described with reference to FIGS. 10 to 12 are side views of the multilayer capacitor in accordance with this modification.
積層コンデンサC2は、積層コンデンサC1と同様に、素体3、一対の外部電極5、複数の内部電極7(不図示)、及び複数の内部電極9(不図示)を備えている。積層コンデンサC2では、領域5c2(領域5c2が有する第二電極層E2)の形状が積層コンデンサC1と相違している。
Similar to the multilayer capacitor C1, the multilayer capacitor C2 includes an
図10及び図11に示された積層コンデンサC2では、積層コンデンサC1と同様に、第三方向D3での領域5c2の幅は、電極部5aから離れるにしたがって小さくなっている。第二方向D2から見たときの第二電極層E2の幅が、電極部5aから離れるにしたがって小さくなっている。第二方向D2から見たとき、第一方向D1での第二電極層E2の長さは、端面3eから第三方向D3に離れるにしたがって小さくなっている。第二方向D2から見たとき、第二電極層E2における側面3c上に位置している部分の第一方向D1での長さは、素体3の端部から第三方向D3に離れるにしたがって小さくなっている。
In the multilayer capacitor C2 shown in FIGS. 10 and 11, as with the multilayer capacitor C1, the width of the
図10に示された積層コンデンサC2では、第二方向D2から見たとき、領域5c2の端縁(第二電極層E2の端縁E2e)は、略直線状である。第二方向D2から見たとき、領域5c2(領域5c2が有する第二電極層E2)は、略三形状を呈している。図11に示された積層コンデンサC2では、第二方向D2から見たとき、領域5c2の端縁(第二電極層E2の端縁E2e)は、略円弧状である。
In the multilayer capacitor C2 shown in FIG. 10, when viewed from the second direction D2, the
図12に示された積層コンデンサC2では、第三方向D3での領域5c2(領域5c2が有する第二電極層E2)の幅は、第一方向D1で略同じである。第二方向D2から見たとき、領域5c2の端縁(第二電極層E2の端縁E2e)は、第三方向D3に延びる辺と第一方向D1に延びる辺とを有している。本変形例では、第二方向D2から見たとき、領域5c2(領域5c2が有する第二電極層E2)は、略矩形状を呈している。
In the multilayer capacitor C2 shown in FIG. 12, the width of the
(第2実施形態)
図13〜図20を参照して、第2実施形態に係る積層貫通コンデンサC3の構成を説明する。図13及び図14は、第2実施形態に係る積層貫通コンデンサの平面図である。図15は、第2実施形態に係る積層貫通コンデンサの側面図である。図16は、第2実施形態に係る積層貫通コンデンサの端面図である。図17、図18、及び図19は、第2実施形態に係る積層貫通コンデンサの断面構成を示す図である。図20は、素体、第一電極層、及び第二電極層を示す側面図である。第2実施形態では、電子部品として積層貫通コンデンサC3を例に説明する。
(Second Embodiment)
With reference to FIGS. 13-20, the structure of the multilayer feedthrough capacitor C3 which concerns on 2nd Embodiment is demonstrated. 13 and 14 are plan views of the multilayer feedthrough capacitor according to the second embodiment. FIG. 15 is a side view of the multilayer feedthrough capacitor according to the second embodiment. FIG. 16 is an end view of the multilayer feedthrough capacitor according to the second embodiment. 17, FIG. 18, and FIG. 19 are views showing a cross-sectional configuration of the multilayer feedthrough capacitor according to the second embodiment. FIG. 20 is a side view showing the element body, the first electrode layer, and the second electrode layer. In the second embodiment, a multilayer feedthrough capacitor C3 will be described as an example of an electronic component.
積層貫通コンデンサC3は、図13〜図16に示されるように、素体3、一対の外部電極5、及び一つの外部電極6を有している。一対の外部電極5及び外部電極6は、素体3の外表面に配置されている。一対の外部電極5及び外部電極6は、それぞれ離間している。一対の外部電極5は、たとえば、信号用端子電極として機能する。外部電極6は、たとえば、接地用端子電極として機能する。本実施形態では、素体3は、第一方向D1に複数の誘電体層が積層されて構成されている。
The multilayer feedthrough capacitor C <b> 3 includes an
積層貫通コンデンサC3は、図17、図18、及び図19に示されるように、複数の内部電極17と複数の内部電極19とを備えている。各内部電極17,19は、素体3内に配置されている内部導体である。内部電極17,19は、内部電極7,9と同様に、積層型の電子部品の内部電極として通常用いられる導電性材料からなる。第2実施形態でも、内部電極17,19は、Niからなる。
The multilayer feedthrough capacitor C <b> 3 includes a plurality of
内部電極17と内部電極19とは、第一方向D1において異なる位置(層)に配置されている。内部電極17と内部電極19とは、素体3内において、第一方向D1に間隔を有して対向するように交互に配置されている。内部電極17と内部電極19とは、互いに極性が異なる。複数の誘電体層の積層方向が第二方向D2である場合、内部電極17と内部電極19とは、第二方向D2において異なる位置(層)に配置される。内部電極17の両端は、一対の端面3eに露出している。内部電極19の両端は、一対の側面3cに露出している。
The
外部電極5は、積層コンデンサC1の外部電極5と同様に、素体3における端面3e側に、すなわち素体3の第三方向D3での端部にそれぞれ配置されている。外部電極5は、主面3a上及び稜線部3g上に配置されている電極部5aと、稜線部3h上に配置されている電極部5bと、各稜線部3i上に配置されている電極部5cと、対応する端面3e上に配置されている電極部5eと、を有している。外部電極5は、稜線部3j上に配置されている電極部も有している。電極部5cは、側面3c上にも配置されている。電極部5eは、内部電極17の端面3eに露出した端をすべて覆っている。内部電極17は、電極部5eに直接的に接続されている。内部電極17は、一対の外部電極5に電気的に接続されている。
Similarly to the
外部電極5の第一電極層E1は、内部電極17と接続されるように、端面3eに形成されている。外部電極5の第一電極層E1は、端面3eの全体、稜線部3gの全体、稜線部3hの全体、及び稜線部3iの全体を覆うように形成されている。外部電極5の第二電極層E2は、主面3aの一部、端面3eの一部、及び一対の側面3cの各一部を連続して覆うように形成されている。外部電極5の第二電極層E2は、稜線部3gの全体、稜線部3iの一部、及び稜線部3jの一部を覆うように形成されている。外部電極5の第二電極層E2は、主面3aの一部、端面3eの一部、一対の側面3cの各一部、稜線部3gの全体、稜線部3iの一部、及び稜線部3jの一部に対応する部分を有している。外部電極5の第一電極層E1は、内部電極17と直接的に接続されている。
The first electrode layer E1 of the
外部電極5の第一電極層E1は、第二電極層E2で覆われている領域と、第二電極層E2で覆われていない領域とを有している。外部電極5の第三電極層E3及び第四電極層E4は、第一電極層E1の第二電極層E2で覆われていない領域と、第二電極層E2とを覆うように形成されている。外部電極5の第二電極層E2は、側面3c上に位置している部分を有する。
The first electrode layer E1 of the
積層貫通コンデンサC3では、積層コンデンサC1と同様に、第三方向D3での領域5c2の幅は、図20に示されるように、主面3a(電極部5a)から離れるにしたがって小さくなっている。第一方向D1での領域5c2の幅は、端面3e(電極部5e)から離れるにしたがって小さくなっている。本実施形態では、第二方向D2から見たとき、領域5c2の端縁は、略円弧状である。第二方向D2から見たとき、領域5c2は、略扇形状を呈している。本実施形態でも、図20に示されるように、第二方向D2から見たときの第二電極層E2の幅が、主面3aから離れるにしたがって小さくなっている。第二方向D2から見たとき、第一方向D1での第二電極層E2の長さは、端面3eから第三方向D3に離れるにしたがって小さくなっている。第二方向D2から見たとき、第二電極層E2における側面3c上に位置している部分の第一方向D1での長さは、素体3の端部から第三方向D3に離れるにしたがって小さくなっている。第二電極層E2の端縁E2eは、略円弧状である。
The multilayer feedthrough capacitor C3, as with the multilayer capacitor C1, the width of the
外部電極6は、素体3の第三方向D3での中央部分に配置されている。外部電極6は、一対の外部電極5の間に位置している。外部電極6は、主面3a上に配置されている電極部6aと、側面3c上及び稜線部3j,3k上に配置されている一対の電極部6cと、を有している。外部電極6は、主面3a及び一対の側面3cの三つの面、並びに、稜線部3j,3kに形成されている。互いに隣り合う電極部6a,6c同士は、接続されており、電気的に接続されている。電極部6cは、内部電極19の側面3cに露出した端をすべて覆っている。内部電極19は、各電極部6cに直接的に接続されている。内部電極19は、一つの外部電極6に電気的に接続されている。
The
外部電極6も、図17、図18、及び図19に示されるように、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。第四電極層E4は、外部電極6の最外層を構成している。電極部6aは、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。各電極部6cは、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。
The
電極部6aの第二電極層E2は、主面3a上に配置されている。電極部6aは、第一電極層E1を有していない。電極部6aの第二電極層E2は、主面3aの一部を覆うように形成されている。電極部6aの第二電極層E2は、主面3aと接している。電極部6aの第三電極層E3及び第四電極層E4は、第二電極層E2を覆うように形成されている。電極部6aは、三層構造を有している。
The second electrode layer E2 of the
電極部6cの第一電極層E1は、側面3c上及び各稜線部3j,3k上に配置されている。電極部6cの第一電極層E1は、側面3cの一部、稜線部3jの一部、及び稜線部3kの一部を覆うように形成されている。電極部6cの第二電極層E2は、第一電極層E1上、側面3c上、及び稜線部3j上に配置されている。電極部6cの第二電極層E2は、第一電極層E1の一部、側面3cの一部、及び稜線部3jの一部を覆うように形成されている。第一電極層E1の一部が、第二電極層E2で覆われている。電極部6cでは、第一電極層E1の一部と第二電極層E2の一部とが接している。電極部6cの第二電極層E2は、側面3cの一部及び稜線部3jの一部と接している。電極部6cの第二電極層E2は、側面3c上に位置している部分を有する。
The 1st electrode layer E1 of the
電極部6cでは、側面3c及び稜線部3jにおける第一電極層E1に覆われている領域は、第一電極層E1を介して、第二電極層E2に覆われている。電極部6cの第二電極層E2は、側面3cの一部及び稜線部3jの一部を間接的に覆うように形成されている。電極部6cの第二電極層E2は、側面3cの一部及び稜線部3jの一部を直接覆うようにも形成されている。電極部6cの第二電極層E2は、稜線部3jに形成されている第一電極層E1全体を直接覆うようにも形成されている。
In the
電極部6cは、領域6c1と領域6c2とを有している。領域6c2は、領域6c1よりも主面3a寄りに位置している。領域6c1は、第一電極層E1、第三電極層E3、及び第四電極層E4を有している。領域6c1は、第二電極層E2を有していない。領域6c1は、三層構造を有している。領域6c2は、第一電極層E1、第二電極層E2、第三電極層E3、及び第四電極層E4を有している。領域6c2は、四層構造を有している。領域6c1は、第一電極層E1が第二電極層E2から露出している領域である。領域6c2は、第一電極層E1が第二電極層E2で覆われている領域である。
外部電極6の第三電極層E3は、第二電極層E2上と、第一電極層E1(第二電極層E2から露出している部分)上とにめっき法により形成されている。第四電極層E4は、第三電極層E3上にめっき法により形成されている。外部電極6の第一電極層E1は、外部電極5の第一電極層E1と同様に、一対の主面3a,3bに意図的に形成されていない。外部電極6では、たとえば製造誤差などにより、第一電極層E1が意図せず主面3a,3bに形成されていてもよい。
The third electrode layer E3 of the
各電極部6a,6cが有している第二電極層E2は、一体的に形成されている。各電極部6a,6cが有している第三電極層E3は、一体的に形成されている。各電極部6a,6cが有している第四電極層E4は、一体的に形成されている。
The second electrode layer E2 included in each of the
図20に示されているように、外部電極6に関し、第二方向D2から見たとき、第一電極層E1の主面3a寄りの端部領域(領域6c2が有する第一電極層E1)が第二電極層E2で覆われていると共に、第二電極層E2の端縁E2eが第一電極層E1の端縁E1eと交差している。第二方向D2から見たとき、第一電極層E1の主面3b寄りの端部領域(領域6c1が有する第一電極層E1)は、第二電極層E2から露出している。
As shown in Figure 20, for
第三方向D3での領域6c2の幅は、図15に示されるように、主面3a(電極部6a)から離れるにしたがって小さくなっている。本実施形態では、第二方向D2から見たとき、領域6c2の端縁は、略円弧状である。第二方向D2から見たとき、領域6c2は、略半円形状を呈している。本実施形態では、図20に示されるように、第二方向D2から見たときの第二電極層E2の幅が、主面3aから離れるにしたがって小さくなっており、領域6c2の第二電極層E2の端縁E2eは、略円弧状である。
The width of the
積層貫通コンデンサC3も、電子機器に、はんだ実装される。積層貫通コンデンサC3では、主面3aが、電子機器に対向する実装面とされる。主面3bが、電子機器に対向する実装面とされてもよい。積層貫通コンデンサC3では、外部電極6は、電極部6aを有していなくてもよい。
The multilayer feedthrough capacitor C3 is also solder-mounted on the electronic device. In the multilayer feedthrough capacitor C3, the
積層貫通コンデンサC3では、積層コンデンサC1と同様に、以下の作用効果を奏する。素体3でのクラックの発生が抑制されていると共に、耐湿信頼性が向上している。各外部電極5と各内部電極17とが、確実に電気的に接続されていると共に、各外部電極6と各内部電極19とが、確実に電気的に接続されている。外部電極5では、第二電極層E2の剥がれが、端面3eに対応する位置まで進み難い。ESRの増大が抑制される。
The multilayer feedthrough capacitor C3 has the following operational effects as in the multilayer capacitor C1. The occurrence of cracks in the
以上、本発明の実施形態及び変形例について説明してきたが、本発明は必ずしも上述した実施形態及び変形例に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。 As mentioned above, although embodiment and the modification of this invention were demonstrated, this invention is not necessarily limited to embodiment and the modification which were mentioned above, A various change is possible in the range which does not deviate from the summary.
第一電極層E1は、端面3eから稜線部3gの全体又は一部を越えるように、主面3a上に形成されていてもよい。第一電極層E1は、端面3eから稜線部3hの全体又は一部を越えるように、主面3b上に形成されていてもよい。第一電極層E1は、端面3eから稜線部3iの全体又は一部を越えるように、側面3c上に形成されていてもよい。
The 1st electrode layer E1 may be formed on the
第一電極層E1は、図21及び図22に示されるように、各主面3a,3b及び各側面3cにも形成されていてもよい。図21及び図22では、第一電極層E1は、端面3eから稜線部3gの全体を越えるように、主面3a上に形成されている。第一電極層E1は、端面3eから稜線部3hの全体を越えるように、主面3b上に形成されている。第一電極層E1は、端面3eから稜線部3iの全体を越えるように、側面3c上に形成されている。図21及び図22に示された変形例では、第一電極層E1における主面3aに形成されている部分全体が、図21に示されるように、第二電極層E2で覆われる。第一電極層E1における側面3cに形成されている部分の一部(領域5c2が有する第一電極層E1)が、図22に示されるように、第二電極層E2で覆われる。各主面3a,3b及び各側面3cに形成されている第一電極層E1は、第三電極層E3及び第四電極層E4で覆われている。
As shown in FIGS. 21 and 22, the first electrode layer E1 may also be formed on each
第一電極層E1における主面3aに形成されている部分と、領域5c2が有する第一電極層E1とは、第二電極層E2を介して、めっき層(第三及び第四電極層E3,E4)で間接的に覆われている。第一電極層E1における主面3bに形成されている部分と、第一電極層E1における側面3cに形成されている部分の一部(領域5c1が有する第一電極層E1)とは、めっき層(第三及び第四電極層E3,E4)で直接的に覆われている。主面3a上に配置されている電極部は、四層構造を呈している。主面3b上に配置されている電極部は、三層構造を呈している。側面3cの主面3b寄りの領域に配置されている電極部は、三層構造を有している。側面3cの主面3a寄りの領域に配置されている電極部は、四層構造を有している。端面3eの主面3b寄りの領域に配置されている電極部は、三層構造を有している。端面3eの主面3a寄りの領域に配置されている電極部は、四層構造を有している。
A portion formed on the
積層コンデンサC1,C2が備える各内部電極7,9の数は、図3及び図5に図示されている各内部電極7,9の数に限られない。積層貫通コンデンサC3が備える各内部電極17,19の数は、図17及び図19に図示されている各内部電極17,19の数に限られない。積層コンデンサC1,C2では、一つの外部電極5(第一電極層E1)に接続されている内部電極の数は、一つでもよい。積層貫通コンデンサC3では、一対の外部電極5(第一電極層E1)に接続されている内部電極の数は、一つでもよく、一対の外部電極6(第一電極層E1)に接続されている内部電極の数は、一つでもよい。
The number of
本実施形態では、電子部品として積層コンデンサC1を例に説明したが、適用可能な電子部品は、積層コンデンサに限られない。適用可能な電子部品は、たとえば、積層インダクタ、積層バリスタ、積層圧電アクチュエータ、積層サーミスタ、もしくは積層複合部品などの積層電子部品、又は、積層電子部品以外の電子部品である。 In the present embodiment, the multilayer capacitor C1 is described as an example of the electronic component, but the applicable electronic component is not limited to the multilayer capacitor. The applicable electronic component is, for example, a multilayer electronic component such as a multilayer inductor, a multilayer varistor, a multilayer piezoelectric actuator, a multilayer thermistor, or a multilayer composite component, or an electronic component other than the multilayer electronic component.
3…素体、3a,3b…主面、3c…側面、3e…端面、3g,3h,3i,3j,3k…稜線部、5,6…外部電極、7,9,17,19…内部電極、C1,C2…積層コンデンサ、C3…積層貫通コンデンサ、D1…第一方向、D2…第二方向、D3…第三方向、E1…第一電極層、E2…第二電極層、E3…第三電極層、E4…第四電極層、H1…素体の高さ、H2…第二電極層の高さ。
DESCRIPTION OF
Claims (13)
前記一対の端面が対向している方向での前記素体の両端部にそれぞれ配置されている外部電極と、を備え、
前記外部電極は、前記第一主面の一部と前記端面の一部と前記一対の側面の各一部とを連続して覆うように形成されている導電性樹脂層を有している、電子部品。 It has a rectangular parallelepiped shape, a first main surface that is a mounting surface, a pair of end surfaces that face each other and are adjacent to the first main surface, a pair that face each other, the pair of end surfaces, and the first An element body having a pair of side surfaces adjacent to one main surface;
External electrodes respectively disposed at both ends of the element body in a direction in which the pair of end faces are opposed to each other,
The external electrode has a conductive resin layer formed so as to continuously cover a part of the first main surface, a part of the end surface, and a part of the pair of side surfaces. Electronic components.
前記外部電極は、前記内部導体と接続されるように前記端面に形成されている焼結金属層を更に有している、請求項1に記載の電子部品。 Further comprising an inner conductor exposed on the corresponding end face;
The electronic component according to claim 1, wherein the external electrode further includes a sintered metal layer formed on the end face so as to be connected to the internal conductor.
前記端面及び前記第二稜線部上に位置している前記導電性樹脂層の面積は、前記端面及び前記第二稜線部上に位置している前記焼結金属層の面積よりも小さい、請求項5に記載の電子部品。 The area of the conductive resin layer located on the side surface and the first ridge line portion is larger than the area of the sintered metal layer located on the first ridge line portion,
The area of the conductive resin layer located on the end face and the second ridge line part is smaller than the area of the sintered metal layer located on the end face and the second ridge line part. 5. The electronic component according to 5.
前記第二主面は、前記導電性樹脂層から露出している、請求項1〜11のいずれか一項に記載の電子部品。 The element body further includes a second main surface facing the first main surface as the mounting surface,
The electronic component according to claim 1, wherein the second main surface is exposed from the conductive resin layer.
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004296936A (en) * | 2003-03-27 | 2004-10-21 | Kyocera Corp | Ceramic electronic component |
JP2008181956A (en) * | 2007-01-23 | 2008-08-07 | Tdk Corp | Ceramic electronic component |
WO2014038066A1 (en) * | 2012-09-07 | 2014-03-13 | 三菱電機株式会社 | Power semiconductor device |
JP2015216337A (en) * | 2014-05-08 | 2015-12-03 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Multilayer ceramic capacitor, array multilayer ceramic capacitor, manufacturing method therefor, and mounting board therefor |
JP2016018985A (en) * | 2014-07-07 | 2016-02-01 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Laminated ceramic capacitor, manufacturing method of laminated ceramic capacitor, and mounting substrate for laminated ceramic capacitor |
JP2018032670A (en) * | 2016-08-22 | 2018-03-01 | Koa株式会社 | Chip component, mounting structure of chip component, and manufacturing method of chip resistor |
JP2018041761A (en) * | 2016-09-05 | 2018-03-15 | 株式会社村田製作所 | Chip-like electronic component |
-
2017
- 2017-09-07 JP JP2017172120A patent/JP6933061B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004296936A (en) * | 2003-03-27 | 2004-10-21 | Kyocera Corp | Ceramic electronic component |
JP2008181956A (en) * | 2007-01-23 | 2008-08-07 | Tdk Corp | Ceramic electronic component |
WO2014038066A1 (en) * | 2012-09-07 | 2014-03-13 | 三菱電機株式会社 | Power semiconductor device |
JP2015216337A (en) * | 2014-05-08 | 2015-12-03 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Multilayer ceramic capacitor, array multilayer ceramic capacitor, manufacturing method therefor, and mounting board therefor |
JP2016018985A (en) * | 2014-07-07 | 2016-02-01 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Laminated ceramic capacitor, manufacturing method of laminated ceramic capacitor, and mounting substrate for laminated ceramic capacitor |
JP2018032670A (en) * | 2016-08-22 | 2018-03-01 | Koa株式会社 | Chip component, mounting structure of chip component, and manufacturing method of chip resistor |
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