JP2015216337A - Multilayer ceramic capacitor, array multilayer ceramic capacitor, manufacturing method therefor, and mounting board therefor - Google Patents

Multilayer ceramic capacitor, array multilayer ceramic capacitor, manufacturing method therefor, and mounting board therefor Download PDF

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キル パク、ヘウン
Heung Kil Park
キル パク、ヘウン
チョル パク、ミン
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チョル パク、ミン
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サムソン エレクトロ−メカニックス カンパニーリミテッド.
Samsung Electro-Mechanics Co Ltd
サムソン エレクトロ−メカニックス カンパニーリミテッド.
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Abstract

PROBLEM TO BE SOLVED: To provide a multilayer ceramic capacitor, an array multilayer ceramic capacitor, a manufacturing method therefor, and a mounting board therefor.SOLUTION: A multilayer ceramic capacitor includes a ceramic body on which a plurality of dielectric layers are laminated in the thickness direction, a plurality of first and second internal electrodes arranged in the ceramic body, so as to be exposed alternately via the opposite end faces of the ceramic body while sandwiching the dielectric layer, first and second external electrodes formed to cover the opposite ends of the ceramic body, and first and second bump electrodes formed on the mounting surface of the ceramic body so as to cover a part of the first and second external electrodes.

Description

本発明は、積層セラミックキャパシター、アレイ型積層セラミックキャパシター、その製造方法、及びその実装基板に関する。   The present invention relates to a multilayer ceramic capacitor, an array type multilayer ceramic capacitor, a manufacturing method thereof, and a mounting substrate thereof.

積層チップ電子部品の一つである積層セラミックキャパシター(MLCC:multi―layered ceramic capacitor)は、小型でありながらも高容量が保障され、実装が容易であるという長所により、様々な電子装置に用いられることができる。   Multi-layered ceramic capacitor (MLCC), which is one of multilayer chip electronic components, is used in various electronic devices due to its small size, high capacity, and easy mounting. be able to.

例えば、上記積層セラミックキャパシターは、液晶ディスプレイ(LCD:liquid crystal display)及びプラズマディスプレイパネル(PDP:plasma display panel)などの映像機器、コンピューター、個人携帯情報端末(PDA:personal digital assistants)及び携帯電話などの様々な電子製品の基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサーに用いられることができる。   For example, the multilayer ceramic capacitor may be a video device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) and a mobile phone. It can be used as a chip-type capacitor that is mounted on a substrate of various electronic products and serves to charge or discharge electricity.

このような積層セラミックキャパシターは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に配置された構造を有することができる。   Such a multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes having different polarities are alternately arranged between the dielectric layers.

この際、上記誘電体層は圧電性を有するため、上記積層セラミックキャパシターに直流または交流電圧が印加されると、内部電極の間で圧電現象が発生して、周波数に応じてセラミック本体の体積を膨張及び収縮させながら周期的な振動を発生させる。   At this time, since the dielectric layer has piezoelectricity, when a DC or AC voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between the internal electrodes, and the volume of the ceramic body is increased according to the frequency. Generate periodic vibrations while expanding and contracting.

このような振動は、上記積層セラミックキャパシターの外部電極及び上記外部電極と基板とを連結する半田を介して基板に伝達され、上記基板全体が音響反射面となり、雑音となる振動音を発生させる。   Such vibration is transmitted to the substrate via the external electrode of the multilayer ceramic capacitor and the solder connecting the external electrode and the substrate, and the entire substrate becomes an acoustic reflection surface, and generates a vibration sound as noise.

この振動音は、人に不快感を与える20〜20,000Hz領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ(acoustic noise)という。   This vibration sound corresponds to an audible frequency in the range of 20 to 20,000 Hz that gives a person discomfort, and such a vibration sound that gives a person a discomfort is referred to as acoustic noise.

上記外部電極と基板とを連結する半田は、セラミック本体の両側面または両端面から上記外部電極の表面に沿って所定の高さに傾斜して形成される。   The solder for connecting the external electrode and the substrate is formed to be inclined at a predetermined height along the surface of the external electrode from both side surfaces or both end surfaces of the ceramic body.

この際、上記半田の体積及び高さが大きくなるほど、上記積層セラミックキャパシターの振動が上記基板に伝達されやすいため、アコースティックノイズがさらに大きく発生するという問題点があった。   At this time, as the volume and height of the solder increase, vibration of the multilayer ceramic capacitor is more easily transmitted to the substrate, which causes a problem that acoustic noise is further generated.

韓国登録特許第1058697号Korean registered patent No. 1058697

最近の電子機器は、部品の低騷音化により、上記のような積層セラミックキャパシターで発生するアコースティックノイズがさらに激しくなり得る。   In recent electronic devices, acoustic noise generated in the multilayer ceramic capacitor as described above may become more severe due to low noise of components.

よって、本発明は、積層セラミックキャパシターのアコースティックノイズを効果的に低減させることを目的とする。   Therefore, an object of the present invention is to effectively reduce the acoustic noise of a multilayer ceramic capacitor.

本発明の一側面によると、複数の誘電体層が厚さ方向に積層されたセラミック本体と、上記セラミック本体内で、上記誘電体層を挟んで上記セラミック本体の両端面を介して交互に露出されるように配置された複数の第1及び第2内部電極と、上記セラミック本体の両端部を覆うように形成された第1及び第2外部電極と、上記セラミック本体の実装面に上記第1及び第2外部電極の一部を覆うように形成された第1及び第2バンプ(Bump)電極と、を含む積層セラミックキャパシターが提供される。   According to an aspect of the present invention, a ceramic body in which a plurality of dielectric layers are laminated in a thickness direction, and the ceramic body are alternately exposed through both end faces of the ceramic body with the dielectric layer interposed therebetween. A plurality of first and second internal electrodes arranged as described above, first and second external electrodes formed so as to cover both ends of the ceramic body, and the first on the mounting surface of the ceramic body. And a first and second bump electrode formed to cover a portion of the second external electrode. A multilayer ceramic capacitor is provided.

本発明の他の側面によると、複数の誘電体層が厚さ方向に積層されたセラミック本体と、上記セラミック本体の両側面に互いに対向するように形成され、上記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第1外部電極と、上記第1外部電極と離隔した位置で上記セラミック本体の両側面に互いに対向するように形成され、上記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第2外部電極と、上記セラミック本体内で、上記誘電体層を挟んで互いに対向するように配置され、上記セラミック本体の両側面を介して露出されて上記一対の第1外部電極と接続された一対の第1リード部を有する複数の第1内部電極、及び上記セラミック本体の両側面を介して露出されて上記一対の第2外部電極と接続された一対の第2リード部を有する複数の第2内部電極と、上記セラミック本体の実装面に上記一対の第1外部電極の一部をともに覆うように形成された第1バンプ電極と、上記セラミック本体の実装面に上記一対の第2外部電極の一部をともに覆うように形成された第2バンプ電極と、を含む積層セラミックキャパシターが提供される。   According to another aspect of the present invention, a ceramic body in which a plurality of dielectric layers are stacked in a thickness direction, and both sides of the ceramic body are formed to face each other, and a part of a mounting surface of the ceramic body A pair of first external electrodes that extend to each other, and are formed so as to face each other on both sides of the ceramic body at a position spaced apart from the first external electrode, up to a part of the mounting surface of the ceramic body. A pair of second external electrodes formed to extend from each other and the ceramic body are disposed so as to face each other with the dielectric layer interposed therebetween, and are exposed through both side surfaces of the ceramic body to be exposed to the pair of pairs. A plurality of first internal electrodes having a pair of first lead portions connected to the first external electrodes, and connected to the pair of second external electrodes exposed through both side surfaces of the ceramic body. A plurality of second internal electrodes having a pair of second lead portions, a first bump electrode formed on the mounting surface of the ceramic body so as to partially cover the pair of first external electrodes, A multilayer ceramic capacitor is provided that includes a second bump electrode formed on the mounting surface of the ceramic body so as to cover a part of the pair of second external electrodes.

本発明の一実施例において、上記第1及び第2バンプ電極は、上記セラミック本体の実装面に形成された第1及び第2導電性樹脂層と、上記第1及び第2導電性樹脂層上に形成された第1及び第2めっき層と、を含むことができる。   In one embodiment of the present invention, the first and second bump electrodes are formed on the first and second conductive resin layers formed on the mounting surface of the ceramic body, and on the first and second conductive resin layers. And a first plating layer and a second plating layer.

本発明の一実施例において、上記第1及び第2めっき層は、第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   In one embodiment of the present invention, the first and second plating layers include first and second nickel (Ni) plating layers, and first and second nickel layers formed on the first and second nickel plating layers, respectively. 2 tin (Sn) plating layer.

本発明の一実施例において、上記第1及び第2めっき層は、第1及び第2銅(Cu)めっき層と、上記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   In one embodiment of the present invention, the first and second plating layers include first and second copper (Cu) plating layers, and first and second copper layers formed on the first and second copper plating layers, respectively. 2 nickel (Ni) plating layers, and first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively.

本発明の一実施例において、上記第1及び第2バンプ電極は、50μm以上の厚さを有することができる。   In one embodiment of the present invention, the first and second bump electrodes may have a thickness of 50 μm or more.

本発明の一実施例において、上記第1及び第2外部電極は、上記セラミック本体の両端面に形成され、上記第1及び第2内部電極とそれぞれ接続された第1及び第2接続部と、上記第1及び第2接続部から上記セラミック本体の実装面の一部までそれぞれ延びて形成された第1及び第2端子部と、を含み、上記第1及び第2バンプ電極が上記第1及び第2端子部の一部を覆うように形成されることができる。   In one embodiment of the present invention, the first and second external electrodes are formed on both end surfaces of the ceramic body, and are connected to the first and second internal electrodes, respectively. First and second terminal portions formed extending from the first and second connection portions to a part of the mounting surface of the ceramic body, respectively, and the first and second bump electrodes are the first and second bump electrodes. It may be formed so as to cover a part of the second terminal part.

本発明の一実施例において、上記第1及び第2外部電極上に第3及び第4めっき層が形成されることができる。   In an embodiment of the present invention, third and fourth plating layers may be formed on the first and second external electrodes.

本発明の一実施例において、上記第3及び第4めっき層は、第3及び第4ニッケル(Ni)めっき層と、上記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことができる。   In one embodiment of the present invention, the third and fourth plating layers include third and fourth nickel (Ni) plating layers and third and fourth nickel plating layers formed on the third and fourth nickel plating layers, respectively. 4 tin (Sn) plating layer.

本発明の一実施例において、上記第3及び第4めっき層は、第3及び第4銅(Cu)めっき層と、上記第3及び第4銅めっき層上にそれぞれ形成された第3及び第4ニッケル(Ni)めっき層と、上記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことができる。   In one embodiment of the present invention, the third and fourth plating layers include third and fourth copper (Cu) plating layers, and third and fourth copper layers formed on the third and fourth copper plating layers, respectively. 4 nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively.

本発明の一実施例において、上記セラミック本体の両端部に上記第1及び第2外部電極の一部を覆うように第1及び第2絶縁層が形成されることができる。   In an embodiment of the present invention, first and second insulating layers may be formed on both ends of the ceramic body so as to cover a part of the first and second external electrodes.

本発明のさらに他の側面によると、複数の誘電体層が積層されたセラミック本体と、上記セラミック本体の両側面に互いに対向するように形成され、上記セラミック本体の実装面の一部までそれぞれ延びて形成され、上記セラミック本体の長さ方向に複数の対が離隔して形成された第1及び第2外部電極と、上記セラミック本体内で上記誘電体層を挟んで互いに対向するように配置され、上記セラミック本体の両側面を介して交互に露出されて上記第1及び第2外部電極とそれぞれ接続された複数の第1及び第2内部電極と、上記セラミック本体の実装面に互いに対向するように形成された第1及び第2外部電極の一部をともに覆うように形成され、上記セラミック本体の長さ方向に複数の対が離隔して形成されたバンプ電極と、を含むアレイ型積層セラミックキャパシターが提供される。   According to still another aspect of the present invention, the ceramic body in which a plurality of dielectric layers are laminated and the both sides of the ceramic body are formed to face each other and extend to a part of the mounting surface of the ceramic body. The first and second external electrodes formed by separating a plurality of pairs in the longitudinal direction of the ceramic body and the ceramic body are disposed so as to face each other with the dielectric layer in between. The plurality of first and second internal electrodes that are alternately exposed through both side surfaces of the ceramic body and are connected to the first and second external electrodes, respectively, and the mounting surface of the ceramic body are opposed to each other. And bump electrodes formed so as to cover both of the first and second external electrodes formed on the ceramic body and having a plurality of pairs spaced apart in the length direction of the ceramic body. Type laminated ceramic capacitor is provided.

本発明のさらに他の側面によると、第1及び第2内部電極がそれぞれ形成された複数のセラミックシートを、上記セラミックシートを挟んで上記第1及び第2内部電極が互いに対向して配置されるように交互に積層し加圧して積層体を製造する段階と、上記積層体を1個のキャパシターに対応する領域毎に切断し焼成して、上記第1及び第2内部電極がセラミック本体の両端面を介して交互に露出されたセラミック本体を製造する段階と、上記セラミック本体の両端部に、上記第1及び第2内部電極と電気的に連結されるように第1及び第2外部電極を形成する段階と、上記セラミック本体の実装面に上記第1及び第2外部電極の露出された一部を覆うように導電性樹脂ペーストを塗布した後、電気めっきを施して、第1及び第2バンプ電極を形成する段階と、を含む積層セラミックキャパシターの製造方法が提供される。   According to still another aspect of the present invention, a plurality of ceramic sheets each having first and second internal electrodes formed thereon are disposed so that the first and second internal electrodes face each other with the ceramic sheet interposed therebetween. Alternately stacking and pressing to produce a laminate, and cutting and firing the laminate into regions corresponding to one capacitor, and the first and second internal electrodes are connected to both ends of the ceramic body. And manufacturing first and second external electrodes at both ends of the ceramic body so as to be electrically connected to the first and second internal electrodes. Forming a conductive resin paste on the mounting surface of the ceramic body so as to cover the exposed portions of the first and second external electrodes, and then performing electroplating to form the first and second layers. Bump electrode Forming, the method of production of a multilayer ceramic capacitor comprising is provided.

本発明のさらに他の側面によると、セラミックシートの両側面を介して露出された一対の第1リード部を有する第1内部電極と、セラミックシートの両側面を介して露出され、且つ上記第1リード部と重ならない一対の第2リード部を有する第2内部電極と、がそれぞれ形成された複数のセラミックシートを、上記セラミックシートを挟んで上記第1及び第2内部電極が互いに交互に配置されるように積層し加圧して積層体を製造する段階と、上記積層体を1個のキャパシターに対応する領域毎に切断し焼成して、上記一対の第1及び第2リード部がセラミック本体の両側面を介して露出されたセラミック本体を製造する段階と、上記セラミック本体の両側面から上記セラミック本体の実装面の一部まで延びて形成し、且つ上記第1及び第2リード部とそれぞれ電気的に連結されるように各一対の第1及び第2外部電極を形成する段階と、上記一対の第1及び第2外部電極の露出された実装面の一部をそれぞれともに覆うように導電性樹脂ペーストを塗布した後、電気めっきを施して、第1及び第2バンプ電極を形成する段階と、を含む積層セラミックキャパシターの製造方法が提供される。   According to still another aspect of the present invention, the first internal electrode having a pair of first lead portions exposed through both side surfaces of the ceramic sheet, the first internal electrode exposed through both side surfaces of the ceramic sheet, and the first A plurality of ceramic sheets each formed with a second internal electrode having a pair of second lead parts that do not overlap with the lead parts, and the first and second internal electrodes are alternately arranged with the ceramic sheet interposed therebetween. And stacking and pressing to produce a laminate, and cutting and firing the laminate for each region corresponding to one capacitor, so that the pair of first and second lead portions are made of a ceramic body. Forming a ceramic body exposed through both side surfaces; extending from both side surfaces of the ceramic body to a part of a mounting surface of the ceramic body; and Forming a pair of first and second external electrodes so as to be electrically connected to the respective node portions, and exposing a part of the exposed mounting surface of the pair of first and second external electrodes, respectively. A method of manufacturing a monolithic ceramic capacitor is provided that includes: applying a conductive resin paste so as to cover them together, and performing electroplating to form first and second bump electrodes.

本発明の一実施例において、上記第1及び第2バンプ電極を形成する段階で、上記電気めっきは、ニッケルめっき及びスズめっきが順に行われることができる。   In one embodiment of the present invention, in the step of forming the first and second bump electrodes, the electroplating may be sequentially performed by nickel plating and tin plating.

本発明の一実施例において、上記第1及び第2バンプ電極を形成する段階で、上記電気めっきは、銅めっき、ニッケルめっき、及びスズめっきが順に行われることができる。   In one embodiment of the present invention, in the step of forming the first and second bump electrodes, the electroplating may be sequentially performed by copper plating, nickel plating, and tin plating.

本発明の一実施例において、上記第1及び第2外部電極を電気めっきする段階がさらに行われることができる。   In an embodiment of the present invention, the step of electroplating the first and second external electrodes may be further performed.

本発明のさらに他の側面によると、上部に第1及び第2電極パッドを有する基板と、上記基板上に設けられた少なくとも一つの積層セラミックキャパシターと、を含む積層セラミックキャパシターの実装基板が提供される。   According to still another aspect of the present invention, there is provided a multilayer ceramic capacitor mounting substrate including a substrate having first and second electrode pads thereon and at least one multilayer ceramic capacitor provided on the substrate. The

本発明の一実施形態によると、外部電極の実装面にバンプ電極を形成し、積層セラミックキャパシターを基板に実装する時に上記外部電極から上記基板に伝達される振動を上記バンプ電極が吸収するようにすることで、アコースティックノイズを低減することができる。   According to an embodiment of the present invention, the bump electrode is formed on the mounting surface of the external electrode, and the bump electrode absorbs vibration transmitted from the external electrode to the substrate when the multilayer ceramic capacitor is mounted on the substrate. By doing so, acoustic noise can be reduced.

本発明の第1実施形態による積層セラミックキャパシターを実装面が上側を向くようにして概略的に示した斜視図である。1 is a perspective view schematically illustrating a multilayer ceramic capacitor according to a first embodiment of the present invention with a mounting surface facing upward. FIG. 図1のA‐A´線の断面図である。It is sectional drawing of the AA 'line of FIG. 本発明の第1実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。It is the perspective view which showed the manufacturing method of the multilayer ceramic capacitor by 1st Embodiment of this invention in order. 本発明の第1実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。It is the perspective view which showed the manufacturing method of the multilayer ceramic capacitor by 1st Embodiment of this invention in order. 本発明の第1実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。It is the perspective view which showed the manufacturing method of the multilayer ceramic capacitor by 1st Embodiment of this invention in order. 本発明の第1実施形態による積層セラミックキャパシターの実装基板を概略的に示した側断面図である。1 is a cross-sectional side view schematically illustrating a mounting board of a multilayer ceramic capacitor according to a first embodiment of the present invention. 本発明の第1実施形態による積層セラミックキャパシターのバンプ電極の長さをセラミック本体の幅より短くして概略的に示した斜視図である。1 is a perspective view schematically showing a length of a bump electrode of a multilayer ceramic capacitor according to a first embodiment of the present invention shorter than a width of a ceramic body. 本発明の第2実施形態による積層セラミックキャパシターを実装面が上側を向くようにして概略的に示した斜視図である。FIG. 6 is a perspective view schematically illustrating a multilayer ceramic capacitor according to a second embodiment of the present invention with a mounting surface facing upward. 本発明の第3実施形態による積層セラミックキャパシターを実装面が上側を向くようにして概略的に示した斜視図である。FIG. 6 is a perspective view schematically illustrating a multilayer ceramic capacitor according to a third embodiment of the present invention with a mounting surface facing upward. 図7の積層セラミックキャパシターの内部電極の構造を示した分解斜視図である。FIG. 8 is an exploded perspective view illustrating a structure of an internal electrode of the multilayer ceramic capacitor of FIG. 7. 本発明の第2実施形態による積層セラミックキャパシターのバンプ電極の長さをセラミック本体の幅より短くして概略的に示した斜視図である。FIG. 6 is a perspective view schematically showing a length of a bump electrode of a multilayer ceramic capacitor according to a second embodiment of the present invention shorter than a width of a ceramic body. 本発明の第3実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。It is the perspective view which showed the manufacturing method of the multilayer ceramic capacitor by 3rd Embodiment of this invention in order. 本発明の第3実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。It is the perspective view which showed the manufacturing method of the multilayer ceramic capacitor by 3rd Embodiment of this invention in order. 本発明の第3実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。It is the perspective view which showed the manufacturing method of the multilayer ceramic capacitor by 3rd Embodiment of this invention in order. 本発明の第3実施形態による積層セラミックキャパシターの実装基板を概略的に示した側断面図である。FIG. 6 is a side cross-sectional view schematically illustrating a multilayer ceramic capacitor mounting substrate according to a third embodiment of the present invention. 本発明の一実施形態によるアレイ型積層セラミックキャパシターをバンプ電極を省略して概略的に示した斜視図である。1 is a perspective view schematically showing an array type multilayer ceramic capacitor according to an embodiment of the present invention, omitting bump electrodes. FIG. 本発明の一実施形態によるアレイ型積層セラミックキャパシターを概略的に示した斜視図である。1 is a perspective view schematically showing an array type multilayer ceramic capacitor according to an embodiment of the present invention.

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。   Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description.

図1は本発明の第1実施形態による積層セラミックキャパシターを実装面が上側を向くようにして概略的に示した斜視図であり、図2は図1のA‐A´線の断面図である。   FIG. 1 is a perspective view schematically showing the multilayer ceramic capacitor according to the first embodiment of the present invention with the mounting surface facing upward, and FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. .

図1及び図2を参照すると、本発明の第1実施形態による積層セラミックキャパシター100は、セラミック本体110と、複数の第1及び第2内部電極121、122と、第1及び第2外部電極131、132と、第1及び第2バンプ(bump)電極と、を含む。   Referring to FIGS. 1 and 2, the multilayer ceramic capacitor 100 according to the first embodiment of the present invention includes a ceramic body 110, a plurality of first and second internal electrodes 121 and 122, and first and second external electrodes 131. , 132 and first and second bump electrodes.

セラミック本体110は、複数の誘電体層111を厚さ方向に積層した後、焼成したものである。   The ceramic body 110 is obtained by firing a plurality of dielectric layers 111 after laminating them in the thickness direction.

セラミック本体110の互いに隣接するそれぞれの誘電体層111同士は、境界が確認できないほどに一体化されていることができる。   The dielectric layers 111 adjacent to each other of the ceramic body 110 can be integrated so that the boundary cannot be confirmed.

また、セラミック本体110は六面体形状であることができるが、本発明がこれに限定されるものではない。   The ceramic body 110 may have a hexahedral shape, but the present invention is not limited thereto.

本実施形態では、説明の便宜のために、セラミック本体110の誘電体層111が積層される上下方向の互いに対向する厚さ方向の面を上下面、そのうち第1及び第2バンプ電極151、152が形成された面を実装面、上記上下面を連結し、互いに対向する長さ方向の面を両端面、上記両端面と垂直に交差し、互いに対向する幅方向の面を両側面と定義する。   In the present embodiment, for convenience of explanation, the upper and lower surfaces of the ceramic body 110 on which the dielectric layer 111 is laminated are opposed to the upper and lower surfaces, and the first and second bump electrodes 151 and 152 are the upper and lower surfaces. The surface on which the surface is formed is connected to the mounting surface, and the upper and lower surfaces are connected to each other. .

また、セラミック本体110は、その寸法が特に制限されるものではないが、例えば、1.0mm×0.5mmなどのサイズで構成して、高容量の積層セラミックキャパシター100を構成することができる。   In addition, the ceramic body 110 is not particularly limited in size, but may be configured with a size of, for example, 1.0 mm × 0.5 mm to form the high-capacity multilayer ceramic capacitor 100.

また、セラミック本体110の最外側面に該当する上下面には、必要に応じて、所定厚さのカバー層112、113が形成されることができる。   In addition, cover layers 112 and 113 having a predetermined thickness may be formed on the upper and lower surfaces corresponding to the outermost surface of the ceramic body 110 as necessary.

誘電体層111は、一層の厚さを積層セラミックキャパシター100の容量設計に応じて任意に変更することができる。好ましくは、誘電体層111の一層の厚さが焼成後に1.0μm程度となるように構成することができるが、本発明がこれに限定されるものではない。   The thickness of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor 100. Preferably, the dielectric layer 111 can be configured to have a thickness of about 1.0 μm after firing, but the present invention is not limited to this.

また、誘電体層111は、高誘電率のセラミック材料を含有することができ、例えば、BaTiO系セラミック粉末などを含有することができるが、本発明がこれに限定されるものではない。 The dielectric layer 111 can contain a ceramic material having a high dielectric constant. For example, the dielectric layer 111 can contain BaTiO 3 -based ceramic powder, but the present invention is not limited thereto.

上記BaTiO系セラミック粉末は、例えば、BaTiOにCa、Zrなどが一部固溶された(Ba1−xCa)TiO、Ba(Ti1−yCa)O、(Ba1−xCa)(Ti1−yZr)O、またはBa(Ti1−yZr)Oなどが挙げられるが、本発明がこれに限定されるものではない。 The BaTiO 3 based ceramic powder includes, for example, (Ba 1-x Ca x ) TiO 3 , Ba (Ti 1-y Ca y ) O 3 , (Ba 1 ) in which Ca, Zr and the like are partly dissolved in BaTiO 3. -x Ca x) (Ti 1- y Zr y) O 3, or Ba (Ti 1-y Zr y ) but such O 3 and the like, but the present invention is not limited thereto.

一方、誘電体層111には、上記セラミック粉末とともに、セラミック添加剤、有機溶剤、可塑剤、結合剤、及び分散剤などがさらに添加されることができる。   Meanwhile, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like can be further added to the dielectric layer 111 in addition to the ceramic powder.

上記セラミック添加剤としては、例えば、遷移金属酸化物または炭化物、希土類元素、マグネシウム(Mg)、またはアルミニウム(Al)などを用いることができる。   As the ceramic additive, for example, transition metal oxides or carbides, rare earth elements, magnesium (Mg), aluminum (Al), or the like can be used.

第1及び第2内部電極121、122は、誘電体層111を構成するセラミックシート上に形成されて積層された後、焼成されることで、一つの誘電体層111を挟んでセラミック本体110の内部に交互に配置される。   The first and second internal electrodes 121 and 122 are formed on the ceramic sheet constituting the dielectric layer 111 and stacked, and then fired, so that the ceramic body 110 is sandwiched by sandwiching one dielectric layer 111 therebetween. It is alternately arranged inside.

この第1及び第2内部電極121、122は、互いに異なる極性を有する一対の電極であって、誘電体層111の積層方向に沿って互いに対向するように配置され、中間に配置された誘電体層111によって互いに電気的に絶縁されることができる。   The first and second internal electrodes 121 and 122 are a pair of electrodes having different polarities, and are disposed so as to face each other along the stacking direction of the dielectric layer 111, and are disposed in the middle. The layers 111 can be electrically isolated from each other.

第1及び第2内部電極121、122の一端は、セラミック本体110の両端面を介してそれぞれ露出される。   One ends of the first and second internal electrodes 121 and 122 are exposed through both end faces of the ceramic body 110, respectively.

上記のようにセラミック本体110の両端面を介して交互に露出された第1及び第2内部電極121、122の端部は、セラミック本体110の両端面で第1及び第2外部電極131、132とそれぞれ接続して電気的に連結されることができる。   As described above, the ends of the first and second internal electrodes 121 and 122 that are alternately exposed through the both end faces of the ceramic body 110 are the first and second external electrodes 131 and 132 at the both end faces of the ceramic body 110. Can be electrically connected to each other.

この際、第1及び第2内部電極121、122は導電性金属で形成され、例えば、ニッケル(Ni)またはニッケル(Ni)合金などの材料で形成されることができるが、本発明がこれに限定されるものではない。   At this time, the first and second internal electrodes 121 and 122 are formed of a conductive metal, and may be formed of a material such as nickel (Ni) or a nickel (Ni) alloy. It is not limited.

上記の構成により、第1及び第2外部電極131、132に所定の電圧を印加すると、互いに対向する第1及び第2内部電極121、122の間に電荷が蓄積される。   With the above configuration, when a predetermined voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122 facing each other.

この際、積層セラミックキャパシター100の静電容量は、誘電体層111の積層方向に沿って互いに重なる第1及び第2内部電極121、122の重なった面積に比例する。   At this time, the capacitance of the multilayer ceramic capacitor 100 is proportional to the overlapping area of the first and second internal electrodes 121 and 122 that overlap each other in the stacking direction of the dielectric layer 111.

第1及び第2外部電極131、132は、良好な電気特性を有し、且つ優れた耐ヒートサイクル性及び耐湿性などの高信頼性を提供するために、銅(Cu)を含有する外部電極用導電性ペーストを焼成することで形成されることができるが、本発明がこれに限定されるものではない。   The first and second external electrodes 131 and 132 are external electrodes containing copper (Cu) in order to have good electrical characteristics and provide high reliability such as excellent heat cycle resistance and moisture resistance. However, the present invention is not limited to this.

この第1及び第2外部電極131、132は、第1及び第2接続部と、第1及び第2端子部と、を含むことができる。   The first and second external electrodes 131 and 132 may include first and second connection portions and first and second terminal portions.

上記第1及び第2接続部は、セラミック本体110の両端面にそれぞれ形成され、第1及び第2内部電極121、122の露出された端部とそれぞれ接続して電気的に連結される部分である。   The first and second connection portions are portions formed on both end faces of the ceramic body 110, respectively, and connected to and electrically connected to the exposed end portions of the first and second internal electrodes 121 and 122, respectively. is there.

上記第1及び第2端子部は、上記第1及び第2接続部からセラミック本体110の実装面の一部までそれぞれ延びて形成された部分である。   The first and second terminal portions are portions that extend from the first and second connection portions to a part of the mounting surface of the ceramic body 110, respectively.

また、必要に応じて、第1及び第2外部電極131、132に、セラミック本体110の上面に上記第1及び第2端子部と対向して形成された端子部をさらに含ませることにより、上下対称構造のチップを構成することができる。   Further, if necessary, the first and second external electrodes 131 and 132 may further include a terminal portion formed on the upper surface of the ceramic body 110 so as to face the first and second terminal portions, thereby A symmetrical chip can be constructed.

上記のように端子部をセラミック本体110の上下面に上下対称構造で構成すると、積層セラミックキャパシター100を基板などに実装する時に上下方向の区分を考慮しなくてもよいという利点がある。   As described above, when the terminal portion is configured in a vertically symmetrical structure on the upper and lower surfaces of the ceramic body 110, there is an advantage that the vertical section need not be considered when the multilayer ceramic capacitor 100 is mounted on a substrate or the like.

一方、第1及び第2外部電極131、132上には第3及び第4めっき層141、142が形成されることができる。   Meanwhile, third and fourth plating layers 141 and 142 may be formed on the first and second external electrodes 131 and 132.

第3及び第4めっき層141、142は、一例として、第1及び第2外部電極131、132上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   For example, the third and fourth plating layers 141 and 142 may include the first and second nickel (Ni) plating layers formed on the first and second external electrodes 131 and 132, respectively, and the first and second layers. First and second tin (Sn) plating layers respectively formed on the nickel plating layer.

また、第3及び第4めっき層141、142は、他の例として、第1及び第2外部電極131、132上にそれぞれ形成された第1及び第2銅(Cu)めっき層と、上記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   Further, as another example, the third and fourth plating layers 141 and 142 may include first and second copper (Cu) plating layers formed on the first and second external electrodes 131 and 132, respectively, First and second nickel (Ni) plating layers formed on the first and second copper plating layers, respectively, and first and second tin (Sn) formed on the first and second nickel plating layers, respectively. A plating layer.

セラミック本体110の実装面には、第1及び第2外部電極131、132の一部を覆うように第1及び第2バンプ電極が形成される。   First and second bump electrodes are formed on the mounting surface of the ceramic body 110 so as to cover a part of the first and second external electrodes 131 and 132.

上記第1及び第2バンプ電極は、第1及び第2外部電極131、132の一部を覆うだけで、電気的連結要素として機能することができる。   The first and second bump electrodes can function as an electrical connection element only by covering part of the first and second external electrodes 131 and 132.

この際、上記第1及び第2バンプ電極は、セラミック本体110の下面に形成された第1及び第2導電性樹脂層151、152と、第1及び第2導電性樹脂層151、152上に形成された第1及び第2めっき層161、162と、を含むことができる。   At this time, the first and second bump electrodes are formed on the first and second conductive resin layers 151 and 152 formed on the lower surface of the ceramic body 110 and the first and second conductive resin layers 151 and 152. The formed first and second plating layers 161 and 162 may be included.

第1及び第2導電性樹脂層151、152は、銅や銀などの金属物質、エポキシまたはフェノール樹脂などの熱硬化性樹脂、及び溶剤を混合した導電性樹脂ペーストで形成されることができるが、本発明がこれに限定されるものではない。   The first and second conductive resin layers 151 and 152 may be formed of a conductive resin paste in which a metal material such as copper or silver, a thermosetting resin such as epoxy or phenol resin, and a solvent are mixed. However, the present invention is not limited to this.

第1及び第2めっき層161、162は、上記第1及び第2バンプ電極と第1及び第2外部電極131、132との間の接合を電気的に安定させるためのものであって、例えば、CuやNi膜などを用いて形成されることができる。   The first and second plating layers 161 and 162 are for electrically stabilizing the bonding between the first and second bump electrodes and the first and second external electrodes 131 and 132. For example, Cu, Ni film, etc. can be used.

例えば、第1及び第2めっき層161、162は、第1及び第2導電性樹脂層151、152上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   For example, the first and second plating layers 161 and 162 may include the first and second nickel (Ni) plating layers formed on the first and second conductive resin layers 151 and 152, respectively, And a first and a second tin (Sn) plating layer respectively formed on the two nickel plating layers.

この際、上記第1及び第2バンプ電極は、好ましくは50μm以上の厚さを有することができる。   At this time, the first and second bump electrodes may have a thickness of preferably 50 μm or more.

下記表1は第1及び第2バンプ電極の厚さによるアコースティックノイズを示したものである。   Table 1 below shows acoustic noise depending on the thickness of the first and second bump electrodes.

ここで、用いられた積層セラミックキャパシターのサイズは1.0mm×0.5mm×0.5mm(長さ×幅×厚さ)であり、それぞれの試料のアコースティックノイズは、DC 4V、AC1 Vrms@4Khzで測定した。   Here, the size of the multilayer ceramic capacitor used is 1.0 mm × 0.5 mm × 0.5 mm (length × width × thickness), and the acoustic noise of each sample is DC 4V, AC1 Vrms @ 4Khz. Measured with

上記表1を参照すると、バンプ電極のない試料1の積層セラミックキャパシターの場合、アコースティックノイズが34dBと高かった。   Referring to Table 1 above, the acoustic noise was as high as 34 dB in the case of Sample 1 multilayer ceramic capacitor without bump electrodes.

これに反し、本実施形態によるバンプ電極を含む試料2〜5の積層セラミックキャパシターの場合、アコースティックノイズが30dB未満で、試料1に比べ減少した。   On the other hand, in the case of the multilayer ceramic capacitors of Samples 2 to 5 including the bump electrodes according to the present embodiment, the acoustic noise was less than 30 dB and decreased compared to Sample 1.

特に、バンプ電極の厚さが50μm以上である試料3〜5の場合、積層セラミックキャパシターのアコースティックノイズが20dB未満と著しく減少した。   In particular, in the samples 3 to 5 where the thickness of the bump electrode was 50 μm or more, the acoustic noise of the multilayer ceramic capacitor was significantly reduced to less than 20 dB.

例えば、バンプ電極の高さが50μmである試料3の場合、試料1に比べアコースティックノイズを約15dB低減させることができた。上記のようにバンプ電極の高さが50μm以上である場合に著しい効果が得られたことから、バンプ電極の厚さを50μm以上とすることが好ましい。   For example, in the case of the sample 3 in which the height of the bump electrode is 50 μm, the acoustic noise can be reduced by about 15 dB compared to the sample 1. As described above, since the remarkable effect is obtained when the height of the bump electrode is 50 μm or more, the thickness of the bump electrode is preferably 50 μm or more.

一方、上記第1及び第2バンプ電極の第1及び第2めっき層161、162は、一例として、第1及び第2導電性樹脂層151、152上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   On the other hand, the first and second plating layers 161 and 162 of the first and second bump electrodes are, for example, first and second nickel formed on the first and second conductive resin layers 151 and 152, respectively. (Ni) plating layers and first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively.

また、上記第1及び第2バンプ電極の第1及び第2めっき層161、162は、他の例として、第1及び第2導電性樹脂層151、152上にそれぞれ形成された第1及び第2銅(Cu)めっき層と、上記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   As another example, the first and second plating layers 161 and 162 of the first and second bump electrodes may be formed on the first and second conductive resin layers 151 and 152, respectively. Two copper (Cu) plating layers, first and second nickel (Ni) plating layers formed on the first and second copper plating layers, respectively, and first and second nickel plating layers, respectively. And first and second tin (Sn) plating layers.

図3a〜図3cは、本発明の第1実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。   3A to 3C are perspective views sequentially illustrating a method for manufacturing a multilayer ceramic capacitor according to a first embodiment of the present invention.

以下、図3a〜図3cを参照して、本発明の第1実施形態による積層セラミックキャパシターの製造方法を説明する。   Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to the first embodiment of the present invention will be described with reference to FIGS. 3A to 3C.

先ず、複数のセラミックシートを製造する。   First, a plurality of ceramic sheets are manufactured.

上記セラミックシートは、セラミック素体110の誘電体層111を形成するためのものである。   The ceramic sheet is for forming the dielectric layer 111 of the ceramic body 110.

上記セラミックシートは、セラミック粉末、ポリマー、及び溶剤を混合してスラリーを製造した後、上記スラリーをドクターブレードなどの工法により数μmの厚さのシート(sheet)状にすることにより製作することができる。   The ceramic sheet may be manufactured by mixing a ceramic powder, a polymer, and a solvent to produce a slurry, and then forming the slurry into a sheet having a thickness of several μm by a method such as a doctor blade. it can.

次に、上記それぞれのセラミックシートの少なくとも一面に導電性ペーストを所定の厚さに印刷して第1及び第2内部電極121、122を形成する。   Next, the first and second internal electrodes 121 and 122 are formed by printing a conductive paste on at least one surface of each ceramic sheet to a predetermined thickness.

この際、第1及び第2内部電極121、122は、その端部が上記セラミックシートの対向する両端面を介してそれぞれ露出されるように形成する。   At this time, the first and second internal electrodes 121 and 122 are formed such that the end portions thereof are exposed through the opposite end faces of the ceramic sheet.

上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明がこれに限定されるものではない。   As a method for printing the conductive paste, a screen printing method or a gravure printing method can be used, but the present invention is not limited to this.

次に、第1及び第2内部電極121、122が形成された複数のセラミックシートを、第1及び第2内部電極121、122の端部が積層体の両端面を介してそれぞれ露出されるように交互に積層する。   Next, the plurality of ceramic sheets on which the first and second internal electrodes 121 and 122 are formed are exposed so that the end portions of the first and second internal electrodes 121 and 122 are respectively exposed through both end faces of the multilayer body. Laminate alternately.

その後、積層された複数のセラミックシートを積層方向から加圧することで、複数のセラミックシート及びそのセラミックシートに形成された第1及び第2内部電極121、122を圧着させて積層体を形成する。   Thereafter, by pressing the stacked ceramic sheets from the stacking direction, the plurality of ceramic sheets and the first and second internal electrodes 121 and 122 formed on the ceramic sheets are pressure-bonded to form a stacked body.

次に、上記積層体を1個のキャパシターに対応する領域毎に切断してチップ化する。   Next, the multilayer body is cut into regions corresponding to one capacitor.

次に、上記チップ化した積層体を高温で焼成することで、複数の第1及び第2内部電極121、122がセラミック本体110の両端面を介して交互に露出されるように配置されたセラミック本体110を完成する。   Next, by firing the chip-formed laminate at a high temperature, a plurality of first and second internal electrodes 121 and 122 are arranged so that they are alternately exposed through both end faces of the ceramic body 110. The main body 110 is completed.

次に、セラミック本体110の両端部に、第1及び第2内部電極121、122の露出された部分とそれぞれ電気的に連結されるように銅(Cu)などを含有する導電性ペーストを塗布し焼成することで、図3aに図示されたようにセラミック本体110の両端面から実装面の一部まで延びた第1及び第2外部電極131、132を形成する。   Next, a conductive paste containing copper (Cu) or the like is applied to both ends of the ceramic body 110 so as to be electrically connected to the exposed portions of the first and second internal electrodes 121 and 122, respectively. By firing, the first and second external electrodes 131 and 132 extending from both end faces of the ceramic body 110 to a part of the mounting surface are formed as shown in FIG. 3A.

次に、図3bに図示されたように、セラミック本体110の実装面に第1及び第2外部電極131、132の露出された一部を覆うように導電性樹脂ペーストを塗布して、第1及び第2導電性樹脂層151、152を形成する。   Next, as shown in FIG. 3b, a conductive resin paste is applied to the mounting surface of the ceramic body 110 so as to cover the exposed portions of the first and second external electrodes 131 and 132, And second conductive resin layers 151 and 152 are formed.

上記導電性樹脂ペーストとしては銅‐エポキシを用いることができるが、本発明がこれに限定されるものではない。   Copper-epoxy can be used as the conductive resin paste, but the present invention is not limited to this.

次に、図3cに図示されたように、第1及び第2導電性樹脂層151、152に電気めっきを施して第1及び第2めっき層161、162を形成することで、第1及び第2バンプ電極を形成する。   Next, as shown in FIG. 3c, the first and second conductive resin layers 151 and 152 are electroplated to form the first and second plated layers 161 and 162, thereby forming the first and second conductive layers 151 and 152. Two bump electrodes are formed.

上記第1及び第2バンプ電極は、好ましくは50μm以上の厚さに形成することができるが、本発明がこれに限定されるものではない。   The first and second bump electrodes can be preferably formed to a thickness of 50 μm or more, but the present invention is not limited to this.

また、第1及び第2めっき層161、162は、一例として、第1及び第2導電性樹脂層151、152上にニッケルを電気めっきした後、スズを電気めっきすることで形成することができる。   Further, as an example, the first and second plating layers 161 and 162 can be formed by electroplating nickel on the first and second conductive resin layers 151 and 152 and then electroplating tin. .

また、第1及び第2めっき層161、162は、他の例として、第1及び第2導電性樹脂層151、152上に銅を電気めっきした後、ニッケルを電気めっきし、次いでスズを電気めっきすることで形成することができる。   As another example, the first and second plating layers 161 and 162 may be formed by electroplating copper on the first and second conductive resin layers 151 and 152, then electroplating nickel, and then electroplating tin. It can be formed by plating.

図4は本発明の第1実施形態による積層セラミックキャパシターの実装基板を概略的に示した側断面図である。   FIG. 4 is a side sectional view schematically showing the multilayer ceramic capacitor mounting substrate according to the first embodiment of the present invention.

図4を参照すると、本実施形態による積層セラミックキャパシター100の実装基板200は、積層セラミックキャパシター100が実装される基板210と、基板210の上面に互いに離隔して形成された第1及び第2電極パッド221、222と、を含む。   Referring to FIG. 4, the mounting substrate 200 of the multilayer ceramic capacitor 100 according to the present embodiment includes a substrate 210 on which the multilayer ceramic capacitor 100 is mounted, and first and second electrodes formed on the top surface of the substrate 210 to be spaced apart from each other. Pads 221 and 222.

積層セラミックキャパシター100は、セラミック本体110の実装面である下面に形成された第1及び第2バンプ電極がそれぞれ基板210の第1及び第2電極パッド221、222上に接触するように配置された状態で、半田231、232により基板210と接合されて電気的に連結されることができる。   The multilayer ceramic capacitor 100 is disposed such that the first and second bump electrodes formed on the lower surface, which is the mounting surface of the ceramic body 110, are in contact with the first and second electrode pads 221 and 222 of the substrate 210, respectively. In this state, it can be joined and electrically connected to the substrate 210 by the solders 231 and 232.

この際、上記第1及び第2バンプ電極の表面がスズめっきされている場合には、積層セラミックキャパシター100を基板210に実装する時に上記第1及び第2バンプ電極の表面に形成されたスズ成分が溶けて、上記第1及び第2バンプ電極と第1及び第2電極パッド221、222とが接合されることができる。   At this time, if the surfaces of the first and second bump electrodes are tin-plated, the tin component formed on the surfaces of the first and second bump electrodes when the multilayer ceramic capacitor 100 is mounted on the substrate 210. The first and second bump electrodes and the first and second electrode pads 221 and 222 can be bonded to each other.

上記のように積層セラミックキャパシター100が基板210に実装された状態で、積層セラミックキャパシター100の両端部に形成された第1及び第2外部電極131、132に異なる極性の電圧が印加されると、誘電体層111の逆圧電効果(Inverse piezoelectric effect)によってセラミック本体110が厚さ方向に膨張及び収縮し、第1及び第2外部電極131、132の両端部はポアソン効果(Poisson effect)によってセラミック本体110の厚さ方向の膨張及び収縮とは反対方向に収縮及び膨張する。   When voltages having different polarities are applied to the first and second external electrodes 131 and 132 formed at both ends of the multilayer ceramic capacitor 100 with the multilayer ceramic capacitor 100 mounted on the substrate 210 as described above, The ceramic body 110 expands and contracts in the thickness direction due to the inverse piezoelectric effect of the dielectric layer 111, and both ends of the first and second external electrodes 131 and 132 are formed by the Poisson effect. 110 contracts and expands in the opposite direction to the thickness expansion and contraction.

このような収縮及び膨張は振動を発生させる。また、上記振動が第1及び第2外部電極131、132から基板210に伝達されて、基板210から音響が放射されてアコースティックノイズとなる。   Such contraction and expansion generate vibrations. Further, the vibration is transmitted from the first and second external electrodes 131 and 132 to the substrate 210, and sound is radiated from the substrate 210 to become acoustic noise.

本実施形態によると、積層セラミックキャパシター100の第1及び第2外部電極131、132を介して基板に伝達される圧電振動を、上記第1及び第2バンプ電極の弾性を利用して吸収することで、アコースティックノイズを低減させることができる。   According to the present embodiment, the piezoelectric vibration transmitted to the substrate via the first and second external electrodes 131 and 132 of the multilayer ceramic capacitor 100 is absorbed using the elasticity of the first and second bump electrodes. Thus, acoustic noise can be reduced.

また、本実施形態による積層セラミックキャパシターの実装基板200は、上記第1及び第2バンプ電極により、セラミック本体110が基板210の第1及び第2電極パッド221、222から所定距離だけ離隔して形成される。   In addition, the multilayer ceramic capacitor mounting substrate 200 according to the present embodiment is formed by separating the ceramic body 110 from the first and second electrode pads 221 and 222 of the substrate 210 by a predetermined distance by the first and second bump electrodes. Is done.

本実施形態によると、半田231、232を用いる場合にも、従来の積層セラミックキャパシターとは異なり、半田231、232が上記第1及び第2バンプ電極の実装面及びその周面など、最小限の高さに限定されて形成されることができる。   According to the present embodiment, even when the solders 231 and 232 are used, unlike the conventional multilayer ceramic capacitor, the solders 231 and 232 have the minimum mounting surfaces of the first and second bump electrodes and their peripheral surfaces. It can be formed limited in height.

したがって、本実施形態の積層セラミックキャパシター100は、半田231、232の高さが最小化されるとともに、上記第1及び第2バンプ電極の弾性力が効率的に作用する。これにより、積層セラミックキャパシター100から発生した振動が基板210に伝達されることを減少させることで、アコースティックノイズを低減させることができる。   Therefore, in the multilayer ceramic capacitor 100 of this embodiment, the height of the solders 231 and 232 is minimized, and the elastic force of the first and second bump electrodes acts efficiently. Thereby, the acoustic noise can be reduced by reducing the vibration generated from the multilayer ceramic capacitor 100 from being transmitted to the substrate 210.

一方、近年、電子製品の小型化及び薄型化に伴って基板の縮小化が進んでおり、電子部品の高密度実装が要求されている。   On the other hand, in recent years, with the miniaturization and thinning of electronic products, the substrate has been reduced, and high-density mounting of electronic components is required.

特に、汎用受動部品は、搭載数量が多いと実装面積が多く必要であるという点で、高密度実装への要求がさらに増加している。   In particular, the demand for high-density mounting has further increased because general-purpose passive components require a large mounting area when the mounting quantity is large.

本実施形態によると、外部電極の実装面を、セラミック本体の変位が少なく且つ振動が伝達されにくい厚さ方向の一面に形成することで、実装部の面積を減少させることができる。   According to the present embodiment, the area of the mounting portion can be reduced by forming the mounting surface of the external electrode on one surface in the thickness direction in which the displacement of the ceramic body is small and vibration is not easily transmitted.

また、バンプ電極により、外部電極の周面に半田を用いなくてもよく、半田を用いるとしても、その体積を最小限に減らすことにより、基板に形成されたランドパターン(land pattern)の面積を減らすことができるため、外部電極の固着強度などの機械的強度を低下させることなく高密度実装が可能となる。   Also, the bump electrode does not require the use of solder on the peripheral surface of the external electrode, and even if solder is used, the area of the land pattern formed on the substrate can be reduced by reducing the volume thereof to the minimum. Since it can be reduced, high-density mounting is possible without reducing the mechanical strength such as the fixing strength of the external electrodes.

また、基板上に狭いピッチ(pitch)で複数の積層セラミックキャパシターを実装しても、それぞれの積層セラミックキャパシターを連結する半田ブリッジ(solder bridge)が生じないため、部品の信頼性が向上することができる。   In addition, even when a plurality of multilayer ceramic capacitors are mounted on a substrate at a narrow pitch, a solder bridge that connects the multilayer ceramic capacitors does not occur, so that the reliability of the component is improved. it can.

一方、バンプ電極の長さがセラミック本体の幅と同一である場合は、基板に実装する時に半田がバンプ電極の後方へ流れることにより、半田が外部電極全体に均一に広がることを妨害する恐れがある。   On the other hand, if the length of the bump electrode is the same as the width of the ceramic body, solder may flow to the back of the bump electrode when mounted on the substrate, thereby preventing the solder from spreading uniformly over the entire external electrode. is there.

そのため、本実施形態では図5に図示されたように、必要に応じて、上記第1及び第2バンプ電極の長さをセラミック本体110の幅より短く形成することができる。   Therefore, in the present embodiment, as shown in FIG. 5, the lengths of the first and second bump electrodes can be formed shorter than the width of the ceramic body 110 as necessary.

この場合、上記バンプ電極の段差部分に半田が流動することができる空間が設けられるため、半田が外部電極全体に均一に広がる効果を奏することができる。   In this case, since a space in which the solder can flow is provided in the step portion of the bump electrode, the effect of spreading the solder uniformly over the entire external electrode can be achieved.

このように半田が外部電極全体に均一に広がると、従来のセラミック本体110の厚さ方向に形成される半田の高さを減少させることができる。このように半田の高さを減少させることで、アコースティックノイズの低減効果を奏することができる。   As described above, when the solder spreads uniformly over the entire external electrode, the height of the solder formed in the thickness direction of the conventional ceramic body 110 can be reduced. By reducing the solder height in this way, an acoustic noise reduction effect can be achieved.

図6は本発明の第2実施形態による積層セラミックキャパシターを実装面が上側を向くようにして概略的に示した斜視図である。   FIG. 6 is a perspective view schematically showing the multilayer ceramic capacitor according to the second embodiment of the present invention with the mounting surface facing upward.

ここで、セラミック本体110、第1及び第2内部電極121、122及び第1及び第2外部電極131、132が形成された構造は上述の一実施形態と類似するため、重複を避けるためにこれについての具体的な説明を省略し、上述の実施形態と異なる構造を有する第1及び第2絶縁層171、172を図示し、これに基づいて具体的に説明する。   Here, the structure in which the ceramic main body 110, the first and second internal electrodes 121 and 122, and the first and second external electrodes 131 and 132 are formed is similar to that of the above-described embodiment. The first and second insulating layers 171 and 172 having a structure different from that of the above-described embodiment will be illustrated and will be specifically described based on this.

図6を参照すると、本実施形態による積層セラミックキャパシター100´は、セラミック本体110の両端部に、第1及び第2外部電極131、132の一部を覆うように第1及び第2絶縁層171、172が形成されることができる。   Referring to FIG. 6, the multilayer ceramic capacitor 100 ′ according to the present embodiment includes first and second insulating layers 171 at both ends of the ceramic body 110 so as to cover part of the first and second external electrodes 131 and 132. , 172 can be formed.

第1及び第2絶縁層171、172は非伝導性の絶縁樹脂などの材料からなることができ、好ましくはエポキシレジスト(epoxy resist)などからなることができるが、本発明がこれに限定されるものではない。   The first and second insulating layers 171 and 172 may be made of a material such as a non-conductive insulating resin, and preferably may be made of an epoxy resist, but the present invention is not limited thereto. It is not a thing.

また、第1及び第2絶縁層171、172は非伝導性の絶縁樹脂などの材料からなることができ、好ましくは、エポキシ、フェノール系熱硬化性樹脂、ポリプロピレン、アクリル系熱可塑性樹脂などからなることができるが、本発明がこれに限定されるものではない。   Further, the first and second insulating layers 171 and 172 can be made of a material such as non-conductive insulating resin, and preferably made of epoxy, phenol thermosetting resin, polypropylene, acrylic thermoplastic resin, or the like. However, the present invention is not limited to this.

上記のような第1及び第2絶縁層171、172は、積層セラミックキャパシター100´を基板に実装する時に、セラミック本体110の周面及び第1及び第2外部電極131、132の周面に半田が形成されることを抑える役割をすることができる。   The first and second insulating layers 171 and 172 are soldered to the peripheral surface of the ceramic body 110 and the peripheral surfaces of the first and second external electrodes 131 and 132 when the multilayer ceramic capacitor 100 ′ is mounted on the substrate. It can play a role of suppressing the formation of.

また、狭い基板上に複数のチップを実装する場合、実装されたチップが互いに接触してもショートが発生することを防止して、製品全体の回路安定性を高める役割をすることができる。   In addition, when a plurality of chips are mounted on a narrow substrate, it is possible to prevent a short circuit from occurring even when the mounted chips come into contact with each other, thereby improving the circuit stability of the entire product.

図7は本発明の第3実施形態による積層セラミックキャパシターを実装面が上側を向くようにして概略的に示した斜視図であり、図8は図7の積層セラミックキャパシターの内部電極構造を示した分解斜視図である。   FIG. 7 is a perspective view schematically showing the multilayer ceramic capacitor according to the third embodiment of the present invention with the mounting surface facing upward, and FIG. 8 shows the internal electrode structure of the multilayer ceramic capacitor of FIG. It is a disassembled perspective view.

ここで、セラミック本体310の構造のように、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する部分について具体的に説明する。   Here, a detailed description of parts similar to those of the above-described one embodiment, such as the structure of the ceramic body 310, is omitted to avoid duplication, and a part having a structure different from that of the above-described embodiments is specifically described. explain.

図7及び図8を参照すると、本実施形態による積層セラミックキャパシター300は、セラミック本体310と、各一対の第1及び第2外部電極331〜334と、複数の第1及び第2内部電極321、322と、第1及び第2バンプ電極と、を含む。   7 and 8, the multilayer ceramic capacitor 300 according to the present embodiment includes a ceramic body 310, a pair of first and second external electrodes 331 to 334, a plurality of first and second internal electrodes 321, 322, and first and second bump electrodes.

セラミック本体310は、複数の誘電体層311が厚さ方向に積層されて形成される。   The ceramic body 310 is formed by laminating a plurality of dielectric layers 311 in the thickness direction.

一対の第1外部電極331、332は、セラミック本体310の両側面に互いに対向するように形成され、セラミック本体310の実装面の一部までそれぞれ延びて形成される。   The pair of first external electrodes 331 and 332 are formed on both side surfaces of the ceramic body 310 so as to face each other and extend to a part of the mounting surface of the ceramic body 310.

一対の第2外部電極333、334は、セラミック本体310の長さ方向に沿って第1外部電極331、332から離隔した位置でセラミック本体310の両側面に互いに対向するように形成され、セラミック本体310の実装面の一部までそれぞれ延びて形成される。   The pair of second external electrodes 333 and 334 are formed to face each other on both side surfaces of the ceramic body 310 at positions separated from the first external electrodes 331 and 332 along the length direction of the ceramic body 310. 310 extends to part of the mounting surface.

この第1及び第2外部電極331〜334上には、必要に応じて、第3及び第4めっき層341〜344が形成されることができる。   Third and fourth plating layers 341 to 344 may be formed on the first and second external electrodes 331 to 334 as necessary.

第3及び第4めっき層341〜344は、一例として、第1及び第2外部電極331〜334上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   For example, the third and fourth plating layers 341 to 344 include first and second nickel (Ni) plating layers formed on the first and second external electrodes 331 to 334, respectively, and the first and second layers. First and second tin (Sn) plating layers respectively formed on the nickel plating layer.

また、第3及び第4めっき層341〜344は、他の例として、第1及び第2外部電極331〜334上にそれぞれ形成された第1及び第2銅(Cu)めっき層と、上記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、上記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことができる。   Further, as another example, the third and fourth plating layers 341 to 344 include first and second copper (Cu) plating layers formed on the first and second external electrodes 331 to 334, respectively, First and second nickel (Ni) plating layers formed on the first and second copper plating layers, respectively, and first and second tin (Sn) formed on the first and second nickel plating layers, respectively. A plating layer.

第1及び第2内部電極321、322は、セラミック本体310内で誘電体層311を挟んで互いに対向するように配置される。   The first and second internal electrodes 321 and 322 are disposed in the ceramic body 310 so as to face each other with the dielectric layer 311 interposed therebetween.

第1内部電極321は、セラミック本体310の両側面を介して露出され、一対の第1外部電極331、332と接続された一対の第1リード部321a、321bを有することができる。   The first internal electrode 321 may have a pair of first lead portions 321 a and 321 b that are exposed through both side surfaces of the ceramic body 310 and connected to the pair of first external electrodes 331 and 332.

第2内部電極322は、セラミック本体310の両側面を介して露出され、一対の第2外部電極333、334と接続された一対の第2リード部322a、322bを有することができる。   The second internal electrode 322 may have a pair of second lead portions 322 a and 322 b that are exposed through both side surfaces of the ceramic body 310 and connected to the pair of second external electrodes 333 and 334.

上記第1バンプ電極は、セラミック本体310の実装面に、一対の第1外部電極331、332の少なくとも一部をともに覆うように形成されることができる。   The first bump electrode may be formed on the mounting surface of the ceramic body 310 so as to cover at least a part of the pair of first external electrodes 331 and 332.

上記第2バンプ電極は、セラミック本体310の実装面に、一対の第2外部電極333、334の少なくとも一部をともに覆うように形成されることができる。   The second bump electrode may be formed on the mounting surface of the ceramic body 310 so as to cover at least a part of the pair of second external electrodes 333 and 334.

また、上記第1及び第2バンプ電極は、セラミック本体310の実装面に形成された第1及び第2導電性樹脂層351、352と、第1及び第2導電性樹脂層351、352上に形成された第1及び第2めっき層361、362と、を含むことができる。   The first and second bump electrodes are formed on the first and second conductive resin layers 351 and 352 formed on the mounting surface of the ceramic body 310 and the first and second conductive resin layers 351 and 352. The formed first and second plating layers 361 and 362 may be included.

この際、上記第1及び第2バンプ電極は50μm以上の厚さを有することができる。   At this time, the first and second bump electrodes may have a thickness of 50 μm or more.

一方、上記第1及び第2バンプ電極の第1及び第2めっき層361、362と第1及び第2外部電極331〜334の第3及び第4めっき層341〜344は、必要に応じて、単一電気めっきにより形成されることができる。   On the other hand, the first and second plating layers 361 and 362 of the first and second bump electrodes and the third and fourth plating layers 341 to 344 of the first and second external electrodes 331 to 334 may be It can be formed by single electroplating.

一方、本実施形態では図9に図示されたように、必要に応じて、上記第1及び第2バンプ電極の長さがセラミック本体110の幅より短く形成されることができる。   On the other hand, in the present embodiment, as shown in FIG. 9, the lengths of the first and second bump electrodes can be formed shorter than the width of the ceramic body 110 as needed.

図10a〜図10cは、本発明の第3実施形態による積層セラミックキャパシターの製造方法を順に示した斜視図である。   10a to 10c are perspective views sequentially illustrating a method for manufacturing a multilayer ceramic capacitor according to a third embodiment of the present invention.

ここで、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する部分について具体的に説明する。   Here, a specific description of parts similar to those of the above-described embodiment will be omitted to avoid duplication, and a part having a structure different from that of the above-described embodiments will be specifically described.

先ず、複数のセラミックシートを製造する。   First, a plurality of ceramic sheets are manufactured.

次に、上記それぞれのセラミックシートの少なくとも一面に導電性ペーストを所定の厚さに印刷して、第1及び第2内部電極321、322を形成する。   Next, a conductive paste is printed to a predetermined thickness on at least one surface of each of the ceramic sheets to form first and second internal electrodes 321 and 322.

この際、第1内部電極321は、上記セラミックシートの両側面を介して露出された一対の第1リード部321a、321bを有するようにし、第2内部電極322は、上記セラミックシートの両側面を介して露出され、且つ第1リード部321a、321bと重ならない一対の第2リード部322a、322bを有するようにする。   At this time, the first internal electrode 321 includes a pair of first lead portions 321a and 321b exposed through both side surfaces of the ceramic sheet, and the second internal electrode 322 includes both side surfaces of the ceramic sheet. And a pair of second lead portions 322a and 322b that do not overlap the first lead portions 321a and 321b.

次に、第1及び第2内部電極321、322が形成された複数のセラミックシートを、第1及び第2内部電極321、322が上記セラミックシートを挟んで互いに交互に配置されるように積層した後、加圧して積層体を形成する。   Next, the plurality of ceramic sheets on which the first and second internal electrodes 321 and 322 are formed are stacked so that the first and second internal electrodes 321 and 322 are alternately arranged with the ceramic sheet interposed therebetween. Then, it pressurizes and forms a laminated body.

次に、上記積層体を1個のキャパシターに対応する領域毎に切断し、高温で焼成することで、一対の第1リード部321a、321b及び第2リード部322a、322bがセラミック本体310の両側面を介して交互に露出されたセラミック本体310を完成する。   Next, the laminated body is cut into regions corresponding to one capacitor and fired at a high temperature so that the pair of first lead portions 321a and 321b and the second lead portions 322a and 322b are formed on both sides of the ceramic body 310 The ceramic body 310 exposed alternately through the surface is completed.

次に、セラミック本体310の両側面に各一対の第1及び第2外部電極331〜334を形成する。   Next, a pair of first and second external electrodes 331 to 334 are formed on both side surfaces of the ceramic body 310.

この際、第1及び第2外部電極331〜334は、セラミック本体310の実装面の一部まで延びるように形成し、且つ第1リード部321a、321b及び第2リード部322a、322bとそれぞれ電気的に連結されるように形成する。   At this time, the first and second external electrodes 331 to 334 are formed to extend to a part of the mounting surface of the ceramic body 310, and are electrically connected to the first lead portions 321a and 321b and the second lead portions 322a and 322b, respectively. To be connected to each other.

次に、一対の第1及び第2外部電極331〜334の露出された実装面の一部をそれぞれともに覆うように導電性樹脂ペーストを塗布した後、電気めっきを施して第1及び第2バンプ電極を形成する。   Next, a conductive resin paste is applied so as to cover both of the exposed mounting surfaces of the pair of first and second external electrodes 331 to 334, and then electroplating is performed to form the first and second bumps. An electrode is formed.

図11は本発明の第3実施形態による積層セラミックキャパシターの実装基板を概略的に示した側断面図である。   FIG. 11 is a side cross-sectional view schematically illustrating a multilayer ceramic capacitor mounting substrate according to a third embodiment of the present invention.

ここで、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する部分について具体的に説明する。   Here, a specific description of parts similar to those of the above-described embodiment will be omitted to avoid duplication, and a part having a structure different from that of the above-described embodiments will be specifically described.

積層セラミックキャパシター300は、セラミック本体310の実装面である下面に形成された第1及び第2バンプ電極がそれぞれ基板210の第1及び第2電極パッド221、222上に接触するように配置された状態で、半田231、232により基板210と接合されて電気的に連結されることができる。   The multilayer ceramic capacitor 300 is disposed such that the first and second bump electrodes formed on the lower surface, which is the mounting surface of the ceramic body 310, are in contact with the first and second electrode pads 221 and 222 of the substrate 210, respectively. In this state, it can be joined and electrically connected to the substrate 210 by the solders 231 and 232.

この際、上記第1及び第2バンプ電極の表面がスズめっきされている場合には、積層セラミックキャパシター300を基板210に実装する時に上記第1及び第2バンプ電極の表面に形成されたスズ成分が溶けて、上記第1及び第2バンプ電極と第1及び第2電極パッド221、222とが接合されることができる。   At this time, if the surfaces of the first and second bump electrodes are tin-plated, the tin component formed on the surfaces of the first and second bump electrodes when the multilayer ceramic capacitor 300 is mounted on the substrate 210. The first and second bump electrodes and the first and second electrode pads 221 and 222 can be bonded to each other.

図12は本発明の一実施形態によるアレイ型積層セラミックキャパシターをバンプ電極を省略して概略的に示した斜視図であり、図13は本発明の一実施形態によるアレイ型積層セラミックキャパシターを概略的に示した斜視図である。   FIG. 12 is a perspective view schematically showing an array type multilayer ceramic capacitor according to an embodiment of the present invention with bump electrodes omitted, and FIG. 13 is a schematic view of the array type multilayer ceramic capacitor according to an embodiment of the present invention. It is the perspective view shown in.

ここで、上述の一実施形態と類似の部分についての具体的な説明は重複を避けるために省略し、上述の実施形態と異なる構造を有する部分について具体的に説明する。   Here, a specific description of parts similar to those of the above-described embodiment will be omitted to avoid duplication, and a part having a structure different from that of the above-described embodiments will be specifically described.

本実施形態によるアレイ型積層セラミックキャパシター1000は、セラミック本体1100と、セラミック本体1100の長さ方向に複数の対が離隔して形成された第1及び第2外部電極1331〜1338と、第1及び第2外部電極1331〜1338とそれぞれ接続された第1及び第2内部電極(不図示)と、バンプ電極1351〜1354と、を含む。   The array type multilayer ceramic capacitor 1000 according to the present embodiment includes a ceramic body 1100, first and second external electrodes 1331 to 1338 formed by separating a plurality of pairs in the longitudinal direction of the ceramic body 1100, First and second internal electrodes (not shown) connected to second external electrodes 1331 to 1338, respectively, and bump electrodes 1351 to 1354 are included.

セラミック本体1100は複数の誘電体層(不図示)が積層されて形成されることができる。   The ceramic body 1100 may be formed by laminating a plurality of dielectric layers (not shown).

第1及び第2外部電極1331〜1338は、セラミック本体1100の両側面に互いに対向するように形成され、セラミック本体1100の実装面の一部までそれぞれ延びて形成されることができる。   The first and second external electrodes 1331 to 1338 may be formed on both side surfaces of the ceramic body 1100 so as to face each other and extend to a part of the mounting surface of the ceramic body 1100.

上記第1及び第2内部電極は、セラミック本体1100内で上記誘電体層を挟んで互いに対向するように配置され、セラミック本体1100の両側面を介して交互に露出されて第1及び第2外部電極1331〜1338とそれぞれ接続することができる。   The first and second internal electrodes are disposed in the ceramic body 1100 so as to face each other with the dielectric layer interposed therebetween, and are alternately exposed through both side surfaces of the ceramic body 1100 to be exposed to the first and second external electrodes. Each of the electrodes 1331 to 1338 can be connected.

バンプ電極1351〜1354は、セラミック本体1100の長さ方向に複数の対が離隔して形成され、セラミック本体1100の実装面に互いに対向するように形成された第1及び第2外部電極の一部をともに覆うように形成されることができる。   The bump electrodes 1351 to 1354 are formed by separating a plurality of pairs in the length direction of the ceramic main body 1100 and part of the first and second external electrodes formed so as to face each other on the mounting surface of the ceramic main body 1100. Can be formed to cover both.

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。   Although the embodiment of the present invention has been described in detail above, the scope of the right of the present invention is not limited to this, and various modifications and modifications can be made without departing from the technical idea of the present invention described in the claims. It will be apparent to those skilled in the art that variations are possible.

100、100´、300、1000 積層セラミックキャパシター
110、310、1100 セラミック本体
111、311 誘電体層
112、113 カバー層
121、321 第1内部電極
122、322 第2内部電極
131、331、332、1331、1332、1333、1334 第1外部電極
132、333、334、1335、1336、1337、1338 第2外部電極
141、142、341、342、343、344 第3及び第4めっき層
151、152、351、352 第1及び第2導電性樹脂層
161、162、361、362 第1及び第2めっき層
171、172 第1及び第2絶縁層
210 基板
221、222 第1及び第2電極パッド
231、232 半田
321a、321b 第1リード部
322a、322b 第2リード部
1351、1352、1353、1354 バンプ電極
100, 100 ′, 300, 1000 Multilayer ceramic capacitor 110, 310, 1100 Ceramic body 111, 311 Dielectric layer 112, 113 Cover layer 121, 321 First internal electrode 122, 322 Second internal electrode 131, 331, 332, 1331 1332, 1333, 1334 First external electrode 132, 333, 334, 1335, 1336, 1337, 1338 Second external electrode 141, 142, 341, 342, 343, 344 Third and fourth plating layers 151, 152, 351 , 352 First and second conductive resin layers 161, 162, 361, 362 First and second plating layers 171, 172 First and second insulating layers 210 Substrate 221, 222 First and second electrode pads 231, 232 Solder 321a, 321b First lead portion 322a 322b Second lead portion 1351, 1352, 1353, 1354 Bump electrode

Claims (53)

  1. 複数の誘電体層が厚さ方向に積層されたセラミック本体と、
    前記セラミック本体内で、前記複数の誘電体層の各々を挟んで前記セラミック本体の両端面を介して交互に露出されるように配置された複数の第1及び第2内部電極と、
    前記セラミック本体の両端部を覆うように形成された第1及び第2外部電極と、
    前記セラミック本体の実装面に前記第1及び第2外部電極の一部を覆うように形成された第1及び第2バンプ(Bump)電極と、を含む積層セラミックキャパシター。
    A ceramic body in which a plurality of dielectric layers are laminated in the thickness direction;
    In the ceramic body, a plurality of first and second internal electrodes arranged to be alternately exposed through both end faces of the ceramic body across each of the plurality of dielectric layers;
    First and second external electrodes formed to cover both ends of the ceramic body;
    A multilayer ceramic capacitor comprising: first and second bump electrodes formed on the mounting surface of the ceramic body so as to cover a part of the first and second external electrodes.
  2. 前記第1及び第2バンプ電極は、
    前記セラミック本体の実装面に形成された第1及び第2導電性樹脂層と、前記第1及び第2導電性樹脂層上に形成された第1及び第2めっき層と、を含むことを特徴とする、請求項1に記載の積層セラミックキャパシター。
    The first and second bump electrodes are
    It includes first and second conductive resin layers formed on a mounting surface of the ceramic body, and first and second plating layers formed on the first and second conductive resin layers. The multilayer ceramic capacitor according to claim 1.
  3. 前記第1及び第2めっき層は、第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項2に記載の積層セラミックキャパシター。   The first and second plating layers include first and second nickel (Ni) plating layers, and first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively. The multilayer ceramic capacitor according to claim 2, comprising:
  4. 前記第1及び第2めっき層は、第1及び第2銅(Cu)めっき層と、前記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項2に記載の積層セラミックキャパシター。   The first and second plating layers include first and second copper (Cu) plating layers, and first and second nickel (Ni) plating layers formed on the first and second copper plating layers, respectively. The multilayer ceramic capacitor of claim 2, further comprising: first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively.
  5. 前記第1及び第2バンプ電極は、50μm以上の厚さを有することを特徴とする、請求項1から4の何れか1項に記載の積層セラミックキャパシター。   5. The multilayer ceramic capacitor according to claim 1, wherein the first and second bump electrodes have a thickness of 50 μm or more. 6.
  6. 前記第1及び第2バンプ電極の長さが前記セラミック本体の幅より短く形成されることを特徴とする、請求項1から5の何れか1項に記載の積層セラミックキャパシター。   6. The multilayer ceramic capacitor according to claim 1, wherein a length of each of the first and second bump electrodes is shorter than a width of the ceramic body.
  7. 前記第1及び第2外部電極は、前記セラミック本体の両端面に形成され、前記第1及び第2内部電極とそれぞれ接続された第1及び第2接続部と、前記第1及び第2接続部から前記セラミック本体の実装面の一部までそれぞれ延びて形成された第1及び第2端子部と、を含み、
    前記第1及び第2バンプ電極が前記第1及び第2端子部の一部を覆うように形成されることを特徴とする、請求項1から6の何れか1項に記載の積層セラミックキャパシター。
    The first and second external electrodes are formed on both end surfaces of the ceramic body, and are connected to the first and second internal electrodes, respectively, and the first and second connection portions. First and second terminal portions formed extending from the ceramic body to a part of the mounting surface of the ceramic body,
    The multilayer ceramic capacitor according to any one of claims 1 to 6, wherein the first and second bump electrodes are formed so as to cover a part of the first and second terminal portions.
  8. 前記第1及び第2外部電極上に形成された第3及び第4めっき層をさらに含むことを特徴とする、請求項1から7の何れか1項に記載の積層セラミックキャパシター。   The multilayer ceramic capacitor according to claim 1, further comprising third and fourth plating layers formed on the first and second external electrodes.
  9. 前記第3及び第4めっき層は、第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項8に記載の積層セラミックキャパシター。   The third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively. The multilayer ceramic capacitor according to claim 8, comprising:
  10. 前記第3及び第4めっき層は、第3及び第4銅(Cu)めっき層と、前記第3及び第4銅めっき層上にそれぞれ形成された第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項8に記載の積層セラミックキャパシター。   The third and fourth plating layers include third and fourth copper (Cu) plating layers, and third and fourth nickel (Ni) plating layers formed on the third and fourth copper plating layers, respectively. The multilayer ceramic capacitor of claim 8, further comprising: third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively.
  11. 前記セラミック本体の両端部に前記第1及び第2外部電極の一部を覆うように形成された第1及び第2絶縁層をさらに含むことを特徴とする、請求項1から10の何れか1項に記載の積層セラミックキャパシター。   11. The semiconductor device according to claim 1, further comprising first and second insulating layers formed on both ends of the ceramic body so as to cover a part of the first and second external electrodes. The multilayer ceramic capacitor according to item.
  12. 複数の誘電体層が厚さ方向に積層されたセラミック本体と、
    前記セラミック本体の両側面に互いに対向するように形成され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第1外部電極と、
    前記一対の第1外部電極と離隔した位置で前記セラミック本体の両側面に互いに対向するように形成され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第2外部電極と、
    前記セラミック本体内で、前記複数の誘電体層の各々を挟んで互いに対向するように配置され、前記セラミック本体の両側面を介して露出されて前記一対の第1外部電極と接続された一対の第1リード部を有する複数の第1内部電極、及び前記セラミック本体の両側面を介して露出されて前記一対の第2外部電極と接続された一対の第2リード部を有する複数の第2内部電極と、
    前記セラミック本体の実装面に前記一対の第1外部電極の一部をともに覆うように形成された第1バンプ電極と、
    前記セラミック本体の実装面に前記一対の第2外部電極の一部をともに覆うように形成された第2バンプ電極と、を含む積層セラミックキャパシター。
    A ceramic body in which a plurality of dielectric layers are laminated in the thickness direction;
    A pair of first external electrodes formed on both side surfaces of the ceramic body so as to face each other and extending to a part of the mounting surface of the ceramic body;
    A pair of second external electrodes formed so as to face each other on both side surfaces of the ceramic body at positions spaced apart from the pair of first external electrodes, and extending to part of the mounting surface of the ceramic body; ,
    In the ceramic body, a pair of dielectric layers arranged to face each other across each of the plurality of dielectric layers, exposed via both side surfaces of the ceramic body and connected to the pair of first external electrodes A plurality of first internal electrodes having a first lead part and a plurality of second internal parts having a pair of second lead parts exposed through both side surfaces of the ceramic body and connected to the pair of second external electrodes Electrodes,
    A first bump electrode formed on the mounting surface of the ceramic body so as to cover a part of the pair of first external electrodes;
    And a second bump electrode formed on the mounting surface of the ceramic body so as to cover both of the pair of second external electrodes.
  13. 前記第1及び第2バンプ電極は、
    前記セラミック本体の実装面に形成された第1及び第2導電性樹脂層と、前記第1及び第2導電性樹脂層上に形成された第1及び第2めっき層と、を含むことを特徴とする、請求項12に記載の積層セラミックキャパシター。
    The first and second bump electrodes are
    It includes first and second conductive resin layers formed on a mounting surface of the ceramic body, and first and second plating layers formed on the first and second conductive resin layers. The multilayer ceramic capacitor according to claim 12.
  14. 前記第1及び第2めっき層は、第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項13に記載の積層セラミックキャパシター。   The first and second plating layers include first and second nickel (Ni) plating layers, and first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively. The multilayer ceramic capacitor according to claim 13, comprising:
  15. 前記第1及び第2めっき層は、第1及び第2銅(Cu)めっき層と、前記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項13に記載の積層セラミックキャパシター。   The first and second plating layers include first and second copper (Cu) plating layers, and first and second nickel (Ni) plating layers formed on the first and second copper plating layers, respectively. The multilayer ceramic capacitor of claim 13, further comprising: first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively.
  16. 前記第1及び第2バンプ電極は、50μm以上の厚さを有することを特徴とする、請求項12から15の何れか1項に記載の積層セラミックキャパシター。   The multilayer ceramic capacitor according to claim 12, wherein the first and second bump electrodes have a thickness of 50 μm or more.
  17. 前記第1及び第2バンプ電極の長さが前記セラミック本体の幅より短く形成されることを特徴とする、請求項12から16の何れか1項に記載の積層セラミックキャパシター。   17. The multilayer ceramic capacitor according to claim 12, wherein a length of each of the first and second bump electrodes is shorter than a width of the ceramic body.
  18. 前記第1及び第2外部電極は、前記セラミック本体の両端面に形成され、前記第1及び第2内部電極とそれぞれ接続された第1及び第2接続部と、前記第1及び第2接続部から前記セラミック本体の実装面の一部までそれぞれ延びて形成された第1及び第2端子部と、を含み、
    前記第1及び第2バンプ電極が前記第1及び第2端子部の一部を覆うように形成されることを特徴とする、請求項12から17の何れか1項に記載の積層セラミックキャパシター。
    The first and second external electrodes are formed on both end surfaces of the ceramic body, and are connected to the first and second internal electrodes, respectively, and the first and second connection portions. First and second terminal portions formed extending from the ceramic body to a part of the mounting surface of the ceramic body,
    18. The multilayer ceramic capacitor according to claim 12, wherein the first and second bump electrodes are formed so as to cover a part of the first and second terminal portions. 18.
  19. 前記第1及び第2外部電極上に形成された第3及び第4めっき層をさらに含むことを特徴とする、請求項12から18の何れか1項に記載の積層セラミックキャパシター。   The multilayer ceramic capacitor according to claim 12, further comprising third and fourth plating layers formed on the first and second external electrodes.
  20. 前記第3及び第4めっき層は、第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項19に記載の積層セラミックキャパシター。   The third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively. The multilayer ceramic capacitor according to claim 19, comprising:
  21. 前記第3及び第4めっき層は、第3及び第4銅(Cu)めっき層と、前記第3及び第4銅めっき層上にそれぞれ形成された第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項19に記載の積層セラミックキャパシター。   The third and fourth plating layers include third and fourth copper (Cu) plating layers, and third and fourth nickel (Ni) plating layers formed on the third and fourth copper plating layers, respectively. The multilayer ceramic capacitor of claim 19, further comprising: third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively.
  22. 複数の誘電体層が積層されたセラミック本体と、
    前記セラミック本体の両側面に互いに対向するように形成され、前記セラミック本体の実装面の一部までそれぞれ延びて形成され、前記セラミック本体の長さ方向に複数の対が離隔して形成された第1及び第2外部電極と、
    前記セラミック本体内で前記複数の誘電体層の各々を挟んで互いに対向するように配置され、前記セラミック本体の両側面を介して交互に露出されて前記第1及び第2外部電極とそれぞれ接続された複数の第1及び第2内部電極と、
    前記セラミック本体の実装面に互いに対向するように形成された第1及び第2外部電極の一部をともに覆うように形成され、前記セラミック本体の長さ方向に複数の対が離隔して形成されたバンプ電極と、を含むアレイ型積層セラミックキャパシター。
    A ceramic body in which a plurality of dielectric layers are laminated;
    The ceramic body is formed on both side surfaces of the ceramic body so as to face each other, extends to a part of the mounting surface of the ceramic body, and a plurality of pairs are formed in the longitudinal direction of the ceramic body. First and second external electrodes;
    The ceramic body is disposed so as to be opposed to each other with each of the plurality of dielectric layers interposed therebetween, and is alternately exposed through both side surfaces of the ceramic body and connected to the first and second external electrodes, respectively. A plurality of first and second internal electrodes;
    The ceramic body is formed so as to cover both of the first and second external electrodes formed on the mounting surface of the ceramic body so as to face each other, and a plurality of pairs are formed apart in the length direction of the ceramic body. An array type multilayer ceramic capacitor including a bump electrode.
  23. 第1及び第2内部電極がそれぞれ形成された複数のセラミックシートを、前記複数のセラミックシートの各々を挟んで前記第1及び第2内部電極が互いに対向して配置されるように交互に積層し加圧して積層体を製造する段階と、
    前記積層体を1個のキャパシターに対応する領域毎に切断し焼成して、前記第1及び第2内部電極がセラミック本体の両端面を介して交互に露出されたセラミック本体を製造する段階と、
    前記セラミック本体の両端部に、前記第1及び第2内部電極と電気的に連結されるように第1及び第2外部電極を形成する段階と、
    前記セラミック本体の実装面に前記第1及び第2外部電極の露出された一部を覆うように導電性樹脂ペーストを塗布した後、電気めっきを施して、第1及び第2バンプ電極を形成する段階と、を含む積層セラミックキャパシターの製造方法。
    A plurality of ceramic sheets each having first and second internal electrodes formed thereon are alternately stacked such that the first and second internal electrodes are arranged to face each other with each of the plurality of ceramic sheets interposed therebetween. Applying pressure to produce a laminate;
    Cutting the laminated body into regions corresponding to one capacitor and firing to produce a ceramic body in which the first and second internal electrodes are alternately exposed through both end faces of the ceramic body; and
    Forming first and second external electrodes at both ends of the ceramic body so as to be electrically connected to the first and second internal electrodes;
    A conductive resin paste is applied to the mounting surface of the ceramic body so as to cover exposed portions of the first and second external electrodes, and then electroplating is performed to form first and second bump electrodes. A method of manufacturing a multilayer ceramic capacitor.
  24. 前記第1及び第2バンプ電極を形成する段階で、
    前記電気めっきは、ニッケルめっき及びスズめっきが順に行われることを特徴とする、請求項23に記載の積層セラミックキャパシターの製造方法。
    Forming the first and second bump electrodes;
    The method for manufacturing a multilayer ceramic capacitor according to claim 23, wherein the electroplating is performed in the order of nickel plating and tin plating.
  25. 前記第1及び第2バンプ電極を形成する段階で、
    前記電気めっきは、銅めっき、ニッケルめっき、及びスズめっきが順に行われることを特徴とする、請求項23に記載の積層セラミックキャパシターの製造方法。
    Forming the first and second bump electrodes;
    The method for manufacturing a multilayer ceramic capacitor according to claim 23, wherein the electroplating is performed in order of copper plating, nickel plating, and tin plating.
  26. 前記第1及び第2バンプ電極は、50μm以上の厚さに形成することを特徴とする、請求項23から25の何れか1項に記載の積層セラミックキャパシターの製造方法。   26. The method for manufacturing a multilayer ceramic capacitor according to claim 23, wherein the first and second bump electrodes are formed to a thickness of 50 [mu] m or more.
  27. 前記第1及び第2外部電極を電気めっきする段階がさらに行われることを特徴とする、請求項23から26の何れか1項に記載の積層セラミックキャパシターの製造方法。   27. The method of manufacturing a multilayer ceramic capacitor according to claim 23, further comprising the step of electroplating the first and second external electrodes.
  28. セラミックシートの両側面を介して露出された一対の第1リード部を有する第1内部電極と、セラミックシートの両側面を介して露出され、且つ前記一対の第1リード部と重ならない一対の第2リード部を有する第2内部電極と、がそれぞれ形成された複数のセラミックシートを、前記セラミックシートを挟んで前記第1及び第2内部電極が互いに交互に配置されるように積層し加圧して積層体を製造する段階と、
    前記積層体を1個のキャパシターに対応する領域毎に切断し焼成して、前記一対の第1リード部及び前記一対の第2リード部がセラミック本体の両側面を介して露出されたセラミック本体を製造する段階と、
    前記セラミック本体の両側面から前記セラミック本体の実装面の一部まで延びて形成し、且つ前記第1及び第2リード部とそれぞれ電気的に連結されるように各一対の第1及び第2外部電極を形成する段階と、
    前記一対の第1及び第2外部電極の露出された実装面の一部をそれぞれともに覆うように導電性樹脂ペーストを塗布した後、電気めっきを施して、第1及び第2バンプ電極を形成する段階と、を含む積層セラミックキャパシターの製造方法。
    A first internal electrode having a pair of first lead portions exposed through both side surfaces of the ceramic sheet, and a pair of first electrodes exposed through both side surfaces of the ceramic sheet and not overlapping the pair of first lead portions. A plurality of ceramic sheets each formed with a second internal electrode having two lead portions are stacked and pressed so that the first and second internal electrodes are alternately arranged with the ceramic sheet interposed therebetween. Producing a laminate; and
    The laminated body is cut and fired for each region corresponding to one capacitor, and the pair of first lead portions and the pair of second lead portions are exposed through both side surfaces of the ceramic body. Manufacturing stage,
    A pair of first and second external parts are formed to extend from both side surfaces of the ceramic body to a part of the mounting surface of the ceramic body and are electrically connected to the first and second lead parts, respectively. Forming an electrode; and
    A conductive resin paste is applied so as to cover both of the exposed mounting surfaces of the pair of first and second external electrodes, and then electroplating is performed to form first and second bump electrodes. A method of manufacturing a multilayer ceramic capacitor.
  29. 前記第1及び第2バンプ電極を形成する段階で、
    前記電気めっきは、ニッケルめっき及びスズめっきが順に行われることを特徴とする、請求項28に記載の積層セラミックキャパシターの製造方法。
    Forming the first and second bump electrodes;
    29. The method for manufacturing a multilayer ceramic capacitor according to claim 28, wherein the electroplating is performed in order of nickel plating and tin plating.
  30. 前記第1及び第2バンプ電極を形成する段階で、
    前記電気めっきは、銅めっき、ニッケルめっき、及びスズめっきが順に行われることを特徴とする、請求項28に記載の積層セラミックキャパシターの製造方法。
    Forming the first and second bump electrodes;
    The method of manufacturing a multilayer ceramic capacitor according to claim 28, wherein the electroplating is performed in order of copper plating, nickel plating, and tin plating.
  31. 前記第1及び第2バンプ電極は、50μm以上の厚さに形成することを特徴とする、請求項28から30の何れか1項に記載の積層セラミックキャパシターの製造方法。   31. The method of manufacturing a multilayer ceramic capacitor according to claim 28, wherein the first and second bump electrodes are formed to a thickness of 50 [mu] m or more.
  32. 前記第1及び第2外部電極を電気めっきする段階がさらに行われることを特徴とする、請求項28から31の何れか1項に記載の積層セラミックキャパシターの製造方法。   32. The method of manufacturing a multilayer ceramic capacitor according to claim 28, further comprising the step of electroplating the first and second external electrodes.
  33. 上部に第1及び第2電極パッドを有する基板と、
    前記基板上に設けられた少なくとも一つの積層セラミックキャパシターと、を含み、
    前記積層セラミックキャパシターは、複数の誘電体層が厚さ方向に積層されたセラミック本体と、前記セラミック本体内で、前記複数の誘電体層の各々を挟んで前記セラミック本体の両端面を介して交互に露出されるように配置された複数の第1及び第2内部電極と、前記セラミック本体の両端部を覆うように形成された第1及び第2外部電極と、前記セラミック本体の実装面に前記第1及び第2外部電極の一部を覆うように形成された第1及び第2バンプ電極と、を含む、積層セラミックキャパシターの実装基板。
    A substrate having first and second electrode pads on top;
    And at least one multilayer ceramic capacitor provided on the substrate,
    The multilayer ceramic capacitor includes a ceramic body in which a plurality of dielectric layers are laminated in a thickness direction, and alternating between both ends of the ceramic body in the ceramic body with each of the plurality of dielectric layers interposed therebetween. A plurality of first and second internal electrodes disposed so as to be exposed to each other, first and second external electrodes formed to cover both ends of the ceramic body, and the mounting surface of the ceramic body on the mounting surface A multilayer ceramic capacitor mounting substrate, comprising: first and second bump electrodes formed so as to cover part of the first and second external electrodes.
  34. 前記第1及び第2バンプ電極は、
    前記セラミック本体の実装面に形成された第1及び第2導電性樹脂層と、前記第1及び第2導電性樹脂層上に形成された第1及び第2めっき層と、を含むことを特徴とする、請求項33に記載の積層セラミックキャパシターの実装基板。
    The first and second bump electrodes are
    It includes first and second conductive resin layers formed on a mounting surface of the ceramic body, and first and second plating layers formed on the first and second conductive resin layers. 34. The multilayer ceramic capacitor mounting board according to claim 33.
  35. 前記第1及び第2めっき層は、第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項34に記載の積層セラミックキャパシターの実装基板。   The first and second plating layers include first and second nickel (Ni) plating layers, and first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively. 35. The multilayer ceramic capacitor mounting substrate according to claim 34, comprising:
  36. 前記第1及び第2めっき層は、第1及び第2銅(Cu)めっき層と、前記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項34に記載の積層セラミックキャパシターの実装基板。   The first and second plating layers include first and second copper (Cu) plating layers, and first and second nickel (Ni) plating layers formed on the first and second copper plating layers, respectively. 35. The multilayer ceramic capacitor mounting substrate of claim 34, further comprising: first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively.
  37. 前記第1及び第2バンプ電極は、50μm以上の厚さを有することを特徴とする、請求項33から36の何れか1項に記載の積層セラミックキャパシターの実装基板。   37. The multilayer ceramic capacitor mounting substrate according to claim 33, wherein the first and second bump electrodes have a thickness of 50 [mu] m or more.
  38. 前記第1及び第2バンプ電極の長さが前記セラミック本体の幅より短く形成されることを特徴とする、請求項33から37の何れか1項に記載の積層セラミックキャパシターの実装基板。   38. The multilayer ceramic capacitor mounting board according to any one of claims 33 to 37, wherein a length of the first and second bump electrodes is shorter than a width of the ceramic body.
  39. 前記第1及び第2外部電極は、前記セラミック本体の両端面に形成され、前記第1及び第2内部電極とそれぞれ接続された第1及び第2接続部と、前記第1及び第2接続部から前記セラミック本体の実装面の一部までそれぞれ延びて形成された第1及び第2端子部と、を含み、
    前記第1及び第2バンプ電極が前記第1及び第2端子部の一部を覆うように形成されることを特徴とする、請求項33から38の何れか1項に記載の積層セラミックキャパシターの実装基板。
    The first and second external electrodes are formed on both end surfaces of the ceramic body, and are connected to the first and second internal electrodes, respectively, and the first and second connection portions. First and second terminal portions formed extending from the ceramic body to a part of the mounting surface of the ceramic body,
    The multilayer ceramic capacitor according to any one of claims 33 to 38, wherein the first and second bump electrodes are formed to cover part of the first and second terminal portions. Mounting board.
  40. 前記第1及び第2外部電極上に形成された第3及び第4めっき層をさらに含むことを特徴とする、請求項33から39の何れか1項に記載の積層セラミックキャパシターの実装基板。   40. The multilayer ceramic capacitor mounting substrate according to claim 33, further comprising third and fourth plating layers formed on the first and second external electrodes.
  41. 前記第3及び第4めっき層は、第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項40に記載の積層セラミックキャパシターの実装基板。   The third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively. 41. The multilayer ceramic capacitor mounting board according to claim 40, comprising:
  42. 前記第3及び第4めっき層は、第3及び第4銅(Cu)めっき層と、前記第3及び第4銅めっき層上にそれぞれ形成された第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項40に記載の積層セラミックキャパシターの実装基板。   The third and fourth plating layers include third and fourth copper (Cu) plating layers, and third and fourth nickel (Ni) plating layers formed on the third and fourth copper plating layers, respectively. 41. The multilayer ceramic capacitor mounting substrate of claim 40, further comprising: third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively.
  43. 前記セラミック本体の両端部に前記第1及び第2外部電極の一部を覆うように形成された第1及び第2絶縁層をさらに含むことを特徴とする、請求項33から42の何れか1項に記載の積層セラミックキャパシターの実装基板。   43. The method according to claim 33, further comprising first and second insulating layers formed on both ends of the ceramic body so as to cover a part of the first and second external electrodes. The multilayer ceramic capacitor mounting board as described in the item.
  44. 上部に第1及び第2電極パッドを有する基板と、
    前記基板上に設けられた少なくとも一つの積層セラミックキャパシターと、を含み、
    前記積層セラミックキャパシターは、複数の誘電体層が厚さ方向に積層されたセラミック本体と、前記セラミック本体の両側面に互いに対向するように形成され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第1外部電極と、前記第1外部電極と離隔した位置で前記セラミック本体の両側面に互いに対向するように形成され、前記セラミック本体の実装面の一部までそれぞれ延びて形成された一対の第2外部電極と、前記セラミック本体内で、前記複数の誘電体層の各々を挟んで互いに対向するように配置され、前記セラミック本体の両側面を介して露出されて前記一対の第1外部電極と接続された一対の第1リード部を有する複数の第1内部電極、及び前記セラミック本体の両側面を介して露出されて前記一対の第2外部電極と接続された一対の第2リード部を有する複数の第2内部電極と、前記セラミック本体の実装面に前記一対の第1外部電極の一部をともに覆うように形成された第1バンプ電極と、前記セラミック本体の実装面に前記一対の第2外部電極の一部をともに覆うように形成された第2バンプ電極と、を含む、積層セラミックキャパシターの実装基板。
    A substrate having first and second electrode pads on top;
    And at least one multilayer ceramic capacitor provided on the substrate,
    The multilayer ceramic capacitor is formed such that a plurality of dielectric layers are laminated in a thickness direction so as to face each other on both sides of the ceramic body, and extends to a part of a mounting surface of the ceramic body. A pair of first external electrodes formed on the opposite sides of the ceramic body at positions spaced apart from the first external electrodes and extending to a part of the mounting surface of the ceramic body. The pair of formed second external electrodes and the ceramic body are disposed so as to face each other across the plurality of dielectric layers, and are exposed through both side surfaces of the ceramic body to be exposed to the pair. A plurality of first internal electrodes having a pair of first lead portions connected to the first external electrodes, and the pair exposed through both side surfaces of the ceramic body. A plurality of second internal electrodes having a pair of second lead portions connected to the second external electrodes, and a first surface formed on the mounting surface of the ceramic body so as to cover a part of the pair of first external electrodes. A multilayer ceramic capacitor mounting substrate comprising: 1 bump electrode; and a second bump electrode formed on the mounting surface of the ceramic body so as to cover both of the pair of second external electrodes.
  45. 前記第1及び第2バンプ電極は、
    前記セラミック本体の実装面に形成された第1及び第2導電性樹脂層と、前記第1及び第2導電性樹脂層上に形成された第1及び第2めっき層と、を含むことを特徴とする、請求項44に記載の積層セラミックキャパシターの実装基板。
    The first and second bump electrodes are
    It includes first and second conductive resin layers formed on a mounting surface of the ceramic body, and first and second plating layers formed on the first and second conductive resin layers. 45. The multilayer ceramic capacitor mounting board according to claim 44.
  46. 前記第1及び第2めっき層は、第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項45に記載の積層セラミックキャパシターの実装基板。   The first and second plating layers include first and second nickel (Ni) plating layers, and first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively. 46. The multilayer ceramic capacitor mounting substrate according to claim 45, comprising:
  47. 前記第1及び第2めっき層は、第1及び第2銅(Cu)めっき層と、前記第1及び第2銅めっき層上にそれぞれ形成された第1及び第2ニッケル(Ni)めっき層と、前記第1及び第2ニッケルめっき層上にそれぞれ形成された第1及び第2スズ(Sn)めっき層と、を含むことを特徴とする、請求項45に記載の積層セラミックキャパシターの実装基板。   The first and second plating layers include first and second copper (Cu) plating layers, and first and second nickel (Ni) plating layers formed on the first and second copper plating layers, respectively. 46. The multilayer ceramic capacitor mounting substrate of claim 45, further comprising: first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively.
  48. 前記第1及び第2バンプ電極は、50μm以上の厚さを有することを特徴とする、請求項44から47の何れか1項に記載の積層セラミックキャパシターの実装基板。   48. The multilayer ceramic capacitor mounting substrate according to claim 44, wherein the first and second bump electrodes have a thickness of 50 μm or more.
  49. 前記第1及び第2バンプ電極の長さが前記セラミック本体の幅より短く形成されることを特徴とする、請求項44から48の何れか1項に記載の積層セラミックキャパシターの実装基板。   49. The multilayer ceramic capacitor mounting substrate according to any one of claims 44 to 48, wherein the length of the first and second bump electrodes is shorter than the width of the ceramic body.
  50. 前記第1及び第2外部電極は、前記セラミック本体の両端面に形成され、前記第1及び第2内部電極とそれぞれ接続された第1及び第2接続部と、前記第1及び第2接続部から前記セラミック本体の実装面の一部までそれぞれ延びて形成された第1及び第2端子部と、を含み、
    前記第1及び第2バンプ電極が前記第1及び第2端子部の一部を覆うように形成されることを特徴とする、請求項44から49の何れか1項に記載の積層セラミックキャパシターの実装基板。
    The first and second external electrodes are formed on both end surfaces of the ceramic body, and are connected to the first and second internal electrodes, respectively, and the first and second connection portions. First and second terminal portions formed extending from the ceramic body to a part of the mounting surface of the ceramic body,
    The multilayer ceramic capacitor according to any one of claims 44 to 49, wherein the first and second bump electrodes are formed to cover a part of the first and second terminal portions. Mounting board.
  51. 前記第1及び第2外部電極上に形成された第3及び第4めっき層をさらに含むことを特徴とする、請求項44から50の何れか1項に記載の積層セラミックキャパシターの実装基板。   51. The multilayer ceramic capacitor mounting substrate according to claim 44, further comprising third and fourth plating layers formed on the first and second external electrodes.
  52. 前記第3及び第4めっき層は、第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項51に記載の積層セラミックキャパシターの実装基板。   The third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively. 52. The multilayer ceramic capacitor mounting substrate according to claim 51, wherein
  53. 前記第3及び第4めっき層は、第3及び第4銅(Cu)めっき層と、前記第3及び第4銅めっき層上にそれぞれ形成された第3及び第4ニッケル(Ni)めっき層と、前記第3及び第4ニッケルめっき層上にそれぞれ形成された第3及び第4スズ(Sn)めっき層と、を含むことを特徴とする、請求項51に記載の積層セラミックキャパシターの実装基板。   The third and fourth plating layers include third and fourth copper (Cu) plating layers, and third and fourth nickel (Ni) plating layers formed on the third and fourth copper plating layers, respectively. 52. The multilayer ceramic capacitor mounting substrate of claim 51, further comprising: third and fourth tin (Sn) plating layers formed on the third and fourth nickel plating layers, respectively.
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