JP2019046874A - Semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、例えば、ＬＤＭＯＳＦＥＴを有する半導体装置に好適に利用できるものである。 The present invention relates to a method of manufacturing a semiconductor device, and can be suitably used, for example, in a semiconductor device having an LDMOSFET.
ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor：以降は単に「ＬＤＭＯＳ」と称する）では、半導体基板に形成した厚い酸化膜上に、ドレイン領域側のゲート電極の端部を配置することによって、ドレイン領域側の電界強度を緩和する構造が検討されている。これによって、通常のＭＩＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）よりも高い耐圧を有するトランジスタを形成することができる。 In LDMOSFET (Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor: hereinafter simply referred to as "LDMOS"), the drain region is formed by arranging the end portion of the gate electrode on the drain region side on a thick oxide film formed on a semiconductor substrate. A structure that mitigates the electric field strength on the side is being studied. Thus, a transistor having a breakdown voltage higher than that of a normal MISFET (Metal Oxide Semiconductor Field Effect Transistor) can be formed.
例えば、特許文献１のＬＤＭＯＳでは、素子分離部をＳＴＩ（Shallow Trench Isolation）構造で形成しているのに対し、ドレイン領域側のゲート電極の端部下に形成される酸化膜はＳＴＩ構造ではなく、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造で形成する技術が開示されている。
For example, in the LDMOS of
また、特許文献２のＬＤＭＯＳでは、レジストパターンをマスクとしてエッチングすることで、ソース領域側のポリシリコン膜をパターニングし、その後、同一のレジストパターンをマスクとしてイオン注入を行うことで、ボディ領域とソース領域とを形成する技術が開示されている。
Further, in the LDMOS of
特許文献１のようなＬＤＭＯＳでは、ＬＤＭＯＳのチャネル領域となるｐ型ウェル領域を、イオン注入法などを用いて予め形成しておく。その後、ソース領域側のゲート電極の端部が、ｐ型ウェル領域の端部より内側に位置するように、半導体基板上にゲート電極を形成する。この時、ＬＤＭＯＳのゲート電極と周辺のトランジスタのゲート電極とを同じ工程でパターニングしている。そして、ＬＤＭＯＳのゲート電極では、ドレイン領域側の端部とソース領域側の端部とが同時にパターニングされている。その後、イオン注入法等を用いて、ｐ型ウェル内にソース領域となる不純物領域を形成している。
In LDMOS like
チャネル領域の長さは、概ね、パターニングしたゲート電極の位置によって決定される。パターニングではマスクと露光の精度によるばらつきを考慮するため、ゲート電極の端部はｐ型ウェル領域の端部から十分に離れた位置に設定する必要がある。このため、ｐ型ウェル領域の長さを大きくしておく必要があり、チャネル領域の長さは、特性上要求される寸法よりも大きくなる場合が多い。 The length of the channel region is generally determined by the position of the patterned gate electrode. In order to take into account variations due to the accuracy of the mask and exposure in patterning, the end of the gate electrode needs to be set sufficiently away from the end of the p-type well region. For this reason, it is necessary to increase the length of the p-type well region, and the length of the channel region is often larger than the dimension required for characteristics.
ここで、隣り合う２つのＬＤＭＯＳは、ソース領域側において、チャネル領域となるｐ型ウェル領域を共有している。そのため、本願発明者は、ＬＤＭＯＳの微細化を図るべく、チャネル領域の面積を縮小させると共に、ＬＤＭＯＳの性能を向上させることを検討した。また、それらの過程でＬＤＭＯＳの信頼性を向上させながら製造できる方法を検討した。 Here, two adjacent LDMOSs share a p-type well region to be a channel region on the source region side. Therefore, in order to miniaturize the LDMOS, the inventor examined reducing the area of the channel region and improving the performance of the LDMOS. In addition, we examined methods that can be manufactured while improving the reliability of LDMOS in those processes.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will be apparent from the description of the present specification and the accompanying drawings.
一実施の形態によれば、半導体装置の製造方法は、第１ＭＩＳＦＥＴが形成される第１領域、第２ＭＩＳＦＥＴが形成される第２領域、および、ダミー素子が形成されるダミー領域を含む半導体基板上に、第１導電性膜を形成する。更に、半導体装置の製造方法は、第１導電性膜を選択的にエッチングすることで、第２領域に第２ＭＩＳＦＥＴの第２ゲート電極を形成し、第１領域およびダミー領域に、それぞれ、第２導電性膜を形成する。更に、半導体装置の製造方法は、第２導電性膜を選択的にエッチングすることで、第１領域に第１ＭＩＳＦＥＴのゲート電極Ｇ１を形成し、ダミー領域にダミー素子のダミーゲート電極を形成する。 According to one embodiment, a method of manufacturing a semiconductor device includes: on a semiconductor substrate including a first region in which a first MISFET is formed, a second region in which a second MISFET is formed, and a dummy region in which a dummy element is formed Form a first conductive film. Furthermore, in the method of manufacturing the semiconductor device, the second gate electrode of the second MISFET is formed in the second region by selectively etching the first conductive film, and the second region is formed in the first region and the dummy region respectively. Form a conductive film. Furthermore, in the method of manufacturing the semiconductor device, the second conductive film is selectively etched to form the gate electrode G1 of the first MISFET in the first region, and the dummy gate electrode of the dummy element in the dummy region.
また、一実施の形態によれば、半導体装置の製造方法は、半導体基板上に第１ゲート絶縁膜を形成し、第１ゲート絶縁膜上に第１導電性膜を形成する。更に、半導体装置の製造方法は、第１導電性膜を選択的にエッチングすることで、第１ＭＩＳＦＥＴのドレイン領域側が開口された第２導電性膜を形成する。更に、半導体装置の製造方法は、第２導電性膜上に、第１ＭＩＳＦＥＴのソース領域側の第２導電性膜を開口し、且つ、第１ＭＩＳＦＥＴのドレイン領域側の第２導電性膜を選択的に覆う第１レジストパターンを形成する。更に、半導体装置の製造方法は、第１レジストパターンがある状態で、第２導電性膜を選択的にエッチング処理することで、第１ＭＩＳＦＥＴのソース領域側が開口された第１ゲート電極を形成し、続いて、イオン注入を行うことで、第１ＭＩＳＦＥＴのソース領域側の半導体基板に、第１ＭＩＳＦＥＴのチャネル領域を形成する。ここで、第１導電性膜および第２導電性膜のエッチングに用いられるガスは、それぞれ、フッ素を含有する分子からなる第１ガスと、酸素分子からなる第２ガスとを用いて行われる。そして、第２導電性膜のエッチングおける前記第２ガスに対する前記第１ガスの流量比は、第１導電性膜のエッチングおける前記第２ガスに対する前記第１ガスの流量比よりも大きい。 Further, according to one embodiment, in the method of manufacturing a semiconductor device, a first gate insulating film is formed on a semiconductor substrate, and a first conductive film is formed on the first gate insulating film. Furthermore, in the method of manufacturing the semiconductor device, the first conductive film is selectively etched to form a second conductive film in which the drain region side of the first MISFET is opened. Furthermore, in the method of manufacturing a semiconductor device, the second conductive film on the source region side of the first MISFET is opened on the second conductive film, and the second conductive film on the drain region side of the first MISFET is selectively selected. Form a first resist pattern that covers the Furthermore, in the method of manufacturing the semiconductor device, the second conductive film is selectively etched in a state where the first resist pattern is present, thereby forming a first gate electrode in which the source region side of the first MISFET is opened. Subsequently, ion implantation is performed to form a channel region of the first MISFET in the semiconductor substrate on the source region side of the first MISFET. Here, the gas used for etching the first conductive film and the second conductive film is performed using a first gas composed of molecules containing fluorine and a second gas composed of oxygen molecules, respectively. The flow ratio of the first gas to the second gas in the etching of the second conductive film is larger than the flow ratio of the first gas to the second gas in the etching of the first conductive film.
一実施の形態によれば、半導体装置の微細化を図ることができる。また、半導体装置の性能を向上させることができる。また、半導体装置の製造方法の信頼性を向上させることができる。 According to one embodiment, the semiconductor device can be miniaturized. In addition, the performance of the semiconductor device can be improved. In addition, the reliability of the method of manufacturing a semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In the following embodiments, when it is necessary for the sake of convenience, it will be described by dividing into a plurality of sections or embodiments, but they are not unrelated to each other unless specifically stated otherwise, one is the other And some or all of the variations, details, and supplementary explanations. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), it is particularly pronounced and clearly limited to a specific number in principle. It is not limited to the specific number except for the number, and may be more or less than the specific number. Furthermore, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily essential unless explicitly stated or considered to be obviously essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships and the like of components etc., the shapes thereof are substantially the same unless particularly clearly stated and where it is apparently clearly not so in principle. It is assumed that it includes things that are similar or similar to etc. The same applies to the above numerical values and ranges.
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments will be described in detail based on the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repetitive description thereof will be omitted. Further, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly required.
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。 In the drawings used in the embodiments, hatching may be omitted in order to make the drawings easy to see.
（実施の形態）
図１は、本実施の形態の半導体装置の大まかなレイアウトを示す回路ブロック図である。
Embodiment
FIG. 1 is a circuit block diagram showing a rough layout of the semiconductor device of the present embodiment.
本実施の形態の半導体装置は、例えばハードディスクドライブ（Hard Disk Drive）に用いられるパワーＩＣ（Integrated Circuit）であり、図１では、各々の用途で使用される回路を構成する半導体素子が形成されている領域を、回路ブロックＣ１〜Ｃ７として示している。 The semiconductor device according to the present embodiment is, for example, a power IC (Integrated Circuit) used for a hard disk drive (Hard Disk Drive), and in FIG. 1, semiconductor elements constituting circuits used for each application are formed. The area where it is located is shown as circuit blocks C1 to C7.
回路ブロックＣ１は、２０Ｖ以上の高電圧で駆動するドライバー回路を有し、半導体素子として、高耐圧のＭＩＳＦＥＴであるＬＤＭＯＳが形成されている領域である。 The circuit block C1 has a driver circuit driven with a high voltage of 20 V or more, and is a region in which an LDMOS which is a high breakdown voltage MISFET is formed as a semiconductor element.
回路ブロックＣ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、ＬＤＭＯＳよりも耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている領域である。 The circuit block C2 is a region including a logic circuit driven with a voltage of about 1.5 V and in which a low breakdown voltage MISFET having a breakdown voltage lower than that of the LDMOS and faster in operation is formed as a semiconductor element.
回路ブロックＣ３は、６Ｖ程度の電圧で駆動するドライバー回路を有し、半導体素子として、ＬＤＭＯＳよりも耐圧が低く、且つ、低耐圧ＭＩＳＦＥＴよりも耐圧が高い中耐圧ＭＩＳＦＥＴが形成されている領域である。 The circuit block C3 has a driver circuit driven with a voltage of about 6 V, and is a region where a medium breakdown voltage MISFET having a breakdown voltage lower than that of the LDMOS and higher than that of the low breakdown voltage MISFET is formed as a semiconductor element. .
回路ブロックＣ４は、アナログ回路を有し、半導体素子として、回路ブロック３とほぼ同じ構造の中耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
The circuit block C4 has an analog circuit, and is a region in which a medium breakdown voltage MISFET, a capacitive element, a resistive element, a bipolar transistor, and the like having substantially the same structure as the
回路ブロックＣ５は、入出力用の保護回路を有し、半導体素子として、回路ブロック３とほぼ同じ構造の中耐圧ＭＩＳＦＥＴ、または、ＰＮダイオードなどが形成されている領域である。
The circuit block C5 has a protective circuit for input and output, and is a region in which a medium breakdown voltage MISFET or a PN diode or the like having substantially the same structure as the
回路ブロックＣ６は、メモリ回路を有し、半導体素子として、回路ブロックＣ２とほぼ同じ構造の低耐圧ＭＩＳＦＥＴなどが形成されている領域である。 The circuit block C6 has a memory circuit, and is a region where a low breakdown voltage MISFET or the like having substantially the same structure as the circuit block C2 is formed as a semiconductor element.
回路ブロックＣ７は、半導体素子として、ショットキーバリアダイオードが形成されている領域である。 The circuit block C7 is a region in which a Schottky barrier diode is formed as a semiconductor element.
また、各回路ブロックＣ１〜Ｃ７間の領域は、上述の半導体素子が形成されていない領域であり、各回路ブロックＣ１〜Ｃ７の回路動作に寄与しないダミー素子が形成されているダミー領域ＤＲである。 An area between the circuit blocks C1 to C7 is an area in which the above-described semiconductor element is not formed, and is a dummy area DR in which a dummy element which does not contribute to the circuit operation of each circuit block C1 to C7 is formed. .
以下に、図２〜図１５に示す断面図および平面図を用いて、本実施の形態の半導体装置とその製造方法を説明する。 The semiconductor device of the present embodiment and the method of manufacturing the same will be described below with reference to the cross-sectional views and plan views shown in FIGS.
図２、４〜７、９、１１〜１５に示す領域１Ａは、図１の回路ブロックＣ１の一部を示しており、半導体素子の一例として、２つのｎ型のＬＤＭＯＳが形成される領域を示している。
A
図２、４〜７、９、１１〜１５に示す領域２Ａは、図１の回路ブロックＣ２の一部を示しており、半導体素子の一例として、ｎ型の低耐圧ＭＩＳＦＥＴが形成される領域を示している。回路ブロックＣ２にはｐ型の低耐圧ＭＩＳＦＥＴも形成されているが、本実施の形態においては、ｐ型の低耐圧ＭＩＳＦＥＴの説明は省略する。
図２、４〜７、９、１１〜１５に示す領域３Ａは、図１のダミー領域ＤＲの一部を示している。
A
まず、図２に示すように、各領域１Ａ〜３Ａにおいて、半導体基板ＳＢに素子分離部ＳＴＩを形成し、その後、領域１Ａにおいて、絶縁膜ＬＯＣを形成する。
First, as shown in FIG. 2, in each of the
半導体基板ＳＢは、実際には、例えばシリコンからなる支持基板と、支持基板上に形成され、且つ、例えばシリコンからなるエピタキシャル層とからなる積層構造であるが、本実施の形態では、この積層構造を半導体基板ＳＢとして説明する。 The semiconductor substrate SB is actually a laminated structure including a support substrate made of, for example, silicon and an epitaxial layer formed on the support substrate and made of, for example, silicon, but in the present embodiment, this laminated structure Is described as a semiconductor substrate SB.
素子分離部ＳＴＩは、フォトリソグラフィ法およびドライエッチング法などを用いて、半導体基板ＳＢを選択的にエッチングすることで、半導体基板ＳＢに複数の溝を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、例えば酸化シリコンからなる絶縁膜を溝内に埋め込むことで形成される。なお、素子分離部ＳＴＩは、主に、各回路ブロックＣ１〜Ｃ７内に形成される複数の半導体素子を分離するために用いられる。また、領域３Ａにて、素子分離部ＳＴＩによって区画された半導体基板ＳＢの表面を、ダミー活性領域ＤＡＲとして示す。また、素子分離部ＳＴＩの深さ（溝の深さ）は、２５０ｎｍ〜３５０ｎｍ程度である。
The element isolation portion STI selectively etches the semiconductor substrate SB using a photolithography method, a dry etching method, or the like to form a plurality of grooves in the semiconductor substrate SB, and thereafter, a CMP (Chemical Mechanical Polishing) method It is formed by embedding an insulating film made of, for example, silicon oxide in the trench using the like. The element isolation portion STI is mainly used to isolate a plurality of semiconductor elements formed in each of the circuit blocks C1 to C7. In the
次に、半導体基板ＳＢを例えば窒化シリコンからなる絶縁膜で覆い、フォトリソグラフィ法およびドライエッチング法などを用いて、この絶縁膜を選択的にエッチングすることで、半導体基板ＳＢの一部を露出させる。次に、熱酸化法などを用いて、半導体基板ＳＢが露出している領域に、例えば酸化シリコンからなる絶縁膜ＬＯＣを形成する。その後、窒化シリコンからなる絶縁膜を除去する。なお、絶縁膜ＬＯＣは、主に、ＬＤＭＯＳのドレイン領域側の電界を緩和するために用いられる。また、絶縁膜ＬＯＣの厚さは５０ｎｍ〜１００ｎｍ程度である。 Next, the semiconductor substrate SB is covered with an insulating film made of, for example, silicon nitride, and the insulating film is selectively etched using a photolithography method, a dry etching method, or the like to expose a part of the semiconductor substrate SB. . Next, an insulating film LOC made of silicon oxide, for example, is formed in a region where the semiconductor substrate SB is exposed, using a thermal oxidation method or the like. Thereafter, the insulating film made of silicon nitride is removed. The insulating film LOC is mainly used to reduce the electric field on the drain region side of the LDMOS. The thickness of the insulating film LOC is about 50 nm to 100 nm.
なお、本実施の形態では、ＬＤＭＯＳのドレイン領域側に形成する絶縁膜に、絶縁膜ＬＯＣを用いた場合で説明するが、ＬＤＭＯＳのドレイン領域側に形成する絶縁膜は、必ずしも絶縁膜ＬＯＣである必要はなく、例えば素子分離部ＳＴＩに代えることも可能である。 In this embodiment, the insulating film LOC is used as the insulating film formed on the drain region side of the LDMOS, but the insulating film formed on the drain region side of the LDMOS is necessarily the insulating film LOC. It is not necessary, and for example, the element isolation portion STI can be replaced.
図３は、回路ブロックＣ３と回路ブロックＣ１との間のダミー領域ＤＲの一部を示す平面図であり、回路ブロックＣ３付近の拡大図を示している。図３では、図２の製造工程が終了した時点の平面図の状態を示している。また、図３に示すＡ−Ａ線に対応した断面図が、図２の領域３Ａである。
FIG. 3 is a plan view showing a part of the dummy region DR between the circuit block C3 and the circuit block C1, and shows an enlarged view around the circuit block C3. In FIG. 3, the state of the top view at the time of the completion of the manufacturing process of FIG. 2 is shown. Further, a sectional view corresponding to the line AA shown in FIG. 3 is a
図３に示すように、ダミー領域ＤＲにおいて、平面視で、素子分離部ＳＴＩは格子状に形成されており、素子分離部ＳＴＩから露出する半導体基板ＳＢは、ダミー活性領域ＤＡＲとしてドット状に複数形成されている。このようなダミー活性領域ＤＡＲは、主に、ＣＭＰ法を用いて素子分離部ＳＴＩを形成した際に生じるディッシングを防止するために設けられている。すなわち、ダミー活性領域ＤＡＲは、半導体基板ＳＢの表面を平坦にするために設けられている。 As shown in FIG. 3, in plan view, in the dummy region DR, the element isolation part STI is formed in a lattice shape, and a plurality of semiconductor substrates SB exposed from the element isolation part STI are formed in a dot shape as a dummy active area DAR. It is formed. Such a dummy active region DAR is mainly provided to prevent the dishing that occurs when the element isolation part STI is formed using the CMP method. That is, the dummy active region DAR is provided to flatten the surface of the semiconductor substrate SB.
次に、図４に示すように、フォトリソグラフィ法およびイオン注入法などを用いて、領域１Ａの半導体基板ＳＢに、ｎ型のドリフト領域ＮＶ（半導体領域ＮＶ）、ｎ型のウェル領域ＨＮＷおよびｐ型のウェル領域ＨＰＷを形成し、領域２Ａの半導体基板ＳＢにｐ型のウェル領域ＰＷを形成する。ここで、領域１Ａのｎ型のドリフト領域ＮＶおよびｎ型のウェル領域ＨＮＷは、ＬＤＭＯＳのドレイン領域の一部を構成する領域である。
Next, as shown in FIG. 4, an n-type drift region NV (semiconductor region NV), an n-type well region HNW and p are formed on the semiconductor substrate SB in the
なお、領域３Ａにも、ｐ型のウェル領域ＨＰＷまたはｐ型のウェル領域ＰＷを形成してもよいが、本実施の形態では、領域３Ａには、ｐ型のウェル領域ＨＰＷまたはｐ型のウェル領域ＰＷなどの不純物領域を形成しない場合で説明する。
Although p type well area HPW or p type well area PW may be formed also in
また、本実施の形態では、領域１Ａのウェル領域ＨＰＷと領域２Ａのウェル領域ＰＷとを別々に形成しているが、領域２Ａにおいて、ウェル領域ＰＷの代わりにウェル領域ＨＰＷを形成しても良い。
Further, in the present embodiment, well region HPW of
次に、図５に示すように、熱酸化法などを用いて、各領域１Ａ〜３Ａの半導体基板ＳＢ上に、それぞれ、ゲート絶縁膜ＧＩ１、ダミーゲート絶縁膜ＤＧＩおよびゲート絶縁膜ＧＩ２を形成する。ここで、ゲート絶縁膜ＧＩ１の膜厚は、１０ｎｍ〜１５ｎｍ程度であり、ダミーゲート絶縁膜ＤＧＩおよびゲート絶縁膜ＧＩ２の膜厚よりも大きい。また、ダミーゲート絶縁膜ＤＧＩおよびゲート絶縁膜ＧＩ２の膜厚は、それぞれ、２ｎｍ〜４ｎｍ程度である。
Next, as shown in FIG. 5, the gate insulating film GI1, the dummy gate insulating film DGI, and the gate insulating film GI2 are formed on the semiconductor substrate SB in each of the
このように膜厚の異なる２種類のゲート絶縁膜を形成する方法の一つを以下に説明する。まず、熱酸化法を用いて、各領域１Ａ〜３Ａの半導体基板ＳＢ上に、膜厚の厚い酸化シリコン膜を形成する。次に、フォトリソグラフィ法およびドライエッチング法を用いて、領域２Ａおよび領域３Ａの膜厚の厚い酸化シリコン膜を選択的に除去する。次に、再び熱酸化法を用いて、領域２Ａおよび領域３Ａの半導体基板ＳＢ上に、膜厚の薄い酸化シリコン膜を形成することで、膜厚の異なる２種類のゲート絶縁膜が形成される。
One of the methods for forming two types of gate insulating films different in film thickness as described above will be described below. First, using a thermal oxidation method, a thick silicon oxide film is formed on the semiconductor substrate SB in each of the
また、回路ブロックＣ３などで用いる中耐圧ＭＩＳＦＥＴ用に、上記と同様の手法を用いて３種類目のゲート絶縁膜を形成しても良いが、本実施の形態ではその説明は省略する。 The third type of gate insulating film may be formed using the same method as described above for the medium breakdown voltage MISFET used in the circuit block C3 or the like, but the description thereof is omitted in the present embodiment.
また、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２の上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化ハフニウムまたは酸化タンタルからなり、酸化シリコンよりも高い誘電率を有する高誘電率膜を形成し、この高誘電率膜を各ゲート絶縁膜ＧＩ１、ＧＩ２の一部として使用してもよい。 Further, a high dielectric constant film made of, for example, hafnium oxide or tantalum oxide and having a dielectric constant higher than that of silicon oxide is formed on the gate insulating film GI1 and the gate insulating film GI2 by, for example, CVD (Chemical Vapor Deposition) method. The high dielectric constant film may be used as a part of each of the gate insulating films GI1 and GI2.
なお、本実施の形態ではダミーゲート絶縁膜ＤＧＩを膜厚の薄いゲート絶縁膜ＧＩ２と同じ絶縁膜で形成しているが、ダミーゲート絶縁膜ＤＧＩを膜厚の厚いゲート絶縁膜ＧＩ１と同じ絶縁膜で形成してもよい。 Although the dummy gate insulating film DGI is formed of the same insulating film as the thin gate insulating film GI2 in this embodiment, the dummy gate insulating film DGI is the same insulating film as the thick gate insulating film GI1. It may be formed of
次に、ゲート絶縁膜ＧＩ１、ダミーゲート絶縁膜ＤＧＩおよびゲート絶縁膜ＧＩ２の上に、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜ＦＧ１を形成する。次に、フォトリソグラフィ法およびイオン注入法によって、導電性膜ＦＧ１に選択的に不純物を導入することで、各領域１Ａ〜３Ａの導電性膜ＦＧ１をｎ型とする。なお、導電性膜ＦＧ１の厚さは、１５０ｎｍ〜２００ｎｍ程度である。
Next, on the gate insulating film GI1, the dummy gate insulating film DGI, and the gate insulating film GI2, a conductive film FG1 made of, for example, polycrystalline silicon is formed by, eg, CVD method. Next, impurities are selectively introduced into the conductive film FG1 by photolithography and ion implantation to make the conductive films FG1 in the
次に、導電性膜ＦＧ１上に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜ＩＦ１を形成する。なお、絶縁膜ＩＦ１の厚さは、２０ｎｍ〜３０ｎｍ程度である。 Next, over the conductive film FG1, the insulating film IF1 made of, for example, silicon nitride is formed by, eg, CVD. The thickness of the insulating film IF1 is about 20 nm to 30 nm.
なお、導電性膜ＦＧ１は、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜であってもよい。また、絶縁膜ＩＦ１は、窒化シリコン膜に限定されず、酸窒化シリコン膜などでもよい。 The conductive film FG1 is not limited to the polycrystalline silicon film, and may be a metal film or a laminated film of a polycrystalline silicon film and a metal film. The insulating film IF1 is not limited to the silicon nitride film, and may be a silicon oxynitride film or the like.
次に、図６に示すように、各領域１Ａ〜３Ａの絶縁膜ＩＦ１上に、それぞれ、レジストパターンＲＰ１を形成する。領域１Ａおよび領域３ＡのレジストパターンＲＰ１は、後の工程で形成されるゲート電極Ｇ１の一部、および、ダミーゲート電極ＤＧの一部を覆うように形成されており、領域２ＡのレジストパターンＲＰ１は、後の工程で形成されるゲート電極Ｇ２を覆うように形成されている。すなわち、レジストパターンＲＰ１は、領域１ＡにおいてＬＤＭＯＳのドレイン領域を開口し、領域２Ａにおいて低耐圧ＭＩＳＦＥＴのドレイン領域およびソース領域を開口するパターンを有する。
Next, as shown in FIG. 6, a resist pattern RP1 is formed on the insulating film IF1 in each of the
次に、ドライエッチング法によって、レジストパターンＲＰ１から露出している箇所の絶縁膜ＩＦ１を除去する。これにより、領域１Ａおよび領域３Ａには、それぞれ、導電性膜ＦＧ１上に絶縁膜ＩＦ２が形成され、領域２Ａには導電性膜ＦＧ１上にキャップ膜ＣＰ２が形成される。
Next, the insulating film IF1 in the portion exposed from the resist pattern RP1 is removed by dry etching. Thus, the insulating film IF2 is formed on the conductive film FG1 in the
その後、アッシング処理を行うことで、レジストパターンＲＰ１を除去する。 Thereafter, the resist pattern RP1 is removed by performing an ashing process.
次に、図７に示すように、選択的に残された絶縁膜ＩＦ２およびキャップ膜ＣＰ２が存在する状態でドライエッチングを行うことで、各領域１Ａ〜３Ａの導電性膜ＦＧ１を選択的に除去する。これにより、領域２Ａには導電性膜ＦＧ１が加工されることでゲート電極Ｇ２が形成され、領域１Ａおよび領域３Ａには導電性膜ＦＧ１が加工されることで導電性膜ＦＧ２が形成される。すなわち、領域１Ａでは、ＬＤＭＯＳのドレイン領域側のみが開口された導電膜ＦＧ２が形成され、領域２Ａでは、低耐圧ＭＩＳＦＥＴのドレイン領域側およびソース領域側が開口されたゲート電極Ｇ２が形成される。なお、導電性膜ＦＧ１のエッチングでは、領域１Ａではゲート絶縁膜ＧＩ１を、領域２Ａではゲート絶縁膜ＧＩ２を、領域３Ａではダミーゲート絶縁膜ＤＧＩを、それぞれエッチングストッパとして用いている。
Next, as shown in FIG. 7, the conductive film FG1 in each of the
ここで、領域２Ａでは、低耐圧ＭＩＳＦＥＴのドレイン領域側およびソース領域側の両方の導電性膜ＦＧ１が加工されているのに対し、領域１Ａでは、ＬＤＭＯＳのドレイン領域側の導電性膜ＦＧ１のみが加工されており、ＬＤＭＯＳのソース領域側の導電性膜ＦＧ１は加工されていない。また、領域３Ａでは、回路ブロックＣ１〜Ｃ７に形成される半導体素子から切り離すように導電性膜ＦＧ１がエッチングされており、ダミー領域ＤＲのほぼ全面に導電性膜ＦＧ２が残されている。
Here, in the
すなわち、領域１Ａおよび領域３Ａの導電性膜ＦＧ２は、後で説明するゲート電極Ｇ１およびダミーゲート電極ＤＧの最終形状ではなく、中間形状（第１形状）である。ここで、ダミー領域ＤＲの導電性膜ＦＧ１を、ゲート電極Ｇ２などと同じ工程によって最終形状であるダミーゲート電極ＤＧに加工することも可能であるが、本実施の形態では、ダミー領域ＤＲの導電性膜ＦＧ１をあえて中間形状である導電性膜ＦＧ２に加工している。この理由については、後で詳細に説明する。
That is, the conductive film FG2 in the
なお、この工程によって、図１で説明した各回路ブロックＣ２〜Ｃ７においては、ゲート電極Ｇ２のように、導電性膜ＦＧ１が加工されて各ゲート電極などが最終形状として形成されているが、本実施の形態では説明の簡略化のため、それらの図示と詳細な説明を省略している。 By the process, in each of the circuit blocks C2 to C7 described in FIG. 1, the conductive film FG1 is processed like the gate electrode G2, and each gate electrode etc. is formed as a final shape. In the embodiment, in order to simplify the description, the illustration and the detailed description thereof are omitted.
図７で導電性膜ＦＧ１が多結晶シリコン膜である場合のドライエッチング処理について、以下に詳細に記す。導電性膜ＦＧ１の加工に用いられるドライエッチング処理は、主に、第１エッチング処理と第２エッチング処理とに分けられる。 The dry etching process in the case where the conductive film FG1 is a polycrystalline silicon film in FIG. 7 will be described in detail below. The dry etching process used to process the conductive film FG1 is mainly divided into a first etching process and a second etching process.
第１エッチング処理は、エッチングガスとして、例えば塩素（Ｃｌ２）ガス、酸素（Ｏ２）ガスおよび臭化水素（ＨＢｒ）ガスを含む第１混合ガスを用いる処理であり、導電性膜ＦＧ１の大部分を加工する処理である。第１エッチング処理は、エッチングの対象物である多結晶シリコン膜と、エッチングガスである塩素との反応生成物である塩化シリコン（ＳｉＣｌ）の波長を検出しながら行われており、第１エッチング処理の終点検出は、塩化シリコンの波長が大きく変化した時、すなわち塩化シリコンの波長が十分に小さくなった時を終点として行われる。 The first etching process is a process using, as an etching gas, a first mixed gas containing, for example, chlorine (Cl 2 ) gas, oxygen (O 2 ) gas and hydrogen bromide (HBr) gas, and It is processing to process parts. The first etching process is performed while detecting the wavelength of silicon chloride (SiCl) which is a reaction product of a polycrystalline silicon film which is an etching target and chlorine which is an etching gas. The end point detection is performed when the wavelength of silicon chloride changes significantly, that is, when the wavelength of silicon chloride becomes sufficiently small.
第２エッチング処理は、エッチングガスとして、例えば、トリフルオロメタン（ＣＨＦ３）などのフッ素を含有する分子からなる第１ガスと、酸素（Ｏ２）などの酸素分子からなる第２ガスとを含む第２混合ガスを用いる処理である。第２エッチング処理は、第１エッチング処理と比べると、多結晶シリコン膜のエッチングにはほとんど寄与していない。第２エッチング処理の目的は、第１エッチング処理で使用した塩素ガスを排気すると、塩素が大気中の水分と反応して反応生成物となるため、フッ素を含有する分子からなる第１ガスによって、塩素ガスを置換してから排気することである。また、他の目的としては、エッチング対象の多結晶シリコン膜がウェハの一部に残されることがないように、残存する多結晶シリコンを完全に除去することである。 The second etching process includes, for example, a first gas composed of fluorine-containing molecules such as trifluoromethane (CHF 3 ) and a second gas composed of oxygen molecules such as oxygen (O 2 ) as an etching gas. 2 is a process using a mixed gas. The second etching process hardly contributes to the etching of the polycrystalline silicon film as compared to the first etching process. The purpose of the second etching process is that, when the chlorine gas used in the first etching process is exhausted, the chlorine reacts with the moisture in the atmosphere to become a reaction product, so the first gas comprising molecules containing fluorine is It is to evacuate after replacing chlorine gas. Another object is to completely remove the remaining polycrystalline silicon so that the polycrystalline silicon film to be etched is not left on a part of the wafer.
なお、トリフルオロメタン（ＣＨＦ３）などのフッ素を含有する分子からなる第１ガスの比率が多いと、エッチングの等方性が強くなり、多結晶シリコン膜の側面の形状変化が大きくなる恐れがある。このような形状変化は、回路ブロックＣ２の低耐圧ＭＩＳＦＥＴでは特性変動に大きな影響がある。特に、低耐圧ＭＩＳＦＥＴは微細化されたデバイスであり、ゲート電極Ｇ２のゲート長は１５０ｎｍ以下であるため、上記形状変化による特性変動の影響が大きい。従って、第２ガスの流量に対する第１ガスの流量比を、０．０５以上であって０．１０以下になるように調整している。すなわち、第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値が、０．０５以上であって０．１０以下になるように調整している。 If the ratio of the first gas composed of fluorine-containing molecules such as trifluoromethane (CHF 3 ) is large, the etching isotropy may be strong, and the shape change of the side surface of the polycrystalline silicon film may be large. . Such shape change has a great influence on the characteristic change in the low breakdown voltage MISFET of the circuit block C2. In particular, since the low breakdown voltage MISFET is a miniaturized device and the gate length of the gate electrode G2 is 150 nm or less, the influence of the characteristic variation due to the shape change is large. Therefore, the flow rate ratio of the first gas to the flow rate of the second gas is adjusted to be 0.05 or more and 0.10 or less. That is, the value of the flow rate ratio of the second mixed gas (CHF 3 gas / O 2 gas) is adjusted to 0.05 or more and 0.10 or less.
その後、半導体基板ＳＢにウェットエッチング処理を施して、各領域１Ａ〜３Ａにおいて、ゲート電極Ｇ２および導電性膜ＦＧ２から露出しているゲート絶縁膜ＧＩ１、ゲート絶縁膜ＧＩ２およびダミーゲート絶縁膜ＤＧＩを除去する。
Thereafter, the semiconductor substrate SB is subjected to wet etching processing to remove the gate insulating film GI1, the gate insulating film GI2, and the dummy gate insulating film DGI exposed from the gate electrode G2 and the conductive film FG2 in each of the
図８は、ダミー領域ＤＲの一部を示す平面図であり、図７の製造工程が終了した時点の状態を示している。なお、図８は平面図であるが、図面を見易くするため、導電性膜ＦＧ２にハッチングを付している。また、図８に示すＡ−Ａ線に対応した断面図が、図７の領域３Ａである。また、導電性膜ＦＧ２の上には絶縁膜ＩＦ２が形成されているが、これらはほぼ同一の平面形状であるため、図８では導電性膜ＦＧ２の平面形状を示している。この段階では、導電性膜ＦＧ２はダミー領域ＤＲのほぼ全体を覆うように形成されている。
FIG. 8 is a plan view showing a part of the dummy region DR, and shows a state when the manufacturing process of FIG. 7 is completed. Although FIG. 8 is a plan view, the conductive film FG2 is hatched to make the drawing easy to see. In addition, a cross-sectional view corresponding to the line AA shown in FIG. 8 is a
次に、図７の工程の後であって図９の工程の前に、フォトリソグラフィ法およびイオン注入法などによって、半導体基板ＳＢに不純物を導入することで、領域２Ａにｎ型の導電性を有するエクステンション領域ＥＸ（半導体領域ＥＸ）を形成する。エクステンション領域ＥＸは、領域２ＡのＭＩＳＦＥＴのソース領域またはドレイン領域の一部となる。エクステンション領域ＥＸを形成するための不純物は、例えばヒ素（Ａｓ）であり、イオン注入の条件はエネルギーを５〜１０ｋｅＶとし、ドーズ量を１×１０１５〜６×１０１５／ｃｍ２程度とする。
Next, after the step of FIG. 7 and before the step of FIG. 9, n-type conductivity is applied to the
次に、図９に示すように、領域２Ａ全体を覆い、且つ、領域１Ａおよび領域３Ａにおいて、導電性膜ＦＧ２の一部を開口するようなレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして、絶縁膜ＩＦ２をエッチングすることで、領域１Ａおよび領域３Ａに、それぞれ、キャップ膜ＣＰ１およびダミーキャップ膜ＤＣＰが形成される。次に、レジストパターンＲＰ２を残した状態で、導電性膜ＦＧ２をエッチングすることで、導電性膜ＦＧ２を最終形状（第２形状）に加工する。すなわち、導電性膜ＦＧ２をエッチングすることで、領域１Ａおよび領域３Ａに、それぞれ、ゲート電極Ｇ１およびダミーゲート電極ＤＧを形成する。ここで、領域１ＡではＬＤＭＯＳのソース領域側を開口するように、導電性膜ＦＧ２がエッチングされている。また、導電性膜ＦＧ２のエッチングでは、領域１Ａではゲート絶縁膜ＧＩ１を、領域３Ａではダミーゲート絶縁膜ＤＧＩを、それぞれエッチングストッパとして用いている。
Next, as shown in FIG. 9, a resist pattern RP2 is formed to cover the
図９で導電性膜ＦＧ２が多結晶シリコン膜である場合のドライエッチング処理について、以下に詳細に記す。導電性膜ＦＧ２の加工に用いられるドライエッチング処理は、図７での導電性膜ＦＧ１の加工に用いた第１エッチング処理および第２エッチング処理と同様に２段階で行われ、第３エッチング処理と第４エッチング処理とに分けられる。 The dry etching process when the conductive film FG2 is a polycrystalline silicon film in FIG. 9 will be described in detail below. The dry etching process used to process the conductive film FG2 is performed in two steps in the same manner as the first etching process and the second etching process used to process the conductive film FG1 in FIG. 7, and the third etching process is performed. It can be divided into the fourth etching process.
第３エッチング処理は、エッチングガスとして、例えば塩素（Ｃｌ２）ガス、酸素（Ｏ２）ガスおよび臭化水素（ＨＢｒ）ガスを含む第１混合ガスを用いる処理であり、第１エッチング処理とほぼ同様の条件で行われる。 The third etching process is a process using a first mixed gas containing, for example, chlorine (Cl 2 ) gas, oxygen (O 2 ) gas and hydrogen bromide (HBr) gas as an etching gas, and substantially the same as the first etching process. It takes place under similar conditions.
第４エッチング処理は、エッチングガスとして、例えば、トリフルオロメタン（ＣＨＦ３）などのフッ素を含有する分子からなる第１ガスと、酸素（Ｏ２）などの酸素分子からなる第２ガスとを含む第２混合ガスを用いる処理である。すなわち、第４エッチング処理でも、第２エッチング処理と同様に、第２混合ガスを用いて行われる。 The fourth etching process includes, for example, a first gas composed of fluorine-containing molecules such as trifluoromethane (CHF 3 ) and a second gas composed of oxygen molecules such as oxygen (O 2 ) as an etching gas. 2 is a process using a mixed gas. That is, the fourth etching process is also performed using the second mixed gas, similarly to the second etching process.
図９での導電性膜ＦＧ２の加工に用いられる第４エッチング処理と、図７での導電性膜ＦＧ１の加工に用いられる第２エッチング処理の違いは、第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値が異なる点である。第４エッチング処理で用いられる第２ガスの流量に対する第１ガスの流量比は、第２エッチング処理で用いられる第２ガスの流量に対する第１ガスの流量比よりも大きくなっている。すなわち、第２エッチング処理では、第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値が、０．０５以上であって０．１０以下であった。これに対し、第４エッチング処理では、第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値が、０．２０以上であって０．４０以下になるように調整している。その理由は、図１１でのチャネル領域ＣＨ形成工程と密接に関連しているため、後で詳細に説明する。 The difference between the fourth etching process used to process the conductive film FG2 in FIG. 9 and the second etching process used to process the conductive film FG1 in FIG. 7 is the flow ratio of the second mixed gas (CHF 3). The difference is the value of gas / O 2 gas). The flow rate ratio of the first gas to the flow rate of the second gas used in the fourth etching process is larger than the flow rate ratio of the first gas to the flow rate of the second gas used in the second etching process. That is, in the second etching process, the value of the flow ratio of the second mixed gas (CHF 3 gas / O 2 gas) was 0.05 or more and 0.10 or less. On the other hand, in the fourth etching process, the value of the flow ratio of the second mixed gas (CHF 3 gas / O 2 gas) is adjusted to be 0.20 or more and 0.40 or less. The reason for this is closely related to the channel region CH formation step in FIG.
図１０は、ダミー領域ＤＲの一部を示す平面図であり、図９の製造工程が終了した時点の状態を示している。なお、図１０は平面図であるが、図面を見易くするため、ダミーゲート電極ＤＧにハッチングを付している。また、図１０に示すＡ−Ａ線に対応した断面図が、図９の領域３Ａである。
FIG. 10 is a plan view showing a part of the dummy region DR, and shows a state when the manufacturing process of FIG. 9 is completed. Although FIG. 10 is a plan view, the dummy gate electrode DG is hatched in order to make the drawing easy to see. Further, a sectional view corresponding to the line AA shown in FIG. 10 is a
図１０に示すように、ダミー領域ＤＲにおいて、平面視で、ダミーゲート電極ＤＧはドット状に複数形成されている。このようなダミーゲート電極ＤＧは、主に、後の工程で形成される層間絶縁膜ＩＬ０、ＩＬ１の表面が、各回路ブロックＣ１〜Ｃ７間でなるべく平坦になるように設けられている。このように、層間絶縁膜ＩＬ０、ＩＬ１の表面を平坦に保つことで、後の工程で形成される複数の配線層の平坦性が向上するため、半導体装置の信頼性を向上させることができる。 As shown in FIG. 10, in the dummy region DR, a plurality of dummy gate electrodes DG are formed in a dot shape in plan view. Such a dummy gate electrode DG is mainly provided so that the surfaces of interlayer insulating films IL0 and IL1 formed in a later step are as flat as possible among the circuit blocks C1 to C7. As described above, by keeping the surfaces of the interlayer insulating films IL0 and IL1 flat, the flatness of a plurality of wiring layers to be formed in a later step is improved, so that the reliability of the semiconductor device can be improved.
また、平面視において、ダミーゲート電極ＤＧは、ダミー活性領域ＤＡＲと同じ寸法であり、且つ、ダミー活性領域ＤＡＲと同じピッチで配置されているが、ダミー活性領域ＤＡＲと同じ位置には配置されておらず、ダミー活性領域ＤＡＲとずれるように配置されている。具体的には、ダミーゲート電極ＤＧは、ダミー活性領域ＤＡＲと素子分離部ＳＴＩとに跨るように配置されており、ダミー活性領域ＤＡＲとは、紙面の縦方向と横方向とで、ハーフピッチ分ずれて配置されている。ダミー活性領域ＤＡＲの表面と素子分離部ＳＴＩの表面との間には、僅かな段差が発生している。従って、この段差を覆うようにダミー電極ＤＧを形成することで、層間絶縁膜ＩＬ０、ＩＬ１の平坦性を更に向上させることができる。 Further, in plan view, the dummy gate electrode DG has the same dimensions as the dummy active region DAR, and is disposed at the same pitch as the dummy active region DAR, but is disposed at the same position as the dummy active region DAR. The dummy active region DAR is not arranged, and is arranged to be shifted from the dummy active region DAR. Specifically, the dummy gate electrode DG is arranged to straddle the dummy active region DAR and the element isolation portion STI, and the dummy active region DAR is a half pitch portion in the vertical direction and the horizontal direction of the paper surface. It is placed out of alignment. A slight level difference is generated between the surface of the dummy active region DAR and the surface of the element isolation portion STI. Therefore, by forming the dummy electrode DG so as to cover the step, the flatness of the interlayer insulating films IL0 and IL1 can be further improved.
また、後の工程で配線Ｍ１などの複数の配線が形成されるが、ダミーゲート電極ＤＧは、これらの配線とは接続されないダミー素子である。すなわち、ダミーゲート電極ＤＧは、領域１ＡのＬＤＭＯＳ、および、領域２Ａの低耐圧ＭＩＳＦＥＴを含む各回路ブロックＣ１〜Ｃ７の各半導体素子とは、電気的に接続されない素子である。言い換えれば、ダミーゲート電極ＤＧは、フローティング状態の素子である。
Further, although a plurality of wirings such as the wiring M1 are formed in a later step, the dummy gate electrode DG is a dummy element which is not connected to these wirings. That is, the dummy gate electrode DG is an element which is not electrically connected to the LDMOS of the
次に、ダミーゲート電極ＤＧの加工を、図７でのゲート電極Ｇ２などの形成と同じ工程で行わず、図９でのゲート電極Ｇ１の形成と同じ工程で行っている理由を、以下の比較検討例を用いて説明する。 Next, the reason why the processing of the dummy gate electrode DG is not performed in the same step as the formation of the gate electrode G2 in FIG. 7 but in the same step as the formation of the gate electrode G1 in FIG. This will be described using a study example.
比較検討例では、ダミーゲート電極ＤＧの形成を、図７での導電性膜ＦＧ１のエッチング工程で行っている。この工程を、図１６〜図１８を用いて説明する。 In the comparative study example, the dummy gate electrode DG is formed in the etching process of the conductive film FG1 in FIG. This process is described with reference to FIGS.
比較検討例の図１６は、本実施の形態の図６に対応した断面図である。図６ではレジストパターンＲＰ１を用いていたのに対して、図１６ではレジストパターンＲＰ４を用いている。レジストパターンＲＰ４は、領域１Ａおよび領域２ＡについてはレジストパターンＲＰ１と同じ形状であるが、領域３ＡについてはレジストパターンＲＰ１と異なる形状である。すなわち、領域１ＡのレジストパターンＲＰ４は、後の工程で形成されるゲート電極Ｇ１の一部を覆うように形成されており、領域２Ａおよび領域３ＡのレジストパターンＲＰ４は、後の工程で形成されるゲート電極Ｇ２およびダミーゲート電極ＤＧを覆うように形成されている。
FIG. 16 of the comparative study example is a cross-sectional view corresponding to FIG. 6 of the present embodiment. While the resist pattern RP1 is used in FIG. 6, the resist pattern RP4 is used in FIG. The resist pattern RP4 has the same shape as the resist pattern RP1 in the
次に、ドライエッチング法によって、レジストパターンＲＰ４から露出している箇所の絶縁膜ＩＦ１を除去する。これにより、領域１Ａには、導電性膜ＦＧ１上に絶縁膜ＩＦ２が形成され、領域２Ａおよび領域３Ａには、それぞれ、導電性膜ＦＧ１上にキャップ膜ＣＰ２およびダミーキャップ膜ＤＣＰが形成される。
Next, the insulating film IF1 in the portion exposed from the resist pattern RP4 is removed by dry etching. Thereby, the insulating film IF2 is formed on the conductive film FG1 in the
その後、アッシング処理を行うことで、レジストパターンＲＰ４を除去する。 Thereafter, the resist pattern RP4 is removed by performing an ashing process.
比較検討例の図１７は、図１６に続く製造工程の断面図であって、本実施の形態の図７に対応した断面図である。図１７は、領域１Ａおよび領域２Ａについては図７と同様であるが、領域３Ａには絶縁膜ＩＦ２ではなく、ダミーキャップ膜ＤＣＰが形成されている。この状態で、各領域１Ａ〜３Ａの導電性膜ＦＧ１を選択的に除去する。これにより、領域１Ａに導電性膜ＦＧ２が形成され、領域２Ａにゲート電極Ｇ２が形成され、領域３Ａにダミーゲート電極ＤＧが形成される。すなわち、図７では、領域３Ａには中間形状である導電性膜ＦＧ２が形成されていたのに対し、図１７では、領域３Ａには最終形状であるダミーゲート電極ＤＧが形成される。
FIG. 17 of the comparative study example is a cross-sectional view of the manufacturing process continued from FIG. 16 and is a cross-sectional view corresponding to FIG. 7 of the present embodiment. FIG. 17 is the same as FIG. 7 in the
その後、導電性膜ＦＧ２、ゲート電極Ｇ２およびダミーゲート電極ＤＧから露出しているゲート絶縁膜ＧＩ１、ゲート絶縁膜ＧＩ２およびダミーゲート絶縁膜ＤＧＩを除去する。 Thereafter, the gate insulating film GI1, the gate insulating film GI2 and the dummy gate insulating film DGI exposed from the conductive film FG2, the gate electrode G2 and the dummy gate electrode DG are removed.
比較検討例の図１８は、図１７に続く製造工程の断面図であって、本実施の形態の図９に対応した断面図である。図１８は、領域１Ａおよび領域２Ａについては図９と同様であるが、領域３Ａには既にダミーゲート電極ＤＧが形成されている点と、領域３ＡはレジストパターンＲＰ５に覆われている点とが図９と異なる。
FIG. 18 of the comparative study example is a cross-sectional view of the manufacturing process continued from FIG. 17 and is a cross-sectional view corresponding to FIG. 9 of the present embodiment. FIG. 18 is the same as FIG. 9 for the
まず、図１８に示されるように、領域２Ａおよび領域３Ａの全体を覆い、且つ、領域１Ａにおいて、導電性膜ＦＧ２の一部を開口するようなレジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとして、絶縁膜ＩＦ２をエッチングすることで、領域１Ａにキャップ膜ＣＰ１が形成される。次に、レジストパターンＲＰ５を残した状態で、導電性膜ＦＧ２をエッチングすることで、領域１Ａにゲート電極Ｇ１を形成する。すなわち、領域１ＡではＬＤＭＯＳのソース領域側を開口するように、導電性膜ＦＧ２がエッチングされている。また、導電性膜ＦＧ２のエッチングは、ゲート絶縁膜ＧＩ１をエッチングストッパとして行われている。
First, as shown in FIG. 18, a resist pattern RP5 is formed to cover the
以上のように、本実施の形態では、領域３Ａのダミーゲート電極ＤＧの形成を、領域１Ａのゲート電極Ｇ１の形成と同じ工程で行っていたが、比較検討例では、領域３Ａのダミーゲート電極ＤＧの形成を、領域２Ａのゲート電極Ｇ２の形成と同じ工程で行っている。
As described above, in the present embodiment, the formation of the dummy gate electrode DG in the
ここで、図１の半導体装置の回路ブロックを参照すると、ＬＤＭＯＳが形成される回路ブロックＣ１の面積率は、対象となる製品の仕様に依るが、概ね２０〜２５％程度である。図１７での導電性膜ＦＧ１のエッチングは、回路ブロックＣ１だけでなく他回路ブロックＣ２〜Ｃ７も対象であるため、そのエッチング面積率は比較的高く、５０〜６０％程度となっている。すなわち、半導体基板ＳＢ全体の面積に対して、導電性膜ＦＧ１のエッチング面積率は、５０〜６０％程度である。 Here, referring to the circuit block of the semiconductor device of FIG. 1, the area ratio of the circuit block C1 in which the LDMOS is formed depends on the specification of the target product, but is about 20 to 25%. The etching of the conductive film FG1 in FIG. 17 targets not only the circuit block C1 but also the other circuit blocks C2 to C7, so the etching area ratio is relatively high and is about 50 to 60%. That is, the etching area ratio of the conductive film FG1 is about 50 to 60% with respect to the entire area of the semiconductor substrate SB.
これに対して、図１８での導電性膜ＦＧ２のエッチングは、回路ブロックＣ１のみが対象であることに加え、ＬＤＭＯＳのソース領域側のみが対象であるため、そのエッチング面積率は非常に低く、２〜３％程度となっている。すなわち、半導体基板ＳＢ全体の面積に対して、導電性膜ＦＧ２のエッチング面積率は、２〜３％程度である。 On the other hand, the etching of the conductive film FG2 in FIG. 18 is not only for the circuit block C1 but also for the source region side of the LDMOS, so the etching area ratio is very low, It is about 2 to 3%. That is, the etching area ratio of the conductive film FG2 is about 2 to 3% with respect to the entire area of the semiconductor substrate SB.
このように極端にエッチング面積率が低いと、エッチングの終点検出ができないという問題がある。上述のように、エッチングの終点検出は、エッチング対象である多結晶シリコン膜と、エッチングガスに含まれる塩素ガスとの反応生成物である塩化シリコン（ＳｉＣｌ）の波長を検出しながら行われる。しかし、図１８での導電性膜ＦＧ２のエッチング面積率が非常に低いため、エッチングを行っても塩化シリコンの波長がほとんど検出されないため、エッチングの終点検出が困難となるという問題があることが、本願発明者の検討で明らかになった。エッチングの終点検出が困難である場合には、オーバーエッチングなどを行う必要があるが、そうすると、半導体基板ＳＢが削れすぎてしまい、ＬＤＭＯＳの特性が悪化するなどの問題に繋がる。従って、比較検討例の半導体装置の製造方法では、半導体装置の信頼性が低下してしまう問題があった。 If the etching area ratio is extremely low as described above, there is a problem that the end point of etching can not be detected. As described above, the end point of etching is detected while detecting the wavelength of silicon chloride (SiCl) which is a reaction product of the polycrystalline silicon film to be etched and the chlorine gas contained in the etching gas. However, since the etching area ratio of the conductive film FG2 in FIG. 18 is very low, the wavelength of silicon chloride is hardly detected even when etching is performed, and there is a problem that detection of the end point of etching becomes difficult. It became clear in examination of the present inventor. If it is difficult to detect the end point of etching, it is necessary to perform over-etching or the like, but if this is done, the semiconductor substrate SB is excessively shaved, leading to problems such as deterioration of the characteristics of the LDMOS. Therefore, in the method of manufacturing the semiconductor device of the comparative study example, there is a problem that the reliability of the semiconductor device is lowered.
これに対して、本実施の形態のように、ダミーゲート電極ＤＧの加工を、図７でのゲート電極Ｇ２等の形成と同じ工程で行わず、図９でのゲート電極Ｇ１の形成と同じ工程で行っていることの効果について、以下に述べる。 On the other hand, as in the present embodiment, processing of dummy gate electrode DG is not performed in the same step as the formation of gate electrode G2 and the like in FIG. 7, but the same step as formation of gate electrode G1 in FIG. The effects of what you are doing in
図１を参照すると、ダミー領域ＤＲの面積率は約１０％程度である。従って、ゲート電極Ｇ１の形成工程（ＬＤＭＯＳのソース領域側の開口工程）と同じ工程で、ダミーゲート電極ＤＧの形成を行うことで、図９での導電性膜ＦＧ２のエッチング面積率を増加させることが可能となる。本実施の形態では、半導体基板ＳＢ全体の面積に対する導電性膜ＦＧ２のエッチング面積率が、２〜３％程度から１０％以上に増加し、具体的には１２〜１３％程度となった。これにより、エッチング処理中に発生する塩化シリコンの波長が検出できるようになった。すなわち、本実施の形態の製造方法を用いることで、導電性膜ＦＧ２のエッチングの終点検出が容易となったので、半導体装置の信頼性を向上させることができた。 Referring to FIG. 1, the area ratio of the dummy region DR is about 10%. Therefore, the etching area ratio of the conductive film FG2 in FIG. 9 is increased by forming the dummy gate electrode DG in the same step as the step of forming the gate electrode G1 (the opening step on the source region side of the LDMOS). Is possible. In the present embodiment, the etching area ratio of the conductive film FG2 to the entire area of the semiconductor substrate SB is increased from about 2 to 3% to 10% or more, and specifically to about 12 to 13%. This makes it possible to detect the wavelength of silicon chloride generated during the etching process. That is, by using the manufacturing method of the present embodiment, detection of the end point of etching of the conductive film FG2 is facilitated, so that the reliability of the semiconductor device can be improved.
ここで、回路ブロックＣ２のゲート電極Ｇ２、および、他回路ブロックＣ３〜Ｃ７の各ゲート電極などの加工を、図７の工程のみで行い、図９の工程では行わない理由について説明する。 Here, the reason why the processing of the gate electrode G2 of the circuit block C2 and the gate electrodes of the other circuit blocks C3 to C7 is performed only in the process of FIG. 7 and not performed in the process of FIG.
例えば、図７の工程でゲート電極Ｇ２のソース領域側のみを加工し、図９の工程でゲート電極Ｇ２のドレイン領域側を加工すると仮定する。この場合、ゲート電極Ｇ２の寸法は、図６のレジストパターンＲＰ１および図９のレジストパターンＲＰ２の形成位置によって定義されることになる。すなわち、ゲート電極Ｇ２のドレイン領域側の端部位置は、図６のレジストパターンＲＰ１を形成するためのマスクと露光の精度によるばらつきの影響を受けており、ゲート電極Ｇ２のソース領域側の端部位置は、図９のレジストパターンＲＰ２を形成するためのマスクと露光の精度によるばらつきの影響を受けてしまう。このため、設計値のゲート長に合わせることが、非常に難しくなる。チャネル領域の長さは、エクステンション領域ＥＸに挟まれた距離で決まり、エクステンション領域ＥＸはゲート電極Ｇ２に整合した位置に形成される。このため、ゲート電極Ｇ２のゲート長が小さくなる、または、大きくなるという事は、チャネル領域の長さが小さくなる、または、大きくなるという事を意味する。また、このようなばらつきは、複数のウェハで常に同じとは限らない。そうすると、最初のウェハに形成するゲート電極Ｇ２の長さと、次のウェハに形成するゲート電極Ｇ２の長さとが、異なる値となる可能性が高くなり、安定した半導体装置の製造ができなくなる。 For example, it is assumed that only the source region side of the gate electrode G2 is processed in the process of FIG. 7 and the drain region side of the gate electrode G2 is processed in the process of FIG. In this case, the dimensions of the gate electrode G2 are defined by the formation positions of the resist pattern RP1 of FIG. 6 and the resist pattern RP2 of FIG. That is, the end position of the gate electrode G2 on the drain region side is affected by variations due to the mask for forming the resist pattern RP1 of FIG. 6 and the exposure accuracy, and the end portion of the gate electrode G2 on the source region side The position is affected by variations due to the mask for forming the resist pattern RP2 of FIG. 9 and the exposure accuracy. Therefore, it is very difficult to match the gate length of the design value. The length of the channel region is determined by the distance between the extension regions EX, and the extension region EX is formed at a position aligned with the gate electrode G2. Therefore, the fact that the gate length of the gate electrode G2 becomes smaller or larger means that the length of the channel region becomes smaller or larger. Also, such variations are not always the same for multiple wafers. Then, there is a high possibility that the length of the gate electrode G2 formed on the first wafer and the length of the gate electrode G2 formed on the next wafer will have different values, and stable semiconductor device manufacture can not be performed.
例えば、回路ブロックＣ２の低耐圧ＭＩＳＦＥＴは微細な素子であり、ゲート電極Ｇ２のゲート長は非常に小さく、１８０ｎｍ以下であるため、ゲート電極Ｇ２の長さにばらつきがあると、チャネル領域の長さもばらつくことになり、低耐圧ＭＩＳＦＥＴの特性変動に大きな影響がでる。また、回路ブロックＣ４のアナログ回路を構成するＭＩＳＦＥＴは、ペア比などを考慮する必要があり、寸法のばらつきによる特性変動の影響が特に大きい。このため、回路ブロックＣ２のゲート電極Ｇ２、および、他回路ブロックＣ３〜Ｃ７のゲート電極などの加工は、図７の工程のみで行うことが好ましい。 For example, since the low breakdown voltage MISFET of the circuit block C2 is a fine element, and the gate length of the gate electrode G2 is very small and 180 nm or less, when the length of the gate electrode G2 varies, the length of the channel region is also It will be dispersed, and the characteristic fluctuation of the low breakdown voltage MISFET will be greatly affected. Further, the MISFETs constituting the analog circuit of the circuit block C4 need to consider the pair ratio etc., and the influence of the characteristic fluctuation due to the variation of the dimension is particularly large. Therefore, it is preferable to process the gate electrode G2 of the circuit block C2 and the gate electrodes of the other circuit blocks C3 to C7 only by the process of FIG.
これに対して、回路ブロックＣ１のＬＤＭＯＳは、回路ブロックＣ２の低耐圧ＭＩＳＦＥＴなどと比較して、寸法が非常に大きく、そのゲート長は１．０μｍ以上である。このため、ゲート電極Ｇ１の加工において、図９のレジストパターンＲＰ２の寸法にばらつきがあり、ゲート電極Ｇ１のゲート長がばらついたとしても、ＬＤＭＯＳの特性変動の影響はほぼない。更に、後で詳細に説明するが、本実施の形態のＬＤＭＯＳでは、ゲート電極Ｇ１の加工後に、チャネル領域ＣＨをゲート電極Ｇ１に対して自己整合的に形成している。このため、チャネル領域ＣＨの長さは、ゲート電極Ｇ１のゲート長のばらつきの影響を受けない。従って、ゲート電極Ｇ１の加工を、図７の工程と図９の工程とに分けて行うことが可能となっている。 On the other hand, the LDMOS of the circuit block C1 has a very large size compared to the low breakdown voltage MISFET or the like of the circuit block C2, and the gate length is 1.0 μm or more. Therefore, in the processing of the gate electrode G1, the dimension of the resist pattern RP2 in FIG. 9 varies, and even if the gate length of the gate electrode G1 varies, the characteristic variation of the LDMOS is hardly affected. Furthermore, as will be described in detail later, in the LDMOS of the present embodiment, the channel region CH is formed in a self-aligned manner with respect to the gate electrode G1 after the processing of the gate electrode G1. Therefore, the length of the channel region CH is not affected by the variation of the gate length of the gate electrode G1. Therefore, the processing of the gate electrode G1 can be divided into the process of FIG. 7 and the process of FIG.
ここで、ダミー領域ＤＲのダミーゲート電極ＤＧなどは、元々回路動作に寄与しないダミー素子であるため、図９のレジストパターンＲＰ２の寸法にばらつきがあり、ダミーゲート電極ＤＧのゲート長がばらついたとしても、回路ブロックＣ１〜Ｃ７の素子の特性に影響はない。従って、ゲート電極Ｇ１の加工とダミーゲート電極ＤＧの加工とを、図９の工程で同時に行うことが可能となっている。 Here, since the dummy gate electrode DG or the like in the dummy region DR is originally a dummy element that does not contribute to the circuit operation, the dimensions of the resist pattern RP2 in FIG. 9 vary and the gate length of the dummy gate electrode DG varies. Also, the characteristics of the elements of the circuit blocks C1 to C7 are not affected. Therefore, the processing of the gate electrode G1 and the processing of the dummy gate electrode DG can be simultaneously performed in the process of FIG.
以下に、図９の工程後の本実施の形態の製造工程の説明に戻る。図９での終点検出後、半導体基板ＳＢにウェットエッチング処理を施すことで、ゲート電極Ｇ１およびダミーゲート電極ＤＧから露出しているゲート絶縁膜ＧＩ１およびダミーゲート絶縁膜ＤＧＩは除去される。 The following description will return to the description of the manufacturing process of the present embodiment after the process of FIG. After the end point detection in FIG. 9, the semiconductor substrate SB is subjected to a wet etching process to remove the gate insulating film GI1 and the dummy gate insulating film DGI exposed from the gate electrode G1 and the dummy gate electrode DG.
図１１は、前述の図９の工程に続く、本実施の形態の半導体装置の製造方法である。図１１では、図９で用いたレジストパターンＲＰ２が残されている。そして、レジストパターンＲＰ２をマスクとしてイオン注入を行って、領域１Ａの半導体基板ＳＢに不純物を導入することで、領域１Ａにｐ型の導電性を有するチャネル領域ＣＨ（半導体領域ＣＨ）を形成する。なお、ｐ型のチャネル領域ＣＨの不純物濃度はｐ型のウェル領域ＨＰＷの不純物濃度よりも高い。また、チャネル領域ＣＨを形成するための不純物は、例えばボロン（Ｂ）であり、イオン注入の条件はエネルギーを９０ｋｅＶ程度とし、ドーズ量を５×１０１２〜５×１０１３／ｃｍ２程度とする。また、このイオン注入は、斜めイオン注入を用いて行われ、例えば、半導体基板ＳＢに対する垂線から、２０度以上であって４０度以下を傾けた角度で行われる。なお、この斜めイオン注入は、４回行われており、１回毎に半導体基板ＳＢを９０度回転させて行われている。
FIG. 11 is a manufacturing method of the semiconductor device of the present embodiment following the process of FIG. 9 described above. In FIG. 11, the resist pattern RP2 used in FIG. 9 is left. Then, ion implantation is performed using the resist pattern RP2 as a mask to introduce an impurity into the semiconductor substrate SB in the
このように、斜めイオン注入を用いることで、チャネル領域ＣＨの一部をゲート電極Ｇ１の直下に形成することができる。すなわち、平面視において、チャネル領域ＣＨの一部は、ゲート電極Ｇ１と重なっている。言い換えれば、チャネル領域ＣＨの端部は、ゲート電極Ｇ１のソース領域側の端部からゲート電極Ｇ１のドレイン領域側へ向かう方向において、ゲート電極Ｇ１のソース領域側の端部から十分に離れて位置している。 Thus, by using oblique ion implantation, part of the channel region CH can be formed immediately below the gate electrode G1. That is, in the plan view, a part of the channel region CH overlaps the gate electrode G1. In other words, the end of the channel region CH is sufficiently separated from the end of the gate electrode G1 on the source region side in the direction from the end of the gate electrode G1 on the source region side to the drain region side of the gate electrode G1. doing.
また、本実施の形態においては、ゲート電極Ｇ１に対して自己整合でチャネル領域ＣＨを形成できるため、ゲート長方向におけるチャネル領域ＣＨの長さを、設計値の通りに制御しやすいという利点もある。なお、本実施の形態における「チャネル領域ＣＨの長さ」とは、ＬＤＭＯＳのゲート長方向の長さを意味する。 Further, in the present embodiment, since the channel region CH can be formed in a self-aligned manner with respect to the gate electrode G1, there is an advantage that the length of the channel region CH in the gate length direction can be easily controlled as designed. . The “length of channel region CH” in the present embodiment means the length in the gate length direction of the LDMOS.
例えば、特許文献１のような従来技術では、予め、ｐ型のウェル領域ＨＰＷをチャネル領域として形成し、その後、ゲート電極Ｇ１をパターニングによって形成していた。そのため、チャネル領域の長さは、概ね、パターニングされたゲート電極Ｇ１の位置によって決定される。パターニングではマスクと露光の精度によるばらつきの影響を考慮するため、ゲート電極の端部はウェル領域ＨＰＷの端部から十分に離れた位置に設定する必要がある。すなわち、ゲート電極の端部の位置がばらつくことを考慮して、ウェル領域ＨＰＷの長さを大きくしておく必要があり、チャネル領域の長さが設計値よりも大きくならざるを得なかった。従って、ＬＤＭＯＳのオン抵抗を小さくできないという問題があった。
For example, in the prior art as in
これに対し、本実施の形態の製造方法では、先にゲート電極Ｇ１を形成し、その後、ゲート電極Ｇ１に対して自己整合でチャネル領域ＣＨを形成している。従って、上記のパターニングでのばらつきを考慮するなどの理由で、チャネル領域ＣＨの長さを必要以上に大きくする必要がない。すなわち、従来技術と比較して、本実施の形態では、チャネル領域ＣＨの長さを縮小することができる。よって、ＬＤＭＯＳの面積を縮小することができると共に、ＬＤＭＯＳのオン抵抗も小さくすることができる。すなわち、半導体装置の微細化を図ることができると共に、半導体装置の性能を向上させることができる。 On the other hand, in the manufacturing method of the present embodiment, the gate electrode G1 is formed first, and then the channel region CH is formed in self-alignment with the gate electrode G1. Therefore, it is not necessary to make the length of the channel region CH larger than necessary for reasons such as considering the above-mentioned variation in patterning. That is, in the present embodiment, the length of channel region CH can be reduced as compared with the prior art. Therefore, the area of the LDMOS can be reduced, and the on-resistance of the LDMOS can also be reduced. That is, the semiconductor device can be miniaturized, and the performance of the semiconductor device can be improved.
ところで、ｐ型のウェル領域ＨＰＷは、ゲート電極Ｇ１の下には形成されないように、予め図４の工程によって形成されている。具体的には、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と、チャネル領域ＣＨ内のウェル領域ＨＰＷの端部とは、０．１μｍ以上であって０．２μｍ以下の範囲で離れて形成されている。また、ウェル領域ＨＰＷは、チャネル領域ＣＨよりも低い不純物濃度を有する領域であり、主に、チャネル領域ＣＨに流れる電流がドリフト領域ＮＶへ流れることを抑制するために設けられており、ＬＤＭＯＳの耐圧を向上させるために設けられている。すなわち、ウェル領域ＨＰＷは、主に、ＬＤＭＯＳのオフ耐圧を向上させるために設けられている。ここで、ゲート長方向において、ウェル領域ＨＰＷの長さがチャネル領域ＣＨの長さよりも大きいと、ウェル領域ＨＰＷがＬＤＭＯＳのチャネル領域の一部となり、ＬＤＭＯＳのオン抵抗が大きくなってしまう。そのため、ゲート長方向におけるウェル領域ＨＰＷの長さは、チャネル領域ＣＨの長さよりも小さくなるように形成されており、深さ方向におけるウェル領域ＨＰＷの深さは、チャネル領域ＣＨの深さよりも大きくなるように形成されている。 The p-type well region HPW is formed in advance by the process of FIG. 4 so as not to be formed under the gate electrode G1. Specifically, in the gate length direction of the LDMOS, the end of the gate electrode G1 on the source side of the LDMOS and the end of the well region HPW in the channel region CH are 0.1 μm or more and 0.2 μm or less In the range of is formed apart. The well region HPW is a region having an impurity concentration lower than that of the channel region CH, and is mainly provided to suppress the flow of the current flowing in the channel region CH to the drift region NV. Provided to improve the That is, the well region HPW is mainly provided to improve the off breakdown voltage of the LDMOS. Here, if the length of the well region HPW is larger than the length of the channel region CH in the gate length direction, the well region HPW becomes a part of the channel region of the LDMOS, and the on-resistance of the LDMOS becomes large. Therefore, the length of the well region HPW in the gate length direction is formed smaller than the length of the channel region CH, and the depth of the well region HPW in the depth direction is larger than the depth of the channel region CH. It is formed to be
また、図１１のレジストパターンＲＰ２は、絶縁膜ＩＦ２の加工および導電性膜ＦＧ２の加工だけでなく、チャネル領域ＣＨの形成にも使用されている。すなわち、チャネル領域ＣＨの形成のために、追加のマスクを用意する必要がないので、製造工程の簡略化を図ることができると共に、製造コストの増加を抑制することができる。 The resist pattern RP2 of FIG. 11 is used not only for the processing of the insulating film IF2 and the processing of the conductive film FG2, but also for the formation of the channel region CH. That is, since it is not necessary to prepare an additional mask for the formation of channel region CH, the manufacturing process can be simplified and an increase in manufacturing cost can be suppressed.
また、このイオン注入は領域３Ａに対しても行われるが、領域３Ａは回路動作に寄与しないダミー領域ＤＲの一部であるため、特に問題はない。
Although this ion implantation is also performed to the
ここで、図９での導電性膜ＦＧ２の加工時（第４エッチング処理）における第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）が、図７での導電性膜ＦＧ１の加工時（第２エッチング処理）における第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）よりも大きい値としていた理由を、以下に記す。具体的には、図９の第４エッチング処理における第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）は、０．２０以上であって０．４０以下としていた。 Here, the flow ratio (CHF 3 gas / O 2 gas) of the second mixed gas at the time of processing (fourth etching process) of the conductive film FG2 in FIG. 9 is the time of processing of the conductive film FG1 in FIG. The reason why the flow rate ratio (CHF 3 gas / O 2 gas) of the second mixed gas in the (second etching process) is set to a larger value will be described below. Specifically, the flow ratio (CHF 3 gas / O 2 gas) of the second mixed gas in the fourth etching process of FIG. 9 is 0.20 or more and 0.40 or less.
図７での第２エッチング処理で用いられる第２混合ガスは、トリフルオロメタン（ＣＨＦ３）の比率が多いと、多結晶シリコン膜の側面の形状変化が大きくなる恐れがあるため、第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）が、０．０５以上であって０．１０以下になるように調整していた。このため、低耐圧ＭＩＳＦＥＴのゲート電極Ｇ２の形状変化を抑制していたので、低耐圧ＭＩＳＦＥＴの特性変動を抑制していた。 The second mixed gas used in the second etching process in FIG. 7 may have a large shape change of the side surface of the polycrystalline silicon film if the ratio of trifluoromethane (CHF 3 ) is large. The flow rate ratio of (CHF 3 gas / O 2 gas) is adjusted to 0.05 or more and 0.10 or less. Therefore, since the change in shape of the gate electrode G2 of the low breakdown voltage MISFET is suppressed, the characteristic variation of the low breakdown voltage MISFET is suppressed.
しかしながら、図９での第４エッチング処理において、図７での第２エッチング処理と同様の条件で行うと、導電性膜ＦＧ２上に形成されているレジストパターンＲＰ２が、大きく後退してしまう問題がある。すなわち、第２混合ガスに含まれる酸素（Ｏ２）ガスによって、レジストパターンＲＰ２に軽度のアッシング処理が施される状態となる。そうすると、チャネル領域ＣＨ形成時には、キャップ膜ＣＰ１およびゲート電極Ｇ１の一部が、レジストパターンＲＰ２に覆われていない状態となる。この状態でチャネル領域ＣＨ形成用のイオン注入を行うと、イオンはキャップ膜ＣＰ１およびゲート電極Ｇ１を透過して、ｎ型のドリフト領域ＮＶに達する。すなわち、レジストパターンＲＰ２が後退した分、チャネル領域ＣＨが設計値よりも広く形成されてしまい、ＬＤＭＯＳのオン抵抗が大きくなってしまう。 However, if the fourth etching process in FIG. 9 is performed under the same conditions as the second etching process in FIG. 7, there is a problem that the resist pattern RP2 formed on the conductive film FG2 is largely retracted. is there. That is, the light ashing process is performed on the resist pattern RP2 by the oxygen (O 2 ) gas contained in the second mixed gas. Then, when the channel region CH is formed, the cap film CP1 and a part of the gate electrode G1 are not covered with the resist pattern RP2. When ion implantation for forming the channel region CH is performed in this state, the ions pass through the cap film CP1 and the gate electrode G1 and reach the n-type drift region NV. That is, as the resist pattern RP2 recedes, the channel region CH is formed wider than the design value, and the on-resistance of the LDMOS becomes large.
従って、そのような不具合を抑制するため、レジストパターンＲＰ２の後退量をできる限り抑制する必要がある。このため、図９での第４エッチング処理においては、酸素（Ｏ２）ガスの比率を小さくし、トリフルオロメタン（ＣＨＦ３）ガスの比率を大きくすることで、レジストパターンＲＰ２に対するアッシングの影響を小さくし、レジストパターンＲＰ２の後退を抑制している。しかし、上述のように、トリフルオロメタン（ＣＨＦ３）ガスの比率が大きすぎると、多結晶シリコン膜（ゲート電極Ｇ１）の側面の形状変化が大きくなる恐れがあるため、本来であればトリフルオロメタン（ＣＨＦ３）ガスの比率は小さい方が望ましい。ここで、ＬＤＭＯＳのゲート電極Ｇ１は、低耐圧ＭＩＳＦＥＴのゲート電極Ｇ２よりもゲート長が長く、チャネル領域の長さも長い。そのため、ゲート電極Ｇ１の形状変化によるデバイス特性への影響は、ゲート電極Ｇ２の形状変化によるデバイス特性への影響よりも小さい。そこで、本実施の形態では最適な値として、第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値を０．２０以上であって０．４０以下としている。 Therefore, in order to suppress such a defect, it is necessary to suppress the amount of receding of the resist pattern RP2 as much as possible. Therefore, in the fourth etching process in FIG. 9, the influence of ashing on the resist pattern RP2 is reduced by reducing the ratio of oxygen (O 2 ) gas and increasing the ratio of trifluoromethane (CHF 3 ) gas. And the recession of the resist pattern RP2 is suppressed. However, as described above, if the ratio of trifluoromethane (CHF 3 ) gas is too large, the shape change of the side surface of the polycrystalline silicon film (gate electrode G1) may be large. It is desirable that the ratio of CHF 3 ) gas be small. Here, the gate electrode G1 of the LDMOS is longer in gate length than the gate electrode G2 of the low breakdown voltage MISFET, and the channel region is also longer. Therefore, the influence of the change in shape of the gate electrode G1 on the device characteristics is smaller than the influence of the change in shape of the gate electrode G2 on the device characteristics. Therefore, in the present embodiment, the value of the flow ratio of the second mixed gas (CHF 3 gas / O 2 gas) is set to 0.20 or more and 0.40 or less as an optimal value.
図７の第２エッチング処理では、レジストパターンを用いず、絶縁膜ＩＦ２を用いて導電性膜ＦＧ１の加工していたため、レジストパターンの後退に関する問題を考慮する必要がなかった。すなわち、このような問題は、図９および図１１で説明したように、導電性膜ＦＧ２の加工と、チャネル領域ＣＨ形成のためのイオン注入とを、同じレジストパターンＲＰ２を用いて行っているために発生する問題である。 In the second etching process of FIG. 7, since the conductive film FG1 is processed using the insulating film IF2 without using a resist pattern, it is not necessary to consider the problem regarding the receding of the resist pattern. That is, as described above with reference to FIGS. 9 and 11, such a problem occurs because the processing of the conductive film FG2 and the ion implantation for forming the channel region CH are performed using the same resist pattern RP2. Problem that occurs in
このように、本実施の形態では、図７での第２エッチング処理で用いられる第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値を小さくすることで、低耐圧ＭＩＳＦＥＴのゲート電極Ｇ２の形状変化を抑制することができる。そして、図９での第４エッチング処理で用いられる第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値を、図７での第２エッチング処理で用いられる第２混合ガスの流量比（ＣＨＦ３ガス／Ｏ２ガス）の値よりも大きくすることで、レジストパターンＲＰ２の後退量を最小限に止め、且つ、ゲート電極Ｇ１の側面の形状変化を最小限に止めている。これによって、チャネル領域ＣＨの長さをほぼ設計値の長さに保つことができるため、半導体装置の微細化が図れると共に、半導体装置の性能を向上させることができる。 As described above, in the present embodiment, the gate of the low breakdown voltage MISFET is reduced by reducing the value of the flow ratio (CHF 3 gas / O 2 gas) of the second mixed gas used in the second etching process in FIG. The shape change of the electrode G2 can be suppressed. Then, the flow rate ratio (CHF 3 gas / O 2 gas) of the second mixed gas used in the fourth etching process in FIG. 9 is set to the flow rate of the second mixed gas used in the second etching process in FIG. By setting the ratio (CHF 3 gas / O 2 gas) to a value larger than the ratio (CHF 3 gas / O 2 gas), the receding amount of the resist pattern RP2 is minimized, and the shape change of the side surface of the gate electrode G1 is minimized. Thus, the length of the channel region CH can be maintained substantially at the design value length, so that the semiconductor device can be miniaturized and the performance of the semiconductor device can be improved.
チャネル領域ＣＨの形成後、レジストパターンＲＰ２はアッシング処理によって除去される。 After formation of the channel region CH, the resist pattern RP2 is removed by ashing.
次に、図１２に示すように、領域２Ａおよび領域３Ａを覆い、領域１Ａのチャネル領域ＣＨの一部を開口するようなレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとして、イオン注入法によって、チャネル領域ＣＨに不純物を導入することで、ｎ型の導電性を有する不純物領域ＮＳ（半導体領域ＮＳ）を形成する。半導体領域ＮＳは、ＬＤＭＯＳのソース領域の一部となる。不純物領域ＮＳを形成するための不純物は、例えばヒ素（Ａｓ）であり、イオン注入の条件はエネルギーを６０ｋｅＶとし、ドーズ量を２×１０１４〜６×１０１４／ｃｍ２程度とする。なお、不純物領域ＮＳを形成するためのイオン注入は、垂直イオン注入で行われ、例えば、半導体基板ＳＢに対してほぼ垂直な角度で行われる。ここで記載するほぼ垂直な角度とは、例えば、半導体基板ＳＢに対して垂直な角度、または、半導体基板ＳＢに対する垂線から１０度以下の範囲で傾けた角度を意味する。また、この垂直イオン注入における半導体基板ＳＢに対する垂線から傾ける角度は、前述の斜めイオン注入における半導体基板ＳＢに対する垂線から傾ける角度よりも小さい。
Next, as shown in FIG. 12, a resist pattern RP3 is formed to cover the
このように、不純物領域ＮＳは、上記の垂直イオン注入によって形成されているため、ゲート電極Ｇ１にほぼ整合した位置に形成されており、チャネル領域ＣＨ内に形成されている。すなわち、不純物領域ＮＳの端部は、チャネル領域ＣＨの端部を超えて、ドリフト領域ＮＶに到達しない位置に形成されている。 As described above, since the impurity region NS is formed by the above-described vertical ion implantation, the impurity region NS is formed at a position substantially aligned with the gate electrode G1, and is formed in the channel region CH. That is, the end of the impurity region NS is formed at a position which does not reach the drift region NV beyond the end of the channel region CH.
なお、図示はしないが、この不純物領域ＮＳ形成用のイオン注入を、回路ブロックＣ１のＬＤＭＯＳのソース領域の形成だけでなく、例えば回路ブロックＣ３の中耐圧ＭＩＮＳＦＥＴのソース領域およびドレイン領域の形成にも用いてもよい。 Although not shown, the ion implantation for forming the impurity region NS is not limited to the formation of the source region of the LDMOS of the circuit block C1, but also to the formation of the source and drain regions of the medium breakdown voltage MINSFET of the circuit block C3, for example. You may use.
その後、レジストパターンＲＰ３はアッシング処理によって除去される。 Thereafter, the resist pattern RP3 is removed by ashing.
次に、図１３に示すように、ゲート電極Ｇ１、ゲート電極Ｇ２およびダミーゲート電極ＤＧの側面上に、それぞれ、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷ形成工程は、次のようにして行うことができる。まず、各領域１Ａ〜３Ａにおいて、ゲート電極Ｇ１、ゲート電極Ｇ２、ダミーゲート電極ＤＧ、キャップ膜ＣＰ１、キャップ膜ＣＰ２およびダミーキャップ膜ＤＣＰを覆うように、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングすることで、ゲート電極Ｇ１、ゲート電極Ｇ２およびダミーゲート電極ＤＧの側面上に、それぞれ、サイドウォールスペーサＳＷが形成される。なお、この異方性エッチングによって、キャップ膜ＣＰ１、キャップ膜ＣＰ２およびダミーキャップ膜ＤＣＰも除去される。
Next, as shown in FIG. 13, sidewall spacers SW are formed on the side surfaces of the gate electrode G1, the gate electrode G2, and the dummy gate electrode DG. The sidewall spacer SW formation process can be performed as follows. First, in each of the
次に、図１４に示すように、フォトリソグラフィ法およびイオン注入法などによって、領域１Ａにｎ型の導電性を有する拡散層ＳＤ１（半導体領域ＳＤ１）を形成し、領域２Ａにｎ型の導電性を有する拡散層ＳＤ２（半導体領域ＳＤ２）を形成する。領域１Ａにおいて、チャネル領域ＣＨ内に形成され、且つ、不純物領域ＮＳと接する拡散層ＳＤ１は、ＬＤＭＯＳのソース領域の一部を構成し、ウェル領域ＨＮＷ内に形成された拡散層ＳＤ１は、ＬＤＭＯＳのドレイン領域の一部を構成する。また、領域２Ａにおいて、拡散層ＳＤ２は、低耐圧ＭＩＳＦＥＴのソース領域またはドレイン領域の一部を構成する。
Next, as shown in FIG. 14, a diffusion layer SD1 (semiconductor region SD1) having n-type conductivity is formed in the
なお、拡散層ＳＤ１の不純物濃度は不純物領域ＮＳの不純物濃度よりも高く、拡散層ＳＤ２の不純物濃度はエクステンション領域ＥＸの不純物濃度よりも高い。また、拡散層ＳＤ１および拡散層ＳＤ２を形成するための不純物は、例えばヒ素（Ａｓ）およびリン（Ｐ）である。 The impurity concentration of the diffusion layer SD1 is higher than the impurity concentration of the impurity region NS, and the impurity concentration of the diffusion layer SD2 is higher than the impurity concentration of the extension region EX. The impurities for forming the diffusion layer SD1 and the diffusion layer SD2 are, for example, arsenic (As) and phosphorus (P).
次に、フォトリソグラフィ法およびイオン注入法などによって、領域１Ａにｐ型の導電性を有する拡散層ＢＧ（半導体領域ＢＧ）を形成する。拡散層ＢＧは、チャネル領域ＣＨと導通しており、チャネル領域ＣＨに電位を加えるための領域である。拡散層ＢＧを形成するための不純物は、例えば二フッ化ボロン（ＢＦ２）およびボロン（Ｂ）である。
Next, a diffusion layer BG (semiconductor region BG) having p-type conductivity is formed in the
次に、図１５に示すように、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散層ＳＤ１上、拡散層ＢＧ上、拡散層ＳＤ２上、ゲート電極Ｇ１上、ゲート電極Ｇ２上およびダミーゲート電極ＤＧ上に、それぞれ、低抵抗のシリサイド膜ＳＬを形成する。 Next, as shown in FIG. 15, the diffusion layer SD1, the diffusion layer BG, the diffusion layer SD2, the gate electrode G1, the gate electrode G2, and the dummy gate electrode DG are formed by salicide (Sal Aligned: Self Aligned Silicide) technology. A low resistance silicide film SL is formed on each of them.
シリサイド膜ＳＬは、具体的には次のようにして形成することができる。各領域１Ａ〜３Ａに、シリサイド膜ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに熱処理を施すことによって、拡散層ＳＤ１、拡散層ＢＧ、拡散層ＳＤ２、ゲート電極Ｇ１、ゲート電極Ｇ２およびダミーゲート電極ＤＧを、金属膜と反応させることで、シリサイド膜ＳＬが形成される。その後、未反応の金属膜を除去する。シリサイド膜ＳＬを形成したことで、拡散層ＳＤ１、拡散層ＢＧ、拡散層ＳＤ２、ゲート電極Ｇ１およびゲート電極Ｇ２における、拡散抵抗とコンタクト抵抗とを低くすることができる。
Specifically, the silicide film SL can be formed as follows. A metal film for forming a silicide film SL is formed in each of the
以上より、領域１ＡのＬＤＭＯＳ、および、領域２Ａの低耐圧ＭＩＳＦＥＴが製造される。
As described above, the LDMOS in the
次に、各領域１Ａ〜３Ａに、層間絶縁膜ＩＬ０を形成する。層間絶縁膜ＩＬ０としては、例えば酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ０の形成後、必要に応じて、層間絶縁膜ＩＬ０の上面をＣＭＰ法で研磨してもよい。
Next, the interlayer insulating film IL0 is formed in each of the
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ０内にコンタクトホールを形成し、コンタクトホール内に例えばタングステン（Ｗ）などからなる導電性膜を埋め込むことで、層間絶縁膜ＩＬ０内にプラグＰＧを形成する。 Next, a contact hole is formed in interlayer insulating film IL0 by a photolithography method and a dry etching method, and a conductive film made of, for example, tungsten (W) or the like is embedded in the contact hole to form the interlayer insulating film IL0. Form a plug PG.
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ０上に層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内にプラグＰＧと接続する１層目の配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。 Next, an interlayer insulating film IL1 is formed over the interlayer insulating film IL0 in which the plug PG is embedded. Thereafter, after a groove for wiring is formed in interlayer insulating film IL1, a conductive film containing, for example, copper as a main component is embedded in the groove for wiring, thereby forming one layer connected to plug PG in interlayer insulating film IL1. The eye wiring M1 is formed. The structure of the wiring M1 is called a so-called damascene wiring structure.
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。 Thereafter, wiring of the second and subsequent layers is formed by a dual damascene method or the like, but illustration and description thereof will be omitted here. The wiring M1 and the wiring above the wiring M1 are not limited to the damascene wiring structure, and may be formed by patterning a conductive film, and may be, for example, a tungsten wiring or an aluminum wiring.
以上のようにして、本実施の形態の半導体装置が製造される。 As described above, the semiconductor device of the present embodiment is manufactured.
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, although the invention made by the present inventor was concretely explained based on the embodiment, the present invention is not limited to the embodiment, and can be variously changed in the range which does not deviate from the summary. Needless to say.
１Ａ〜３Ａ 領域
ＢＧ 拡散層（半導体領域）
Ｃ１〜Ｃ７ 回路ブロック
ＣＨ チャネル領域
ＣＰ１、ＣＰ２ キャップ膜
ＤＡＲ ダミー活性領域
ＤＣＰ ダミーキャップ膜
ＤＧ ダミーゲート電極
ＤＧＩ ダミーゲート絶縁膜
ＤＲ ダミー領域
ＥＸ エクステンション領域（半導体領域）
ＦＧ１、ＦＧ２ 導電性膜
Ｇ１、Ｇ２ ゲート電極
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＬＯＣ 絶縁膜
ＨＮＷ ウェル領域
ＨＰＷ ウェル領域
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ０，ＩＬ１ 層間絶縁膜
Ｍ１ 配線
ＮＳ 不純物領域（半導体領域）
ＮＶ ドリフト領域（半導体領域）
ＰＧ プラグ
ＰＷ ウェル領域
ＲＰ１〜ＲＰ５ レジストパターン
ＳＢ 半導体基板
ＳＤ１、ＳＤ２ 拡散層（半導体領域）
ＳＬ シリサイド膜
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
1A to 3A Region BG Diffusion layer (semiconductor region)
C1 to C7 circuit block CH channel region CP1, CP2 cap film DAR dummy active region DCP dummy cap film DG dummy gate electrode DGI dummy gate insulating film DR dummy region EX extension region (semiconductor region)
FG1, FG2 conductive film G1, G2 gate electrode GI1, GI2 gate insulating film LOC insulating film HNW well region HPW well region IF1, IF2 insulating film IL0, IL1 interlayer insulating film M1 wiring NS impurity region (semiconductor region)
NV drift region (semiconductor region)
PG plug PW well region RP1 to RP5 resist pattern SB semiconductor substrate SD1, SD2 diffusion layer (semiconductor region)
SL Silicide film STI Element isolation part SW Sidewall spacer
Claims (18)
（ａ）前記第１領域の前記半導体基板上に第１ゲート絶縁膜を形成し、前記第２領域の前記半導体基板上に第２ゲート絶縁膜を形成し、前記ダミー領域の前記半導体基板上にダミーゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上および前記ダミーゲート絶縁膜上に、それぞれ、第１導電性膜を形成する工程、
（ｃ）前記第１導電性膜を選択的にエッチングすることで、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成し、前記第１領域および前記ダミー領域に、それぞれ、第２導電性膜を形成する工程、
（ｄ）前記第２導電性膜を選択的にエッチングすることで、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記ダミー領域に前記ダミー素子のダミーゲート電極を形成する工程、
を有する、半導体装置の製造方法。 Semiconductor including a first region in which a first MISFET is formed, a second region in which a second MISFET is formed, and a dummy region which is a region between the first region and the second region and has a dummy element A method of manufacturing a semiconductor device having a substrate, the method comprising:
(A) forming a first gate insulating film on the semiconductor substrate in the first region, forming a second gate insulating film on the semiconductor substrate in the second region, and forming the second gate insulating film on the semiconductor substrate in the dummy region Forming a dummy gate insulating film;
(B) forming a first conductive film on the first gate insulating film, the second gate insulating film, and the dummy gate insulating film;
(C) selectively etching the first conductive film to form a second gate electrode of the second MISFET in the second region; and second conductivity in the first region and the dummy region, respectively. Forming a porous film,
(D) selectively etching the second conductive film to form a first gate electrode of the first MISFET in the first region, and forming a dummy gate electrode of the dummy element in the dummy region ,
A method of manufacturing a semiconductor device, comprising:
前記（ｃ）工程において、前記第２領域では、前記第２ＭＩＳＦＥＴの第２ソース領域側および第２ドレイン領域側の両方の前記第１導電性膜が加工されて、前記第２ゲート電極が形成され、前記第１領域では、前記第１ＭＩＳＦＥＴの第１ドレイン領域側の前記第１導電性膜が加工され、且つ、前記第１ＭＩＳＦＥＴの第１ソース領域側の前記第１導電性膜は加工されず、
前記（ｄ）工程において、前記第１ソース領域側の前記第２導電性膜が加工されて、前記第１ゲート電極が形成される、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 1,
In the step (c), in the second region, the first conductive film on both the second source region side and the second drain region side of the second MISFET is processed to form the second gate electrode. In the first region, the first conductive film on the first drain region side of the first MISFET is processed, and the first conductive film on the first source region side of the first MISFET is not processed,
In the step (d), the second conductive film on the side of the first source region is processed to form the first gate electrode.
前記（ｄ）工程で行われる前記第２導電性膜のエッチングの終点検出は、前記第２導電性膜と、前記第２導電性膜のエッチングに用いられるエッチングガスとの反応生成物の波長を検出することで行われる、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 2,
The end point detection of the etching of the second conductive film performed in the step (d) is performed by using the wavelength of the reaction product of the second conductive film and the etching gas used for the etching of the second conductive film. A method of manufacturing a semiconductor device, which is performed by detecting.
前記半導体基板全体の面積に対する前記（ｄ）工程で行われる前記第２導電性膜のエッチングの面積率は、前記半導体基板全体の面積に対する前記（ｃ）工程で行われる前記第１導電性膜のエッチングの面積率よりも小さい、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 3,
The area ratio of the etching of the second conductive film performed in the step (d) to the area of the entire semiconductor substrate is the area ratio of the first conductive film performed in the step (c) to the area of the entire semiconductor substrate. A method of manufacturing a semiconductor device, which is smaller than the area ratio of etching.
前記半導体基板全体の面積に対する前記（ｄ）工程で行われる前記第２導電性膜のエッチングの面積率は、１０％以上である、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 4,
The semiconductor device manufacturing method, wherein the area ratio of etching of the second conductive film performed in the step (d) to the area of the entire semiconductor substrate is 10% or more.
前記ダミー素子は、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの回路動作に寄与しない素子である、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the dummy element is an element that does not contribute to the circuit operation of the first MISFET and the second MISFET.
前記（ｄ）工程にて、前記ダミー領域において、平面視で、前記ダミーゲート電極はドット状に複数形成されている、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 6,
In the step (d), in the dummy region, a plurality of the dummy gate electrodes are formed in a dot shape in plan view.
前記（ｄ）工程は、
（ｄ１）前記第２領域において前記第２ゲート電極を覆い、且つ、前記第１領域および前記ダミー領域において前記第２導電性膜の一部を選択的に覆う第１レジストパターンを形成する工程、
（ｄ２）前記第１レジストパターンを用いて前記第２導電性膜を選択的にエッチングすることで、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記ダミー領域に前記ダミー素子の前記ダミーゲート電極を形成する工程、
を有し、
更に、
（ｅ）前記（ｄ２）工程後、前記第１レジストパターンがある状態でイオン注入を行うことで、前記第１領域の前記半導体基板に第１導電型のチャネル領域を形成する工程、
を有し、
前記チャネル領域の一部は、前記第１ゲート電極の下まで形成されている、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 1,
In the step (d),
(D1) forming a first resist pattern which covers the second gate electrode in the second region and selectively covers a part of the second conductive film in the first region and the dummy region;
(D2) The second conductive film is selectively etched using the first resist pattern to form a first gate electrode of the first MISFET in the first region, and the dummy element in the dummy region Forming the dummy gate electrode of
Have
Furthermore,
(E) forming a channel region of the first conductivity type in the semiconductor substrate of the first region by performing ion implantation with the first resist pattern present after the step (d2);
Have
A method of manufacturing a semiconductor device, wherein a part of the channel region is formed below the first gate electrode.
前記（ｃ）工程および前記（ｄ）工程で用いられるエッチングガスは、それぞれ、フッ素を含有する分子からなる第１ガスと、酸素分子からなる第２ガスとを含む混合ガスであり、
前記（ｄ）工程における前記第２ガスに対する前記第１ガスの流量比は、前記（ｃ）工程における前記第２ガスに対する前記第１ガスの流量比よりも大きい、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 8,
The etching gas used in the step (c) and the step (d) is a mixed gas containing a first gas composed of fluorine-containing molecules and a second gas composed of oxygen molecules, respectively.
The method of manufacturing a semiconductor device, wherein a flow ratio of the first gas to the second gas in the step (d) is larger than a flow ratio of the first gas to the second gas in the step (c).
前記第１導電性膜および前記第２導電性膜は、それぞれ、多結晶シリコン膜であり、
前記第１ガスは、ＣＨＦ３ガスであり、
前記第２ガスは、Ｏ２ガスである、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 9,
The first conductive film and the second conductive film are each a polycrystalline silicon film,
The first gas is CHF 3 gas,
The method of manufacturing a semiconductor device, wherein the second gas is an O 2 gas.
（ｆ）前記（ｅ）工程後、前記第１レジストパターンを除去する工程、
（ｇ）前記（ｆ）工程後、前記第１領域に、前記チャネル領域を開口する第２レジストパターンを形成する工程、
（ｈ）前記第２レジストパターンがある状態でイオン注入を行うことで、前記チャネル領域内に、前記第１導電型とは反対の導電型である第２導電型であり、且つ、前記第１ソース領域の一部となる不純物領域を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２レジストパターンを除去する工程、
を有し、
前記（ｅ）工程で行われるイオン注入は、前記半導体基板に対する垂線から傾けた第１角度で行われ、
前記（ｈ）工程で行われるイオン注入は、前記半導体基板に対して垂直な角度で行われる、または、前記半導体基板に対する垂線から傾けた第２角度であって、且つ、前記第１角度よりも小さい前記第２角度で行われる、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 8, further,
(F) removing the first resist pattern after the step (e);
(G) forming a second resist pattern for opening the channel region in the first region after the step (f);
(H) By performing ion implantation in the state where the second resist pattern exists, it is a second conductivity type which is a conductivity type opposite to the first conductivity type in the channel region, and the first Forming an impurity region to be a part of the source region;
(I) removing the second resist pattern after the step (h);
Have
The ion implantation performed in the step (e) is performed at a first angle inclined from a perpendicular to the semiconductor substrate,
The ion implantation performed in the step (h) is performed at an angle perpendicular to the semiconductor substrate, or at a second angle tilted from a perpendicular to the semiconductor substrate, and more than the first angle. A method of manufacturing a semiconductor device, which is performed at the small second angle.
（ｊ）前記（ｉ）工程後、前記第１ゲート電極の側面上、前記第２ゲート電極の側面上および前記ダミーゲート電極の側面上に、それぞれ、サイドウォールスペーサを形成する工程、
（ｋ）前記（ｊ）工程後、イオン注入を行うことで、前記第１領域では前記チャネル領域内に、前記不純物領域よりも高い不純物濃度を有し、前記第２導電型であり、且つ、前記第１ソース領域の一部となる第１拡散層を形成し、前記第２領域では前記半導体基板内に、前記第２導電型であり、且つ、前記第２ソース領域の一部となる第２拡散層を形成する工程、
を有する、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 11, further,
(J) forming a sidewall spacer on the side surface of the first gate electrode, on the side surface of the second gate electrode, and on the side surface of the dummy gate electrode after the step (i);
(K) By performing ion implantation after the step (j), the first region has an impurity concentration higher than that of the impurity region in the channel region, and is of the second conductivity type, and Forming a first diffusion layer to be a part of the first source region, and forming the second conductivity type in the semiconductor substrate in the second region and being a part of the second source region; 2 forming a diffusion layer,
A method of manufacturing a semiconductor device, comprising:
（ｂ）前記第１ゲート絶縁膜上に、第１導電性膜を形成する工程、
（ｃ）前記第１導電性膜上に、第１ＭＩＳＦＥＴの第１ドレイン領域側の前記第１導電性膜を開口し、且つ、前記第１ＭＩＳＦＥＴの第１ソース領域側の前記第１導電性膜を選択的に覆う第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜がある状態で、前記第１導電性膜にエッチング処理を行うことで、前記第１ドレイン領域側が開口された第２導電性膜を形成する工程、
（ｅ）前記第２導電性膜上に、前記第１ソース領域側の前記第２導電性膜を開口し、且つ、前記第１ドレイン領域側の第２導電性膜を選択的に覆う第１レジストパターンを形成する工程、
（ｆ）前記第１レジストパターンがある状態で、前記第２導電性膜にエッチング処理を行うことで、前記第１ソース領域側が開口された第１ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１レジストパターンがある状態で、イオン注入を行うことで、前記第１ソース領域側の前記半導体基板に、第１導電型である前記第１ＭＩＳＦＥＴのチャネル領域を形成する工程、
を有し、
前記（ｄ）工程および前記（ｆ）工程で用いられるエッチングガスは、それぞれ、フッ素を含有する分子からなる第１ガスと、酸素分子からなる第２ガスとを含む混合ガスであり、
前記（ｆ）工程における前記第２ガスに対する前記第１ガスの流量比は、前記（ｄ）工程における前記第２ガスに対する前記第１ガスの流量比よりも大きい、半導体装置の製造方法。 (A) forming a first gate insulating film on a semiconductor substrate;
(B) forming a first conductive film on the first gate insulating film;
(C) opening the first conductive film on the first drain region side of the first MISFET over the first conductive film, and setting the first conductive film on the first source region side of the first MISFET Forming a first insulating film which selectively covers
(D) forming a second conductive film having an opening on the side of the first drain region by performing an etching process on the first conductive film in a state where the first insulating film is present;
(E) A first conductive film on the side of the first source region is opened on the second conductive film, and a second conductive film on the side of the first drain region is selectively covered. Forming a resist pattern,
(F) forming a first gate electrode having an opening on the side of the first source region by performing an etching process on the second conductive film in a state in which the first resist pattern is present;
(G) After the step (f), ion implantation is performed in a state where the first resist pattern is present, whereby a channel of the first MISFET of the first conductivity type is formed in the semiconductor substrate on the first source region side. Forming a region,
Have
The etching gas used in the steps (d) and (f) is a mixed gas containing a first gas composed of fluorine-containing molecules and a second gas composed of oxygen molecules, respectively.
The method of manufacturing a semiconductor device, wherein a flow ratio of the first gas to the second gas in the step (f) is larger than a flow ratio of the first gas to the second gas in the step (d).
前記第１導電性膜および前記第２導電性膜は、それぞれ、多結晶シリコン膜であり、
前記第１ガスは、ＣＨＦ３ガスであり、
前記第２ガスは、Ｏ２ガスである、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 13,
The first conductive film and the second conductive film are each a polycrystalline silicon film,
The first gas is CHF 3 gas,
The method of manufacturing a semiconductor device, wherein the second gas is an O 2 gas.
前記（ｄ）工程における前記第２ガスに対する前記第１ガスの流量比は、０．０５以上であって０．１０以下であり、
前記（ｆ）工程における前記第２ガスに対する前記第１ガスの流量比は、０．２０以上であって０．４０以下である、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 14,
The flow ratio of the first gas to the second gas in the step (d) is 0.05 or more and 0.10 or less,
The method of manufacturing a semiconductor device, wherein a flow ratio of the first gas to the second gas in the step (f) is 0.20 or more and 0.40 or less.
前記（ｄ）工程のエッチング処理は、
（ｄ１）塩素を含む第３ガスを用いて、前記第１導電性膜をエッチングする第１エッチング処理、
（ｄ２）前記（ｄ１）工程後、前記第１ガスおよび前記第２ガスを含む前記混合ガスを用いて、前記第１導電性膜をエッチングする第２エッチング処理、
を有し、
前記（ｆ）工程のエッチング処理は、
（ｆ１）前記第３ガスを用いて、前記第２導電性膜をエッチングする第３エッチング処理、
（ｆ２）前記（ｆ１）工程後、前記第１ガスおよび前記第２ガスを含む前記混合ガスを用いて、前記第２導電性膜をエッチングする第４エッチング処理、
を有する、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 13,
The etching process in the step (d) is
(D1) a first etching process of etching the first conductive film using a third gas containing chlorine;
(D2) a second etching process of etching the first conductive film using the mixed gas containing the first gas and the second gas after the step (d1);
Have
The etching process in the step (f) is
(F1) a third etching process of etching the second conductive film using the third gas;
(F2) A fourth etching process of etching the second conductive film using the mixed gas containing the first gas and the second gas after the step (f1),
A method of manufacturing a semiconductor device, comprising:
（ｈ）前記（ｇ）工程後、前記第１レジストパターンを除去する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート電極上に、前記チャネル領域を開口する第２レジストパターンを形成する工程、
（ｊ）前記第２レジストパターンがある状態で、イオン注入を行うことで、前記チャネル領域内に、前記第１導電型とは反対の導電型である第２導電型であり、且つ、前記第１ソース領域の一部となる不純物領域を形成する工程、
（ｋ）前記（ｊ）工程後、前記第２レジストパターンを除去する工程、
を有し、
前記（ｇ）工程で行われるイオン注入は、前記半導体基板に対する垂線から傾けた第１角度で行われ、
前記（ｊ）工程で行われるイオン注入は、前記半導体基板に対して垂直な角度で行われる、または、前記半導体基板に対する垂線から傾けた第２角度であって、且つ、前記第１角度よりも小さい前記第２角度で行われる、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 13, further,
(H) removing the first resist pattern after the step (g);
(I) forming a second resist pattern for opening the channel region on the first gate electrode after the step (h);
(J) performing ion implantation in a state where the second resist pattern is present, thereby forming a second conductivity type which is a conductivity type opposite to the first conductivity type in the channel region, and 1 forming an impurity region to be a part of the source region;
(K) removing the second resist pattern after the step (j);
Have
The ion implantation performed in the step (g) is performed at a first angle inclined from a perpendicular to the semiconductor substrate,
The ion implantation performed in the step (j) is performed at an angle perpendicular to the semiconductor substrate, or at a second angle tilted from a perpendicular to the semiconductor substrate, and more than the first angle. A method of manufacturing a semiconductor device, which is performed at the small second angle.
（ｌ）前記（ｋ）工程後、前記第１ゲート電極の側面上に、サイドウォールスペーサを形成する工程、
（ｍ）前記（ｌ）工程後、イオン注入を行うことで、前記チャネル領域内に、前記不純物領域よりも高い不純物濃度を有し、前記第２導電型であり、且つ、前記第１ソース領域の一部となる第１拡散層を形成する工程、
を有する、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 17, further,
(L) forming a sidewall spacer on the side surface of the first gate electrode after the step (k);
(M) By performing ion implantation after the step (l), the channel region has an impurity concentration higher than that of the impurity region, is of the second conductivity type, and is the first source region. Forming a first diffusion layer to be a part of
A method of manufacturing a semiconductor device, comprising:
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|---|---|---|---|---|
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