JP2019045744A - アライメントマーク付き基板の製造方法 - Google Patents

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Abstract

【課題】配置スペースを小さくするとともに、アライメント精度を高くする。【解決手段】アレイ基板１０Ｂの製造方法は、第１金属膜２３を成膜しパターニングすることで開口からなる下層側アライメントマーク３９を有する下層側アライメントマーク構成部４０を形成する第１金属膜形成工程と、第２金属膜２５を成膜する第２金属膜成膜工程と、フォトレジスト膜４１を成膜しパターニングすることで下層側アライメントマーク３９の少なくとも一部と重畳する下層側アライメントマーク重畳部４２を形成するフォトレジスト膜形成工程と、第１金属膜２３及び第２金属膜２５のうちフォトレジスト膜４１の下層側アライメントマーク重畳部４２とは非重畳となる部分を選択的にエッチングして除去することで第２金属膜２５からなる上層側アライメントマーク３８を形成するエッチング工程と、フォトレジスト膜４１を剥離するフォトレジスト膜剥離工程と、を備える。【選択図】図１１

Description

本発明は、アライメントマーク付き基板の製造方法に関する。
従来、液晶表示装置に備えられるアライメントマーク付き基板の一例として下記特許文献１に記載されたものが知られている。この特許文献１に記載されたアライメントマーク付き基板は、夫々成膜パターンが形成される複数の成膜層と、前記複数の成膜層相互間に夫々形成される層間膜と、前記複数の成膜層のうちの少なくとも１つの成膜層に各成膜パターンと同一材料で形成されるアライメントマークと、前記アライメントマーク上の前記層間膜に形成されて前記アライメントマークを露出させる開孔部とを具備する。
特開２００４−３１７７２８号公報
上記した特許文献１に記載されたアライメントマーク付き基板は、層間膜に形成した開孔部を通してアライメントマークを露出させることで、層間膜の膜厚に拘わらず確実なフォーカスが得られ、アライメント精度を向上させることができる。しかしながら、アライメントマークを複数設ける必要がある場合には、複数のアライメントマークを設けるための配置スペースをそれぞれ確保しなければならず、配置スペースが大きくなる問題がある。また、複数のアライメントマークを異なる位置に配置すると、アライメント精度が低下するおそれがある。
本発明は上記のような事情に基づいて完成されたものであって、配置スペースを小さくするとともに、アライメント精度を高くすることを目的とする。
本発明の第１のアライメントマーク付き基板の製造方法は、基板の上層側に下層側金属膜を成膜しパターニングすることで開口からなる下層側アライメントマークを有する下層側アライメントマーク構成部を形成する下層側金属膜形成工程と、前記基板及び前記下層側金属膜の上層側に上層側金属膜を成膜する上層側金属膜成膜工程と、前記上層側金属膜の上層側にフォトレジスト膜を成膜しパターニングすることで前記下層側アライメントマークの少なくとも一部と重畳する下層側アライメントマーク重畳部を形成するフォトレジスト膜形成工程と、前記下層側金属膜及び前記上層側金属膜のうち前記フォトレジスト膜の前記下層側アライメントマーク重畳部とは非重畳となる部分を選択的にエッチングして除去することで前記上層側金属膜からなる上層側アライメントマークを形成するエッチング工程と、前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、を備える。
まず、下層側金属膜形成工程では、基板の上層側に下層側金属膜を成膜しパターニングする。すると、開口からなる下層側アライメントマークを有する下層側アライメントマーク構成部が形成される。上層側金属膜成膜工程にて基板及び下層側金属膜の上層側に上層側金属膜を成膜した後、フォトレジスト膜形成工程では、上層側金属膜の上層側にフォトレジスト膜を成膜しパターニングする。すると、下層側アライメントマークの少なくとも一部と重畳するフォトレジスト膜の下層側アライメントマーク重畳部が形成される。このフォトレジスト膜形成工程では、下層側アライメントマーク構成部の下層側アライメントマークを用いて基板のアライメント調整を行った上でフォトレジスト膜のパターニングを行うことができるので、高い精度でもって下層側アライメントマーク重畳部を形成することができる。
そして、エッチング工程では、下層側金属膜及び上層側金属膜のうちフォトレジスト膜の下層側アライメントマーク重畳部とは非重畳となる部分を選択的にエッチングして除去する。このとき、下層側金属膜の下層側アライメントマーク構成部は、下層側アライメントマークの少なくとも一部と重畳するフォトレジスト膜の下層側アライメントマーク重畳部に対しては非重畳の配置となっていることから、上記したエッチングに伴って除去されることになる。これに対し、上層側金属膜のうち、フォトレジスト膜の下層側アライメントマーク重畳部と重畳する部分がエッチングにより除去されることなく残存して上層側アライメントマークとなる。この上層側アライメントマークは、下層側アライメントマークの少なくとも一部と重畳する位置関係となることから、下層側アライメントマークの配置スペースを利用して配置されている、と言える。従って、仮に下層側アライメントマーク及び上層側アライメントマークを異なる位置に配置した場合に比べると、各アライメントマークに係る配置スペースが小さくなるとともに、アライメント精度が高くなる。その後、フォトレジスト膜剥離工程では、フォトレジスト膜が剥離される。これにより、上層側アライメントマークを用いて基板のアライメント調整を行うことが可能となる。
本発明の第２のアライメントマーク付き基板の製造方法は、基板の上層側に下層側金属膜を成膜しパターニングすることで下層側アライメントマークを形成する下層側金属膜形成工程と、前記基板及び前記下層側金属膜の上層側に上層側金属膜を成膜する上層側金属膜成膜工程と、前記上層側金属膜の上層側にフォトレジスト膜を成膜しパターニングすることで前記下層側アライメントマークと重畳する下層側アライメントマーク重畳開口部を有していて前記下層側アライメントマークとは非重畳となる下層側アライメントマーク非重畳部を形成するフォトレジスト膜形成工程と、前記下層側金属膜及び前記上層側金属膜のうち前記フォトレジスト膜の前記下層側アライメントマーク非重畳部とは非重畳となる部分を選択的にエッチングして除去することで前記上層側金属膜からなる上層側アライメントマーク構成部であって、前記下層側アライメントマーク重畳開口部と重畳する開口からなる上層側アライメントマークを有する上層側アライメントマーク構成部を形成するエッチング工程と、前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、を備える。
まず、下層側金属膜形成工程では、基板の上層側に下層側金属膜を成膜しパターニングする。すると、下層側アライメントマークが形成される。上層側金属膜成膜工程にて基板及び下層側金属膜の上層側に上層側金属膜を成膜した後、フォトレジスト膜形成工程では、上層側金属膜の上層側にフォトレジスト膜を成膜しパターニングする。すると、下層側アライメントマークと重畳する下層側アライメントマーク重畳開口部を有していて下層側アライメントマークとは非重畳となるフォトレジスト膜の下層側アライメントマーク非重畳部が形成される。このフォトレジスト膜形成工程では、下層側アライメントマークを用いて基板のアライメント調整を行った上でフォトレジスト膜のパターニングを行うことができるので、高い精度でもって下層側アライメントマーク非重畳部を形成することができる。
そして、エッチング工程では、下層側金属膜及び上層側金属膜のうちフォトレジスト膜の下層側アライメントマーク非重畳部とは非重畳となる部分を選択的にエッチングして除去する。このとき、下層側金属膜の下層側アライメントマークは、下層側アライメントマークと重畳する下層側アライメントマーク重畳開口部を有するフォトレジスト膜の下層側アライメントマーク非重畳部に対しては非重畳の配置となっていることから、上記したエッチングに伴って除去されることになる。これに対し、上層側金属膜のうち、フォトレジスト膜の下層側アライメントマーク非重畳部と重畳する部分がエッチングにより除去されることなく残存し、下層側アライメントマーク重畳開口部と重畳する開口からなる上層側アライメントマークを有する上層側アライメントマーク構成部が形成される。この上層側アライメントマークは、下層側アライメントマークと重畳する位置関係となることから、下層側アライメントマークの配置スペースを利用して配置されている、と言える。従って、仮に下層側アライメントマーク及び上層側アライメントマークを異なる位置に配置した場合に比べると、各アライメントマークに係る配置スペースが小さくなるとともに、アライメント精度が高くなる。その後、フォトレジスト膜剥離工程では、フォトレジスト膜が剥離される。これにより、上層側アライメントマークを用いて基板のアライメント調整を行うことが可能となる。
本発明によれば、配置スペースを小さくすることができるとともに、アライメント精度を高くすることができる。
本発明の実施形態１に係る液晶パネルのタッチ電極及びタッチ配線の平面配置を示す平面図 液晶パネルを構成するアレイ基板の画素配列を示す平面図 図２のＡ−Ａ線断面図 アレイ基板におけるタッチ配線とタッチ引き出し配線との接続箇所を示す断面図 マザーガラス基板の平面図 マザーガラス基板における上層側アライメントマーク付近を拡大した平面図 図６のＢ−Ｂ線断面図 アレイ基板の製造方法における下層側金属膜形成工程にて下層側アライメントマークを有する下層側アライメントマーク構成部を形成した状態を示す平面図 図８のＢ−Ｂ線断面図 アレイ基板の製造方法における上層側金属膜成膜工程にて第２金属膜を成膜した状態を示す断面図 アレイ基板の製造方法におけるフォトレジスト膜形成工程にて成膜したフォトレジスト膜をパターニングした状態を示す断面図 アレイ基板の製造方法におけるエッチング工程にてエッチングを行った状態を示す断面図 本発明の実施形態２に係るアレイ基板の製造方法における下層側金属膜形成工程にて下層側アライメントマークを形成した状態を示す平面図 図１３のＢ−Ｂ線断面図 アレイ基板の製造方法における上層側金属膜成膜工程にて第２金属膜を成膜した状態を示す断面図 アレイ基板の製造方法におけるフォトレジスト膜形成工程にて成膜したフォトレジスト膜をパターニングした状態を示す断面図 アレイ基板の製造方法におけるエッチング工程にてエッチングを行った状態を示す断面図 アレイ基板の製造方法におけるフォトレジスト膜剥離工程を終えたマザーガラス基板における上層側アライメントマーク付近を拡大した平面図 図１８のＢ−Ｂ線断面図
＜実施形態１＞
本発明の実施形態１を図１から図１２によって説明する。本実施形態では、表示機能に加えてタッチパネル機能（位置入力機能）を備えた液晶パネル（表示パネル、位置入力機能付き表示パネル）１０を構成するアレイ基板（アライメントマーク付き基板）１０Ｂの製造方法について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、上下方向については、図３，図７，図９から図１２を基準とし、且つ同図上側を表側とするとともに同図下側を裏側とする。
液晶パネル１０は、図示しないバックライト装置（照明装置）から照射される照明光を利用して画像を表示する。液晶パネル１０には、図１に示すように、液晶パネル１０を駆動するドライバ（パネル駆動部、駆動回路部）１１と、液晶パネル１０と図示しない制御回路基板とを電気的に接続するフレキシブル基板（外部接続部品）１２と、が実装されている。液晶パネル１０は、全体として縦長な方形状（矩形状）をなしており、その板面が、画像を表示可能で且つ中央側に配される表示領域（アクティブエリア）ＡＡと、表示領域ＡＡを取り囲む形で外周側に配されて平面に視て枠状（額縁状）をなす非表示領域（ノンアクティブエリア）ＮＡＡと、に区分されている。この液晶パネル１０における短辺方向が各図面のＸ軸方向と一致し、長辺方向が各図面のＹ軸方向と一致し、さらには板厚方向がＺ軸方向と一致している。なお、図１では、一点鎖線が表示領域ＡＡの外形を表しており、当該一点鎖線より外側の領域が非表示領域ＮＡＡとなっている。液晶パネル１０は、一対の基板１０Ａ，１０Ｂと、両基板１０Ａ，１０Ｂ間に挟持されて電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層１０Ｃと、を少なくとも有しており（図３を参照）、液晶層１０Ｃが両基板１０Ａ，１０Ｂ間に介在する図示しないシール部により取り囲まれることでシールが図られている。一対の基板１０Ａ，１０Ｂのうち表側（正面側）がＣＦ基板（対向基板）１０Ａとされ、裏側（背面側）がアレイ基板（アライメントマーク付き基板、薄膜トランジスタ基板）１０Ｂとされる。ＣＦ基板１０Ａ及びアレイ基板１０Ｂは、いずれもガラス基板１０ＧＳの内面側に各種の膜が積層形成されてなるものとされる（図５を参照）。なお、両基板１０Ａ，１０Ｂの外面側には、それぞれ図示しない偏光板が貼り付けられている。
アレイ基板１０Ｂの表示領域ＡＡにおける内面側（液晶層１０Ｃ側、ＣＦ基板１０Ａとの対向面側）には、図２に示すように、ＴＦＴ（薄膜トランジスタ、スイッチング素子）１３及び画素電極１４が多数個ずつＸ軸方向及びＹ軸方向に沿って並んでマトリクス状（行列状）に設けられるとともに、これらＴＦＴ１３及び画素電極１４の周りには、略格子状をなすゲート配線（走査配線）１５及びソース配線（信号配線、データ配線）１６が取り囲むようにして配設されている。ゲート配線１５は、Ｘ軸方向に沿ってほぼ真っ直ぐに延在しているのに対し、ソース配線１６は、概ねＹ軸方向に沿って延在している。画素電極１４は、平面形状が縦長の略平行四辺形とされており、その短辺方向（Ｘ軸方向）について隣り合う画素電極１４との間にソース配線１６が、長辺方向（Ｙ軸方向）について隣り合う画素電極１４との間にゲート配線１５が、それぞれ介在している。
ＴＦＴ１３は、図２及び図３に示すように、ゲート配線１５の一部を接続対象となる画素電極１４側に突出させてなるゲート電極１３Ａと、ソース配線１６のうちゲート電極１３Ａと重畳する部分からなるソース電極１３Ｂと、ソース電極１３Ｂとの間に間隔を空けた位置に配されるドレイン電極１３Ｃと、ソース電極１３Ｂ及びドレイン電極１３Ｃに接続されるチャネル部１３Ｄと、を有する。このうち、ドレイン電極１３Ｃは、後述する平坦化膜２９及び第２層間絶縁膜３１に開口形成された画素用コンタクトホールＣＨを通して画素電極１４に接続されている。そして、ＴＦＴ１３は、ゲート配線１５からゲート電極１３Ａに供給される走査信号に基づいて駆動されると、ソース配線１６に供給された画像信号に係る電位を、ソース電極１３Ｂからチャネル部１３Ｄを介してドレイン電極１３Ｃへと供給し、それにより画素電極１４を充電する。
アレイ基板１０Ｂの表示領域ＡＡにおける内面側には、図２及び図３に示すように、全ての画素電極１４と重畳する形で共通電極１７が画素電極１４よりも上層側（液晶層１０Ｃに近い側）に形成されている。共通電極１７は、常にほぼ一定の基準電位が供給されるものであり、表示領域ＡＡのほぼ全域にわたって延在しており、各画素電極１４と重畳する部分には、縦長形状の画素重畳開口部（画素重畳スリット、配向制御スリット）１７Ａが複数（図２では２本）ずつ開口形成されている。互いに重畳する画素電極１４と共通電極１７との間に画素電極１４が充電されるのに伴って電位差が生じると、画素重畳開口部１７Ａの開口縁と画素電極１４との間には、アレイ基板１０Ｂの板面に沿う成分に加えて、アレイ基板１０Ｂの板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じるので、そのフリンジ電界を利用して液晶層１０Ｃに含まれる液晶分子の配向状態を制御することができる。つまり、本実施形態に係る液晶パネル１０は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。
ＣＦ基板１０Ａの内面側における表示領域ＡＡには、図３に示すように、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）を呈する３色のカラーフィルタ１８が設けられている。カラーフィルタ１８は、互いに異なる色を呈するものがゲート配線１５（Ｘ軸方向）に沿って繰り返し多数並ぶとともに、それらがソース配線１６（概ねＹ軸方向）に沿って延在することで、全体としてストライプ状に配列されている。これらのカラーフィルタ１８は、アレイ基板１０Ｂ側の各画素電極１４と平面に視て重畳する配置とされている。この液晶パネル１０においては、Ｘ軸方向に沿って並ぶＲ，Ｇ，Ｂのカラーフィルタ１８と、各カラーフィルタ１８と対向する３つの画素電極１４と、が３色の画素部ＰＸをそれぞれ構成している。そして、この液晶パネル１０においては、Ｘ軸方向に沿って隣り合うＲ，Ｇ，Ｂの３色の画素部ＰＸによって所定の階調のカラー表示を可能な表示画素が構成されている。画素部ＰＸにおけるＸ軸方向についての配列ピッチは、例えば数十μｍ程度とされる。ＣＦ基板１０Ａの内面側における表示領域ＡＡには、光を遮る遮光部（画素間遮光部、ブラックマトリクス）１９が形成されている。遮光部１９は、隣り合う画素部ＰＸ（画素電極１４）の間を仕切るよう平面形状が略格子状をなしており、平面に視てアレイ基板１０Ｂ側の画素電極１４の大部分と重畳する位置に画素開口部１９Ａを有している。遮光部１９は、隣り合う画素部ＰＸの間を光が行き交うのを防いで各画素部ＰＸの階調の独立性を担保するのに機能する。遮光部１９は、アレイ基板１０Ｂ側のゲート配線１５及びソース配線１６と平面に視て重畳する配置とされる。また、両基板１０Ａ，１０Ｂのうち液晶層１０Ｃに接する最内面には、液晶層１０Ｃに含まれる液晶分子を配向させるための配向膜２０がそれぞれ形成されている。なお、ＣＦ基板１０Ａにおいては、配向膜２０とカラーフィルタ１８との間にオーバーコート膜が介在する形で形成されていてもよい。
ここで、アレイ基板１０Ｂの内面側に積層形成された各種の膜について説明する。アレイ基板１０Ｂを構成するガラス基板１０ＧＳには、図３に示すように、下層側（ガラス基板１０ＧＳ側）から順に第１金属膜（下層側金属膜）２３、第１層間絶縁膜２４、第２金属膜（上層側金属膜、ゲート金属膜）２５、ゲート絶縁膜２６、半導体膜２７、第３金属膜（ソース金属膜）２８、平坦化膜（有機絶縁膜）２９、第４金属膜３０、第２層間絶縁膜３１、第１透明電極膜３２、第３層間絶縁膜３３、第２透明電極膜３４及び配向膜２０が積層形成されている。
第１金属膜２３、第２金属膜２５、第３金属膜２８及び第４金属膜３０は、それぞれ銅、チタン、アルミニウムなどの中から選択される１種類の金属材料からなる単層膜または異なる種類の金属材料からなる積層膜や合金とされることで導電性及び遮光性を有している。このうち、第１金属膜２３は、後述するタッチ引き出し配線３６などを構成する。第２金属膜２５は、ゲート配線１５やＴＦＴ１３のゲート電極１３Ａなどを構成する。第３金属膜２８は、ソース配線１６やＴＦＴ１３のソース電極１３Ｂ及びドレイン電極１３Ｃや後述するタッチ引き出し配線３６などを構成する。第４金属膜３０は、後述するタッチ配線２２などを構成する。第１層間絶縁膜２４、ゲート絶縁膜２６、第２層間絶縁膜３１及び第３層間絶縁膜３３は、それぞれ窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯ２）等の無機材料からなり、上層側の各金属膜２５，２８，３０や各透明電極膜３２，３４と下層側の各金属膜２３，２５，２８，３０や第１透明電極膜３２とを絶縁状態に保つ。無機材料からなる各絶縁膜２４，２６，３１，３３は、それぞれ表示領域ＡＡと非表示領域ＮＡＡとに跨る形で配される。無機材料からなる各絶縁膜２４，２６，３１，３３は、次述する平坦化膜２９より膜厚が小さい。平坦化膜２９は、アクリル樹脂（例えばＰＭＭＡ等）等の有機材料からなり、自身よりも下層側に生じた段差を平坦化するのに機能する。平坦化膜２９は、上記した無機材料からなる各絶縁膜２４，２６，３１，３３より大きな膜厚を有する。半導体膜２７は、材料として例えば酸化物半導体を用いた薄膜からなり、ＴＦＴ１３においてソース電極１３Ｂとドレイン電極１３Ｃとに接続されるチャネル部（半導体部）１３Ｄなどを構成する。第１透明電極膜３２及び第２透明電極膜３４は、透明電極材料（例えばＩＴＯ（Indium Tin Oxide）等）からなる。このうち、第１透明電極膜３２が画素電極１４などを、第２透明電極膜３４が共通電極１７（後述するタッチ電極２１）などを、それぞれ構成する。
本実施形態に係る液晶パネル１０は、画像を表示する表示機能と、表示される画像に基づいて使用者が入力する位置（入力位置）を検出するタッチパネル機能（位置入力機能）と、を併有しており、このうちのタッチパネル機能を発揮するためのタッチパネルパターンを一体化（インセル化）している。このタッチパネルパターンは、いわゆる投影型静電容量方式とされており、その検出方式が自己容量方式とされる。タッチパネルパターンは、図１に示すように、一対の基板１０Ａ，１０Ｂのうちのアレイ基板１０Ｂ側に設けられており、アレイ基板１０Ｂの板面内にマトリクス状に並んで配される複数のタッチ電極（位置検出電極）２１から構成されている。タッチ電極２１は、アレイ基板１０Ｂの表示領域ＡＡに配されている。従って、液晶パネル１０における表示領域ＡＡは、入力位置を検出可能なタッチ領域（位置入力領域）とほぼ一致しており、非表示領域ＮＡＡが入力位置を検出不能な非タッチ領域（非位置入力領域）とほぼ一致していることになる。そして、使用者が視認する液晶パネル１０の表示領域ＡＡの画像に基づいて位置入力をしようとして液晶パネル１０の表面（表示面）に導電体である図示しない指（位置入力体）を近づけると、その指とタッチ電極２１との間で静電容量が形成されることになる。これにより、指の近くにあるタッチ電極２１にて検出される静電容量には指が近づくのに伴って変化が生じ、指から遠くにあるタッチ電極２１とは異なるものとなるので、それに基づいて入力位置を検出することが可能となる。
そして、このタッチ電極２１は、図１に示すように、アレイ基板１０Ｂに設けられた共通電極１７により構成されている。共通電極１７は、略格子状に仕切られることで平面に視て碁盤目状に分割されて相互が電気的に独立した複数のタッチ電極２１からなる。共通電極１７を仕切ってなるタッチ電極２１は、表示領域ＡＡにおいてＸ軸方向及びＹ軸方向に沿って複数ずつがマトリクス状に並んで配されている。タッチ電極２１は、平面に視て方形状をなしており、一辺の寸法が数ｍｍ（例えば約２ｍｍ〜５ｍｍ）程度とされている。従って、タッチ電極２１は、平面に視た大きさが画素部ＰＸ（画素電極１４）よりも遙かに大きくなっており、Ｘ軸方向及びＹ軸方向について複数（例えば数十または数百程度）ずつの画素部ＰＸに跨る範囲に配置されている。複数のタッチ電極２１には、アレイ基板１０Ｂに設けられた複数のタッチ配線（位置検出配線）２２が選択的に接続されている。タッチ配線２２は、アレイ基板１０Ｂにおいてソース配線１６に並行する形で概ねＹ軸方向に沿って延在しており、Ｙ軸方向に沿って並ぶ複数のタッチ電極２１のうちの特定のタッチ電極２１に対して選択的に接続されている。さらにタッチ配線２２は、図示しない検出回路と接続されている。検出回路は、ドライバ１１に備えられていても構わないが、フレキシブル基板１２を介して液晶パネル１０の外部に備えられていても構わない。タッチ配線２２は、表示機能に係る基準電位信号と、タッチ機能に係るタッチ信号（位置検出信号）と、を異なるタイミングでもってタッチ電極２１に供給する。このうちの基準電位信号は、同じタイミングで全てのタッチ配線２２に伝送されることで、全てのタッチ電極２１が基準電位となって共通電極１７として機能する。なお、図１は、タッチ電極２１の配列を模式的に表したものであり、タッチ電極２１の具体的な設置数や配置については図示以外にも適宜に変更可能である。
タッチ配線２２について詳しく説明する。第４金属膜３０からなるタッチ配線２２は、アレイ基板１０Ｂの表示領域ＡＡにおいては、図２及び図３に示すように、接続対象となる第２透明電極膜３４からなるタッチ電極２１に対し、第２層間絶縁膜３１及び第３層間絶縁膜３３に開口形成されたタッチ電極用コンタクトホール３５を通して接続されている。タッチ配線２２は、Ｘ軸方向についてＴＦＴ１３（ドレイン電極１３Ｃ）と隣り合う箇所が部分的に拡幅されており、その拡幅部２２Ａがタッチ電極２１に対する接続パッドとして機能し得る。この拡幅部２２Ａは、Ｙ軸方向に沿って並ぶ多数のＴＦＴ１３を横切る形で延在するタッチ配線２２のうち、各ＴＦＴ１３と隣り合う箇所のそれぞれに形成されているが、その一部（単数または複数）に対してのみタッチ電極用コンタクトホール３５が選択的に重畳配置される。このように拡幅部２２Ａが各ＴＦＴ１３毎（各画素電極１４毎）に形成されることで、タッチ配線２２と、各ＴＦＴ１３や各画素電極１４と、の間に生じ得る寄生容量を均等化することができる。タッチ配線２２は、全てのタッチ電極２１を横切る形で概ねＹ軸方向に沿って延在しているものの、タッチ電極用コンタクトホール３５の平面配置によって特定のタッチ電極２１に対してのみ選択的に接続されている（図１を参照）。また、タッチ配線２２は、ソース配線１６と平面に視て重畳する位置に配されている。
その一方、タッチ配線２２は、アレイ基板１０Ｂの非表示領域ＮＡＡにおいては、図１に示すように、略扇状に引き回されており、それらの引き出し先端部がタッチ引き出し配線３６に接続されている。タッチ引き出し配線３６は、タッチ配線２２に並行する形で略扇状に引き回されており、その一端側がタッチ配線２２に、他端側がドライバ１１に、それぞれ接続される。タッチ引き出し配線３６は、図４に示すように、第１金属膜２３からなり、その一端側と、第４金属膜３０からなるタッチ配線２２の引き出し先端部と、が互いに重畳していて、その重畳箇所同士は、間に介在する第１層間絶縁膜２４、ゲート絶縁膜２６及び平坦化膜２９に開口形成された引き出し配線用コンタクトホール３７を通して相互に接続されている。タッチ引き出し配線３６の他端側には、ドライバ１１に対して接続される端子部（図示せず）が設けられている。なお、ソース配線１６に関してもタッチ配線２２と同様に、図示しないソース引き出し配線を介してドライバ１１に接続されており、そのソース引き出し配線は例えば第２金属膜２５（タッチ引き出し配線３６とは異なる金属膜）からなる。
本実施形態に係る液晶パネル１０は以上のような構造であり、続いてその製造方法について説明する。本実施形態に係る液晶パネル１０は、それぞれ別途に製造したＣＦ基板１０Ａ及びアレイ基板１０Ｂを貼り合わせることで製造されている。本実施形態では、ＣＦ基板１０Ａ及びアレイ基板１０Ｂの製造に際しては、図５に示すように、複数のガラス基板１０ＧＳが板面内に並んで配されてなるマザーガラス基板（基板）１０ＭＧＳを図示しない各種製造装置により処理するようにしている。なお、図５には複数のガラス基板１０ＧＳの外形を実線により図示している。そして、アレイ基板１０Ｂを製造する際に用いられるマザーガラス基板１０ＭＧＳには、各種製造装置に備えられていてマザーガラス基板１０ＭＧＳを支持するためのステージ（図示せず）に対するアライメント調整（位置合わせ）を行うための上層側アライメントマーク３８が設けられている。上層側アライメントマーク３８は、複数のガラス基板１０ＧＳ（複数のアレイ基板１０Ｂとなる領域）とは非重畳の配置とされていて、マザーガラス基板１０ＭＧＳにおける四隅位置付近にそれぞれ配されている。上層側アライメントマーク３８は、図６に示すように、Ｘ軸方向に沿って延在する部分と、Ｙ軸方向に沿って延在する部分と、が直交（交差）する略十字形の平面形状を有している。上層側アライメントマーク３８は、図７に示すように、第２金属膜２５からなり、ガラス基板１０ＧＳの表面に直接積層されている。なお、図６では、第２金属膜２５からなる上層側アライメントマーク３８の形成範囲を網掛け状にして図示している。以下、液晶パネル１０を構成するアレイ基板１０Ｂの製造方法について詳しく説明する。
アレイ基板１０Ｂの製造方法は、マザーガラス基板（基板）１０ＭＧＳの上層側に第１金属膜（下層側金属膜）２３を成膜しパターニングする第１金属膜形成工程（下層側金属膜形成工程）と、第１層間絶縁膜（絶縁膜）２４を成膜しパターニングする第１層間絶縁膜形成工程（絶縁膜形成工程）と、第２金属膜（上層側金属膜）２５を成膜する第２金属膜成膜工程（上層側金属膜成膜工程）と、フォトレジスト膜４１を成膜しパターニングするフォトレジスト膜形成工程と、フォトレジスト膜４１を用いて第１金属膜２３及び第２金属膜２５をエッチングするエッチング工程と、フォトレジスト膜４１を除去するフォトレジスト膜剥離工程と、を少なくとも備えており、以下ではこれらの各工程について詳しく説明する。なお、アレイ基板１０Ｂの製造方法には、上記したフォトレジスト膜剥離工程の後で行われて第２金属膜２５などの上層側にゲート絶縁膜２６を成膜するゲート絶縁膜成膜工程と、半導体膜２７を成膜しパターニングする半導体膜形成工程と、第３金属膜２８を成膜しパターニングする第３金属膜形成工程と、平坦化膜２９を成膜しパターニングする平坦化膜形成工程と、第４金属膜３０を成膜しパターニングする第４金属膜形成工程と、第２層間絶縁膜３１を成膜しパターニングする第２層間絶縁膜形成工程と、第１透明電極膜３２を成膜しパターニングする第１透明電極膜形成工程と、第３層間絶縁膜３３を成膜しパターニングする第３層間絶縁膜形成工程と、第２透明電極膜３４を成膜しパターニングする第２透明電極膜形成工程と、配向膜２０を成膜し配向処理する配向膜形成工程と、が少なくとも含まれている。
第１金属膜形成工程では、マザーガラス基板１０ＭＧＳの表面に第１金属膜２３を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて第１金属膜２３をパターニングする。すると、図８及び図９に示すように、開口からなる下層側アライメントマーク３９を有する下層側アライメントマーク構成部４０が形成される。下層側アライメントマーク３９は、図８に示すように、Ｘ軸方向に沿って延在する部分と、Ｙ軸方向に沿って延在する部分と、が直交（交差）する略十字形の平面形状を有している。下層側アライメントマーク３９は、第１金属膜２３を部分的に開口することで形成されており、その外形が下層側アライメントマーク構成部４０における開口縁部により画定されている。下層側アライメントマーク構成部４０は、自身の外形が方形とされており、その中央位置に略十字形の下層側アライメントマーク３９が開口形成されている。なお、図８では、第１金属膜２３からなる下層側アライメントマーク構成部４０の形成範囲を、図６にて示した上層側アライメントマーク３８の形成範囲に係る網掛けとは異なる（相対的にドット密度が疎な）網掛け状にして図示している。
第１層間絶縁膜形成工程では、マザーガラス基板１０ＭＧＳ及び第１金属膜２３の上層側に第１層間絶縁膜２４を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて第１層間絶縁膜２４をパターニングする。すると、図１０に示すように、下層側アライメントマーク構成部４０を取り囲むアライメントマーク包囲開口部４３を有する第１層間絶縁膜２４が形成される。アライメントマーク包囲開口部４３は、下層側アライメントマーク構成部４０の外形より一回り大きい方形をなしている。第１層間絶縁膜２４は、第１金属膜２３からなる下層側アライメントマーク構成部４０とは非重畳の配置とされる。この第１層間絶縁膜形成工程では、使用する製造装置のステージに対してマザーガラス基板１０ＭＧＳを設置する際に、下層側アライメントマーク３９を利用してマザーガラス基板１０ＭＧＳのアライメント調整を行うことができる。従って、第１層間絶縁膜２４をパターニングする際の位置精度が良好になり、高精度なアライメントマーク包囲開口部４３を形成することができる。
第２金属膜成膜工程では、マザーガラス基板１０ＭＧＳ、第１金属膜２３及び第１層間絶縁膜２４の上層側に第２金属膜２５を成膜する（図１１を参照）。フォトレジスト膜形成工程では、第２金属膜２５の上層側にフォトレジスト膜４１を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて第１金属膜２３をパターニングする。すると、図１１に示すように、下層側アライメントマーク３９の一部と重畳するフォトレジスト膜４１の下層側アライメントマーク重畳部４２が形成される。このフォトレジスト膜形成工程では、使用する製造装置のステージに対してマザーガラス基板１０ＭＧＳを設置する際に、下層側アライメントマーク３９を利用してマザーガラス基板１０ＭＧＳのアライメント調整を行うことができる。従って、フォトレジスト膜４１をパターニングする際の位置精度が良好になり、高精度な下層側アライメントマーク重畳部４２を形成することができる。しかも、このフォトレジスト膜形成工程では、下層側アライメントマーク重畳部４２は、下層側アライメントマーク３９より一回り小さくなるよう形成され、その平面形状が下層側アライメントマーク３９の相似形となる略十字形とされている。下層側アライメントマーク重畳部４２の外周縁部と、下層側アライメントマーク構成部４０の開口縁部（下層側アライメントマーク３９の外形）と、の間には、全周にわたって間隔が空けられている。つまり、下層側アライメントマーク重畳部４２は、その全域が下層側アライメントマーク３９に対して非重畳の配置とされる。このようにすれば、仮に、フォトレジスト膜形成工程にてパターニングされた下層側アライメントマーク重畳部４２が下層側アライメントマーク構成部４０に対して位置ずれした状態で形成された場合であっても、下層側アライメントマーク構成部４０は、下層側アライメントマーク３９より一回り小さいフォトレジスト膜４１の下層側アライメントマーク重畳部４２に対しては非重畳の配置となる確実性が高くなる。これにより、次述するエッチング工程において下層側アライメントマーク構成部４０の全域が除去される確実性が高くなる。
エッチング工程では、図１２に示すように、第１金属膜２３及び第２金属膜２５のうちフォトレジスト膜４１の下層側アライメントマーク重畳部４２とは非重畳となる部分を選択的にエッチングして除去する。このとき、第１金属膜２３の下層側アライメントマーク構成部４０は、下層側アライメントマーク３９の一部と重畳する下層側アライメントマーク重畳部４２に対しては非重畳の配置となっていることから（図１１を参照）、上記したエッチングに伴って第２金属膜２５の一部（上層側アライメントマーク３８以外の部分）と共に除去されることになる。これに対し、第２金属膜２５のうち、下層側アライメントマーク重畳部４２と重畳する部分がエッチングにより除去されることなく残存して上層側アライメントマーク３８となる。この上層側アライメントマーク３８は、下層側アライメントマーク３９の一部と重畳する位置関係となることから、下層側アライメントマーク３９の配置スペースを利用して配置されている、と言える。具体的には、上層側アライメントマーク３８は、下層側アライメントマーク３９より一回り小さな外形を有するとともに、下層側アライメントマーク３９と同心状に配されている。従って、仮に下層側アライメントマーク及び上層側アライメントマークを異なる位置に配置した場合に比べると、各アライメントマーク３８，３９に係る配置スペースを省スペース化できるとともに、アライメント精度を向上させることができる。
フォトレジスト膜剥離工程では、フォトレジスト膜４１が剥離されることで、図６及び図７に示すように、第２金属膜２５からなる上層側アライメントマーク３８が露出した状態となる。形成された上層側アライメントマーク３８は、第１層間絶縁膜２４のアライメントマーク包囲開口部４３内に配される。これにより、アレイ基板１０Ｂの製造方法におけるゲート絶縁膜成膜工程以降の各工程では、上層側アライメントマーク３８を用いることで、各種製造装置のステージに対するマザーガラス基板１０ＭＧＳのアライメント調整を高い精度でもって行うことが可能となる。
以上説明したように本実施形態のアレイ基板（アライメントマーク付き基板）１０Ｂの製造方法は、マザーガラス基板（基板）１０ＭＧＳの上層側に第１金属膜（下層側金属膜）２３を成膜しパターニングすることで開口からなる下層側アライメントマーク３９を有する下層側アライメントマーク構成部４０を形成する第１金属膜形成工程（下層側金属膜形成工程）と、マザーガラス基板１０ＭＧＳ及び第１金属膜２３の上層側に第２金属膜（上層側金属膜）２５を成膜する第２金属膜成膜工程（上層側金属膜成膜工程）と、第２金属膜２５の上層側にフォトレジスト膜４１を成膜しパターニングすることで下層側アライメントマーク３９の少なくとも一部と重畳する下層側アライメントマーク重畳部４２を形成するフォトレジスト膜形成工程と、第１金属膜２３及び第２金属膜２５のうちフォトレジスト膜４１の下層側アライメントマーク重畳部４２とは非重畳となる部分を選択的にエッチングして除去することで第２金属膜２５からなる上層側アライメントマーク３８を形成するエッチング工程と、フォトレジスト膜４１を剥離するフォトレジスト膜剥離工程と、を備える。
まず、第１金属膜形成工程では、マザーガラス基板１０ＭＧＳの上層側に第１金属膜２３を成膜しパターニングする。すると、開口からなる下層側アライメントマーク３９を有する下層側アライメントマーク構成部４０が形成される。第２金属膜成膜工程にてマザーガラス基板１０ＭＧＳ及び第１金属膜２３の上層側に第２金属膜２５を成膜した後、フォトレジスト膜形成工程では、第２金属膜２５の上層側にフォトレジスト膜４１を成膜しパターニングする。すると、下層側アライメントマーク３９の少なくとも一部と重畳するフォトレジスト膜４１の下層側アライメントマーク重畳部４２が形成される。このフォトレジスト膜形成工程では、下層側アライメントマーク構成部４０の下層側アライメントマーク３９を用いてマザーガラス基板１０ＭＧＳのアライメント調整を行った上でフォトレジスト膜４１のパターニングを行うことができるので、高い精度でもって下層側アライメントマーク重畳部４２を形成することができる。
そして、エッチング工程では、第１金属膜２３及び第２金属膜２５のうちフォトレジスト膜４１の下層側アライメントマーク重畳部４２とは非重畳となる部分を選択的にエッチングして除去する。このとき、第１金属膜２３の下層側アライメントマーク構成部４０は、下層側アライメントマーク３９の少なくとも一部と重畳するフォトレジスト膜４１の下層側アライメントマーク重畳部４２に対しては非重畳の配置となっていることから、上記したエッチングに伴って除去されることになる。これに対し、第２金属膜２５のうち、フォトレジスト膜４１の下層側アライメントマーク重畳部４２と重畳する部分がエッチングにより除去されることなく残存して上層側アライメントマーク３８となる。この上層側アライメントマーク３８は、下層側アライメントマーク３９の少なくとも一部と重畳する位置関係となることから、下層側アライメントマーク３９の配置スペースを利用して配置されている、と言える。従って、仮に下層側アライメントマーク及び上層側アライメントマークを異なる位置に配置した場合に比べると、各アライメントマーク３８，３９に係る配置スペースが小さくなるとともに、アライメント精度が高くなる。その後、フォトレジスト膜剥離工程では、フォトレジスト膜４１が剥離される。これにより、上層側アライメントマーク３８を用いてマザーガラス基板１０ＭＧＳのアライメント調整を行うことが可能となる。
また、フォトレジスト膜形成工程では、下層側アライメントマーク重畳部４２が下層側アライメントマーク３９より一回り小さくなるよう形成される。このようにすれば、仮に、フォトレジスト膜形成工程にてパターニングされたフォトレジスト膜４１の下層側アライメントマーク重畳部４２が第１金属膜２３の下層側アライメントマーク構成部４０に対して位置ずれした状態で形成された場合であっても、第１金属膜２３の下層側アライメントマーク構成部４０は、下層側アライメントマーク３９より一回り小さいフォトレジスト膜４１の下層側アライメントマーク重畳部４２に対しては非重畳の配置となる確実性が高くなる。これにより、エッチング工程において下層側アライメントマーク構成部４０の全域が除去される確実性が高くなる。
＜実施形態２＞
本発明の実施形態２を図１３から図１９によって説明する。この実施形態２では、アレイ基板の製造方法を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
本実施形態に係るアレイ基板の製造方法は、上記した実施形態１とは、第１金属膜形成工程、フォトレジスト膜形成工程及びエッチング工程が変更されている。以下では、主に第１金属膜形成工程、フォトレジスト膜形成工程及びエッチング工程に関して詳しく説明する。
第１金属膜形成工程では、第１金属膜形成工程では、マザーガラス基板１１０ＭＧＳの上層側に第１金属膜１２３を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて第１金属膜１２３をパターニングする。すると、図１３及び図１４に示すように、第１金属膜１２３からなり、平面形状が略十字形の下層側アライメントマーク１３９が形成される。下層側アライメントマーク１３９の具体的な形状などは、上記した実施形態１に記載した上層側アライメントマーク３８（図６を参照）と同様である。その後、第１層間絶縁膜形成工程を行い、図１５に示すように、下層側アライメントマーク１３９を取り囲むアライメントマーク包囲開口部１４３を有する第１層間絶縁膜１２４を形成したら、第２金属膜成膜工程を行い、マザーガラス基板１１０ＭＧＳ、第１金属膜１２３及び第１層間絶縁膜１２４の上層側に第２金属膜１２５を成膜する（図１６を参照）。
フォトレジスト膜形成工程では、第２金属膜１２５の上層側にフォトレジスト膜１４１を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて第１層間絶縁膜２４をパターニングする。すると、図１６に示すように、下層側アライメントマーク１３９とは非重畳となるフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５が形成される。下層側アライメントマーク非重畳部４５は、下層側アライメントマーク１３９と重畳する下層側アライメントマーク重畳開口部４４を有する。つまり、下層側アライメントマーク非重畳部４５は、下層側アライメントマーク１３９の外形に沿って延在する、平面形状が略十字形の枠状をなしている。このフォトレジスト膜形成工程では、使用する製造装置のステージに対してマザーガラス基板１１０ＭＧＳを設置する際に、下層側アライメントマーク１３９を利用してマザーガラス基板１１０ＭＧＳのアライメント調整を行うことができる。従って、フォトレジスト膜１４１をパターニングする際の位置精度が良好になり、高精度な下層側アライメントマーク非重畳部４５を形成することができる。しかも、このフォトレジスト膜形成工程では、下層側アライメントマーク非重畳部４５は、下層側アライメントマーク重畳開口部４４が下層側アライメントマーク１３９より一回り大きくなるよう形成され、その平面形状が下層側アライメントマーク１３９の相似形となる略十字形とされている。下層側アライメントマーク非重畳部４５の開口縁部（下層側アライメントマーク重畳開口部４４の内周縁部）と、下層側アライメントマーク１３９の外周縁部と、の間には、全周にわたって間隔が空けられている。つまり、下層側アライメントマーク非重畳部４５は、その全域が下層側アライメントマーク１３９に対して非重畳の配置とされる。このようにすれば、仮に、フォトレジスト膜形成工程にてパターニングされた下層側アライメントマーク非重畳部４５が下層側アライメントマーク１３９に対して位置ずれした状態で形成された場合であっても、下層側アライメントマーク１３９は、自身より一回り大きい下層側アライメントマーク重畳開口部４４に対しては非重畳の配置となる確実性が高くなる。これにより、エッチング工程において下層側アライメントマーク１３９の全域が除去される確実性が高くなる。
エッチング工程では、第１金属膜１２３及び第２金属膜１２５のうちフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５とは非重畳となる部分を選択的にエッチングして除去する。このとき、第１金属膜１２３の下層側アライメントマーク１３９は、下層側アライメントマーク１３９と重畳する下層側アライメントマーク重畳開口部４４を有するフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５に対しては非重畳の配置となっていることから（図１６を参照）、上記したエッチングに伴って第２金属膜２５の一部（上層側アライメントマーク構成部４６以外の部分）と共に除去されることになる。これに対し、第２金属膜１２５のうち、下層側アライメントマーク非重畳部４５と重畳する部分がエッチングにより除去されることなく残存し、上層側アライメントマーク構成部４６が形成される。上層側アライメントマーク構成部４６は、図１７に示すように、下層側アライメントマーク重畳開口部４４と重畳する開口からなる上層側アライメントマーク１３８を有する（図１８及び図１９も参照）。上層側アライメントマーク１３８は、第２金属膜１２５を部分的に開口することで形成されており、その外形が上層側アライメントマーク構成部４６における開口縁部により画定されている。上層側アライメントマーク構成部４６は、図１８に示すように、自身の外形が方形とされており、その中央位置に略十字形の上層側アライメントマーク１３８が開口形成されている。この上層側アライメントマーク１３８は、下層側アライメントマーク１３９と重畳する位置関係となることから、下層側アライメントマーク１３９の配置スペースを利用して配置されている、と言える。具体的には、上層側アライメントマーク１３８は、下層側アライメントマーク１３９より一回り小さな外形を有するとともに、下層側アライメントマーク１３９と同心状に配されている。従って、仮に下層側アライメントマーク及び上層側アライメントマークを異なる位置に配置した場合に比べると、各アライメントマーク１３８，１３９に係る配置スペースを省スペース化できるとともに、アライメント精度を向上させることができる。フォトレジスト膜剥離工程では、フォトレジスト膜１４１が剥離されることで、図１８及び図１９に示すように、第２金属膜１２５からなる上層側アライメントマーク構成部４６が露出した状態となる。
以上説明したように本実施形態に係るアレイ基板の製造方法は、マザーガラス基板１１０ＭＧＳの上層側に第１金属膜１２３を成膜しパターニングすることで下層側アライメントマーク１３９を形成する第１金属膜形成工程と、マザーガラス基板１１０ＭＧＳ及び第１金属膜１２３の上層側に第２金属膜１２５を成膜する第２金属膜成膜工程と、第２金属膜１２５の上層側にフォトレジスト膜１４１を成膜しパターニングすることで下層側アライメントマーク１３９と重畳する下層側アライメントマーク重畳開口部４４を有していて下層側アライメントマーク１３９とは非重畳となる下層側アライメントマーク非重畳部４５を形成するフォトレジスト膜形成工程と、第１金属膜１２３及び第２金属膜１２５のうちフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５とは非重畳となる部分を選択的にエッチングして除去することで第２金属膜１２５からなる上層側アライメントマーク構成部４６であって、下層側アライメントマーク重畳開口部４４と重畳する開口からなる上層側アライメントマーク１３８を有する上層側アライメントマーク構成部４６を形成するエッチング工程と、フォトレジスト膜１４１を剥離するフォトレジスト膜剥離工程と、を備える。
まず、第１金属膜形成工程では、マザーガラス基板１１０ＭＧＳの上層側に第１金属膜１２３を成膜しパターニングする。すると、下層側アライメントマーク１３９が形成される。第２金属膜成膜工程にてマザーガラス基板１１０ＭＧＳ及び第１金属膜１２３の上層側に第２金属膜１２５を成膜した後、フォトレジスト膜形成工程では、第２金属膜１２５の上層側にフォトレジスト膜１４１を成膜しパターニングする。すると、下層側アライメントマーク１３９と重畳する下層側アライメントマーク重畳開口部４４を有していて下層側アライメントマーク１３９とは非重畳となるフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５が形成される。このフォトレジスト膜形成工程では、下層側アライメントマーク１３９を用いてマザーガラス基板１１０ＭＧＳのアライメント調整を行った上でフォトレジスト膜１４１のパターニングを行うことができるので、高い精度でもって下層側アライメントマーク非重畳部４５を形成することができる。
そして、エッチング工程では、第１金属膜１２３及び第２金属膜１２５のうちフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５とは非重畳となる部分を選択的にエッチングして除去する。このとき、第１金属膜１２３の下層側アライメントマーク１３９は、下層側アライメントマーク１３９と重畳する下層側アライメントマーク重畳開口部４４を有するフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５に対しては非重畳の配置となっていることから、上記したエッチングに伴って除去されることになる。これに対し、第２金属膜１２５のうち、フォトレジスト膜１４１の下層側アライメントマーク非重畳部４５と重畳する部分がエッチングにより除去されることなく残存し、下層側アライメントマーク重畳開口部４４と重畳する開口からなる上層側アライメントマーク１３８を有する上層側アライメントマーク構成部４６が形成される。この上層側アライメントマーク１３８は、下層側アライメントマーク１３９と重畳する位置関係となることから、下層側アライメントマーク１３９の配置スペースを利用して配置されている、と言える。従って、仮に下層側アライメントマーク及び上層側アライメントマークを異なる位置に配置した場合に比べると、各アライメントマーク１３８，１３９に係る配置スペースが小さくなるとともに、アライメント精度が高くなる。その後、フォトレジスト膜剥離工程では、フォトレジスト膜１４１が剥離される。これにより、上層側アライメントマーク１３８を用いてマザーガラス基板１１０ＭＧＳのアライメント調整を行うことが可能となる。
また、フォトレジスト膜形成工程では、下層側アライメントマーク非重畳部４５が、下層側アライメントマーク重畳開口部４４が下層側アライメントマーク１３９より一回り大きくなるよう形成される。このようにすれば、仮に、フォトレジスト膜形成工程にてパターニングされたフォトレジスト膜１４１の下層側アライメントマーク非重畳部４５が第１金属膜１２３の下層側アライメントマーク１３９に対して位置ずれした状態で形成された場合であっても、第１金属膜１２３の下層側アライメントマーク１３９は、自身より一回り大きい下層側アライメントマーク重畳開口部４４に対しては非重畳の配置となる確実性が高くなる。これにより、エッチング工程において下層側アライメントマーク１３９の全域が除去される確実性が高くなる。
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記した各実施形態では、上層側アライメントマークや上層側アライメントマーク構成部が第２金属膜からなる場合を示したが、上層側アライメントマークや上層側アライメントマーク構成部が第３金属膜または第４金属膜からなるようにしても構わない。その場合は、下層側アライメントマークや下層側アライメントマーク構成部は、第１金属膜、第２金属膜及び第３金属膜の中のいずれかからなるようにすることができる。
（２）上記した各実施形態では、下層側アライメントマークや下層側アライメントマーク構成部が第１金属膜からなる場合を示したが、下層側アライメントマークや下層側アライメントマーク構成部が第２金属膜または第３金属膜からなるようにしても構わない。その場合は、上層側アライメントマークや上層側アライメントマーク構成部は、第３金属膜または第４金属膜からなるようにすることができる。
（３）上記した各実施形態では、タッチ引き出し配線が第１金属膜からなる場合を示したが、タッチ引き出し配線が第２金属膜または第３金属膜からなるようにしても構わない。その場合は、第１金属膜を省略することも可能であり、それに伴って下層側アライメントマークや下層側アライメントマーク構成部は、上記した（２）のように第２金属膜または第３金属膜からなるようすればよい。
（４）上記した各実施形態以外にも、第４金属膜を省略することが可能である。その場合は、例えばタッチ配線がソース配線と同じ第３金属膜からなるようにすればよい。
（５）上記した実施形態１では、フォトレジスト膜形成工程において下層側アライメントマーク重畳部が下層側アライメントマークの一部と重畳する配置とされる場合を示したが、下層側アライメントマーク重畳部が下層側アライメントマークの全域と重畳する配置であっても構わない。
（６）上記した実施形態２では、フォトレジスト膜形成工程において下層側アライメントマークが下層側アライメントマーク非重畳部の下層側アライメントマーク重畳開口部の一部と重畳する配置とされる場合を示したが、下層側アライメントマークが下層側アライメントマーク重畳開口部の全域と重畳する配置であっても構わない。
（７）上記した各実施形態以外にも、各アライメントマークの具体的な平面形状は適宜に変更可能である。
（８）上記した各実施形態では、上層側アライメントマークがマザーガラス基板の四隅位置付近に配された場合を示したが、マザーガラス基板における上層側アライメントマークの具体的な配置は適宜に変更可能である。また、マザーガラス基板における上層側アライメントマークの具体的な設置数についても適宜に変更可能である。
（９）上記した各実施形態以外にも、マザーガラス基板におけるガラス基板の具体的な設置数や配置などは適宜に変更可能である。
（１０）上記した各実施形態では、タッチパネルパターンが自己容量方式とされる場合を示したが、タッチパネルパターンが相互容量方式であっても構わない。また、タッチパネルパターンの一部または全てをＣＦ基板に設けることも可能である。また、液晶パネルがタッチパネルパターンを有さない構成であっても構わない。
（１１）上記した各実施形態では、ドライバが液晶パネルのアレイ基板に対してＣＯＧ実装される場合を示したが、ドライバがフレキシブル基板に対してＣＯＦ（Chip On Film）実装される構成であってもよい。
（１２）上記した各実施形態では、透過型の液晶パネルを例示したが、反射型の液晶パネルや半透過型の液晶パネルであっても本発明は適用可能である。
（１３）上記した各実施形態では、液晶パネルの平面形状が縦長の長方形とされる場合を示したが、液晶パネルの平面形状が横長の長方形、正方形、円形、半円形、長円形、楕円形、台形などであっても構わない。
１０Ｂ…アレイ基板（アライメントマーク付き基板）、１０ＭＧＳ，１１０ＭＧＳ…マザーガラス基板（基板）、２３，１２３…第１金属膜（下層側金属膜）、２５，１２５…第２金属膜（上層側金属膜）、３８，１３８…上層側アライメントマーク、３９，１３９…下層側アライメントマーク、４０…下層側アライメントマーク構成部、４１，１４１…フォトレジスト膜、４２…下層側アライメントマーク重畳部、４４…下層側アライメントマーク重畳開口部、４５…下層側アライメントマーク非重畳部、４６…上層側アライメントマーク構成部

Claims (4)

  1. 基板の上層側に下層側金属膜を成膜しパターニングすることで開口からなる下層側アライメントマークを有する下層側アライメントマーク構成部を形成する下層側金属膜形成工程と、
    前記基板及び前記下層側金属膜の上層側に上層側金属膜を成膜する上層側金属膜成膜工程と、
    前記上層側金属膜の上層側にフォトレジスト膜を成膜しパターニングすることで前記下層側アライメントマークの少なくとも一部と重畳する下層側アライメントマーク重畳部を形成するフォトレジスト膜形成工程と、
    前記下層側金属膜及び前記上層側金属膜のうち前記フォトレジスト膜の前記下層側アライメントマーク重畳部とは非重畳となる部分を選択的にエッチングして除去することで前記上層側金属膜からなる上層側アライメントマークを形成するエッチング工程と、
    前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、を備えるアライメントマーク付き基板の製造方法。
  2. 前記フォトレジスト膜形成工程では、前記下層側アライメントマーク重畳部が前記下層側アライメントマークより一回り小さくなるよう形成される請求項１記載のアライメントマーク付き基板の製造方法。
  3. 基板の上層側に下層側金属膜を成膜しパターニングすることで下層側アライメントマークを形成する下層側金属膜形成工程と、
    前記基板及び前記下層側金属膜の上層側に上層側金属膜を成膜する上層側金属膜成膜工程と、
    前記上層側金属膜の上層側にフォトレジスト膜を成膜しパターニングすることで前記下層側アライメントマークと重畳する下層側アライメントマーク重畳開口部を有していて前記下層側アライメントマークとは非重畳となる下層側アライメントマーク非重畳部を形成するフォトレジスト膜形成工程と、
    前記下層側金属膜及び前記上層側金属膜のうち前記フォトレジスト膜の前記下層側アライメントマーク非重畳部とは非重畳となる部分を選択的にエッチングして除去することで前記上層側金属膜からなる上層側アライメントマーク構成部であって、前記下層側アライメントマーク重畳開口部と重畳する開口からなる上層側アライメントマークを有する上層側アライメントマーク構成部を形成するエッチング工程と、
    前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、を備えるアライメントマーク付き基板の製造方法。
  4. 前記フォトレジスト膜形成工程では、前記下層側アライメントマーク非重畳部が、前記下層側アライメントマーク重畳開口部が前記下層側アライメントマークより一回り大きくなるよう形成される請求項３記載のアライメントマーク付き基板の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019061130A (ja) * 2017-09-27 2019-04-18 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
US10529593B2 (en) * 2018-04-27 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package comprising molding compound having extended portion and manufacturing method of semiconductor package
CN110034358B (zh) * 2019-04-04 2024-02-23 信利半导体有限公司 一种液晶移相器、液晶天线及液晶移相器的制作方法
CN113534626A (zh) * 2020-04-14 2021-10-22 中国科学院微电子研究所 用于套刻精度测量的标记系统及量测方法
EP4148798A4 (en) * 2020-05-09 2023-06-07 BOE Technology Group Co., Ltd. DISPLAY PANEL AND METHOD OF MANUFACTURING THEREOF, AND DISPLAY DEVICE

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933744A (en) * 1998-04-02 1999-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment method for used in chemical mechanical polishing process
JP2004317728A (ja) 2003-04-15 2004-11-11 Seiko Epson Corp アライメントマーク付き基板及びその製造方法並びに電気光学装置用基板及び電気光学装置
JP3962713B2 (ja) * 2003-09-30 2007-08-22 キヤノン株式会社 アライメントマークの形成方法、およびデバイスが構成される基板
JP4373874B2 (ja) * 2004-08-04 2009-11-25 富士通マイクロエレクトロニクス株式会社 半導体装置、半導体基板
TWI466259B (zh) 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
CN103199084B (zh) 2013-03-08 2015-10-14 京东方科技集团股份有限公司 基板对位标记、基板及基板对位标记的制作方法
US9633925B1 (en) 2016-03-25 2017-04-25 Globalfoundries Inc. Visualization of alignment marks on a chip covered by a pre-applied underfill

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