JP2019036175A - 情報処理装置 - Google Patents

Abstract

【課題】第１制御手段と第２制御手段との間ですべての情報を同じタイミングで同期させる場合と比べて、トラフィックの増大を抑制する。【解決手段】システム制御装置１２は各ハードウェアに依存しない処理を行い、デバイス制御装置１４は汎用の通信路を介してシステム制御装置１２に接続され、各ハードウェアに依存する処理を行う。システム制御装置１２とデバイス制御装置１４は、ハードウェアを制御するための制御情報の種類に応じて送信間隔を変えて、汎用の通信路を介して、制御情報を相手の制御装置に送る。【選択図】図１

Description

本発明は、情報処理装置に関する。

画像形成装置等の機器は、機器に含まれる各ハードウェアに依存しない共通部分を制御するシステム制御装置と、機器に含まれる各ハードウェアに依存する部分（各ハードウェアに固有の部分）を制御するデバイス制御装置と、が専用線（例えば特定の用途向けに使用される専用の通信路）によって接続される場合がある。

特許文献１には、Ｉ２Ｃシステムにおいて、複数のスレーブデバイスから１つのマスターデバイスに入る割り込み要求バスの数を削減する技術が開示されている。

特表２０１６−５３２９６７号公報

ところで、専用線の数が増大した場合、回路が複雑化することがある。これに対処するために、システム制御装置とデバイス制御装置とを汎用性のある通信路によって接続することが考えられる。しかし、この場合、システム制御装置とデバイス制御装置との間ですべての情報を同じタイミングで同期させると、トラフィック（通信量）が増大する。

本発明の目的は、第１制御手段と第２制御手段との間ですべての情報を同じタイミングで同期させる場合と比べて、トラフィックの増大を抑制することにある。

請求項１に記載の発明は、機能を有する各ハードウェアに依存する処理を行う第１制御手段と、汎用の通信路を介して前記第１制御手段に接続され、前記各ハードウェアに依存しない処理を行う第２制御手段と、を有し、前記第１制御手段と前記第２制御手段は、前記ハードウェアを制御するための制御情報の種類に応じて送信間隔を変えて、前記通信路を介して、前記制御情報を相手の制御手段に送る、情報処理装置である。

請求項２に記載の発明は、前記制御情報の送信間隔によって、前記制御情報が分類されている、ことを特徴とする請求項１に記載の情報処理装置である。

請求項３に記載の発明は、前記第１制御手段と前記第２制御手段は、前記制御情報を記憶する記憶手段を有し、前記記憶手段において前記制御情報が記憶されている記憶領域に応じて送信間隔を変えて、前記制御情報を前記相手の制御手段に送る、ことを特徴とする請求項１に記載の情報処理装置である。

請求項４に記載の発明は、前記制御情報は、前記ハードウェアの初期値を含む情報であり、前記第１制御手段と前記第２制御手段は、自装置の起動時において、前記初期値を前記相手の制御手段に送る、ことを特徴とする請求項１から請求項３のいずれか一項に記載の情報処理装置である。

請求項５に記載の発明は、前記相手の制御手段において即時対応の必要性の高い前記制御情報ほど送信間隔が短い、ことを特徴とする請求項１から請求項４のいずれか一項に記載の情報処理装置である。

請求項６に記載の発明は、割り込み処理要因の発生によって前記第１制御手段が有する前記制御情報と前記第２制御手段が有する前記制御情報とが一致しない場合、前記第１制御手段と前記第２制御手段の中で前記割り込み処理要因が発生した制御手段は、自身が有し前記割り込み処理要因が反映された前記制御情報を前記相手の制御手段に送り、これにより、前記相手の制御手段が有する前記制御情報が更新される、ことを特徴とする請求項１から請求項５のいずれか一項に記載の情報処理装置である。

請求項７に記載の発明は、前記割り込み処理の実行が完了した後、前記相手の制御手段は、前記割り込み処理要因を解消するための解消用情報を、前記割り込み処理要因が発生した制御手段に送り、これにより、前記割り込み処理要因が発生した制御手段が有する前記制御情報において、前記割り込み処理要因の反映が解消される、ことを特徴とする請求項６に記載の情報処理装置である。

請求項１，２，３に記載の発明によれば、第１制御手段と第２制御手段との間ですべての情報を同じタイミングで同期させる場合と比べて、トラフィックの増大を抑制することができる。

請求項４に記載の発明によれば、起動時に初期値の同期が可能となる。

請求項５に記載の発明によれば、即時対応の必要性の高い制御情報ほど頻繁に同期が行われる。

請求項６に記載の発明によれば、割り込み処理が反映された制御情報の同期が行われる。

請求項７に記載の発明によれば、割り込み処理の解消について同期が行われる。

本発明の実施形態に係る画像形成装置を示すブロック図である。 レジスタマップの一例を示す図である。 レジスタ情報の送受信を説明するための図である。 レジスタ情報の送受信を説明するための図である。 優先度に応じた送受信に係る動作を示すフローチャートである。 割り込み発生時の動作を示すフローチャートである。 割り込み発生時の動作を説明するための図である。 割り込み発生時の動作を説明するための図である。 割り込み発生時の動作を説明するための図である。 割り込み発生時の動作を説明するための図である。 割り込み発生時の動作を説明するための図である。 割り込み発生時の動作を説明するための図である。 割り込み発生時の動作を説明するための図である。 割り込み発生時の動作を説明するための図である。

図１を参照して、本実施形態に係る情報処理装置の一例としての画像形成装置について説明する。図１には、本実施形態に係る画像形成装置の一例が示されている。なお、本実施形態に係る情報処理装置は画像形成装置に限定されるものではなく、画像形成装置以外の機器として、例えば、ビデオレコーダ、画像再生装置（動画再生装置や静止画再生装置等を含む）、音声再生装置（音楽プレイヤー等を含む）、その他のデジタル機器等であってもよい。以下では、情報処理装置の一例としての画像形成装置を例に挙げて説明する。

画像形成装置１０は画像形成機能を備えた装置である。具体的には、画像形成装置１０は、スキャン機能（画像読取機能）、プリント機能（印刷機能）、コピー機能（複写機能）及びファクシミリ機能の中の少なくとも１つの機能を備えた装置である。また、画像形成装置１０は、他の装置と通信する機能を備えていてもよい。

以下、画像形成装置１０に含まれる各部について説明する。

画像形成装置１０は、機能を有する１又は複数のハードウェアと、システム制御装置１２と、デバイス制御装置１４と、を含む。システム制御装置１２は第２制御手段の一例に相当し、デバイス制御装置１４は第１制御手段の一例に相当する。

システム制御装置１２とデバイス制御装置１４は、汎用性の通信路によって互いに接続されており、各種の情報を互いに送受信する。例えば、ハードウェアの動作を制御するための制御情報、互いのステータスを示すステータス情報、センサ等の検知結果を示す情報等が、システム制御装置１２とデバイス制御装置１４との間で送受信されてもよい。その汎用性の通信路は、例えばシリアル線である。シリアル線は、システム制御装置１２やデバイス制御装置１４の構成に依存しなければ、ＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）やＩ２Ｃ等の既存のインターフェースが用いられてもよいし、新たに定義されたインターフェースが用いられてもよい。システム制御装置１２とデバイス制御装置１４は、例えばバス（例えばＰＣＩ Ｅｘｐｒｅｓｓ等の高速バス）によって互いに接続されてもよい。

画像形成装置１０は、ハードウェアとして、例えば、ＵＩ部１６、通信部１８、入力装置２０及び出力装置２２等を含む。ＵＩ部１６は表示部と操作部を含む。表示部は、例えば液晶ディスプレイ等の表示装置である。操作部は、例えば、タッチパネルやキーボード等の入力装置である。ＵＩ部１６は、表示部と操作部を兼ねたユーザインターフェース（例えば操作パネル等）であってもよい。通信部１８は通信インターフェースであり、ネットワーク等の通信経路を介して、他の装置にデータを送信する機能、及び、他の装置からデータを受信する機能を備えている。通信部１８は、無線通信機能を備えた通信インターフェースであってもよいし、有線通信機能を備えた通信インターフェースであってもよい。入力装置２０は例えばスキャナであり、原稿を読み取ることで、その原稿が表された画像データを生成する装置である。出力装置２２は例えばプリンタであり、画像データや文書データを受けて、画像や文書を用紙等の記録媒体上に形成する装置である。その他、画像形成装置１０には、画像形成装置１０内を冷却するためのファン、ハードディスクやメモリ等の記憶装置、等が含まれてもよい。

システム制御装置１２は、例えば、制御部２４とレジスタ２６と記憶部２８とを含み、画像形成装置１０に含まれる各ハードウェアに依存しない処理を行う機能、つまり、各ハードウェアの種別、各ハードウェアの個体差、製品間の差等に依存しない共通部分の制御を行う機能を備えている。例えば、システム制御装置１２は、ハードウェアとしてのＵＩ部１６における表示や入力、通信部１８による通信（例えばネットワーク等の通信経路を介した外部機器との通信）、画像データや機器情報の処理、画像処理、ユーザ認証処理、メモリの管理（例えばＳＤカードの読み取り等）、等を行う。

制御部２４は、例えば、プロセッサの一例としてのＣＰＵ（Central Processing Unit）によって構成されている。制御部２４は、例えばソフトウェアを実行することでハードウェアの動作を制御する。そのソフトウェアは、例えば記憶部２８に記憶されている。レジスタ２６には、ハードウェアの動作状態を示す情報の一例として、ハードウェアを制御するための情報（命令やパラメータ等）が格納される。ハードウェアは、レジスタ２６に格納された情報に従って動作する。レジスタ２６には、アドレス信号によって管理されるアドレスが割り当てられている。記憶部２８はメモリ等によって構成されており、レジスタマップを記憶する。レジスタマップは、レジスタ２６に対してデータの書き込みや読み込みをする際のアドレスを定めた情報である。制御部２４は、レジスタマップにマッピングされているレジスタ２６のアドレスに対してアクセスし、そのアクセス先のアドレスに格納されている情報に従ってハードウェアの動作を制御する。

デバイス制御装置１４は、例えば、制御部３０とレジスタ３２と記憶部３４とを含み、画像形成装置１０に含まれる各ハードウェアに依存する処理を行う機能、つまり、各ハードウェアに固有の部分を制御する機能を備えている。具体的には、デバイス制御装置１４は、入力装置２０の制御、出力装置２２の制御、ファンの制御、ステープラ等の後処理装置の制御、その他、各種センサ等によって得られる情報に基づくモータ、ヒータ、ランプ等の制御、等を行う。

制御部３０は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）等の回路によって構成されている。レジスタ３２には、ハードウェアの動作状態を示す情報の一例として、ハードウェアを制御するための情報（命令やパラメータ等）が格納される。ハードウェアは、レジスタ３２に格納された情報に従って動作する。レジスタ３２には、アドレス信号によって管理されるアドレスが割り当てられている。記憶部３４はメモリ等によって構成されており、レジスタマップを記憶する。レジスタマップは、レジスタ３２に対してデータの書き込みや読み込みをする際のアドレスを定めた情報である。制御部３０は、レジスタマップにマッピングされているレジスタ３２のアドレスに対してアクセスし、そのアクセス先のアドレスに格納されている情報に従ってハードウェアの動作を制御する。

本実施形態では、上記のレジスタマップとして、定型化されたレジスタマップ、つまり、システム制御装置１２とデバイス制御装置１４との間で共通化されたレジスタマップが用いられる。すなわち、システム制御装置１２にて用いられるレジスタマップ（記憶部２８に記憶されるレジスタマップ）と、デバイス制御装置１４にて用いられるレジスタマップ（記憶部３４に記憶されるレジスタマップ）は、同一のフォーマットを有するマップである。

以下、図２を参照してレジスタマップについて詳しく説明する。図２には、レジスタマップ３６が示されている。レジスタマップ３６は、ハードウェアを制御するための情報（命令やパラメータ等）の格納先のレジスタのアドレスを示すマップであって、各アドレスにおける情報（命令やパラメータ等）の格納の有無を示すマップである。その格納の有無は、例えばフラグの有無によって定められる。情報が格納された場合、フラグが設定され、情報が格納されていない場合、フラグが設定されない。レジスタマップ３６は、例えば、外部への信号出力（信号出力（外部））に関する情報（命令やパラメータ等）が格納されるアドレスを示すレジスタ情報、外部からの入力信号（入力信号（外部））に関する情報（命令やパラメータ等）が格納されるアドレスを示すレジスタ情報、内部への信号出力（信号出力（内部））に関する情報（命令やパラメータ等）が格納されるアドレスを示すレジスタ情報、内部からの入力信号（入力信号（内部））に関する情報（命令やパラメータ等）が格納されるアドレスを示すレジスタ情報、割り込み処理のステータス（割り込みStatus/Clear）に関する情報（命令やパラメータ等）が格納されるアドレスを示すレジスタ情報、割り込み処理の有効の有無や稼働の有無等（割り込みイネーブル）に関する情報（命令やパラメータ等）が格納されるアドレスを示すレジスタ情報、及び、割り込み処理のモードに関する情報（命令やパラメータ等）が格納されるアドレスを示すレジスタ情報を含む。なお、レジスタマップやアドレス情報が制御情報の一例に相当する。

システム制御装置１２の記憶部２８とデバイス制御装置１４の記憶部３４には、レジスタマップ３６と同じフォーマットを有するレジスタマップが記憶されている。システム制御装置１２とデバイス制御装置１４は、汎用性の通信路を介してシリアル通信によって、自装置に記憶されているレジスタマップを相手の制御装置に送信する。

レジスタマップ３６においては、レジスタ情報毎に送信間隔が定められており、システム制御装置１２とデバイス制御装置１４は、レジスタ情報の種類（つまり、ハードウェアを制御するための情報（命令やパラメータ等）の種類）に応じて送信間隔を変えて、レジスタ情報を相手の制御装置に送信する。レジスタ情報が相手の制御装置に送られることで、システム制御装置１２とデバイス制御装置１４との間でレジスタ情報が同期させられる。レジスタ情報毎に送信間隔を変えることで、システム制御装置１２とデバイス制御装置１４が、すべてのアドレス情報を同じタイミングで相手の制御装置に送信する場合と比べて、汎用性の通信路におけるトラフィック（通信量）の増大が抑制される。また、システム制御装置１２とデバイス制御装置１４とを複数の専用線によって接続しなくて済むため、複数の専用線を用いる場合と比べて、回路構成が簡易となる。

例えば、レジスタマップ３６の中のレジスタ情報群３８は、優先度の最も高いレジスタ情報を含んでおり、レジスタ情報群４０は、優先度が中程度のレジスタ情報を含んでおり、レジスタ情報群４２は、優先度が最も低いレジスタ情報を含んでいる。優先度の高いレジスタ情報ほど送信間隔が短い。それ故、優先度の高いレジスタ情報は、優先度の低いレジスタ情報と比べて、システム制御装置１２とデバイス制御装置１４との間でより頻繁に同期させられる（その同期の時間間隔がより短い）。その優先度は、例えば、相手の制御装置にて即時対応の必要性（つまり、送信元の制御装置との間でリアルタイム処理の必要性）の高さに基づいて予め定められる。その高さが高いレジスタ情報ほど高い優先度が定められる。例えば、相手の制御装置がレジスタ情報を受けた場合に、その相手の制御装置がそのレジスタ情報を受けた時点からそのレジスタ情報に基づく処理を開始すべき時点までの時間間隔が短いレジスタ情報ほど、高い優先度が定められ、その結果、短い送信間隔が定められる。各レジスタ情報の優先度は予め定められており、各レジスタ情報の優先度を示す情報は、記憶部２８，３４等に予め記憶されている。レジスタマップ中の各レジスタ情報に優先度が紐付けられてもよい。このように、送信間隔によって、レジスタ情報（つまり、ハードウェアを制御するための情報）が分類されている。

送信間隔について別の観点から説明すると、レジスタマップ３６内のレジスタ情報の配置位置、つまり、レジスタにおいて命令やパラメータが格納されるアドレス（記憶領域に相当）に基づいて、レジスタ情報の送信間隔が定められている。レジスタマップ３６においてレジスタ情報群３８が配置されている位置は優先度が最も高い位置であり、その位置に配置されたレジスタ情報の優先度は最も高い優先度に定められる。同様に、レジスタマップ３６においてレジスタ情報群４０が配置されている位置は優先度が中程度の位置であり、その位置に配置されたレジスタ情報の優先度は中程度の優先度に定められる。同様に、レジスタマップ３６においてレジスタ情報群４２が配置されている位置は優先度が低い位置であり、その位置に配置されたレジスタ情報の優先度は最も低い優先度に定められる。

以下、画像形成装置１０の動作について説明する。

図３を参照して、レジスタ情報の送受信について詳しく説明する。図３には、送受信されるレジスタ情報が示されている。例えば、システム制御装置１２は、汎用性の通信路を介して、自装置の記憶部２８に記憶されているレジスタマップの一部のレジスタ情報４４をデバイス制御装置１４に送信する。レジスタ情報４４は、例えばシリアル通信によってパケット情報としてシステム制御装置１２からデバイス制御装置１４に送信される。レジスタ情報４４は、図２中の信号出力（外部）に関する情報が格納されるアドレスを示すレジスタ情報（具体的には、「ＯＵＴＳＴ１」、「ＯＵＴＳＴ２」、「ＯＵＴＳＴ３」）に相当する。デバイス制御装置１４の記憶部３４に記憶されているレジスタマップにおいて、そのレジスタ情報４４に対応するレジスタ情報が、システム制御装置１２から送信されたレジスタ情報４４に更新される。

また、デバイス制御装置１４は、汎用性の通信路を介して、自装置の記憶部３４に記憶されているレジスタマップの一部のレジスタ情報４６をシステム制御装置１２に送信する。レジスタ情報４６は、例えばシリアル通信によってパケット情報としてデバイス制御装置１４からシステム制御装置１２に送信される。レジスタ情報４６は、図２中の入力信号（外部）に関する情報が格納されるアドレスを示すレジスタ情報（具体的には、「ＩＮＰＳＴ１」、「ＩＮＰＳＴ２」、「ＩＮＰＳＴ３」）に相当する。システム制御装置１２の記憶部２８に記憶されているレジスタマップにおいて、そのレジスタ情報４６に対応するレジスタ情報が、デバイス制御装置１４から送信されたレジスタ情報４６に更新される。

システム制御装置１２とデバイス制御装置１４のそれぞれが有するレジスタマップは、同一のフォーマットを有するマップであるため、上記のようにレジスタ情報をシステム制御装置１２とデバイス制御装置１４との間で送受信することで、レジスタマップ（レジスタ情報）が同期させられる。また、シリアル通信によってマップとしてのレジスタ情報がシステム制御装置１２とデバイス制御装置１４との間で送受信されるので、個々の命令やパラメータ毎に専用線を設けて個別的にシステム制御装置１２とデバイス制御装置１４との間で情報を送受信せずに済む。例えば、図２中の「ＯＵＴＳＴ１」、「ＯＵＴＳＴ２」、「ＯＵＴＳＴ３」毎に専用線を設けずに済むため、回路構成が簡易となる。

以下、図４を参照して、初期値に関するレジスタ情報の送受信について詳しく説明する。図４には、送受信されるレジスタ情報が示されている。例えば、システム制御装置１２は、汎用性の通信路を介して、自装置の記憶部２８に記憶されているレジスタマップの一部のレジスタ情報４８をデバイス制御装置１４に送信する。レジスタ情報４８は、ハードウェアの初期値（例えば、画像形成装置１０の起動時におけるハードウェアの動作状態を示す値）を示す情報である。デバイス制御装置１４の記憶部３４に記憶されているレジスタマップにおいて、そのレジスタ情報４８に対応するレジスタ情報が、システム制御装置１２から送信されたレジスタ情報４８に更新される。例えば、レジスタ情報４８は、システム制御装置１２が制御するハードウェアの初期値である。

また、デバイス制御装置１４は、汎用性の通信路を介して、自装置の記憶部３４に記憶されているレジスタマップの一部のレジスタ情報５０をシステム制御装置１２に送信する。レジスタ情報５０は、ハードウェアの初期値を示す情報である。システム制御装置１２の記憶部２８に記憶されているレジスタマップにおいて、そのレジスタ情報５０に対応するレジスタ情報が、デバイス制御装置１４から送信されたレジスタ情報５０に更新される。例えば、レジスタ情報５０は、デバイス制御装置１４が制御するハードウェアの初期値である。

例えば、画像形成装置１０の電源がオンにされ、ハードウェアを制御するためのソフトウェアが起動中に、レジスタ情報４８，５０が、システム制御装置１２とデバイス制御装置１４との間で送受信される。これにより、ソフトウェアの起動が完了したときには、ハードウェアの初期値が確定している。

以下、図５を参照して、優先度に応じた送受信に係る動作について詳しく説明する。図５は、その動作を示すフローチャートである。以下では、デバイス制御装置１４における動作について説明するが、システム制御装置１２においても同様の動作が行われる。

まず、デバイス制御装置１４の制御部３０はレジスタマップの全部を取得し（ステップＳ０１）、その後、待機する。割り込み処理が発生した場合（ステップＳ０２，Ｙｅｓ）、処理は、割り込み発生時の処理へ移行する。割り込み処理が発生していない場合（ステップＳ０２，Ｎｏ）において、レジスタ３２へのアクセスの要因が発生した場合（ステップＳ０３，Ｙｅｓ）、そのアクセスの優先度が判断される（ステップＳ０４）。レジスタ３２へのアクセスの要因が発生していない場合（ステップＳ０３，Ｎｏ）、制御部３０は待機する。

レジスタ３２へのアクセスの要因として高優先要因が発生した場合（ステップＳ０４，Ｙｅｓ）、制御部３０は、記憶部３４に記憶されているレジスタマップの中の高優先部分のレジスタ情報を抽出してシステム制御装置１２に送信する（ステップＳ０５）。例えば、システム割り込み処理や、スリープモードや休止モード等の省エネモードからの復帰等が、高優先要因に該当する。システム制御装置１２は、レジスタマップ中の高優先部分のレジスタ情報をデバイス制御装置１４から受信する。これにより、システム制御装置１２の記憶部２８に記憶されているレジスタマップにおいて、高優先部分のレジスタ情報が、デバイス制御装置１４から送信されたレジスタ情報に更新される。その結果、高優先部分のレジスタ情報が、システム制御装置１２とデバイス制御装置１４との間で同期させられる。

レジスタ３２へのアクセスの要因が高優先要因に該当しない場合（ステップＳ０４，Ｎｏ）において、その要因が中優先要因に該当する場合（ステップＳ０６，Ｙｅｓ）、制御部３０は、記憶部３４に記憶されているレジスタマップの中の中優先部分のレジスタ情報を抽出してシステム制御装置１２に送信する（ステップＳ０７）。例えば、用紙トレイに用紙が収容されていないこと（用紙トレイが空になったこと）が検知された場合、画像形成装置１０の筐体のドアが開けられていることが検知された場合、自動原稿送り装置や後処理装置について特定のステータスが検知された場合等が、中優先要因に該当する。システム制御装置１２は、レジスタマップ中の中優先部分のレジスタ情報をデバイス制御装置１４から受信する。これにより、システム制御装置１２の記憶部２８に記憶されているレジスタマップにおいて、中優先部分のレジスタ情報が、デバイス制御装置１４から送信されたレジスタ情報に更新される。その結果、中優先部分のレジスタ情報が、システム制御装置１２とデバイス制御装置１４との間で同期させられる。

レジスタ３２へのアクセスの要因が中優先要因に該当しない場合（ステップＳ０６，Ｎｏ）、制御部３０は、記憶部３４に記憶されているレジスタマップの中の低優先部分のレジスタ情報を抽出してシステム制御装置１２に送信する（ステップＳ０８）。例えば、各種の初期値の設定、割り込みレベルやモードの設定等が、低優先要因に該当する。システム制御装置１２は、レジスタマップ中の低優先部分のレジスタ情報をデバイス制御装置１４から受信する。これにより、システム制御装置１２の記憶部２８に記憶されているレジスタマップにおいて、低優先部分のレジスタ情報が、デバイス制御装置１４から送信されたレジスタ情報に更新される。その結果、低優先部分のレジスタ情報が、システム制御装置１２とデバイス制御装置１４との間で同期させられる。

以上のように優先度に応じたレジスタ情報を送信することで、すべてのレジスタ情報を同じタイミングで相手の制御装置に送信する場合と比べて、通信量が削減され、汎用性の通信路におけるトラフィックの増大が抑制される。

また、高優先部分のレジスタ情報の送信間隔は中優先部分のレジスタ情報の送信間隔よりも短く、中優先部分のレジスタ情報の送信間隔は低優先部分のレジスタ情報の送信間隔よりも短い。これにより、高優先部分のレジスタ情報ほど、システム制御装置１２とデバイス制御装置１４との間における同期の時間間隔が短くなる（つまり、より頻繁にレジスタ情報が更新される）。こうすることで、すべてのレジスタ情報を同じタイミングで相手の制御装置に送信する場合と比べて、通信量が削減され、汎用性の通信路におけるトラフィックの増大が抑制される。

以下、図６を参照して、割り込み発生時の動作について説明する。図６は、その動作を示すフローチャートである。以下では、デバイス制御装置１４に割り込み要因が発生した場合について説明するが、システム制御装置１２に割り込み要因が発生した場合も同様の動作が行われる。

まず、デバイス制御装置１４に割り込み要因が発生した場合、デバイス制御装置１４の記憶部３４に記憶されているレジスタマップにおいて、その割り込み処理に関連するレジスタ情報（例えば割り込みマップ）が変化する。具体的には、その割り込み処理に関連するレジスタ情報に、割り込み要因のフラグが設定される。デバイス制御装置１４の制御部３０は、自装置に記憶されているレジスタマップの変化（例えば割り込みフラグ）を検知することで割り込み要因の発生を検知する（ステップＳ１１）。割り込み要因の発生が検知された場合、デバイス制御装置１４は、割り込み検知を示すメッセージをシステム制御装置１２に送信する（ステップＳ１２）。

上記のメッセージを受け取ったシステム制御装置１２の制御部２４は、割り込み要因に関連するレジスタ情報としての割り込みマップをデバイス制御装置１４から取得する（ステップＳ１３）。次に、システム制御装置１２の制御部２４は、割り込みマップ内を検索することで（ステップＳ１４）、割り込み要因を特定する（ステップＳ１５）。例えば、制御部２４は、自装置の記憶部２８に記憶されているレジスタマップとデバイス制御装置１４から送信された割り込みマップとを比較することで、その割り込みマップ上に表された割り込み要因を特定する。

システム制御装置１２は、特定された割り込み要因に係る処理を実行する（ステップＳ１６）。例えば、その割り込み要因に従って、各ハードウェアの動作が制御されて割り込み処理が実行される。未処理の割り込み要因が存在する場合（ステップＳ１７，Ｙｅｓ）、処理は、ステップＳ１４に戻り、ステップＳ１４以降の処理が実行される。

未処理の割り込み要因が存在しない場合（ステップＳ１７，Ｎｏ）、システム制御装置１２の制御部２４は、レジスタマップに設けられた割り込みフラグをクリア（解消、消去）するためのクリアマップを作成する（ステップＳ１８）。具体的には、制御部２４は、レジスタマップにおいて割り込みフラグが設けられたレジスタ情報に、割り込みフラグをクリアするためのクリアビットを設定する。クリアマップが解消用情報の一例に相当する。

システム制御装置１２は、上記のクリアビットが反映されたクリアマップをデバイス制御装置１４に送信する（ステップＳ１９）。

デバイス制御装置１４の制御部３０は、クリアマップに従って、自装置の記憶部３４に記憶されているレジスタマップから割り込みフラグをクリア（解消、消去）する（ステップＳ２０）。クリアマップは、割り込み要因に関連するレジスタ情報のみに作用するので、他の要因等がクリアされることはない。

以下、図７から図１４を参照して、具体例を挙げて割り込み発生時の動作について詳しく説明する。以下では、デバイス制御装置１４に割り込み要因が発生したものとする。

図７には、レジスタマップの一部のマップ５２，５４が示されている。マップ５２は、デバイス制御装置１４の記憶部３４に記憶されているマップであり、マップ５４はシステム制御装置１２の記憶部２８に記憶されているマップである。マップ５４はマップ５２に対応するレジスタ情報であり、マップ５２，５４の間で同期がとられている場合、マップ５２，５４は同じ情報を保持する。

図７に示すように、割り込み要因としての要因Ａ，Ｃがデバイス制御装置１４に発生した場合、その要因Ａ，Ｃに関連するレジスタ情報としてのマップ５２（全体のレジスタマップの一部）に、割り込みフラグが設定される。デバイス制御装置１４の制御部３０は、その要因Ａ，Ｃについての割り込みフラグを検知する。これにより、割り込み要因の発生が検知される。このように、一方の制御装置に割り込み要因が発生した場合、システム制御装置１２とデバイス制御装置１４との間でレジスタマップの不整合が発生する。

割り込み要因の発生が検知された場合、図８に示すように、デバイス制御装置１４は、割り込み検知を示すメッセージ５６をシステム制御装置１２に送信する。

次に、図９に示すように、デバイス制御装置１４は、要因Ａ，Ｃに関連するレジスタ情報としてのマップ５２をシステム制御装置１２に送信し、システム制御装置１２はマップ５２を取得する。これにより、図１０に示すように、システム制御装置１２の記憶部２８に記憶されているレジスタマップ中のマップ５４が、デバイス制御装置１４から送信されたマップ５２によって更新され、そのマップ５４に、要因Ａ，Ｃについての割り込みフラグが設定される。こうすることで、マップ５２，５４の間で同期がとられる。次に、システム制御装置１２の制御部２４は、要因Ａ，Ｃが反映されたマップ５４内を検索することで、割り込み要因Ａ，Ｃを特定し、要因Ａ，Ｃに係る処理を実行する。例えば、要因Ａ，Ｃに従って、各ハードウェアの動作が制御されて割り込み処理が実行される。

割り込み要因Ａ，Ｃに関する処理が完了した場合、図１１に示すように、システム制御装置１２の制御部２４は、マップ５２，５４に設けられた割り込みフラグをクリア（解消、消去）するためのクリアマップ５８を作成する。具体的には、制御部２４は、要因Ａ，Ｃに対応し割り込みフラグが設けられたレジスタ情報に、割り込みフラグをクリアするためのクリアビット６０，６２を設定する。クリアビット６０は要因Ａに対応し、クリアビット６２は要因Ｃに対応する。また、図１１に示す例では、デバイス制御装置１４において新たな割り込み要因Ｂが発生しており、その割り込み要因Ｂについての割り込みフラグがマップ５２に設定されている。

図１２に示すように、システム制御装置１２は、クリアマップ５８をデバイス制御装置１４に送信する。

図１３に示すように、デバイス制御装置１４の制御部３０は、クリアマップ５８に従って、自装置の記憶部３４に記憶されているレジスタマップから要因Ａ，Ｃの割り込みフラグをクリアする。クリアビット６０は要因Ａのみに作用し、クリアビット６２は要因Ｃのみに作用するので、他の要因Ｂがクリアマップ５８によってクリアされることはない。

図１４には、要因Ａ，Ｃの割り込みフラグがクリアされた後の状態が示されている。デバイス制御装置１４に記憶されているマップ５２からは要因Ａ，Ｃの割り込みフラグがクリアされ、新たな要因Ｂの割り込みフラグが残っている。また、システム制御装置１２に記憶されているマップ５４からも要因Ａ，Ｃの割り込みフラグがクリアされ、マップ５２は、要因Ａ，Ｃが発生する前の状態を表している。

次に、デバイス制御装置１４は、新たな要因Ｂの検知を示すメッセージをシステム制御装置１２に送信する。以降の動作は、上述した動作と同じであり、要因Ｂに係る割り込み処理が実行される。

以上のように割り込み要因が発生した場合、割り込み要因に関連するマップ（レジスタ情報）がシステム制御装置１２とデバイス制御装置１４との間で同期され、レジスタマップの不整合が解消されて、その割り込み処理が実行される。また、割り込み処理が終了した場合、処理が終了した割り込み要因のみがレジスタマップからクリアされるので、処理が終了していない割り込み要因は、そのクリアの影響を受けずに実行される。

本実施形態によれば、ハードウェアを制御するための情報（命令やパラメータ等）の種類に応じて送信間隔を変えて、レジスタマップの一部としてのレジスタ情報が、システム制御装置１２とデバイス制御装置１４との間で送受信されて同期される。こうすることで、システム制御装置１２とデバイス制御装置１４との間ですべての情報を同じタイミングで送受信する場合と比べて、一度の送受信における通信量が削減されるので、トラフィックの増大が抑制される。

また、システム制御装置１２とデバイス制御装置１４とが汎用性の通信路の一例としてのシリアル線によって接続され、システム制御装置１２とデバイス制御装置１４がシリアル通信する。これにより、システム制御装置１２とデバイス制御装置１４とを複数の専用線（例えば特定の用途に用いられる専用の通信路）によって接続する場合と比べて、システム制御装置１２とデバイス制御装置１４との間の配線が簡略化する。

また、システム制御装置１２とデバイス制御装置１４とにおいて同一のフォーマットを有するレジスタマップを用いることで、ハードウェアに依存しない同期処理が行われる。

１０ 画像形成装置、１２ システム制御装置、１４ デバイス制御装置、１６ ＵＩ部、１８ 通信部、２０ 入力装置、２２ 出力装置、２４，３０ 制御部、２６，３２ レジスタ、２８，３４ 記憶部。

Claims (7)

1. 機能を有する各ハードウェアに依存する処理を行う第１制御手段と、
   汎用の通信路を介して前記第１制御手段に接続され、前記各ハードウェアに依存しない処理を行う第２制御手段と、
   を有し、
   前記第１制御手段と前記第２制御手段は、前記ハードウェアを制御するための制御情報の種類に応じて送信間隔を変えて、前記通信路を介して、前記制御情報を相手の制御手段に送る、
   情報処理装置。
2. 前記制御情報の送信間隔によって、前記制御情報が分類されている、
   ことを特徴とする請求項１に記載の情報処理装置。
3. 前記第１制御手段と前記第２制御手段は、前記制御情報を記憶する記憶手段を有し、前記記憶手段において前記制御情報が記憶されている記憶領域に応じて送信間隔を変えて、前記制御情報を前記相手の制御手段に送る、
   ことを特徴とする請求項１に記載の情報処理装置。
4. 前記制御情報は、前記ハードウェアの初期値を含む情報であり、
   前記第１制御手段と前記第２制御手段は、自装置の起動時において、前記初期値を前記相手の制御手段に送る、
   ことを特徴とする請求項１から請求項３のいずれか一項に記載の情報処理装置。
5. 前記相手の制御手段において即時対応の必要性の高い前記制御情報ほど送信間隔が短い、
   ことを特徴とする請求項１から請求項４のいずれか一項に記載の情報処理装置。
6. 割り込み処理要因の発生によって前記第１制御手段が有する前記制御情報と前記第２制御手段が有する前記制御情報とが一致しない場合、前記第１制御手段と前記第２制御手段の中で前記割り込み処理要因が発生した制御手段は、自身が有し前記割り込み処理要因が反映された前記制御情報を前記相手の制御手段に送り、これにより、前記相手の制御手段が有する前記制御情報が更新される、
   ことを特徴とする請求項１から請求項５のいずれか一項に記載の情報処理装置。
7. 前記割り込み処理の実行が完了した後、前記相手の制御手段は、前記割り込み処理要因を解消するための解消用情報を、前記割り込み処理要因が発生した制御手段に送り、これにより、前記割り込み処理要因が発生した制御手段が有する前記制御情報において、前記割り込み処理要因の反映が解消される、
   ことを特徴とする請求項６に記載の情報処理装置。