JP2019029490A - 積層型素子の製造方法 - Google Patents
積層型素子の製造方法 Download PDFInfo
- Publication number
- JP2019029490A JP2019029490A JP2017146867A JP2017146867A JP2019029490A JP 2019029490 A JP2019029490 A JP 2019029490A JP 2017146867 A JP2017146867 A JP 2017146867A JP 2017146867 A JP2017146867 A JP 2017146867A JP 2019029490 A JP2019029490 A JP 2019029490A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- wafer
- region
- semiconductor wafer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 332
- 239000000758 substrate Substances 0.000 claims abstract description 197
- 238000005247 gettering Methods 0.000 claims abstract description 81
- 230000001678 irradiating effect Effects 0.000 claims abstract description 16
- 238000005520 cutting process Methods 0.000 claims description 76
- 230000008569 process Effects 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000005304 joining Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 169
- 239000010410 layer Substances 0.000 description 73
- 238000012545 processing Methods 0.000 description 15
- 239000000463 material Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000010128 melt processing Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- -1 LiTaO 3 Chemical compound 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/50—Working by transmitting the laser beam through or within the workpiece
- B23K26/53—Working by transmitting the laser beam through or within the workpiece for modifying or reforming the material inside the workpiece, e.g. for producing break initiation cracks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Optics & Photonics (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electromagnetism (AREA)
- Mechanical Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Oil, Petroleum & Natural Gas (AREA)
- Dicing (AREA)
- Laser Beam Processing (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
【課題】積層型素子の薄化及び適切なゲッタリング領域の形成の両立が可能な積層型素子の製造方法を提供する。
【解決手段】積層型素子の製造方法は、半導体ウェハ20Aの半導体基板21に対して、レーザ光L2を照射することにより、機能素子23ごとにゲッタリング領域4を形成する第1形成工程と、半導体ウェハ20Aの半導体基板21を研削し、ゲッタリング領域4の一部を除去する第1研削工程と、半導体ウェハ20Aの半導体基板21に新たな半導体ウェハ20Aの回路層22を接合する接合工程と、新たな半導体ウェハ20Aの半導体基板21に対して、レーザ光L2を照射することにより、機能素子23ごとにゲッタリング領域4を形成する第2形成工程と、新たな半導体ウェハ20Aの半導体基板21を研削し、ゲッタリング領域4の一部を除去する第2研削工程と、を備える。
【選択図】図12
【解決手段】積層型素子の製造方法は、半導体ウェハ20Aの半導体基板21に対して、レーザ光L2を照射することにより、機能素子23ごとにゲッタリング領域4を形成する第1形成工程と、半導体ウェハ20Aの半導体基板21を研削し、ゲッタリング領域4の一部を除去する第1研削工程と、半導体ウェハ20Aの半導体基板21に新たな半導体ウェハ20Aの回路層22を接合する接合工程と、新たな半導体ウェハ20Aの半導体基板21に対して、レーザ光L2を照射することにより、機能素子23ごとにゲッタリング領域4を形成する第2形成工程と、新たな半導体ウェハ20Aの半導体基板21を研削し、ゲッタリング領域4の一部を除去する第2研削工程と、を備える。
【選択図】図12
Description
本発明は、積層型素子の製造方法に関する。
特許文献1には、重金属等の不純物を捕獲するためのゲッタリング領域を半導体デバイスの半導体基板の内部に形成する方法が記載されている。この方法では、半導体デバイスの製造工程において、半導体基板にレーザ光を照射することにより、半導体基板の一部を改質させてゲッタリング領域を形成する。
ところで、現在、例えばDRAM(Dynamic Random Access Memory)といった半導体メモリの分野において、複数の素子を積層して構成される積層型素子の開発が進められつつあり、積層型素子の薄化の実現が期待されている。しかし、積層型素子の各層において半導体基板の厚さが薄くなるほど、適切なゲッタリング領域を形成することが困難となる。
そこで、本発明は、積層型素子の薄化及び適切なゲッタリング領域の形成の両立が可能な積層型素子の製造方法を提供することを目的とする。
本発明の積層型素子の製造方法は、表面及び裏面を有する半導体基板と、表面に沿って2次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハとして、第1ウェハを用意し、第1ウェハの半導体基板に対して、機能素子のそれぞれに対応するようにレーザ光を照射することにより、機能素子ごとに第1ゲッタリング領域を形成する第1形成工程と、第1形成工程の後に、第1ウェハの半導体基板を研削し、第1ゲッタリング領域の一部を除去する第1研削工程と、第1研削工程の後に、半導体ウェハとして、第2ウェハを用意し、第1ウェハの機能素子のそれぞれと第2ウェハの機能素子のそれぞれとが互いに対応するように、第1ウェハの半導体基板に第2ウェハの回路層を接合する接合工程と、接合工程の後に、第2ウェハの半導体基板に対して、機能素子のそれぞれに対応するようにレーザ光を照射することにより、機能素子ごとに第2ゲッタリング領域を形成する第2形成工程と、第2形成工程の後に、第2ウェハの半導体基板を研削し、第2ゲッタリング領域の一部を除去する第2研削工程と、を備える。
この積層型素子の製造方法では、第1ウェハの半導体基板の研削、第1ウェハの半導体基板への第2ウェハの回路層の接合、第2ウェハの半導体基板の研削、という流れを繰り返すことで、各半導体基板が薄化された状態で複数の半導体ウェハが積層された積層体を得ることができる。しかも、各半導体基板を研削する前に各半導体基板の内部にゲッタリング領域を形成し、各半導体基板を研削する際にゲッタリング領域の一部を除去することで、薄化された各半導体基板の内部に適切なゲッタリング領域を形成することができる。よって、この積層型素子の製造方法によれば、積層型素子の薄化及び適切なゲッタリング領域の形成の両立が可能となる。
本発明の積層型素子の製造方法では、第1形成工程においては、第1ウェハの半導体基板に対して、機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って第1改質領域を形成し、第2形成工程においては、第2ウェハの半導体基板に対して、切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って第2改質領域を形成してもよい。このように、各半導体基板を研削する前に各半導体基板の内部に改質領域を形成することで、各半導体基板の内部に改質領域が形成された積層体を得ることができる。ここで、上述したような積層体の切断にブレードダイシングを利用すると、半導体ウェハの接合界面でのチッピングにより歩留まりの低下が顕著となる。これに対して、この積層型素子の製造方法にあっては、各半導体基板の内部に形成された改質領域から亀裂を伸展させることで、半導体ウェハの接合界面でのチッピングを抑制しつつ積層体を切断することができる。よって、歩留まりの向上を実現することができる。
本発明の積層型素子の製造方法では、第1形成工程においては、第1改質領域から第1ウェハの回路層側に伸展する第1亀裂を形成し、第1研削工程においては、第1改質領域を除去し、第1ウェハの半導体基板の裏面に第1亀裂を露出させ、第2形成工程においては、第2改質領域から第2ウェハの回路層側に伸展する第2亀裂を形成し、第2研削工程においては、第2改質領域を除去し、第2ウェハの半導体基板の裏面に第2亀裂を露出させてもよい。これによれば、切断予定ラインに沿って積層体を精度良く且つ容易に切断することができる。また、製造された積層型素子の切断面に改質領域が残存しないため、積層型素子の抗折強度の低下を抑制することができる。
本発明の積層型素子の製造方法では、第1ゲッタリング領域及び第2ゲッタリング領域を形成するためのレーザ光のパルス幅は、第1改質領域及び第2改質領域を形成するためのレーザ光のパルス幅よりも短くてもよい。これによれば、第1ゲッタリング領域及び第2ゲッタリング領域からの亀裂の伸展を抑制する一方で、第1改質領域及び第2改質領域からの亀裂の伸展を促進することができる。
本発明の積層型素子の製造方法は、第2研削工程の後に、機能素子の間を通るように設定された切断予定ラインに沿って第1ウェハ及び第2ウェハが切断されることにより得られた複数の積層型素子をピックアップするピックアップ工程を更に備えてもよい。これによれば、積層型素子を効率良く得ることができる。
本発明によれば、積層型素子の薄化及び適切なゲッタリング領域の形成の両立が可能な積層型素子の製造方法を提供することができる。
以下、本発明の一実施形態について、図面を参照して詳細に説明する。なお、各図において、同一の要素同士、又は相当する要素同士には同一の符号を付し、重複する説明を省略する場合がある。
[改質領域の形成]
[改質領域の形成]
本実施形態に係る積層型素子の製造方法においては、加工対象物(一例として半導体ウェハの積層体)にレーザ光を集光することにより、切断予定ラインに沿って加工対象物に改質領域を形成する。そこで、まず、改質領域の形成について、図1〜図6を参照して説明する。
図1に示されるように、レーザ加工装置100は、レーザ光Lをパルス発振するレーザ光源101と、レーザ光Lの光軸(光路)の向きを90°変えるように配置されたダイクロイックミラー103と、レーザ光Lを集光するための集光用レンズ105と、を備えている。また、レーザ加工装置100は、集光用レンズ105で集光されたレーザ光Lが照射される加工対象物1を支持するための支持台107と、支持台107を移動させるためのステージ111と、レーザ光Lの出力やパルス幅、パルス波形等を調節するためにレーザ光源101を制御するレーザ光源制御部102と、ステージ111の移動を制御するステージ制御部115と、を備えている。
レーザ加工装置100においては、レーザ光源101から出射されたレーザ光Lは、ダイクロイックミラー103によってその光軸の向きを90°変えられ、支持台107上に載置された加工対象物1の内部に集光用レンズ105によって集光される。これと共に、ステージ111が移動させられ、加工対象物1がレーザ光Lに対して切断予定ライン5に沿って相対移動させられる。これにより、切断予定ライン5に沿った改質領域が加工対象物1に形成される。なお、ここでは、レーザ光Lを相対的に移動させるためにステージ111を移動させたが、集光用レンズ105を移動させてもよいし、或いはこれらの両方を移動させてもよい。
加工対象物1としては、半導体材料で形成された半導体基板や圧電材料で形成された圧電基板等を含む板状の部材(例えば、基板、ウェハ等)が用いられる。図2に示されるように、加工対象物1には、加工対象物1を切断するための切断予定ライン5が設定されている。切断予定ライン5は、直線状に延びた仮想線である。加工対象物1の内部に改質領域を形成する場合、図3に示されるように、加工対象物1の内部に集光点(集光位置)Pを合わせた状態で、レーザ光Lを切断予定ライン5に沿って(すなわち、図2の矢印A方向に)相対的に移動させる。これにより、図4、図5及び図6に示されるように、改質領域7が切断予定ライン5に沿って加工対象物1に形成され、切断予定ライン5に沿って形成された改質領域7が切断起点領域8となる。
集光点Pとは、レーザ光Lが集光する箇所のことである。切断予定ライン5は、直線状に限らず曲線状であってもよいし、これらが組み合わされた3次元状であってもよいし、座標指定されたものであってもよい。切断予定ライン5は、仮想線に限らず加工対象物1の表面3に実際に引かれた線であってもよい。改質領域7は、連続的に形成される場合もあるし、断続的に形成される場合もある。改質領域7は列状でも点状でもよく、要は、改質領域7は少なくとも加工対象物1の内部に形成されていればよい。また、改質領域7を起点に亀裂が形成される場合があり、亀裂及び改質領域7は、加工対象物1の外表面(表面3、裏面、若しくは外周面)に露出していてもよい。改質領域7を形成する際のレーザ光入射面は、加工対象物1の表面3に限定されるものではなく、加工対象物1の裏面であってもよい。
ちなみに、加工対象物1の内部に改質領域7を形成する場合には、レーザ光Lは、加工対象物1を透過すると共に、加工対象物1の内部に位置する集光点P近傍にて特に吸収される。これにより、加工対象物1に改質領域7が形成される(すなわち、内部吸収型レーザ加工)。この場合、加工対象物1の表面3ではレーザ光Lが殆ど吸収されないので、加工対象物1の表面3が溶融することはない。一方、加工対象物1の表面3に改質領域7を形成する場合には、レーザ光Lは、表面3に位置する集光点P近傍にて特に吸収され、表面3から溶融され除去されて、穴や溝等の除去部が形成される(表面吸収型レーザ加工)。
改質領域7は、密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域をいう。改質領域7としては、例えば、溶融処理領域(一旦溶融後再固化した領域、溶融状態中の領域及び溶融から再固化する状態中の領域のうち少なくとも何れか一つを意味する)、クラック領域、絶縁破壊領域、屈折率変化領域等があり、これらが混在した領域もある。更に、改質領域7としては、加工対象物1の材料において改質領域7の密度が非改質領域の密度と比較して変化した領域や、格子欠陥が形成された領域がある。加工対象物1の材料が単結晶シリコンである場合、改質領域7は、高転位密度領域ともいえる。
溶融処理領域、屈折率変化領域、改質領域7の密度が非改質領域の密度と比較して変化した領域、及び、格子欠陥が形成された領域は、更に、それら領域の内部や改質領域7と非改質領域との界面に亀裂(割れ、マイクロクラック)を内包している場合がある。内包される亀裂は、改質領域7の全面に渡る場合や一部分のみや複数部分に形成される場合がある。加工対象物1は、結晶構造を有する結晶材料からなる基板を含む。例えば加工対象物1は、窒化ガリウム(GaN)、シリコン(Si)、シリコンカーバイド(SiC)、LiTaO3、及び、サファイア(Al2O3)の少なくとも何れかで形成された基板を含む。換言すると、加工対象物1は、例えば、窒化ガリウム基板、シリコン基板、SiC基板、LiTaO3基板、又はサファイア基板を含む。結晶材料は、異方性結晶及び等方性結晶の何れであってもよい。また、加工対象物1は、非結晶構造(非晶質構造)を有する非結晶材料からなる基板を含んでいてもよく、例えばガラス基板を含んでいてもよい。
実施形態では、切断予定ライン5に沿って改質スポット(加工痕)を複数形成することにより、改質領域7を形成することができる。この場合、複数の改質スポットが集まることによって改質領域7となる。改質スポットとは、パルスレーザ光の1パルスのショット(つまり1パルスのレーザ照射:レーザショット)で形成される改質部分である。改質スポットとしては、クラックスポット、溶融処理スポット若しくは屈折率変化スポット、又はこれらの少なくとも1つが混在するもの等が挙げられる。改質スポットについては、要求される切断精度、要求される切断面の平坦性、加工対象物1の厚さ、種類、結晶方位等を考慮して、その大きさや発生する亀裂の長さを適宜制御することができる。また、実施形態では、切断予定ライン5に沿って、改質スポットを改質領域7として形成することができる。
[第1実施形態]
[第1実施形態]
第1実施形態に係る積層型素子の製造方法の一例について説明する。この製造方法では、複数の半導体ウェハが積層された積層体を得る。そこで、まず、積層体の構成、及び、製造される積層型素子の一例について説明する。
図7は、加工対象物としての積層体を示す平面図である。図8は、図7に示された積層体の一部を拡大して示す概略平面図である。図9は、図8のIX−IX線に沿っての概略断面図である。図7〜9に示されるように、積層体10(加工対象物1)は、アクティブ領域11と、切断領域12と、を含む。アクティブ領域11は、オリエンテーションフラット6に沿った第1方向D1と、第1方向D1に交差(直交)する第2方向D2と、に沿って2次元状に配列されている。切断領域12は、第1方向D1及び第2方向D2に交差(直交)する第3方向D3からみて、アクティブ領域11を囲うように格子状に形成されている。
積層体10は、第3方向D3に沿って互いに積層された複数(ここでは10個)の半導体ウェハ20を含む。半導体ウェハ20は、それぞれ、半導体基板21と回路層22とを有する。半導体基板21は、表面21fと裏面21rとを含む。回路層22は、表面21f上に形成されており、表面21fに沿って2次元状に配列された複数の機能素子23を含む。1つのアクティブ領域11は、第3方向D3に沿って1列に積層された複数(ここでは10個)の機能素子23を含むように、全ての半導体ウェハ20にわたって設定されている。この製造方法においては、積層体10を切断領域12において切断することにより、それぞれのアクティブ領域11が切り出される。
そのために、積層体10には、上述した切断予定ライン5として、第1方向D1に沿った切断予定ライン5aと、第2方向D2に沿った切断予定ライン5bと、が設定されている。切断予定ライン5a,5bは、第1方向D1及び第2方向D2のそれぞれに沿って互いに隣り合う機能素子23の間を通るように切断領域12に設定されている。より具体的には、切断領域12には、回路層22において、機能素子23を囲うように環状のストリート部25が設けられており、且つ、機能素子23及びストリート部25を囲うように格子状の金属配線部26が設けられている。金属配線部26は、例えばTEG配線である。
そして、切断予定ライン5aは、第2方向D2に沿って互いに隣り合う機能素子23の間においてストリート部25を通りつつ、第1方向D1に沿って互いに隣り合うストリート部25の間において金属配線部26を通るように、第1方向D1に沿って設定されている。また、切断予定ライン5bは、第1方向D1に沿って互いに隣り合う機能素子23の間においてストリート部25を通りつつ、第2方向D2に沿って互いに隣り合うストリート部25の間において金属配線部26を通るように、第2方向D2に沿って設定されている。なお、ここでは、回路層22においては、機能素子23とストリート部25との間に、金属製のガードリング27が設けられている。また、図8においては、積層体10の表層の半導体基板21の図示が省略されている。
ここで、積層体10は、半導体ウェハ20として、後述する半導体メモリとしての機能素子23を含む半導体ウェハ20Aと、半導体メモリのドライバICとしての機能素子23を含む半導体ウェハ20Bと、を有する。ここでは、積層体10は、その積層方向(第3方向D3)における一端10a及び他端10bを有し、一端10aを構成する半導体ウェハ20のみが半導体ウェハ20Bである。そして、他端10bを構成する半導体ウェハ20を含む他の半導体ウェハ20は、半導体ウェハ20Aである。
引き続いて、積層型素子15について説明する。積層型素子15は、主に、上述した切断予定ライン5a,5bに沿った積層体10の切断によりアクティブ領域11が切り出されることにより製造される。したがって、積層型素子15は、それぞれ、互いに一列に積層された複数(積層体10における半導体ウェハ20の数と同数)の半導体基板21及び回路層22を含む。積層型素子15においては、1つの回路層22が1つの機能素子23を含む。
したがって、積層型素子15の全体にあっては、回路層22の数と同数の機能素子23が含まれる。機能素子23同士は、例えば、半導体基板21及び回路層22に形成された貫通電極(不図示)を介して電気的に接続されている。機能素子23は、DRAMといった半導体メモリのための機能素子、及び、半導体メモリのドライバICのための機能素子を含む。貫通電極は、例えばTSV(Through-Silicon Via)構造によって形成される。貫通電極は、各層の機能素子23等(例えば半導体メモリ及びドライバIC)に対する電源供給用いられる。なお、積層型素子15は、例えば、磁界伝送により高速無線通信を行うための回路(不図示)をさらに有しており、当該回路を用いて信号の送受信を行うことができる。
図10の(a)は、図9の領域A1の拡大図であって、半導体メモリのための機能素子23を有する回路層22、及び対応する半導体基板21を示す拡大断面図である。図10の(b)は、図9の領域A2の拡大図であって、ストリート部25、及び対応する半導体基板21の拡大断面図である。図10の(a)に示されるように、機能素子23は、複数のメモリセル22aを含む。メモリセル22aとメモリセル22aの周囲の領域は、例えば、SiO2膜等の層間絶縁膜、配線層等から構成されている。半導体基板21における機能素子23に対応する部分には、表面21fから裏面22r側に拡がる第1導電型領域(例えば、P−well)21a,21b、及び、第2導電型領域(例えば、N−well)21cと、第1導電型領域21aを囲うように拡がる第2導電型領域(例えば、Deep N−well)21dと、が形成されている。第1導電型領域21aは、メモリセル22aに対応する位置に形成されている。半導体基板21は、例えばシリコン基板である。
半導体基板21において機能素子23に対応する部分(より詳細には、当該部分のうち、第2導電型領域21dに対して裏面21r側の領域)には、裏面21rに露出するようにゲッタリング領域4が形成されている。ゲッタリング領域4は、半導体基板2の内部において、重金属等の不純物を集めて捕獲するゲッタリング効果を発揮する。ゲッタリング領域4は、レーザ光の照射によって半導体基板21が改質された領域(密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域)であり、例えば溶融処理領域である。ゲッタリング領域4は、機能素子23(より詳細には、メモリセル22a)に対向していれば、連続的に形成されていてもよいし、或いは、断続的に形成されていてもよい。
一方、図10の(b)に示されるように、ストリート部25においては、回路層22は、半導体基板21の表面21f上に順に積層された絶縁層28,29を含む。絶縁層28は、例えばシリコン酸化物(例えばSiO2)からなる。絶縁層29は、例えばシリコン窒化物(例えばSiN)からなる。切断領域12には、各切断予定ライン5a,5bに沿うように亀裂9が形成されている。なお、第1方向D1における積層型素子15の寸法は、例えば10mm程度である。第2方向D2における積層型素子15の寸法は、例えば10mm程度である。第3方向D3における積層型素子15の寸法は、例えば300μm程度である。
引き続いて、第1実施形態に係る積層型素子の製造方法の一例について説明する。まず、図11の(a)に示されるように、半導体ウェハ20Bを用意する。半導体ウェハ20Bの回路層22は、ドライバICとしての機能素子23を含む。また、半導体ウェハ20Bの回路層22は、ストリート部25において、表面21f上に順に積層された絶縁層31,32を含む。
絶縁層31は、例えばシリコン酸化物(例えばSiO2)からなる。絶縁層32は、例えばBlack Diamond系のLow-k膜である。半導体ウェハ20Bの半導体基板21の厚さは、一例として600μm以上800μm以下程度である。また、半導体ウェハ20Bの回路層22の厚さは、例えば3μm以上13μm以下程度である。
続いて、図11の(b)に示されるように、半導体ウェハ(第1ウェハ)20Aを用意する。半導体ウェハ20Aの回路層22は、半導体メモリとしての機能素子23を含む。また、半導体ウェハ20Aの回路層22は、ストリート部25において、絶縁層28,29を含む。半導体ウェハ20Aの半導体基板21の厚さは、一例として600μm以上800μm以下程度である。また、半導体ウェハ20Aの回路層22の厚さは、例えば3μm以上13μm以下程度である。
続いて、半導体ウェハ20Bの回路層22に、半導体ウェハ20Aの回路層22を直接接合する。また、このとき、半導体ウェハ20Bの機能素子23のそれぞれと半導体ウェハ20Aの機能素子23のそれぞれとが、表面21f及び裏面21rに交差する第3方向D3に沿って互いに対応するようにする。すなわち、半導体ウェハ20Bの機能素子23のそれぞれと半導体ウェハ20Aの機能素子23のそれぞれとが、第3方向D3に沿って並ぶようにする(換言すれば、第3方向D3に沿って互いに対向するようにする)。なお、直接接合の一例としては、常温接合等が挙げられる。
続いて、図12の(a)に示されるように、半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各切断予定ライン5a,5bに沿ってレーザ光L1を照射することにより、当該半導体基板21に対して、各切断予定ライン5a,5bに沿って改質領域(第1改質領域)7を形成すると共に、改質領域7から半導体ウェハ20Aの回路層22側に伸展する亀裂(第1亀裂)9を形成する(第1形成工程)。ここでは、少なくとも半導体ウェハ20Bの回路層22と半導体ウェハ20Aの回路層22との界面(すなわち、直接接合した界面)に至るように、亀裂9を形成する。ただし、半導体ウェハ20Bの半導体基板21は、サポート基板として機能するため、半導体ウェハ20Bの半導体基板21に至らないように、亀裂9を形成する。また、半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各機能素子23に対応するようにレーザ光L2を照射することにより、当該半導体基板21に対して、機能素子23ごとにゲッタリング領域(第1ゲッタリング領域)4を形成する(第1形成工程)。なお、改質領域7の形成及びゲッタリング領域4の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
改質領域7及びゲッタリング領域4については、例えば発振波長1099nmのファイバレーザ等、パルス幅を変えることができるレーザ加工装置を使用することで、同一の工程において形成することが可能である。一例として、改質領域7を形成するためのレーザ光L1のパルス幅を700nsとし、ゲッタリング領域4を形成するためのレーザ光L2のパルス幅を20nsとするというように、ゲッタリング領域4を形成するためのレーザ光L2のパルス幅を、改質領域7を形成するためのレーザ光L1のパルス幅よりも短くする。これにより、改質領域7よりもサイズが小さく且つ改質領域7よりも亀裂を発生させ難いゲッタリング領域4を形成することができる。
改質領域7を形成するためのレーザ光L1の照射条件の具体例は次のとおりである。この照射条件により、レーザ光L1の抜け光によって回路層22にダメージが与えられるのを抑制することができる。なお、改質領域7から所望の亀裂9を発生させることができれば、各切断予定ライン5a,5bに沿って形成する改質領域7の列数(第3方向D3に沿って並ぶ改質領域7の列数)は、複数列であってもよいし、或いは、1列であってもよい。
波長:〜1170nm
パルス幅:350ns以上
パルスエネルギー:10μJ以上
パルスピッチ:6.5〜15μm
回路層22側の改質領域7と表面21fとの距離:40μm以上
各切断予定ライン5a,5bに対するレーザ光L1の走査回数:2焦点分岐で1回
波長:〜1170nm
パルス幅:350ns以上
パルスエネルギー:10μJ以上
パルスピッチ:6.5〜15μm
回路層22側の改質領域7と表面21fとの距離:40μm以上
各切断予定ライン5a,5bに対するレーザ光L1の走査回数:2焦点分岐で1回
ゲッタリング領域4を形成するためのレーザ光L2の照射条件の具体例は次のとおりである。これにより、レーザ光L2の入射方向における幅が1〜4μm程度のゲッタリング領域4を形成することができる。
波長:1064〜1170nm
パルス幅:1〜60ns
パルスエネルギー:0.1〜0.5μJ
波長:1064〜1170nm
パルス幅:1〜60ns
パルスエネルギー:0.1〜0.5μJ
続いて、図12の(b)に示されるように、改質領域7及びゲッタリング領域4が形成された半導体ウェハ20Aの半導体基板21を研削する(第1研削工程)。このとき、改質領域7を除去し、半導体ウェハ20Aの半導体基板21の裏面21rに亀裂9を露出させる。また、ゲッタリング領域4の一部を除去する。ここでは、裏面21r側から半導体基板21を研削し、半導体基板21(すなわち半導体ウェハ20A)を薄化する。ここでは、例えば半導体基板21の厚さが3μm以上13μm以下程度となるように(一例として回路層22の厚さと同程度となるように)、半導体基板21を研削する。これにより、半導体ウェハ20Aの全体の厚さを、例えば6μm以上26μm以下程度とする。この研削により形成される新たな裏面21rは、直接接合が可能な程度の平面度とされる(一例として鏡面化される)。
続いて、図13の(a)に示されるように、新たな半導体ウェハ(第2ウェハ)20Aを用意し、研削した半導体ウェハ20Aの半導体基板21に、新たな半導体ウェハ20Aの回路層22を直接接合する(接合工程)。また、このとき、研削した半導体ウェハ20Aの機能素子23のそれぞれと新たな半導体ウェハ20Aの機能素子23のそれぞれとが、第3方向D3に沿って互いに対応するようにする。
続いて、図13の(b)に示されるように、新たな半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各切断予定ライン5a,5bに沿ってレーザ光L1を照射することにより、当該半導体基板21に対して、各切断予定ライン5a,5bに沿って改質領域(第2改質領域)7を形成すると共に、改質領域7から新たな半導体ウェハ20Aの回路層22側に伸展する亀裂(第2亀裂)9を形成する(第2形成工程)。ここでは、少なくとも研削した半導体ウェハ20Aの半導体基板21と新たな半導体ウェハ20Aの回路層22との界面(すなわち、直接接合した界面)に至るように、亀裂9を形成する。また、新たな半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各機能素子23に対応するようにレーザ光L2を照射することにより、当該半導体基板21に対して、機能素子23ごとにゲッタリング領域(第2ゲッタリング領域)4を形成する(第2形成工程)。レーザ光L1及びレーザ光L2のそれぞれの照射条件については、上述したとおりである。なお、改質領域7の形成及びゲッタリング領域4の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図14の(a)に示されるように、改質領域7及びゲッタリング領域4が形成された半導体ウェハ20Aの半導体基板21を研削する(第2研削工程)。このとき、改質領域7を除去し、半導体ウェハ20Aの半導体基板21の裏面21rに亀裂9を露出させる。また、ゲッタリング領域4の一部を除去する。ここでは、裏面21r側から半導体基板21を研削し、半導体基板21(すなわち半導体ウェハ20A)を薄化する。ここでは、例えば半導体基板21の厚さが3μm以上13μm以下程度となるように(一例として回路層22の厚さと同程度となるように)、半導体基板21を研削する。これにより、半導体ウェハ20Aの全体の厚さを、例えば6μm以上26μm以下程度とする。この研削により形成される新たな裏面21rは、直接接合が可能な程度の平面度とされる(一例として鏡面化される)。
その後、図14の(b)に示されるように、研削した半導体ウェハ20Aへの新たな半導体ウェハ20Aの直接接合、新たな半導体ウェハ20Aへの改質領域7及びゲッタリング領域4の形成、新たな半導体ウェハ20Aの研削という流れを繰り返すことで、積層体10を構成する。これにより、例えば、ドライバICとしての機能素子23を含む1つの半導体ウェハ20Bと、半導体メモリとしての機能素子23を含む複数(ここでは9つ)の半導体ウェハ20Aと、が積層され、複数(ここでは10個)の半導体ウェハ20からなる積層体10が得られる。
図14の(b)においては、上記のように得られた積層体10を反転した状態において保持具Hにより保持している。すなわち、ここでは、積層体10の他端10bが保持具H側に向けられると共に、一端10aを含む半導体ウェハ20Aが最も保持具Hと反対側に望み、その半導体基板21の裏面21rが露出されている。なお、以降の工程の説明においては、積層体10の積層構造を省略し、アクティブ領域11と切断領域12とを代表的に図示する。
続いて、図15に示されるように、半導体ウェハ20Bの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各切断予定ライン5a,5bに沿ってレーザ光L1を照射することにより、当該半導体基板21に対して、各切断予定ライン5a,5bに沿って改質領域7を形成すると共に、改質領域7から半導体ウェハ20Bの回路層22側に伸展する亀裂9を形成する。ここでは、少なくとも半導体ウェハ20Aの回路層22と半導体ウェハ20Bの回路層22との界面(すなわち、直接接合した界面)に至るように、亀裂9を形成する。これにより、当該亀裂9は、各切断予定ライン5a,5bに沿って、最も保持具H側に位置する半導体ウェハ20Aの半導体基板21の裏面21rまで一続きとなる。また、半導体ウェハ20Bの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各機能素子23(すなわち、ドライバICとしての各機能素子23)に対応するようにレーザ光L2を照射することにより、当該半導体基板21に対して、機能素子23ごとにゲッタリング領域4を形成する。レーザ光L1及びレーザ光L2のそれぞれの照射条件については、上述したとおりである。なお、改質領域7の形成及びゲッタリング領域4の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図16の(a)に示されるように、改質領域7及びゲッタリング領域4が形成された半導体ウェハ20Bの半導体基板21を研削する。このとき、改質領域7を除去し、半導体ウェハ20Bの半導体基板21の裏面21rに亀裂9を露出させる。なお、ゲッタリング領域4は残存させる。ここでは、裏面21r側から半導体基板21を研削し、半導体基板21(すなわち半導体ウェハ20B)を薄化する。ここでは、例えば半導体基板21の厚さが200μm程度となるように、半導体ウェハ20Bの半導体基板21を研削する。半導体ウェハ20Bの半導体基板21の厚さを他の半導体基板21よりも厚く残すのは、半導体ウェハ20Bの半導体基板21が積層型素子15においてサポート基板となるためである。
その後、図16の(b)に示されるように、積層体10をエキスパンドテープ等の拡張可能な支持部材Sにより支持した状態とする。このとき、半導体ウェハ20Bの半導体基板21の裏面21rを支持部材S側に配置する。その状態において、支持部材Sを拡張することにより、各切断予定ライン5a,5bに沿って積層体10が切断されることにより得られた複数の積層型素子15を互いに離間させ、各積層型素子15をピックアップする(ピックアップ工程)。
以上説明したように、第1実施形態に係る積層型素子の製造方法では、半導体ウェハ20Aの半導体基板21の研削、半導体ウェハ20Aの半導体基板21への新たな半導体ウェハ20Aの回路層22の直接接合、新たな半導体ウェハ20Aの半導体基板21の研削、という流れを繰り返すことで、各半導体基板21が薄化された状態で複数の半導体ウェハ20Aが積層された積層体10を得ることができる。しかも、各半導体基板21を研削する前に各半導体基板21の内部にゲッタリング領域4を形成し、各半導体基板21を研削する際にゲッタリング領域4の一部を除去することで、薄化された各半導体基板21の内部に適切なゲッタリング領域4を形成することができる。よって、第1実施形態に係る積層型素子の製造方法によれば、積層型素子の薄化及び適切なゲッタリング領域4の形成の両立が可能となる。
例えば、レーザ光L2の入射方向における幅が4μm程度のゲッタリング領域4を形成した後に、研削によって3μm分だけゲッタリング領域4を除去することで、半導体基板21を厚さ5μm程度に薄化しつつ、レーザ光L2の入射方向における幅が1μm程度のゲッタリング領域4を、薄化された半導体基板21に確実に形成することができる。
また、第1実施形態に係る積層型素子の製造方法では、各半導体基板21の内部にゲッタリング領域4を形成する際に、各半導体基板21の内部に、各切断予定ライン5a,5bに沿って改質領域7を形成する。このように、各半導体基板21を研削する前に各半導体基板21の内部に改質領域7を形成することで、各半導体基板21の内部に改質領域7が形成された積層体10を得ることができる。ここで、上述したような積層体10の切断にブレードダイシングを利用すると、半導体ウェハ20Aの接合界面でのチッピングにより歩留まりの低下が顕著となる。これに対して、第1実施形態に係る積層型素子の製造方法にあっては、各半導体基板21の内部に形成された改質領域7から亀裂9を伸展させることで、半導体ウェハ20Aの接合界面でのチッピングを抑制しつつ積層体10を切断することができる。よって、歩留まりの向上を実現することができる。
また、第1実施形態に係る積層型素子の製造方法では、ゲッタリング領域4を形成するためのレーザ光L2のパルス幅が、改質領域7を形成するためのレーザ光L1のパルス幅よりも短い。これにより、ゲッタリング領域4からの亀裂の伸展を抑制する一方で、改質領域7からの亀裂9の伸展を促進することができる。
また、第1実施形態に係る積層型素子の製造方法では、各半導体基板21の内部に改質領域7を形成する際に、改質領域7から回路層22側に伸展する亀裂9を形成する。特に、第1実施形態に係る積層型素子の製造方法では、各半導体基板21の内部に改質領域7を形成する際に、互いに直接接合された半導体基板21と回路層22との界面に至るように亀裂9を形成する。これにより、各切断予定ライン5a,5bに沿って積層体10をより精度良く且つより容易に切断することができる。
また、第1実施形態に係る積層型素子の製造方法では、各半導体基板21を研削する際に、改質領域7を除去し、半導体基板21の裏面21rに亀裂9を露出させる。これにより、製造された積層型素子15の切断面に改質領域7が残存しないため、積層型素子15の抗折強度の低下を抑制することができる。
また、第1実施形態に係る積層型素子の製造方法では、各切断予定ライン5a,5bに沿って積層体10が切断されることにより得られた複数の積層型素子15をピックアップする。これにより、積層型素子15を効率良く得ることができる。
[第2実施形態]
[第2実施形態]
第2実施形態に係る積層型素子の製造方法の一例について説明する。ここでは、まず、図17の(a)に示されるように、サポート基板60を用意する。サポート基板60は、ガラス基板及び半導体基板等の任意の基板である。続いて、図17の(b)に示されるように、半導体ウェハ(第1ウェハ)20Aを用意する。続いて、半導体ウェハ20Aの回路層22をサポート基板60の表面60sに接合する。この接合には、例えば樹脂接合を用いることができる。
続いて、図18の(a)に示されるように、半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各切断予定ライン5a,5bに沿ってレーザ光L1を照射することにより、当該半導体基板21に対して、各切断予定ライン5a,5bに沿って改質領域(第1改質領域)7を形成すると共に、改質領域7から半導体ウェハ20Aの回路層22側に伸展する亀裂(第1亀裂)9を形成する(第1形成工程)。ここでは、少なくともサポート基板60と半導体ウェハ20Aの回路層22との界面(すなわち、接合した界面)に至り、且つサポート基板60に至らないように、亀裂9を形成する。また、半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各機能素子23に対応するようにレーザ光L2を照射することにより、当該半導体基板21に対して、機能素子23ごとにゲッタリング領域(第1ゲッタリング領域)4を形成する(第1形成工程)。レーザ光L1及びレーザ光L2のそれぞれの照射条件については、第1実施形態で述べたとおりである。なお、改質領域7の形成及びゲッタリング領域4の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図18の(b)に示されるように、改質領域7及びゲッタリング領域4が形成された半導体ウェハ20Aの半導体基板21を研削する(第1研削工程)。このとき、改質領域7を除去し、半導体ウェハ20Aの半導体基板21の裏面21rに亀裂9を露出させる。また、ゲッタリング領域4の一部を除去する。ここでは、裏面21r側から半導体基板21を研削し、半導体基板21(すなわち半導体ウェハ20A)を薄化する。ここでは、例えば半導体基板21の厚さが3μm以上13μm以下程度となるように(一例として回路層22の厚さと同程度となるように)、半導体基板21を研削する。これにより、半導体ウェハ20Aの全体の厚さを、例えば6μm以上26μm以下程度とする。この研削により形成される新たな裏面21rは、直接接合が可能な程度の平面度とされる(一例として鏡面化される)。
続いて、図19の(a)に示されるように、新たな半導体ウェハ(第2ウェハ)20Aを用意し、研削した半導体ウェハ20Aの半導体基板21に、新たな半導体ウェハ20Aの回路層22を直接接合する(接合工程)。また、このとき、研削した半導体ウェハ20Aの機能素子23のそれぞれと新たな半導体ウェハ20Aの機能素子23のそれぞれとが、第3方向D3に沿って互いに対応するようにする。
続いて、図19の(b)に示されるように、新たな半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各切断予定ライン5a,5bに沿ってレーザ光L1を照射することにより、当該半導体基板21に対して、各切断予定ライン5a,5bに沿って改質領域(第2改質領域)7を形成すると共に、改質領域7から新たな半導体ウェハ20Aの回路層22側に伸展する亀裂(第2亀裂)9を形成する(第2形成工程)。ここでは、少なくとも研削した半導体ウェハ20Aの半導体基板21と新たな半導体ウェハ20Aの回路層22との界面(すなわち、直接接合した界面)に至るように、亀裂9を形成する。また、新たな半導体ウェハ20Aの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各機能素子23に対応するようにレーザ光L2を照射することにより、当該半導体基板21に対して、機能素子23ごとにゲッタリング領域(第2ゲッタリング領域)4を形成する(第2形成工程)。レーザ光L1及びレーザ光L2のそれぞれの照射条件については、第1実施形態で述べたとおりである。なお、改質領域7の形成及びゲッタリング領域4の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図20の(a)に示されるように、改質領域7及びゲッタリング領域4が形成された半導体ウェハ20Aの半導体基板21を研削する(第2研削工程)。このとき、改質領域7を除去し、半導体ウェハ20Aの半導体基板21の裏面21rに亀裂9を露出させる。また、ゲッタリング領域4の一部を除去する。ここでは、裏面21r側から半導体基板21を研削し、半導体基板21(すなわち半導体ウェハ20A)を薄化する。ここでは、例えば半導体基板21の厚さが3μm以上13μm以下程度となるように(一例として回路層22の厚さと同程度となるように)、半導体基板21を研削する。これにより、半導体ウェハ20Aの全体の厚さを、例えば6μm以上26μm以下程度とする。この研削により形成される新たな裏面21rは、直接接合が可能な程度の平面度とされる(一例として鏡面化される)。
その後、図20の(b)、図21の(a)及び図21の(b)に示されるように、研削した半導体ウェハ20Aへの新たな半導体ウェハ20Aの直接接合、新たな半導体ウェハ20Aへの改質領域7及びゲッタリング領域4の形成、新たな半導体ウェハ20Aの研削という流れを繰り返すことで、サポート基板60上に積層された複数(ここでは9つ)の半導体ウェハ20Aを含む積層体を構成する。
続いて、図22に示されるように、半導体ウェハ20Bを用意し、研削した半導体ウェハ20Aの半導体基板21に、半導体ウェハ20Bの回路層22を直接接合する。また、このとき、研削した半導体ウェハ20Aの機能素子23のそれぞれと半導体ウェハ20Bの機能素子23のそれぞれとが、第3方向D3に沿って互いに対応するようにする。これにより、積層体10が得られる。ここでの積層体10は、半導体基板21と回路層22とが積層体10の全体にわたって交互に積層されている。
続いて、図15に示されるように、半導体ウェハ20Bの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各切断予定ライン5a,5bに沿ってレーザ光L1を照射することにより、当該半導体基板21に対して、各切断予定ライン5a,5bに沿って改質領域7を形成すると共に、改質領域7から半導体ウェハ20Bの回路層22側に伸展する亀裂9を形成する。ここでは、少なくとも半導体ウェハ20Aの半導体基板21と半導体ウェハ20Bの回路層22との界面(すなわち、直接接合した界面)に至るように、亀裂9を形成する。これにより、当該亀裂9は、各切断予定ライン5a,5bに沿って、最も保持具H側(すなわち、サポート基板60が接合されていた側)に位置する半導体ウェハ20Aの回路層22の表面まで一続きとなる。また、半導体ウェハ20Bの半導体基板21の裏面21rをレーザ光L1の入射面として、当該半導体基板21に対して、各機能素子23(すなわち、ドライバICとしての各機能素子23)に対応するようにレーザ光L2を照射することにより、当該半導体基板21に対して、機能素子23ごとにゲッタリング領域4を形成する。レーザ光L1及びレーザ光L2のそれぞれの照射条件については、第1実施形態で述べたとおりである。なお、改質領域7の形成及びゲッタリング領域4の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図16の(a)に示されるように、改質領域7及びゲッタリング領域4が形成された半導体ウェハ20Bの半導体基板21を研削する。このとき、改質領域7を除去し、半導体ウェハ20Bの半導体基板21の裏面21rに亀裂9を露出させる。なお、ゲッタリング領域4は残存させる。ここでは、裏面21r側から半導体基板21を研削し、半導体基板21(すなわち半導体ウェハ20B)を薄化する。ここでは、例えば半導体基板21の厚さが200μm程度となるように、半導体ウェハ20Bの半導体基板21を研削する。半導体ウェハ20Bの半導体基板21の厚さを他の半導体基板21よりも厚く残すのは、半導体ウェハ20Bの半導体基板21が積層型素子15においてサポート基板となるためである。
その後、図16の(b)に示されるように、積層体10をエキスパンドテープ等の拡張可能な支持部材Sにより支持した状態とする。このとき、半導体ウェハ20Bの半導体基板21の裏面21rを支持部材S側に配置する。その状態において、支持部材Sを拡張することにより、各切断予定ライン5a,5bに沿って積層体10が切断されることにより得られた複数の積層型素子15を互いに離間させ、各積層型素子15をピックアップする(ピックアップ工程)。
以上の第2実施形態に係る積層型素子の製造方法によっても、第1実施形態と同様の効果が奏される。
[変形例]
[変形例]
以上の実施形態は、本発明に係る積層型素子の製造方法の一実施形態について説明したものである。したがって、本発明に係る積層型素子の製造方法は、上記の実施形態に限定されず、各請求項の要旨を変更しない範囲において、任意の変形が可能である。
例えば、改質領域7から伸展した亀裂9は、当該改質領域7を形成した時点では、形成済みの亀裂9と繋がらず、その後、半導体基板21を研削した際に、形成済みの亀裂9と繋がってもよい。また、各切断予定ライン5a,5bに沿った亀裂9は、積層体10を構成した時点では、第3方向D3に沿って一続きとなっておらず、少なくとも一部で分離されていてもよい。その場合にも、支持部材Sを拡張することにより、各切断予定ライン5a,5bに沿って積層体10を切断することができる。
また、各切断予定ライン5a,5bを、格子状に設けられた金属配線部26の中心(第3方向D3に平行な方向から見た場合における幅の中心)を通るように格子状に設定し、各切断予定ライン5a,5bに沿って積層体10を切断してもよい。積層体10を構成する工程の中で、各切断予定ライン5a,5bに沿って半導体基板21の内部に改質領域7を形成することで、金属配線部26の中心を通るように各切断予定ライン5a,5bが設定された場合であっても、各切断予定ライン5a,5bに沿って積層体10を切断することができる。
また、各切断予定ライン5a,5bに沿って改質領域7を形成する方法以外の方法で、各切断予定ライン5a,5bに沿って積層体10を切断してもよい。
なお、上記実施形態において、2つの半導体ウェハ20の接合に際し、それぞれの機能素子23が互いに対応するように積層している。一方の半導体ウェハ20の各機能素子23と他方の半導体ウェハ20の各機能素子23とが互いに対応するとは、1つのアクティブ領域11において一方の半導体ウェハ20の少なくとも1つ機能素子23と他方の半導体ウェハ20の少なくとも1つの機能素子23とが所定の位置関係を有することを意味する。したがって、例えば、機能素子23のメモリセル22a同士が一対一に対応する場合に限定されず、一対多に対応する場合もある。また、メモリセル22a同士が一対一に対応する場合であっても、第3方向D3に沿って並ぶ場合に限らず、第1方向D1及び第2方向D2における位置が互いに異なる場合もある。
また、上記実施形態においては、回路層22を半導体基板21や別の回路層22に直接接合する一例について説明した。回路層22を直接接合する場合には、回路層22の表面に対して平坦化処理を施し得るが、この平坦化処理としては、回路層22の表面の絶縁膜等を平坦化処理する場合に加えて、回路層22の表面に樹脂等からなる平坦化膜を形成する場合等がある。すなわち、回路層22は、膜状の他の層が介在する状態において、半導体基板21や回路層22に接合される場合もある。したがって、回路層22の接合は、上記の直接接合の例に限定されない。
4…ゲッタリング領域(第1ゲッタリング領域、第2ゲッタリング領域)、5a,5b…切断予定ライン、7…改質領域(第1改質領域、第2改質領域)、9…亀裂(第1亀裂、第2亀裂)、15…積層型素子、20A,20B…半導体ウェハ(第1ウェハ、第2ウェハ)、21…半導体基板、21f…表面、21r…裏面、22…回路層、23…機能素子、L1,L2…レーザ光。
Claims (5)
- 表面及び裏面を有する半導体基板と、前記表面に沿って2次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハとして、第1ウェハを用意し、前記第1ウェハの前記半導体基板に対して、前記機能素子のそれぞれに対応するようにレーザ光を照射することにより、前記機能素子ごとに第1ゲッタリング領域を形成する第1形成工程と、
前記第1形成工程の後に、前記第1ウェハの前記半導体基板を研削し、前記第1ゲッタリング領域の一部を除去する第1研削工程と、
前記第1研削工程の後に、前記半導体ウェハとして、第2ウェハを用意し、前記第1ウェハの前記機能素子のそれぞれと前記第2ウェハの前記機能素子のそれぞれとが互いに対応するように、前記第1ウェハの前記半導体基板に前記第2ウェハの前記回路層を接合する接合工程と、
前記接合工程の後に、前記第2ウェハの前記半導体基板に対して、前記機能素子のそれぞれに対応するようにレーザ光を照射することにより、前記機能素子ごとに第2ゲッタリング領域を形成する第2形成工程と、
前記第2形成工程の後に、前記第2ウェハの前記半導体基板を研削し、前記第2ゲッタリング領域の一部を除去する第2研削工程と、を備える、積層型素子の製造方法。 - 前記第1形成工程においては、前記第1ウェハの前記半導体基板に対して、前記機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、前記切断予定ラインに沿って第1改質領域を形成し、
前記第2形成工程においては、前記第2ウェハの前記半導体基板に対して、前記切断予定ラインに沿ってレーザ光を照射することにより、前記切断予定ラインに沿って第2改質領域を形成する、請求項1に記載の積層型素子の製造方法。 - 前記第1形成工程においては、前記第1改質領域から前記第1ウェハの前記回路層側に伸展する第1亀裂を形成し、
前記第1研削工程においては、前記第1改質領域を除去し、前記第1ウェハの前記半導体基板の前記裏面に前記第1亀裂を露出させ、
前記第2形成工程においては、前記第2改質領域から前記第2ウェハの前記回路層側に伸展する第2亀裂を形成し、
前記第2研削工程においては、前記第2改質領域を除去し、前記第2ウェハの前記半導体基板の前記裏面に前記第2亀裂を露出させる、請求項2に記載の積層型素子の製造方法。 - 前記第1ゲッタリング領域及び前記第2ゲッタリング領域を形成するためのレーザ光のパルス幅は、前記第1改質領域及び前記第2改質領域を形成するためのレーザ光のパルス幅よりも短い、請求項2又は3に記載の積層型素子の製造方法。
- 前記第2研削工程の後に、前記機能素子の間を通るように設定された切断予定ラインに沿って前記第1ウェハ及び前記第2ウェハが切断されることにより得られた複数の積層型素子をピックアップするピックアップ工程を更に備える、請求項1〜4のいずれか一項に記載の積層型素子の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017146867A JP6925902B2 (ja) | 2017-07-28 | 2017-07-28 | 積層型素子の製造方法 |
CN201880048622.8A CN110945629B (zh) | 2017-07-28 | 2018-07-13 | 层叠型元件的制造方法 |
PCT/JP2018/026531 WO2019021864A1 (ja) | 2017-07-28 | 2018-07-13 | 積層型素子の製造方法 |
US16/633,367 US11069672B2 (en) | 2017-07-28 | 2018-07-13 | Laminated element manufacturing method |
KR1020207005256A KR102535989B1 (ko) | 2017-07-28 | 2018-07-13 | 적층형 소자의 제조 방법 |
DE112018003861.0T DE112018003861T5 (de) | 2017-07-28 | 2018-07-13 | Schichtelement-herstellungsverfahren |
TW107125452A TWI782062B (zh) | 2017-07-28 | 2018-07-24 | 層積型元件之製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017146867A JP6925902B2 (ja) | 2017-07-28 | 2017-07-28 | 積層型素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019029490A true JP2019029490A (ja) | 2019-02-21 |
JP6925902B2 JP6925902B2 (ja) | 2021-08-25 |
Family
ID=65040640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017146867A Active JP6925902B2 (ja) | 2017-07-28 | 2017-07-28 | 積層型素子の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US11069672B2 (ja) |
JP (1) | JP6925902B2 (ja) |
KR (1) | KR102535989B1 (ja) |
CN (1) | CN110945629B (ja) |
DE (1) | DE112018003861T5 (ja) |
TW (1) | TWI782062B (ja) |
WO (1) | WO2019021864A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7221076B2 (ja) * | 2019-02-18 | 2023-02-13 | 東京エレクトロン株式会社 | レーザー加工装置の設定方法、レーザー加工方法、レーザー加工装置、薄化システム、および基板処理方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134721A (ja) * | 2000-10-23 | 2002-05-10 | Nec Kyushu Ltd | Soiウェーハおよびその製造方法 |
JP2007165848A (ja) * | 2005-11-16 | 2007-06-28 | Denso Corp | 半導体チップの製造方法 |
JP2009272314A (ja) * | 2008-04-30 | 2009-11-19 | Shin Etsu Handotai Co Ltd | 多層シリコン半導体ウェーハ及びその作製方法 |
JP2015119111A (ja) * | 2013-12-19 | 2015-06-25 | 国立大学法人東京工業大学 | 半導体装置及びその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003338468A (ja) * | 2002-03-12 | 2003-11-28 | Hamamatsu Photonics Kk | 発光素子の製造方法、発光ダイオード、及び半導体レーザ素子 |
JP5365063B2 (ja) | 2008-05-07 | 2013-12-11 | 株式会社Sumco | シリコンウェーハの製造方法 |
JP4386142B2 (ja) * | 2009-01-23 | 2009-12-16 | 三菱化学株式会社 | 窒化物系半導体素子の製造方法 |
JP5258671B2 (ja) * | 2009-05-28 | 2013-08-07 | 三菱化学株式会社 | 窒化物系半導体素子の製造方法 |
JP5670764B2 (ja) * | 2011-01-13 | 2015-02-18 | 浜松ホトニクス株式会社 | レーザ加工方法 |
JP2013042119A (ja) * | 2011-07-21 | 2013-02-28 | Hamamatsu Photonics Kk | 発光素子の製造方法 |
JP6012185B2 (ja) * | 2012-01-30 | 2016-10-25 | 浜松ホトニクス株式会社 | 半導体デバイスの製造方法 |
JP6605278B2 (ja) * | 2015-09-29 | 2019-11-13 | 浜松ホトニクス株式会社 | レーザ加工方法 |
-
2017
- 2017-07-28 JP JP2017146867A patent/JP6925902B2/ja active Active
-
2018
- 2018-07-13 KR KR1020207005256A patent/KR102535989B1/ko active IP Right Grant
- 2018-07-13 CN CN201880048622.8A patent/CN110945629B/zh active Active
- 2018-07-13 DE DE112018003861.0T patent/DE112018003861T5/de active Pending
- 2018-07-13 WO PCT/JP2018/026531 patent/WO2019021864A1/ja active Application Filing
- 2018-07-13 US US16/633,367 patent/US11069672B2/en active Active
- 2018-07-24 TW TW107125452A patent/TWI782062B/zh active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134721A (ja) * | 2000-10-23 | 2002-05-10 | Nec Kyushu Ltd | Soiウェーハおよびその製造方法 |
JP2007165848A (ja) * | 2005-11-16 | 2007-06-28 | Denso Corp | 半導体チップの製造方法 |
JP2009272314A (ja) * | 2008-04-30 | 2009-11-19 | Shin Etsu Handotai Co Ltd | 多層シリコン半導体ウェーハ及びその作製方法 |
JP2015119111A (ja) * | 2013-12-19 | 2015-06-25 | 国立大学法人東京工業大学 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN110945629B (zh) | 2023-06-06 |
DE112018003861T5 (de) | 2020-04-16 |
JP6925902B2 (ja) | 2021-08-25 |
KR102535989B1 (ko) | 2023-05-24 |
US20210057402A1 (en) | 2021-02-25 |
TWI782062B (zh) | 2022-11-01 |
CN110945629A (zh) | 2020-03-31 |
WO2019021864A1 (ja) | 2019-01-31 |
US11069672B2 (en) | 2021-07-20 |
TW201921452A (zh) | 2019-06-01 |
KR20200029031A (ko) | 2020-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11817319B2 (en) | Laminated element manufacturing method | |
JP4932956B2 (ja) | 切断起点領域の形成方法 | |
KR101721709B1 (ko) | 가공 대상물 절단 방법 | |
KR20120039509A (ko) | 가공 대상물 절단 방법 | |
JP6012185B2 (ja) | 半導体デバイスの製造方法 | |
US11069672B2 (en) | Laminated element manufacturing method | |
JP5969214B2 (ja) | 半導体デバイスの製造方法 | |
US11158601B2 (en) | Laminated element manufacturing method | |
CN107799406B (zh) | 用于加工晶片的方法和用于加工载体的方法 | |
JP7223828B2 (ja) | 積層型素子の製造方法 | |
JP2013157449A (ja) | 半導体デバイスの製造方法 | |
JP2013157455A (ja) | 半導体デバイスの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200722 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210706 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210804 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6925902 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |