JP2019009936A

JP2019009936A - 電力変換装置

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Publication number: JP2019009936A
Application number: JP2017125220A
Authority: JP
Inventors: 純也今野; Junya Konno; 勇冨永; Isamu Tominaga
Original assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Current assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date: 2017-06-27
Filing date: 2017-06-27
Publication date: 2019-01-17
Anticipated expiration: 2037-06-27
Also published as: JP6807632B2

Abstract

【課題】複数の半導体素子に流れる電流のアンバランスをより低減可能な電力変換装置を提供する。【解決手段】変換部と、配線部と、を備えた電力変換装置が提供される。前記変換部は、複数の半導体素子を有し、前記複数の半導体素子によって交直変換を行う。前記配線部は、前記複数の半導体素子の交流側を並列に接続する。前記配線部は、前記複数の半導体素子のそれぞれに流れる電流に起因する相互インダクタンスの影響に応じて、前記複数の半導体素子に対する配線長を異ならせる。【選択図】図１

Description

本発明の実施形態は、電力変換装置に関する。

複数の半導体素子を用いて交直変換を行う電力変換装置がある。こうした電力変換装置においては、大容量化などを目的として、複数の半導体素子を並列に接続する場合がある。複数の半導体素子を並列に接続する場合、各半導体素子に接続される配線の配線インダクタンスをそろえるために、各配線の配線長を実質的に均一にすることが行われている（例えば、特許文献１参照）。

しかしながら、複数の相を並べて配置する場合などには、配線インダクタンスを均一にしたとしても、相互インダクタンスの影響が不均一になり、結果として各半導体素子に流れる電流にアンバランスが生じてしまう可能性があった。このため、電力変換装置では、各半導体素子に流れる電流のアンバランスをより低減できるようにすることが望まれる。

特開２００６−２０３９７４号公報

本発明の実施形態は、複数の半導体素子に流れる電流のアンバランスをより低減可能な電力変換装置を提供する。

本発明の実施形態によれば、変換部と、配線部と、を備えた電力変換装置が提供される。前記変換部は、複数の半導体素子を有し、前記複数の半導体素子によって交直変換を行う。前記配線部は、前記複数の半導体素子の交流側を並列に接続する。前記配線部は、前記複数の半導体素子のそれぞれに流れる電流に起因する相互インダクタンスの影響に応じて、前記複数の半導体素子に対する配線長を異ならせる。

複数の半導体素子に流れる電流のアンバランスをより低減可能な電力変換装置が提供される。

実施形態に係る電力変換装置を模式的に表すブロック図である。実施形態に係る配線部の一例を模式的に表す平面図である。参考の導電部を模式的に表す平面図である。参考の導電部の特性の一例を表すグラフ図である。実施形態に係る導電部の特性の一例を表すグラフ図である。導電部の特性の一例を表すグラフ図である。導電部の特性の一例を表すグラフ図である。実施形態に係る配線部の変形例を模式的に表す平面図である。実施形態に係る第１導電部の変形例を模式的に表す平面図である。

以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、実施形態に係る電力変換装置を模式的に表すブロック図である。
図１に表したように、電力変換装置１０は、変換部１２と、配線部１４と、を有する。変換部１２は、第１回路部２１と、第２回路部２２と、を有する。第１回路部２１は、複数の半導体モジュール２１ａ〜２１ｄを有する。第２回路部２２は、複数の半導体モジュール２２ａ〜２２ｄを有する。

半導体モジュール２１ａは、スイッチング素子３１、３２（半導体素子）と、整流素子３３、３４（半導体素子）と、を有する。スイッチング素子３２は、スイッチング素子３１と直列に接続されている。スイッチング素子３１、３２には、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴなどのパワー半導体が用いられる。整流素子３３は、スイッチング素子３１に対して逆並列に接続されている。整流素子３４は、スイッチング素子３２に対して逆並列に接続されている。整流素子３３、３４は、いわゆる還流ダイオードである。

半導体モジュール２１ｂ〜２１ｄ、２２ａ〜２２ｄの構成は、半導体モジュール２１ａの構成と実質的に同じである。従って、これらについての詳細な説明は省略する。

変換部１２は、スイッチング素子３１、３２、整流素子３３、３４などの複数の半導体素子を有し、これらの複数の半導体素子によって交直変換を行う。この例において、変換部１２は、直流電力を交流電力に変換する単相フルブリッジ回路である。

電力変換装置１０は、例えば、直流電源２と電気的に接続される一対の直流側配線１６ａ、１６ｂをさらに有する。直流側配線１６ａは、直流電源２の高電位端子と電気的に接続される。直流側配線１６ｂは、直流電源２の低電位端子と電気的に接続される。直流側配線１６ａ、１６ｂは、例えば、平行平板状のラミネートブスバーである。

変換部１２は、直流側配線１６ａ、１６ｂを介して直流電源２と電気的に接続されるとともに、配線部１４を介して交流負荷４と電気的に接続される。変換部１２は、直流電源２から供給された直流電力を交流電力に変換し、変換後の交流電力を交流負荷４に供給する。

変換部１２による交直変換は、直流電力から交流電力への変換に限ることなく、交流電力から直流電力への変換、交流電力から交流電力への変換でもよい。変換部１２は、例えば、交流電力を直流電力に変換するダイオードブリッジ回路などでもよい。変換部１２に設けられる複数の半導体素子は、スイッチング素子に限ることなく、整流素子でもよい。変換部１２は、直流電力から交流電力への変換と交流電力から直流電力への変換との双方向の変換を可能とする回路でもよい。変換部１２の回路構成は、直流電力から交流電力への変換、及び交流電力から直流電力への変換の少なくとも一方が可能な任意の回路構成でよい。交流電力は、単相交流でもよいし、三相交流などでもよい。変換部１２は、三相フルブリッジ回路などでもよい。以下、本願明細書においては、単相フルブリッジ回路を例に説明を行う。

各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄにおいて、スイッチング素子３１の一方の主端子（例えばコレクタ）は、高電位側の直流側配線１６ａと電気的に接続されている。スイッチング素子３１の他方の主端子（例えばエミッタ）は、スイッチング素子３２の一方の主端子と電気的に接続されている。スイッチング素子３２の他方の主端子は、低電位側の直流側配線１６ｂと電気的に接続されている。

この例においては、スイッチング素子３１及び整流素子３３が上側アームの半導体素子であり、スイッチング素子３２及び整流素子３４が下側アームの半導体素子である。そして、この例では、スイッチング素子３１とスイッチング素子３２との接続点が、変換部１２の交流出力点となる。

各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄは、例えば、一対の直流端子３５ａ、３５ｂと、交流端子３６と、を有する。直流端子３５ａは、スイッチング素子３１の一方の主端子と接続される。スイッチング素子３１は、直流端子３５ａを介して直流側配線１６ａと接続される。直流端子３５ｂは、スイッチング素子３２の他方の主端子と接続される。スイッチング素子３２は、直流端子３５ｂを介して直流側配線１６ａと接続される。交流端子３６は、スイッチング素子３１とスイッチング素子３２との接続点と接続される。

配線部１４は、第１導電部４１と、第２導電部４２と、を有する。第１導電部４１は、第１回路部２１の各スイッチング素子３１、３２の接続点（交流端子３６）と接続される。第１導電部４１は、第１回路部２１の各スイッチング素子３１、３２を並列に接続する。第２導電部４２は、第２回路部２２の各スイッチング素子３１、３２の接続点（交流端子３６）と接続される。第２導電部４２は、第２回路部２２の各スイッチング素子３１、３２を並列に接続する。

このように、第１導電部４１は、複数の半導体素子の一部を並列に接続し、第２導電部４２は、複数の半導体素子の別の一部を並列に接続する。配線部１４は、複数の半導体素子である各スイッチング素子３１、３２の交流側を並列に接続する。

この例において、第１導電部４１は、４つのスイッチング素子３１、３２（４つの半導体モジュール２１ａ〜２１ｄ）を並列に接続している。第２導電部４２は、４つのスイッチング素子３１、３２（４つの半導体モジュール２２ａ〜２２ｄ）を並列に接続している。第１導電部４１及び第２導電部４２の並列接続する半導体素子の数は、４つに限ることなく、２つ又は３つでもよいし、５つ以上でもよい。

第１導電部４１は、交流負荷４の一端と電気的に接続される。第２導電部４２は、交流負荷４の他端と電気的に接続される。第１導電部４１は、例えば、外部配線６ａを介して交流負荷４の一端と電気的に接続される。第２導電部４２は、例えば、外部配線６ｂを介して交流負荷４の他端と電気的に接続される。外部配線６ａ、６ｂは、例えば、平行平板状のラミネートブスバーである。変換部１２が、交流から直流への変換を行う場合には、第１導電部４１及び第２導電部４２は、外部配線６ａ、６ｂを介して交流電源と電気的に接続される。

第１回路部２１は、フルブリッジ回路の１つのレグ（相）に対応する。第２回路部２２は、フルブリッジ回路の別の１つのレグに対応する。変換部１２は、各レグにおいて複数のスイッチング素子３１、３２を並列に接続する。これにより、例えば、１つのスイッチング素子３１、３２の耐圧を抑えつつ、変換部１２の大容量化に対応することができる。例えば、変換部１２の大型化を押さえつつ、変換部１２を大容量化することができる。変換部１２の回路構成は、複数の半導体素子の交流側を並列に接続した状態で、交直変換を行うことができる任意の回路構成でよい。

図２は、実施形態に係る配線部の一例を模式的に表す平面図である。
図２に表したように、各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄは、所定の方向に並べて配置される。すなわち、各スイッチング素子３１、３２及び各整流素子３３、３４は、所定の方向に並べて配置される。各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄは、例えば、ヒートシンクの上に所定の間隔を空けて並べて配置される。

第２導電部４２は、各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄの並ぶ所定の方向において、第１導電部４１と並べて配置される。この場合、第２導電部４２に流れる電流の向きは、第１導電部４１に流れる電流の向きと逆向きである。

第１導電部４１は、各半導体モジュール２１ａ〜２１ｄのそれぞれの交流端子３６を連続的に接続する板状である。第２導電部４２は、各半導体モジュール２２ａ〜２２ｄのそれぞれの交流端子３６を連続的に接続する板状である。第１導電部４１及び第２導電部４２は、いわゆるブスバーである。

第１導電部４１は、第２導電部４２から離間するに従って、スイッチング素子３１、３２に対する配線長が短くなるようにする。ここで、配線長とは、例えば、交流端子３６から外部配線６ａとの接続端までの長さである。この例では、第２導電部４２に最も近い半導体モジュール２１ｄに対する配線長ＩＬ１４が最も長く、半導体モジュール２１ｃに対する配線長ＩＬ１３、半導体モジュール２１ｂに対する配線長ＩＬ１２、半導体モジュール２１ａに対する配線長ＩＬ１１の順に、次第に短くなるように、第１導電部４１が形成されている。

第２導電部４２は、第１導電部４１から離間するに従って、スイッチング素子３１、３２に対する配線長が短くなるようにする。この例では、第１導電部４１に最も近い半導体モジュール２２ａに対する配線長ＩＬ２１が最も長く、半導体モジュール２２ｂに対する配線長ＩＬ２２、半導体モジュール２２ｃに対する配線長ＩＬ２３、半導体モジュール２２ｄに対する配線長ＩＬ２４の順に、次第に短くなるように、第２導電部４２が形成されている。

第２導電部４２に流れる電流の向きが、第１導電部４１に流れる電流の向きと逆向きである場合、相互インダクタンスは、インダクタンスを互いに打ち消し合うように作用する。そして、相互インダクタンスの影響は、距離が近いほど大きくなる。従って、第１導電部４１は、第２導電部４２から離間するに従って、スイッチング素子３１、３２に対する配線長が短くなるようにし、第２導電部４２は、第１導電部４１から離間するに従って、スイッチング素子３１、３２に対する配線長が短くなるようにする。すなわち、相互インダクタンスの影響の大きい部分では、配線長を長くして配線インダクタンスを大きくし、相互インダクタンスの影響の小さい部分では、配線長を短くして配線インダクタンスを小さくする。これにより、各スイッチング素子３１、３２に対するインダクタンスのアンバランスを抑制することができる。

以上、説明したように、本実施形態に係る電力変換装置１０では、配線部１４が、各スイッチング素子３１、３２のそれぞれに流れる電流に起因する相互インダクタンスの影響に応じて、各スイッチング素子３１、３２に対する配線長を異ならせている。これにより、配線長を均一にした場合と比べて、各スイッチング素子３１、３２に対するインダクタンスのアンバランスをより抑制することができる。各スイッチング素子３１、３２に流れる電流のアンバランスをより低減させ、各スイッチング素子３１、３２のスペックを最大限活用することが可能となる。このように、本実施形態によれば、複数の半導体素子に流れる電流のアンバランスをより低減可能な電力変換装置１０が提供される。

各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄ（複数の半導体素子）の並ぶ間隔ＰＴを適切に設定することにより、各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄを並列に接続して電流を流す際に、各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄのそれぞれに流れる電流に起因する相互インダクタンスの影響が大きくなる。このような場合に、上記のように、配線長の異なる配線部１４を採用する。これにより、各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄを高密度に配置しつつ、各素子に流れる電流のアンバランスを低減させることができる。電力変換装置１０の大型化を抑制しつつ、各素子のスペックを最大限活用することができる。なお、各半導体モジュール２１ａ〜２１ｄ、２２ａ〜２２ｄ（複数の半導体素子）の並ぶ間隔ＰＴは、一定でもよいし、異なってもよい。

各スイッチング素子３１、３２に流れる電流に起因する相互インダクタンスの影響は、例えば、有限要素法を用いた解析システムによって解析することができる。第１導電部４１及び第２導電部４２の形状は、こうした解析結果に基づいて決定すればよい。換言すれば、各配線長ＩＬ１１〜ＩＬ１４、ＩＬ２１〜ＩＬ２４は、有限要素法などを用いた解析の解析結果に基づいて決定すればよい。

図３は、参考の導電部を模式的に表す平面図である。
図３に表したように、参考の導電部ＢＳ１、ＢＳ２では、各配線長ＩＬ３１〜ＩＬ３４、ＩＬ４１〜ＩＬ４４が、実質に均一になるようにしている。本願発明者らは、本実施形態に係る導電部４１、４２及び参考の導電部ＢＳ１、ＢＳ２のそれぞれの特性について、検討を行った。

図４は、参考の導電部の特性の一例を表すグラフ図である。
図５は、実施形態に係る導電部の特性の一例を表すグラフ図である。
図４は、参考の導電部ＢＳ１に電流を流した時の電流のアンバランスの解析結果の一例を表す。図５は、実施形態に係る第１導電部４１に電流を流した時の電流のアンバランスの解析結果の一例を表す。電流のアンバランスは、平均値に対する相対値にて評価する。図４及び図５の横軸は、各半導体モジュール２１ａ〜２１ｄを表し、縦軸は、各半導体モジュール２１ａ〜２１ｄに流れる電流のアンバランスを表している。解析は、有限要素法解析システム「Ｆｅｍｔｅｔ（登録商標）」を用いて行った。

図４に表したように、参考の導電部ＢＳ１では、流れる電流の周波数が高くなるにつれて、導電部ＢＳ２に近い半導体モジュール２１ｄに流れる電流の比率が高くなる傾向にある。

一方、図５に表したように、第１導電部４１では、電流の周波数が高くなった場合にも、導電部ＢＳ１と比べて半導体モジュール２１ｄに流れる電流の比率が抑えられていることが分かる。

導電部ＢＳ１における電流アンバランスの最大値は、５００００Ｈｚの時の半導体モジュール２１ｄの約＋４６％である。これに対して、第１導電部４１における電流アンバランスの最大値は、５０００Ｈｚの時の半導体モジュール２１ａの約＋２３％である。このように、第１導電部４１では、導電部ＢＳ１と比べて電流アンバランスの最大値が低減している。

図６は、導電部の特性の一例を表すグラフ図である。
図６は、第１導電部４１及び導電部ＢＳ１のインピーダンスの周波数特性の一例を表している。図６の横軸は、周波数であり、縦軸は、インピーダンスである。周波数特性は、上記の有限要素法解析システムによる解析によって求めた。この際、各経路のインピーダンスの実部と虚部のどちらが支配的であるかを確認できれば良いため、４並列合算のインピーダンスについて解析を行った。

図６において、特性ＣＴＲ１は、第１導電部４１のインピーダンスの実部の周波数特性を表す。特性ＣＴＩ１は、第１導電部４１のインピーダンスの虚部の周波数特性を表す。特性ＣＴＲ２は、導電部ＢＳ１のインピーダンスの実部の周波数特性を表す。特性ＣＴＩ２は、導電部ＢＳ２のインピーダンスの虚部の周波数特性を表す。

図６に表したように、周波数の低い領域では、インピーダンスの実部（抵抗成分）の方が虚部よりも大きいか、実部と虚部とが同程度である。従って、各経路の長さが等しくなるようにすることで、インピーダンスの差を小さくすることができる。一方、周波数の高い領域では、インピーダンスの虚部（インダクタンス成分）が支配的となる。このため、第１導電部４１のように、電流の経路長よりも相互インダクタンスを考慮した導体形状とする。これにより、複数の半導体素子に流れる電流のアンバランスを抑制することができる。

図７は、導電部の特性の一例を表すグラフ図である。
図７は、第１導電部４１及び導電部ＢＳ１のそれぞれと同形状の銅導体を用いて並列接続し、試験を行った結果である。図７の横軸は、各半導体モジュール２１ａ〜２１ｄを表し、縦軸は、各半導体モジュール２１ａ〜２１ｄに流れる電流のアンバランスを表している。

また、図７において、特性ＤＣ１は、第１導電部４１に直流電流を流した時の結果である。特性ＡＣ１は、第１導電部４１にステップ状の電圧を印加し、交流電流を流した時の結果である。特性ＤＣ２は、導電部ＢＳ１に直流電流を流した時の結果である。特性ＡＣ２は、導電部ＢＳ１にステップ状の電圧を印加し、過渡電流を流した時の結果である。

図７に表したように、直流電流を流した時には、第１導電部４１及び導電部ＢＳ１のいずれを用いた場合でも、電流は、各半導体モジュール２１ａ〜２１ｄにほぼ均等に流れている。

一方、交流電流を流した時には、半導体モジュール２１ｄ側に流れる電流が大きくなるという結果が確認できた。また、この際、第１導電部４１の電流アンバランスは、およそ−８．２％〜＋１７％である。導電部ＢＳ１の電流アンバランスは、およそ−１６％〜＋２６％である。このように、インダクタンス成分の影響により電流のバランスが変化し、第１導電部４１において導電部ＢＳ１よりもアンバランスが小さくなるという結果も確認できた。これらの結果から、並列接続の配線部１４を適切な形状に設計することで、電流アンバランスを低減可能であることが分かる。

図８は、実施形態に係る配線部の変形例を模式的に表す平面図である。
図８に表したように、この例では、第１導電部４１が、複数の半導体モジュール２１ａ〜２１ｄのそれぞれに対応する複数の配線４１ａ〜４１ｄを有し、第２導電部４２が、複数の半導体モジュール２２ａ〜２２ｄのそれぞれに対応する複数の配線４２ａ〜４２ｄを有する。

各配線４１ａ〜４１ｄは、各半導体モジュール２１ａ〜２１ｄの交流端子３６を外部配線６ａに接続することにより、各半導体モジュール２１ａ〜２１ｄ（複数の半導体素子の一部）を並列に接続する。各配線４２ａ〜４２ｄは、各半導体モジュール２２ａ〜２２ｄの交流端子３６を外部配線６ｂに接続することにより、各半導体モジュール２２ａ〜２２ｄ（複数の半導体素子の別の一部）を並列に接続する。

このように、第１導電部４１及び第２導電部４２は、板状の１つの部材で構成でもよいし、複数の配線４１ａ〜４１ｄ、４２ａ〜４２ｄで構成してもよい。これにより、上記実施形態と同様に、各半導体素子に流れる電流のアンバランスを低減することができる。

図９は、実施形態に係る第１導電部の変形例を模式的に表す平面図である。
図９に表したように、この例において、配線部１４の第１導電部４１は、所定の方向の中央部に配置された半導体モジュール２２ｂ、２２ｃに対する配線長ＩＬ１２、ＩＬ１３が、所定の方向の両端部に配置された半導体モジュール２２ａ、２２ｄに対する配線長ＩＬ１１、ＩＬ１４よりも短くなるようにしている。

例えば、第１導電部４１と第２導電部４２との間の距離が十分に離れていて、第１導電部４１と第２導電部４２との間の相互インダクタンスの影響が小さい場合には、第１導電部４１に接続された各半導体モジュール２１ａ〜２１ｄ間での相互インダクタンスの影響が大きくなる。この場合、電流の流れる向きが同じであるから、相互インダクタンスは、インダクタンスを強め合うように作用する。そして、中央部においては、両側の半導体素子から影響を受けるため、片側のみから影響を受ける両端部よりも相互インダクタンスの影響が大きくなる。従って、上記のように、中央部の配線長ＩＬ１２、ＩＬ１３を、両端部の配線長ＩＬ１１、ＩＬ１４よりも短くする。これにより、上記実施形態と同様に、複数の半導体素子に流れる電流のアンバランスを抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２…直流電源、４…交流負荷、６ａ、６ｂ…外部配線、１０…電力変換装置、１２…変換部、１４…配線部、１６ａ、１６ｂ…直流側配線、２１…第１回路部、２１ａ〜２１ｄ、２２ａ〜２２ｄ…半導体モジュール、２２…第２回路部、３１、３２…スイッチング素子（半導体素子）、３３、３４…整流素子（半導体素子）、３５ａ、３５ｂ…直流端子、３６…交流端子、４１…第１導電部、４２…第２導電部、ＢＳ１、ＢＳ２…導電部

Claims

複数の半導体素子を有し、前記複数の半導体素子によって交直変換を行う変換部と、
前記複数の半導体素子の交流側を並列に接続する配線部と、
を備え、
前記配線部は、前記複数の半導体素子のそれぞれに流れる電流に起因する相互インダクタンスの影響に応じて、前記複数の半導体素子に対する配線長を異ならせた電力変換装置。
前記複数の半導体素子は、所定の方向に並べて配置され、
前記配線部は、
前記複数の半導体素子の一部を並列に接続する第１導体部と、
前記第１導体部と前記所定の方向に並べて配置され、前記複数の半導体素子の別の一部を並列に接続する第２導体部と、
を有し、
前記第２導体部に流れる電流の向きは、前記第１導体部に流れる電流の向きと逆向きであり、
前記第１導体部は、前記第２導体部から離間するに従って、前記複数の半導体素子の前記一部に対する配線長が短くなるようにし、
前記第２導体部は、前記第１導体部から離間するに従って、前記複数の半導体素子の前記別の一部に対する配線長が短くなるようにする請求項１記載の電力変換装置。
前記複数の半導体素子は、所定の方向に並べて配置され、
前記配線部は、前記所定の方向の中央部に配置された前記半導体素子に対する配線長が、前記所定の方向の両端部に配置された前記半導体素子に対する配線長よりも短くなるようにする請求項１記載の電力変換装置。
前記変換部は、ブリッジ回路であり、
前記複数の半導体素子は、上側アーム用の半導体素子と、下側アーム用の半導体素子と、を含み、
前記配線部は、前記上側アーム用の半導体素子と前記下側アーム用の半導体素子との接続点と接続される請求項１〜３のいずれか１つに記載の電力変換装置。