JP2019009917A

JP2019009917A - Ｆｅｔ駆動回路

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Publication number: JP2019009917A
Application number: JP2017124330A
Authority: JP
Inventors: 旻林; Min Lin; 研松浦; Ken Matsuura
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Filing date: 2017-06-26
Publication date: 2019-01-17
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Abstract

【課題】コスト上昇およびスイッチング周波数の変動を回避し、ＦＥＴの更なる高周波動作化のため駆動波形の立ち上がりおよび立ち下がりをよくする。【解決手段】直流入力端子２ａ，２ｂとスイッチング素子５の両端との間にＬＣ共振回路４が接続され、ＬＣ共振回路４は、直流入力端子２ａ，２ｂ間が短絡状態のときのスイッチング素子５の両端側から見たインピーダンスの周波数特性において、低域側から第１、第２、第３および第４の共振周波数を有し、第１の共振周波数がスイッチング素子５のスイッチング周波数より高くなり、第２の共振周波数がスイッチング周波数の略２倍の共振周波数となり、かつ第４の共振周波数がスイッチング周波数の略４倍の共振周波数となると共に、インピーダンスが第１、第３の共振周波数で極大となり、かつ第２、第４の共振周波数で極小となるように形成されている。【選択図】図１

Description

本発明は、コンバータ、インバータおよびスイッチング電源などにスイッチング素子として使用されるＦＥＴ（電界効果型トランジスタ）を駆動するＦＥＴ駆動回路に関するものである。

高スイッチング周波数でＦＥＴ（例えば、ＭＯＳＦＥＴ）を動作させるためのＦＥＴ駆動回路として、共振型のＦＥＴ駆動回路がよく知られている（下記の非特許文献１および特許文献１参照）。

非特許文献１には、この文献中の図５において、駆動対象としてのＦＥＴのゲート端子とソース端子との間に接続されたスイッチ素子（ＭＯＳＦＥＴ）と、駆動対象のＦＥＴのゲート端子に接続されてこのスイッチ素子の負荷ネットワークとして機能するＬＣ共振回路とを備えて構成されて、台形の共振ゲート駆動電圧をＦＥＴに出力し得る自励型のＦＥＴ駆動回路が開示されている。

また、特許文献１には、一端が駆動対象としてのＦＥＴのゲート端子に接続されたインダクタと、電源電圧が出力される電源の一端とインダクタの他端との間に接続された第１のスイッチと、電源のこの一端とインダクタの一端との間に接続された第３のスイッチと、接地された電源の他端とインダクタの他端との間に接続された第２のスイッチと、電源のこの他端とインダクタの一端との間に接続された第４のスイッチとを備えたＦＥＴ駆動回路が開示されている。このＦＥＴ駆動回路では、この４つのスイッチがこの文献中の図３に示されるタイミングで駆動されることにより、インダクタにプリチャージングを生じさせ、これによって駆動対象のＦＥＴのゲート容量を高速に充放電すること（つまり、ゲート−ソース間電圧の電圧勾配をより急勾配にすること、言い換えれば、立ち上がりおよび立ち下がりの各時間をより短くすること）が可能となっている。

Very-High-Frequency Resonant Boost Converters、IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL.24, NO. 6, JUNE 2009, PP 1654-1665.

特表２００７−５０１５４４号公報（第６−８頁、第１，３図）

しかしながら、上記の非特許文献１のＦＥＴ駆動回路には、自励型のため、設計が複雑になるという課題と共にスイッチング周波数が変動することがあるという課題がある。一方、上記の特許文献１のＦＥＴ駆動回路には、他励型であることから上記した非特許文献１のＦＥＴ駆動回路での課題（設計が複雑となる、スイッチング周波数が変動するという課題）は生じないものの、４つのスイッチが必要となるため、回路のコストが上昇すると共に、クロス導通を防ぐためのデッドタイム設定が必要なことから更なる高周波動作が困難になるという課題が生じる。

本発明は、上記課題に鑑みてなされたものであり、コストの上昇およびスイッチング周波数の変動を回避しつつ、駆動対象のＦＥＴのゲート端子に供給する駆動波形の立ち上がりおよび立ち下がりの電圧勾配をより大きくし得る（つまり、この駆動波形の立ち上がりおよび立ち下がりの各時間をより短くし得る）ことにより更なる高周波動作を可能とするＦＥＴ駆動回路を提供することを目的とする。

上記目的を達成すべく、本発明に係るＦＥＴ駆動回路では、直流電圧が入力される正負２つの直流入力端子と、駆動対象のＦＥＴのゲート端子およびソース端子に接続される２つの出力端子と、スイッチング素子と、前記スイッチング素子の両端間に接続された共振キャパシタンスと、前記２つの直流入力端子と前記スイッチング素子の両端との間に接続されたＬＣ共振回路とを備え、スイッチング動作時に当該スイッチング素子の両端間に発生する電圧を前記ＦＥＴ用の駆動電圧として前記２つの出力端子間に出力するＦＥＴ駆動回路であって、前記ＬＣ共振回路は、前記２つの直流入力端子間が短絡状態のときの前記スイッチング素子の両端側から見たインピーダンスの周波数特性において、低域側から高域側に向けて第１の共振周波数、第２の共振周波数、第３の共振周波数および第４の共振周波数を有して、前記第１の共振周波数が前記スイッチング素子のスイッチング周波数より高くなり、前記第２の共振周波数が当該スイッチング周波数の略２倍の共振周波数となり、かつ前記第４の共振周波数が当該スイッチング周波数の略４倍の共振周波数となると共に、前記インピーダンスが前記第１の共振周波数および前記第３の共振周波数で極大となり、かつ前記第２の共振周波数および前記第４の共振周波数で極小となるように形成されている。

この場合、前記ＬＣ共振回路は、第１のインダクタンス、第２のインダクタンス、第３のインダクタンス、第１のキャパシタンスおよび第２のキャパシタンスを内部に含み、前記第１のインダクタンス、前記第２のインダクタンスおよび前記第３のインダクタンスは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、前記第１のキャパシタンスは、前記第１のインダクタンスおよび前記第２のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続され、前記第２のキャパシタンスは、前記第２のインダクタンスに並列接続されている。

あるいは、前記ＬＣ共振回路は、第４のインダクタンス、第５のインダクタンス、第６のインダクタンス、第３のキャパシタンスおよび第４のキャパシタンスを内部に含み、前記第４のインダクタンス、前記第５のインダクタンスおよび前記第６のインダクタンスは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、前記第３のキャパシタンスは、前記第４のインダクタンスおよび前記第５のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続され、前記第４のキャパシタンスは、前記第５のインダクタンスおよび前記第６のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続されている。

あるいは、前記ＬＣ共振回路は、第７のインダクタンス、第８のインダクタンス、第９のインダクタンス、第５のキャパシタンスおよび第６のキャパシタンスを内部に含み、前記第７のインダクタンス、前記第５のキャパシタンスおよび前記第８のインダクタンスは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、前記第９のインダクタンスは、前記第７のインダクタンスおよび前記第５のキャパシタンスの直列回路に並列接続され、前記第６のキャパシタンスは、第７のインダクタンスおよび前記第５のキャパシタンスの接続点と前記スイッチング素子の前記他端との間に接続されている。

あるいは、前記ＬＣ共振回路は、第１０のインダクタンス、第１１のインダクタンス、第１２のインダクタンス、第７のキャパシタンスおよび第８のキャパシタンスを内部に含み、前記第１０のインダクタンスおよび前記第７のキャパシタンスの直列回路と前記第１１のインダクタンスとは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、前記第１２のインダクタンスは、前記直列回路に並列接続され、前記第８のキャパシタンスは、前記直列回路および前記第１１のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続されている。

本発明に係るＦＥＴ駆動回路では、前記ＬＣ共振回路は、内部に磁気結合されているインダクタンスを含んでいる。

本発明に係るＦＥＴ駆動回路では、前記スイッチング素子は、Ｅ級スイッチング動作をする構成としている。

本発明に係るＦＥＴ駆動回路では、前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路のうちの少なくとも一方に直流カット用キャパシタンスが接続されている。

この場合、前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路の双方に前記直流カット用キャパシタンスが接続されていてもよい。

本発明に係るＦＥＴ駆動回路では、前記駆動電圧に直流バイアスを付与するバイアス付与回路が前記２つの出力端子間に接続されている。

本発明によれば、４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有するインピーダンス特性のＬＣ共振回路を備えたＦＥＴ駆動回路では、スイッチング素子にＯＮ／ＯＦＦを繰り返させることで、駆動対象のＦＥＴを駆動するための駆動電圧を出力端子間から出力することが可能となる。ここで、この最適化インピーダンス特性を有するＬＣ共振回路を用いることで、スイッチング素子のＯＦＦ時にその両端間に印加される電圧について、スイッチング周波数の２次高調波成分および４次高調波成分を減衰させることができ、これにより、矩形により近い波形にすることができる。このことから、このＦＥＴ駆動回路によれば、スイッチング素子の両端間に印加される電圧を低くできるため、低耐圧の低ＯＮ抵抗値のスイッチング素子を使うことが可能となり駆動回路自体の損失（導通損失）の低減が可能となる。同時に駆動対象のＦＥＴのゲート駆動電圧のピーク値を低くできるため、駆動対象のＦＥＴのゲート電圧についてのディレーティングを低く保つことも可能となり、このＦＥＴの信頼度を向上させることができる。また、このＦＥＴ駆動回路によれば、スイッチング素子の両端間に印加される電圧の立ち上がりおよび立ち下がりの各時間を一層短くすること（立ち上がりおよび立ち下がりの各電圧勾配を一層急勾配にすること）ができるため、駆動回路自体のスイッチング損失の一層の低減が可能となる。同時に駆動対象のＦＥＴのゲート駆動電圧の立ち上がりおよび立ち下がりの各時間についても一層短くすること（立ち上がりおよび立ち下がりの各電圧勾配を一層急勾配にすること）ができるため、ＦＥＴのスイッチング損失および導通損失を一層低減することができる。また、このＦＥＴ駆動回路によれば、ＦＥＴのゲート−ソース間にある入力インダクタンスと入力キャパシタンスの電流共振動作により駆動損失の低減ができる。また、このＦＥＴ駆動回路によれば、スイッチング素子は１個でよいため、より多くのスイッチング素子を使用する構成と比較して部品コストの上昇、部品実装コストアップ、部品実装面積拡大を回避でき、回路のシンプル化を達成できる。また、クロス導通を防ぐためのデッドタイム設定を必要としないため、更なる高周波での駆動が可能となる。また、他励型であることからスイッチング周波数の変動を回避することもできる。また、このＦＥＴ駆動回路によれば、ＦＥＴの駆動振幅電圧が直流入力電圧に依存するため、直流入力電圧を調整することにより、駆動振幅電圧を自由に調整することができる。

ＦＥＴ駆動回路１の回路構成を模式的に示した構成図である。ＬＣ共振回路４の４つの共振周波数を有する最適化インピーダンス特性Ｚの周波数特性を説明するための説明図である。最適化インピーダンス特性Ｚを備えた第１実施例のＬＣ共振回路４についての回路図である。最適化インピーダンス特性Ｚを備えた第２実施例のＬＣ共振回路４についての回路図である。最適化インピーダンス特性Ｚを備えた第３実施例のＬＣ共振回路４についての回路図である。最適化インピーダンス特性Ｚを備えた第４実施例のＬＣ共振回路４についての回路図である。図３〜図６のいずれかのＬＣ共振回路４を備えたＦＥＴ駆動回路１の動作を説明するための波形図である。図７の電圧Ｖ２についての電圧波形を説明するための模式図である。

以下、本発明の好適な実施の形態について説明する。なお、本発明の対象は以下の実施形態に限定されるものではない。また以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれると共に、その構成要素は、適宜組み合わせることが可能である。

図面を参照して、発明の実施の形態を詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。

まず、図１を参照して、ＦＥＴ駆動回路の一例としてのＦＥＴ駆動回路１の構成について説明する。

ＦＥＴ駆動回路１は、一対の直流入力端子２ａ，２ｂ（以下、特に区別しないときには「直流入力端子２」ともいう）、一対の出力端子３ａ，３ｂ（以下、特に区別しないときには「出力端子３」ともいう）、ＬＣ共振回路４、スイッチング素子５、共振キャパシタンス６、直流カット用キャパシタンス７（以下、単に「キャパシタンス７」ともいう）、およびバイアス付与回路８を備え、駆動対象としてのＦＥＴ（一例としてＭＯＳＦＥＴ）１１への駆動電圧Ｖ４を出力端子３ａ，３ｂ間から出力可能に構成されている。

具体的には、一対の直流入力端子２ａ，２ｂの間には、基準電位（本例では共通グランドＧ）に接続された直流入力端子２ｂを低電位側として、直流入力電圧Ｖ１が入力される。一対の出力端子３ａ，３ｂの間には、基準電位に接続された出力端子３ｂを基準とするパルス状の駆動電圧Ｖ４が出力される。

スイッチング素子５は、ＭＯＳＦＥＴやバイポートランジスタなどで構成されている。ＦＥＴ駆動回路１は、スイッチング素子５が不図示の制御回路から出力される駆動信号電圧Ｖｐに同期してＯＮ／ＯＦＦ動作（スイッチング動作）することにより（他励型に構成されて）、直流入力端子２から入力される直流入力電圧Ｖ１を駆動電圧Ｖ４に変換して出力端子３から出力する。

ＬＣ共振回路４は、最適化インピーダンス特性Ｚを有して、共振キャパシタンス６および駆動対象のＦＥＴ１１のゲート−ソース間の入力特性（ゲート−ソース間に直列状態で入力インダクタンスと入力キャパシタンス（いずれも図示せず）とが等価的に存在するとの入力特性）と共に、スイッチング素子５のＯＮ／ＯＦＦに対する応答負荷となる。

ＬＣ共振回路４は、４つの外部接続端子（第１接続部４ａ、第２接続部４ｂ、第３接続部４ｃおよび第４接続部４ｄ）を有する２端子対回路網（４端子回路網）で構成されている。なお、ＬＣ共振回路４は、内部に含むインダクタンスとキャパシタンスを集約化して構成された３端子素子または４端子素子の１つの電子部品としての複合共振インピーダンス素子としてもよい。

また、ＬＣ共振回路４は、一例として、第１接続部４ａが一対の直流入力端子２ａ，２ｂのうちの一方の直流入力端子（本例では直流入力端子２ａ）に接続され、第２接続部４ｂが一対の直流入力端子２ａ，２ｂのうちの他方の直流入力端子（本例では直流入力端子２ｂ）に接続され、第３接続部４ｃがスイッチング素子５の両端のうちの一端に接続され、かつ第４接続部４ｄがスイッチング素子５の両端のうちの他端に接続されることで、一対の直流入力端子２ａ，２ｂとスイッチング素子５の両端との間に接続されている。また、ＬＣ共振回路４では、第２接続部４ｂおよび第４接続部４ｄが回路内部で同電位となるように接続される（直接接続される。つまり、配線や導体パターンなどを介して直接的に接続される）ことにより、各接続部４ｂ，４ｄは共に共通グランドＧに接続されている。したがって、各接続部４ｂ，４ｄのいずれか一方の接続部だけとする構成とすることもできる。

また、ＬＣ共振回路４は、２つの直流入力端子２ａ，２ｂ間が短絡状態のとき（例えば、直流入力端子２ａ，２ｂ間に直流入力電圧Ｖ１を出力する不図示の電源の出力インピーダンスが低インピーダンスのとき。つまり、直流入力端子２ａ，２ｂ間が等価的に短絡状態に近い状態のとき）に、スイッチング素子５の両端側から見たインピーダンス（つまり、２つの接続部４ｃ，４ｄ間のインピーダンス）の周波数特性として、図２に示すような最適化インピーダンス特性Ｚを有するように形成されている。

具体的に、ＬＣ共振回路４のこのインピーダンスの周波数特性（最適化インピーダンス特性Ｚ）について説明すると、図２に示すように、低域側から高域側に向けて順に、第１の共振周波数、第２の共振周波数、第３の共振周波数および第４の共振周波数を有している。また、第１の共振周波数は、スイッチング素子５のスイッチング周波数より高くなり、第２の共振周波数がスイッチング周波数の略２倍の周波数となり、かつ第４の共振周波数がスイッチング周波数の略４倍の周波数となっている。また、インピーダンスは、第１の共振周波数および第３の共振周波数で極大となり、かつ第２の共振周波数および第４の共振周波数で極小となっている。

スイッチング素子５の両端間には、ＯＦＦ期間において、スイッチング周波数と同じ周波数で電圧Ｖ２が発生するが、ＬＣ共振回路４が上記したようにスイッチング周波数の偶数倍（上記の例では、２倍および４倍）でインピーダンスが極小となり、この結果、スイッチング素子５の両端間に発生する電圧Ｖ２の波形を構成する高調波成分のうちの偶数成分（上記の例では、２次高調波成分および４次高調波成分）がＬＣ共振回路４によって減衰させられる。一方、ＬＣ共振回路４は、上記したように第１の共振周波数および第３の共振周波数で極大となることから、これに起因して、電圧Ｖ２の波形を構成する高調波成分のうちの奇数成分（主として３次高調波成分）は基本波成分（１次高調波成分）と共に減衰させられずに残る。この結果、図８に示すように、２次高調波成分および４次高調波成分が減衰させられた電圧Ｖ２の波形Ｗ１（基本波成分と３次高調波成分で形成される波形）では、２次高調波成分だけを減衰させたときの波形Ｗ２（基本波成分と、３次および４次高調波成分で形成される波形）と比較して、立ち上がりおよび立ち下がりがより急峻（立ち上がりおよび立ち下がりの各電圧勾配がより急勾配）となり、かつ中間部分での振動の振幅が抑えられることで、より矩形に近い波形となることから、電圧ピーク値を低く（直流入力電圧Ｖ１の略２倍にまで）抑えることと、立ち上がりおよび立ち下がりの双方の時間を短くすること（立ち上がりおよび立ち下がりの双方の電圧勾配を急勾配にすること）が可能になる。この結果、スイッチング素子５の両端に印加される電圧Ｖ２、さらに出力端子３から出力されるパルス状の駆動電圧Ｖ４についても、図７に示すように、そのピーク値を低く且つ立ち上がりおよび立ち下がりがより急峻（立ち上がりおよび立ち下がりの各電圧勾配がより急勾配）とすることができる。そのことから、スイッチング素子５には低耐圧の低ＯＮ抵抗値の素子を使うことが可能となり、その結果、導通損失が低減される。また、スイッチング損失も低減され、駆動回路全体の低損失効果を高めることが可能となる。一方、駆動対象のＦＥＴ１１はゲート電圧ディレーティングを低く保つことが可能となり、その結果、ＦＥＴ１１の信頼度を向上させることが可能となる。また、ＦＥＴ１１のスイッチング損失および導通損失を低減することが可能となる。

次に、この最適化インピーダンス特性Ｚを有するＬＣ共振回路４の具体的な回路構成の実施例について、図３から図６までを用いて説明する。

図３はＬＣ共振回路４の第１実施例である。このＬＣ共振回路４は、第１のインダクタンス４１１、第２のインダクタンス４１２、第３のインダクタンス４１３、第１のキャパシタンス４３１および第２のキャパシタンス４３２を内部に含んで構成されている。この場合、第１のインダクタンス４１１、第２のインダクタンス４１２および第３のインダクタンス４１３は、この順で、第１接続部４ａ（直流入力端子２ａ，２ｂのうちの一方の直流入力端子２ａに接続される接続部）と第３接続部４ｃ（スイッチング素子５の両端のうちの一端に接続される接続部）との間に直列に接続されている。また、第２接続部４ｂ（直流入力端子２ａ，２ｂのうちの他方の直流入力端子２ｂに接続される接続部）と第４接続部４ｄ（スイッチング素子５の両端のうちの他端に接続される接続部）とは直接接続されている。また、第１のキャパシタンス４３１は、第１のインダクタンス４１１および第２のインダクタンス４１２の接続点Ｐ１と上記したようにスイッチング素子の他端に接続される第４接続部４ｄとの間に接続されている。また、第２のキャパシタンス４３２は、第２のインダクタンス４１２に並列接続されている。

図４はＬＣ共振回路４の第２実施例である。このＬＣ共振回路４は、第４のインダクタンス４１４、第５のインダクタンス４１５、第６のインダクタンス４１６、第３のキャパシタンス４３３および第４のキャパシタンス４３４を内部に含んで構成されている。この場合、第４のインダクタンス４１４、第５のインダクタンス４１５および第６のインダクタンス４１６は、この順で、第１接続部４ａと第３接続部４ｃとの間に直列に接続されている。また、第２接続部４ｂと第４接続部４ｄとは直接接続されている。また、第３のキャパシタンス４３３は、第４のインダクタンス４１４および第５のインダクタンス４１５の接続点Ｐ２と第４接続部４ｄとの間に接続されている。また、第４のキャパシタンス４３４は、第５のインダクタンス４１５および第６のインダクタンス４１６の接続点Ｐ３と第４接続部４ｄとの間に接続されている。

図５はＬＣ共振回路４の第３実施例である。このＬＣ共振回路４は、第７のインダクタンス４１７、第８のインダクタンス４１８、第９のインダクタンス４１９、第５のキャパシタンス４３５および第６のキャパシタンス４３６を内部に含んで構成されている。この場合、第７のインダクタンス４１７、第５のキャパシタンス４３５および第８のインダクタンス４１８は、この順で、第１接続部４ａと第３接続部４ｃとの間に直列に接続されている。また、第２接続部４ｂと第４接続部４ｄとは直接接続されている。また、第９のインダクタンス４１９は、第７のインダクタンス４１７および第５のキャパシタンス４３５の直列回路に並列接続されている。また、第６のキャパシタンス４３６は、第７のインダクタンス４１７および第５のキャパシタンス４３５の接続点Ｐ４と第４接続部４ｄとの間に接続されている。

図６はＬＣ共振回路４の第４実施例である。このＬＣ共振回路４は、第１０のインダクタンス４２０、第１１のインダクタンス４２１、第１２のインダクタンス４２２、第７のキャパシタンス４３７および第８のキャパシタンス４３８を内部に含んで構成されている。この場合、第１０のインダクタンス４２０および第７のキャパシタンス４３７の直列回路と第１１のインダクタンス４２１とは、この順で、第１接続部４ａと第３接続部４ｃとの間に直列に接続されている。なお、第１０のインダクタンス４２０および第７のキャパシタンス４３７の直列回路では、図６に示す構成（第１０のインダクタンス４２０を第１接続部４ａ側に配置する構成）に限定されず、図示はしないが、第１０のインダクタンス４２０と第７のキャパシタンス４３７の位置を入れ替えてもよいのは勿論である。また、第２接続部４ｂと第４接続部４ｄとは直接接続されている。また、第１２のインダクタンス４２２は、上記の直列回路に並列接続されている。また、第８のキャパシタンス４３８は、上記の直列回路および第１１のインダクタンス４２１の接続点Ｐ５と第４接続部４ｄとの間に接続されている。

また、ＬＣ共振回路４は、その内部の複数のインダクタにおいて磁気結合されているインダクタを含んでいてもよい。一例として図３の回路を例に挙げて説明すると、第１のインダクタンス４１１、第２のインダクタンス４１２および第３のインダクタンス４１３のうちの少なくとも２つが、互いに磁気結合されたインダクタで構成されていてもよい。これにより、簡単な回路構成で４つの共振周波数（第１共振周波数〜第４共振周波数）を有するＬＣ共振回路を実現すると同時に磁気コアの個数を減らして、低コストと最適化が容易となる。また、インダクタのコアのコア特性が変動した時に、個々のインダクタとしての素子特性の変動差を小さく抑える事が可能となり動作の安定性に寄与する。

この構成により、スイッチング素子５がＯＮの時には、直流入力端子２ａ→ＬＣ共振回路４→スイッチング素子５→直流入力端子２ｂの直流電流ループが形成される。一方、スイッチング素子５がＯＦＦの時には、ＬＣ共振回路４内には、電圧Ｖ２に含まれる高調波成分について、スイッチング素子５の一端→キャパシタンス（例えば、第１のキャパシタンス４３１など）→スイッチング素子５の他端に戻る電流経路（電流ループ）、つまり、直流入力端子２を経ないでスイッチング素子５の他端に戻る電流経路（より距離の短い電流経路）が形成されるため、ＦＥＴ駆動回路１では、この高調波成分の直流入力端子２側への漏れ出しを低減することが可能となっている。

共振キャパシタンス６は、スイッチング素子５の両端に接続された共振スイッチングのための共振キャパシタンスであるが、スイッチング素子５が半導体素子の場合には、スイッチング素子５が持つ接合部のキャパシタンス（スイッチング素子５の出力容量）を含めても良いし、接合部のキャパシタンスのみで構成しても良い。

キャパシタンス７は、スイッチング素子５の両端間と出力端子間３ａ，３ｂを相互に接続する経路内に接続されている。図１のＦＥＴ駆動回路１では、一例として、キャパシタンス７は、その一端がスイッチング素子５の一端に接続され、かつその他端が出力端子３ａに接続されることにより、スイッチング素子５の一端と出力端子３ａを接続する経路内に接続されているが、この構成に代えて、その一端がスイッチング素子５の他端に接続され、かつその他端が出力端子３ｂに接続されることにより、スイッチング素子５の他端と出力端子３ｂを接続する経路内に接続される構成でも良い。また、双方にキャパシタンス７が接続されていてもよい。また、キャパシタンス７は、スイッチング素子５のＯＦＦ期間において、スイッチング素子５の他端（共通グランドＧ）を基準としてその一端に発生する電圧Ｖ２に含まれる直流成分を除去して出力する機能（直流カット機能）を有している。

バイアス付与回路８は、上記のようにキャパシタンス７において直流成分が除去された電圧Ｖ２に対して、直流電圧（直流バイアス）Ｖ３を付与することで、駆動電圧Ｖ４を生成する。これにより、駆動電圧Ｖ４は、図７に示すように、直流成分が除去された電圧Ｖ２の零電位が直流電圧Ｖ３分だけシフトした電圧として生成される。また、バイアス付与回路８は、例えば、図１に示すように、直流電圧Ｖ３を出力する直流電源８ａと、キャパシタンス７の他端にこの直流電圧Ｖ３を供給するダイオード８ｂとで構成することができるが、この構成に限定されるものではない。この場合、直流電圧Ｖ３は、ダイオード８ｂの順方向電圧分だけ減ぜられた状態でキャパシタンス７の他端に供給されるが、理解の容易のため、本例ではこの順方向電圧は無視するもの（順方向電圧はゼロボルト）とする。

次に、図１に示したＦＥＴ駆動回路１の基本動作について、図７の定常動作波形図を参照して、ＬＣ共振回路４が図２に示す４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有する最適化インピーダンス特性Ｚのときの各期間における動作波形について詳細に説明する。

各期間における動作波形について、まずは、時間ｔ０から時間ｔ１までの期間での動作について説明する。時間ｔ（＝ｔ０）の時、スイッチング素子５のＯＮ／ＯＦＦを制御する制御回路から出力される駆動信号電圧Ｖｐは、スイッチング素子５をＯＮとするためハイレベルになり、時間ｔ（＝ｔ１）までにハイレベルを維持する。よって、時間ｔ０から時間ｔ１までの期間は、スイッチング素子５がＯＮし、スイッチング素子５の両端間に印加される電圧Ｖ２は零であり、共振キャパシタンス６に流れる電流ｉｃは零である。スイッチング素子５に流れる電流ｉｓは、最適化インピーダンス特性Ｚを有するＬＣ共振回路４のインピーダンス特性と駆動対象のＦＥＴ１１のゲート−ソース間の特性によって、零から負値へジャンプし、その後、負の共振ピーク（極小値）を経て、緩やかに上昇する。また、入力電流として、最適化インピーダンス特性Ｚを有するＬＣ共振回路４に流れる電流ｉ１は共振電流となるため、この期間内に負と正の最大値（ピーク値）を有する。一方、この期間にＦＥＴ１１のゲート端子へ流れる電流ｉ４は、負のピーク値から上昇し、その後、零値にクリップされ、時間ｔ（＝ｔ１）まで零値を維持する。

次に、図７の時間ｔ１から時間ｔ２までの期間の動作について説明する。時間ｔ（＝ｔ１）でスイッチング素子５への駆動信号電圧Ｖｐは、スイッチング素子５をＯＦＦとするためローレベルになり、時間ｔ（＝ｔ２）までローレベルを維持する。したがって、時間ｔ１から時間ｔ２までの間にスイッチング素子５がＯＦＦし、このＯＦＦになった直後からスイッチング素子５の両端間に印加される電圧Ｖ２は、最適化インピーダンス特性Ｚを有するＬＣ共振回路４のインピーダンス特性とＦＥＴ１１のゲート−ソース間の特性によって、共振して零から直流入力電圧Ｖ１の略２倍の振幅電圧まで急勾配で上昇し（短時間に立ち上がり）、５つの共振ピーク（極大となる１回目の共振ピーク、極小となる２回目の共振ピーク、極大となる３回目の共振ピーク、極小となる４回目の共振ピーク、および極大となる５回目の共振ピーク）を経た後に急勾配で降下して（短時間に立ち下がり）、時間ｔ（＝ｔ２）で零に戻ると共に、時間に対する導関数（時間に対する電圧変化率）も零となる。つまり、スイッチング素子５は、Ｅ級スイッチングで高効率でのスイッチング動作を行う。

また、この期間内にスイッチング素子５をＯＦＦとさせることで、それまでスイッチング素子５に流れていた電流ｉｓは零となり、共振キャパシタンス６に流れる電流ｉｃに切り替わる。この場合、ＬＣ共振回路４に入力電流として流れる電流ｉ１は時間ｔ（＝ｔ１）で最大値で、そのあと、４つの共振ピーク（極小となる１回目の負の共振ピーク、極大となる２回目の正の共振ピーク、極小となる３回目の負の共振ピーク、および極大となる４回目の正の共振ピーク）を経て、時間ｔ（＝ｔ２）で最小値となる。一方、ＦＥＴ１１のゲート端子へ流れる電流ｉ４は、時間ｔ（＝ｔ１）で零値となった直後から上昇して共振し、３つの共振ピーク（極大となる１回目の共振ピーク、極小となる２回目の共振ピーク、および極大となる３回目の共振ピーク）を経て、時間ｔ（＝ｔ２）で最小値となる。したがって、共振キャパシタンス６には、電流ｉ１と電流ｉ４の差分の電流が電流ｉｃとして流れる。

また、時間ｔ０から時間ｔ２までの期間において、上記した電圧波形でスイッチング素子５の両端間に印加される電圧Ｖ２は、キャパシタンス７において直流成分が除去されると共に、バイアス付与回路８から直流電圧Ｖ３が付与されて、駆動電圧Ｖ４として出力端子３ａ，３ｂを介してＦＥＴ１１のゲート−ソース間に出力される。

その後の図７中の時間ｔ２から時間ｔ３までの期間は、前述した時間ｔ０から時間ｔ１までの期間の動作と同様であり、さらにその後の時間ｔ３から時間ｔ４までの期間は、前述した時間ｔ１から時間ｔ２までの期間の動作と同様である。つまり、時間ｔ０から時間ｔ２までの期間の動作が、それ以降の期間のおいても繰り返される。なお、スイッチング素子５をＯＮ／ＯＦＦ制御する駆動信号電圧ＶｐのＯＮ時間およびＯＦＦ時間が同じ場合の動作例を挙げて説明したが、スイッチング素子５のＯＮ時間とＯＦＦ時間とが異なる場合は各部の動作電圧と動作電流ピーク時間が異なる場合もある。

このように、４つの共振周波数（第１の共振周波数〜第４の共振周波数）を有する最適化インピーダンス特性ＺのＬＣ共振回路４を備えたＦＥＴ駆動回路１では、スイッチング素子５への駆動信号電圧Ｖｐの出力によってスイッチング素子５のＯＮ／ＯＦＦを繰り返させることで、駆動対象のＦＥＴ１１のソース端子の電位を基準としてＦＥＴ１１のゲート端子に駆動電圧Ｖ４を出力することが可能となっている。ここで、最適化インピーダンス特性Ｚを有するＬＣ共振回路４を用いることで、スイッチング素子５のＯＦＦ時にその両端間に印加される電圧Ｖ２について、スイッチング周波数の２次高調波成分および４次高調波成分を減衰させることができ、これにより、矩形により近い波形（２次高調波成分だけを減衰させたときの波形と比較してより矩形に近い波形）にすることができる。このことから、このＦＥＴ駆動回路１によれば、スイッチング素子５の両端間に印加される電圧Ｖ２のピーク値を低くできるため、低耐圧の低ＯＮ抵抗値のスイッチング素子を使うことが可能となり、導通損失を一層低減し、低損失効果を高めることが可能となる。また、電圧Ｖ２、ひいては駆動電圧Ｖ４のピーク値を低くできるため、駆動対象のＦＥＴ１１のゲート電圧についてのディレーティングを低く保つことが可能となり、ＦＥＴ１１の信頼度を向上させることができる。また、このＦＥＴ駆動回路１によれば、電圧Ｖ２の立ち上がりおよび立ち下がりの各時間、ひいては駆動電圧Ｖ４の立ち上がりおよび立ち下がりの各時間についても一層短くすること（立ち上がりおよび立ち下がりの各電圧勾配を一層急勾配にすること）ができる。これにより、スイッチング素子５ではスイッチング損失の一層の低減、駆動対象のＦＥＴ１１ではスイッチング損失および導通損失を一層低減すること（駆動対象のＦＥＴ１１を一層低損失で動作させること）ができる。また、このＦＥＴ駆動回路１によれば、スイッチング素子はスイッチング素子５の１個でよいため、より多くのスイッチング素子を使用する構成と比較して部品コストの上昇、部品実装コストの上昇、および部品実装面積の拡大を回避できると共に、回路のシンプル化を達成できる。また、クロス導通を防ぐためのデッドタイム設定がないため、更なる高周波での駆動が可能となる。また、他励型であることからスイッチング周波数の変動を回避することもできる。

また、この４つの共振周波数を有する最適化インピーダンス特性ＺのＬＣ共振回路４を備えたＦＥＴ駆動回路１によれば、このＬＣ共振回路４により、スイッチング素子５の両端間に印加される電圧Ｖ２の振幅を直流入力電圧Ｖ１の略２倍にできることから、直流入力電圧Ｖ１を変更することで、駆動電圧Ｖ４の振幅についても駆動対象のＦＥＴ１１に適合した振幅に容易に調整することができる。また、電圧Ｖ２の振幅を直流入力電圧Ｖ１の略２倍に抑制できることに起因して、スイッチング素子５の耐圧を下げることができ、これに付随して低ＯＮ抵抗のスイッチング素子をスイッチング素子５に選定することができる。その結果、スイッチング素子５における導通損失（ＯＮ損失）を減らすことを達成でき、低損失効果をさらに高めることが可能となる。また、最適化インピーダンス特性Ｚを有するＬＣ共振回路４を用いることで高周波のスイッチング動作において最適化が容易となる。

また、上記したＦＥＴ駆動回路１によれば、キャパシタンス７で電圧Ｖ２の直流成分を除去し、この直流成分の除去された電圧Ｖ２に基づいて駆動電圧Ｖ４を生成する構成を採用したことにより、ＦＥＴ１１のソース端子の電位を基準として負電圧となる駆動電圧Ｖ４をＦＥＴ１１のゲート端子に印加（出力）して、ＦＥＴ１１をより確実に、かつ速やかにＯＦＦ状態に移行させることができる。なお、キャパシタンス７およびバイアス付与回路８を用いずに、電圧Ｖ２をそのまま駆動電圧Ｖ４としてＦＥＴ１１に出力する構成を採用してもよいのは勿論である。

また、上記したＦＥＴ駆動回路１によれば、バイアス付与回路８を備え、キャパシタンス７において直流成分の除去された電圧Ｖ２に対してこのバイアス付与回路８から直流電圧Ｖ３を付与して駆動電圧Ｖ４として生成する構成を採用したことにより、駆動電圧Ｖ４をＦＥＴ１１のゲートに正方向（ＯＮ時）、負方向（ＯＦＦ時）の正負に分割して印加することが可能となる。また、直流電圧Ｖ３の電圧値（直流バイアス値）により、その分割電圧レベルを任意に調整することができる。

なお、上記したＦＥＴ駆動回路１では、キャパシタンス７を、スイッチング素子５の一端と出力端子３ａとの間に接続したり、またはスイッチング素子５の他端と出力端子３ｂとの間に接続したりすることで、電圧Ｖ２の直流成分を除去する構成としているが、スイッチング素子５の一端と出力端子３ａとの間、およびスイッチング素子５の他端と出力端子３ｂとの間の双方に接続する構成を採用することもできる。この構成によれば、スイッチング素子５側の電位と、出力端子３ａ，３ｂ側の電位とを直流的に分離することが可能となることから、例えば、図示はしないが、互いに直列に接続された２つのＦＥＴ（高電位側のＦＥＴのソース端子が、低電位側のＦＥＴのドレイン端子に接続されて直列接続された２つのＦＥＴ）における高電位側のＦＥＴについても、直流的に分離された駆動電圧Ｖ４を生成して出力することで駆動することができる。

１ＦＥＴ駆動回路
２ａ，２ｂ直流入力端子
３ａ，３ｂ出力端子
４ＬＣ共振回路
４ａ第１接続部
４ｂ第２接続部
４ｃ第３接続部
４ｄ第４接続部
５スイッチング素子
６共振キャパシタンス
７キャパシタンス
８バイアス付与回路
８ａ直流電源
８ｂダイオード
１１ＦＥＴ
Ｖ１直流電圧
Ｖ２スイッチング素子５の両端間に印加される電圧
Ｖ３直流電圧（直流バイアス）
Ｖ４駆動電圧

Claims

直流電圧が入力される正負２つの直流入力端子と、
駆動対象のＦＥＴのゲート端子およびソース端子に接続される２つの出力端子と、
スイッチング素子と、
前記スイッチング素子の両端間に接続された共振キャパシタンスと、
前記２つの直流入力端子と前記スイッチング素子の両端との間に接続されたＬＣ共振回路とを備え、スイッチング動作時に当該スイッチング素子の両端間に発生する電圧を前記ＦＥＴ用の駆動電圧として前記２つの出力端子間に出力するＦＥＴ駆動回路であって、
前記ＬＣ共振回路は、
前記２つの直流入力端子間が短絡状態のときの前記スイッチング素子の両端側から見たインピーダンスの周波数特性において、低域側から高域側に向けて第１の共振周波数、第２の共振周波数、第３の共振周波数および第４の共振周波数を有して、前記第１の共振周波数が前記スイッチング素子のスイッチング周波数より高くなり、前記第２の共振周波数が当該スイッチング周波数の略２倍の共振周波数となり、かつ前記第４の共振周波数が当該スイッチング周波数の略４倍の共振周波数となると共に、前記インピーダンスが前記第１の共振周波数および前記第３の共振周波数で極大となり、かつ前記第２の共振周波数および前記第４の共振周波数で極小となるように形成されているＦＥＴ駆動回路。
前記ＬＣ共振回路は、第１のインダクタンス、第２のインダクタンス、第３のインダクタンス、第１のキャパシタンスおよび第２のキャパシタンスを内部に含み、
前記第１のインダクタンス、前記第２のインダクタンスおよび前記第３のインダクタンスは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、
前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、
前記第１のキャパシタンスは、前記第１のインダクタンスおよび前記第２のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続され、
前記第２のキャパシタンスは、前記第２のインダクタンスに並列接続されている請求項１記載のＦＥＴ駆動回路。
前記ＬＣ共振回路は、第４のインダクタンス、第５のインダクタンス、第６のインダクタンス、第３のキャパシタンスおよび第４のキャパシタンスを内部に含み、
前記第４のインダクタンス、前記第５のインダクタンスおよび前記第６のインダクタンスは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、
前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、
前記第３のキャパシタンスは、前記第４のインダクタンスおよび前記第５のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続され、
前記第４のキャパシタンスは、前記第５のインダクタンスおよび前記第６のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続されている請求項１記載のＦＥＴ駆動回路。
前記ＬＣ共振回路は、第７のインダクタンス、第８のインダクタンス、第９のインダクタンス、第５のキャパシタンスおよび第６のキャパシタンスを内部に含み、
前記第７のインダクタンス、前記第５のキャパシタンスおよび前記第８のインダクタンスは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、
前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、
前記第９のインダクタンスは、前記第７のインダクタンスおよび前記第５のキャパシタンスの直列回路に並列接続され、
前記第６のキャパシタンスは、第７のインダクタンスおよび前記第５のキャパシタンスの接続点と前記スイッチング素子の前記他端との間に接続されている請求項１記載のＦＥＴ駆動回路。
前記ＬＣ共振回路は、第１０のインダクタンス、第１１のインダクタンス、第１２のインダクタンス、第７のキャパシタンスおよび第８のキャパシタンスを内部に含み、
前記第１０のインダクタンスおよび前記第７のキャパシタンスの直列回路と前記第１１のインダクタンスとは、この順で、前記２つの直流入力端子のうちの一方の直流入力端子と前記スイッチング素子の両端のうちの一端との間に直列に接続され、
前記２つの直流入力端子のうちの他方の直流入力端子と前記スイッチング素子の両端のうちの他端とが直接接続され、
前記第１２のインダクタンスは、前記直列回路に並列接続され、
前記第８のキャパシタンスは、前記直列回路および前記第１１のインダクタンスの接続点と前記スイッチング素子の前記他端との間に接続されている請求項１記載のＦＥＴ駆動回路。
前記ＬＣ共振回路は、
内部に磁気結合されているインダクタンスを含んでいる請求項１から５のいずれかに記載のＦＥＴ駆動回路。
前記スイッチング素子は、Ｅ級スイッチング動作をする請求項１から６のいずれかに記載のＦＥＴ駆動回路。
前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路のうちの少なくとも一方に直流カット用キャパシタンスが接続されている請求項１から７のいずれかに記載のＦＥＴ駆動回路。
前記スイッチング素子の一端と前記２つの出力端子のうちの一方の出力端子とを接続する経路、および前記スイッチング素子の他端と当該２つの出力端子のうちの他方の出力端子とを接続する経路の双方に前記直流カット用キャパシタンスが接続されている請求項８記載のＦＥＴ駆動回路。
前記駆動電圧に直流バイアスを付与するバイアス付与回路が前記２つの出力端子間に接続されている請求項８または９記載のＦＥＴ駆動回路。