JP2020145770A - フルブリッジ回路の制御方法 - Google Patents
フルブリッジ回路の制御方法 Download PDFInfo
- Publication number
- JP2020145770A JP2020145770A JP2019038200A JP2019038200A JP2020145770A JP 2020145770 A JP2020145770 A JP 2020145770A JP 2019038200 A JP2019038200 A JP 2019038200A JP 2019038200 A JP2019038200 A JP 2019038200A JP 2020145770 A JP2020145770 A JP 2020145770A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- bridge circuit
- switching elements
- duty ratio
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Inverter Devices (AREA)
Abstract
【課題】フルブリッジ回路の電力損失を低減する制御方法を提供する。【解決手段】2つのスイッチング素子が直列接続された第1のレグと、2つのスイッチング素子が直列接続された第2のレグとを有するフルブリッジ回路の制御方法において、一方の対角上に位置する2つのスイッチング素子のうち一方を、所定のデューティ比を有する第1の制御信号によりオンオフ制御すると共に、他方を、前記第1の制御信号のオン期間よりも長いオン期間を有する第2の制御信号によりオンオフ制御し、かつ、他方の対角上に位置する2つのスイッチング素子のうち一方を、第1の制御信号と同じデューティ比で180°位相の異なる第3の制御信号によりオンオフ制御すると共に、他方を、第2の制御信号と同じデューティ比で180°位相の異なる第4の制御信号によりオンオフ制御する。【選択図】図1
Description
本発明は、フルブリッジ回路の制御方法に関する。
スイッチング素子により構成されたフルブリッジ回路は、周知である。フルブリッジ回路は、例えば絶縁型のDC/DCコンバータ等のトランスを有する電力変換回路において用いられる。フルブリッジ回路は、4個のスイッチング素子から構成され、2個ずつのスイッチング素子が交互にオンオフすることにより、トランスの一次コイルに入力電圧を互いに逆向きの極性で交互に印加することができる。
フルブリッジ回路は、電源の大出力化、スイッチング素子の耐圧特性の軽減、及び/又はトランスの効率的利用等のために採用されている(特許文献1、2等)。
フルブリッジ回路は、2組のスイッチング素子が、双方がオフとなるデッドタイムを挟んで、交互にオンとなるようにスイッチング制御される。スイッチング素子がFETである場合、第1の組のFETがオンからオフとなったとき、トランスの一次コイルに発生する逆起電力により第2の組のFETのボディダイオードを介して入力側に還流が流れる。このことは、入力側から出力側に伝達される電力量を低下させることとなる。また、ボディダイオードを還流が流れると、その電圧降下による損失を生じる。また、ボディダイオードの逆回復時間が長いと、次にFETがオフからオンになるときに直列接続された2つのスイッチング素子が短絡し、大きなリカバリ電流が流れてFETの電力損失を生じる。
そこで、FETのボディダイオードをバイパスさせるために、ショットキーバリアダイオード又はファストリカバリダイオードをFETと並列に接続することが広く行われている。しかしながら、ショットキーバリアダイオードは、電圧降下VFは小さいが高耐圧のものが少なく、また、ファーストリカバリーダイオードは、逆回復時間が短くリカバリ電流が小さいが電圧降下VFが大きいという問題がある。
以上の現状から、本発明は、フルブリッジ回路を構成するスイッチング素子の外付けダイオードを不要すると共に、電力損失を低減することができるフルブリッジ回路の制御方法を提供することを目的とする。
上記の目的を達成するべく、本発明は、以下の構成を提供する。
・ 本発明の態様は、2つのスイッチング素子が直列接続された第1のレグと、別の2つのスイッチング素子が直列接続された第2のレグとを有するフルブリッジ回路の制御方法において、
一方の対角上に位置する2つのスイッチング素子のうち、一方のスイッチング素子を、所定のデューティ比を有する第1の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第1の制御信号のオン期間と同時に始まりかつそれよりも長いオン期間を有する第2の制御信号によりスイッチングし、かつ、
他方の対角上に位置する2つのスイッチング素子のうち、一方のスイッチング素子を、前記第1の制御信号と同じデューティ比で180°位相の異なる第3の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第2の制御信号と同じデューティ比で180°位相の異なる第4の制御信号によりスイッチングすることを特徴とする。
・ 上記態様において、前記第1の制御信号の所定のデューティ比が、0%より大きく50%未満であることが、好適である。
・ 上記態様において、前記第2の制御信号のデューティ比が、略50%であることが、好適である。
・ 本発明の態様は、2つのスイッチング素子が直列接続された第1のレグと、別の2つのスイッチング素子が直列接続された第2のレグとを有するフルブリッジ回路の制御方法において、
一方の対角上に位置する2つのスイッチング素子のうち、一方のスイッチング素子を、所定のデューティ比を有する第1の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第1の制御信号のオン期間と同時に始まりかつそれよりも長いオン期間を有する第2の制御信号によりスイッチングし、かつ、
他方の対角上に位置する2つのスイッチング素子のうち、一方のスイッチング素子を、前記第1の制御信号と同じデューティ比で180°位相の異なる第3の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第2の制御信号と同じデューティ比で180°位相の異なる第4の制御信号によりスイッチングすることを特徴とする。
・ 上記態様において、前記第1の制御信号の所定のデューティ比が、0%より大きく50%未満であることが、好適である。
・ 上記態様において、前記第2の制御信号のデューティ比が、略50%であることが、好適である。
本発明により、フルブリッジ回路を構成するスイッチング素子の外付けダイオードを不要すると共に、電力損失を低減することができるフルブリッジ回路の制御方法が実現される。
以下、例示した図面を参照して本発明の実施形態を説明する。
図1(a)〜(d)は、本発明によるフルブリッジ回路の制御方法を適用した幾つかの例を概略的に示した図であり、(e)は、制御信号を出力する制御部を概略的に示している。
図1(a)〜(d)は、本発明によるフルブリッジ回路の制御方法を適用した幾つかの例を概略的に示した図であり、(e)は、制御信号を出力する制御部を概略的に示している。
図2(a)〜(d)は、図1(e)の制御部により出力される各制御信号の一例を、(e)は、トランスTの一次コイルN1に流れる電流波形の一例を、それぞれ模式的に示した図である。
図1(a)〜(d)においては、フルブリッジ回路を含む回路構成自体は、全て同じである。各回路構成は、4つの制御信号Va、VA、Vb、VBの適用方法がそれぞれ異なる。
先ず、図1(a)を参照して回路構成を説明する。図示の回路は、例えば、絶縁型の電力変換回路(スイッチング電源)の一部である。トランスTは、入力側と出力側を絶縁するために設けられる。トランスTは、ここでは一例として、一次コイルN1と二次コイルN2を有するフォワード方式のトランスである。
このフルブリッジ回路は、一般的な構成であり、トランスTの一次側のスイッチング部として設けられている。フルブリッジ回路は、4個のスイッチング素子Q1、Q2、Q3、Q4から構成されている。第1のレグにおいて2つのスイッチング素子Q1、Q2が直列接続され、第2のレグにおいて2つのスイッチング素子Q3、Q4が直列接続されている。第1のレグと第2のレグとは並列接続されている。これにより、4つのスイッチング素子が仮想的な四角形の各頂点に配置され、第1の対角上にスイッチング素子Q1、Q4が、第2の対角上にスイッチング素子Q2、Q3が配置される。
並列接続された第1と第2のレグの上側の接続点と下側の接続点が、フルブリッジ回路の入力端1、2である。また、第1のレグの中間点(Q1とQ2の接続点)と第2のレグの中間点(Q3とQ4の接続点)が、フルブリッジ回路の出力端3、4である。
入力端1、2には、直流の入力電圧が印加される。出力端3、4は、トランスTの一次コイルN1の両端に接続されている。直流の入力電圧は、フルブリッジ回路におけるスイッチング制御により高周波交流電圧に変換され、変換された高周波交流電圧は、トランスTの一次コイルN1に印加される。
スイッチング素子Q1〜Q4は、ここでは一例としてNチャネルMOSFETである。別の例として、PチャネルMOSFETを用いることもできる。各スイッチング素子Q1〜Q4は、制御端に印加される制御信号によりそれぞれオンオフ制御される。ここでは、FETのゲートに印加される電圧制御信号により、FETの電流路が導通又は遮断される。
なお、本発明による制御方法を適用する場合、フルブリッジ回路の各スイッチング素子において、そのボディダイオードと並列に外付けのダイオードを接続する必要はない。
本発明によるフルブリッジ回路の制御方法では、4つの制御信号Va、VA、Vb、VBを用いる。制御信号Va、VA、Vb、VBは、パルス波形信号であり、好適にはPWM(pulse width modulation)技術により生成される。
ここで、図2(a)〜(d)を参照する。4つの制御信号Va、VA、Vb、VBは、同じ周波数のPWM信号である。すなわち各制御信号の一周期ttは同じ長さである。
第1の制御信号Vaは、所定の長さのオン期間taを有する。従って、制御信号Vaのデューティ比は、(ta/tt)×100(%)で表される。
第2の制御信号VAは、第1の制御信号Vaのオン期間taと同時に始まるオン期間tAを有する。さらに、制御信号VAのオン期間tAは、制御信号vaのオン期間taより長く設定される。すなわち、制御信号VAのデューティ比は、制御信号vaのデューティ比より大きい。制御信号vaのオン期間taが終了するP2の時点においても、制御信号VAのオン期間tAはさらに持続する。
第3の制御信号Vbは、第1の制御信号Vaと同じデューティ比で180°位相が異なる。従って、制御信号Vbのオン期間tbは、制御信号Vaのオン期間taと同じである。また、第4の制御信号VBは、第2の制御信号VAと同じデューティ比で180°位相が異なる。従って、制御信号VBのオン期間tBは、制御信号VAのオン期間tAと同じである。
但し、フルブリッジ回路において直列接続された2つのスイッチング素子の短絡を防止するために、いずれの制御信号のデューティ比も50%未満に設定される。デューティ比を略50%に設定した場合も、短絡の可能性のある2つのスイッチング素子が同時にオンとならないために、適宜のデッドタイムtdが設けられる。
制御信号Va、Vbのデューティ比の範囲は、理論上、0%より大きく50%未満である。通常、制御信号Va、Vbのデューティ比は、電力変換回路の稼動時に電力変換量の調整のために所定の範囲内で変動するように制御される。一方、制御信号VA、VBのデューティ比は、制御信号Va、Vbの最大デューティ比よりも大きい一定の値に設定されることが好適である。さらに好適には、制御信号VA、VBのデューティ比は、略50%とする。「略」50%とは、必要なデッドタイムtdの長さだけ、真の50%より小さいことを意味する。
再び図1(a)を参照する。一般的なフルブリッジ回路における周知の制御方法の一つは、第1の対角上に配置された2つのスイッチング素子Q1とQ4を同じ制御信号でスイッチングし、第2の対角上に配置された2つのスイッチング素子Q2とQ3を別の同じ制御信号でスイッチングする方法である。
それに対し、図1(a)のフルブリッジ回路では、第1の対角上の2つのスイッチング素子Q1、Q4において、一方のスイッチング素子Q1を第2の制御信号VAによりスイッチングすると共に、他方のスイッチング素子Q4を第1の制御信号Vaによりスイッチングする。さらに、第2の対角上の2つのスイッチング素子Q2、Q3において、一方のスイッチング素子Q2を、第3の制御信号Vbによりスイッチングすると共に、他方のスイッチング素子Q3を、第4の制御信号VBによりスイッチングする。図1(a)に示した制御方法を、以下、Aタイプと称することとする。
図1(b)は、別の制御方法(Bタイプと称する)を示している。ここでは、第1の対角上のスイッチング素子Q1を第1の制御信号によりスイッチングし、スイッチング素子Q4を第2の制御信号によりスイッチングしている。そして、第2の対角上のスイッチング素子Q2、Q3についてはAタイプと同じ制御を行う。
図1(c)は、さらに別の制御方法(Cタイプと称する)を示している。ここでは、第1の対角上のスイッチング素子Q1、Q4についてはBタイプと同じ制御を行う。そして、第2の対角上のスイッチング素子Q2を第4の制御信号によりスイッチングし、スイッチング素子Q3を第3の制御信号によりスイッチングする。
図1(d)は、さらに別の制御方法(Cタイプと称する)を示している。ここでは、第1の対角上のスイッチング素子Q1、Q4についてはAタイプと同じ制御を行う。そして、第2の対角上のスイッチング素子Q2、Q3についてはCタイプと同じ制御を行う。
4つの制御信号Va、VA、Vb、VBを、4つのスイッチング素子Q1、Q2、Q3、Q4にそれぞれ割り当てるパターンとして、さらに別のパターンが考えられる。図示しないが、それらは、図1(a)〜(d)の各々において第1のレグに対する制御信号と、第2のレグに対する制御信号を互いに入れ替えたパターンである。
上述した本発明によるフルブリッジ回路の制御方法をまとめると、以下のように表現される。一方の対角上に配置された2つのスイッチング素子のうち、一方のスイッチング素子を第1の制御信号Vaによりスイッチイングすると共に、他方のスイッチング素子を第2の制御信号VAによりスイッチングし、かつ、他方の対角上の2つのスイッチング素子のうち、一方のスイッチング素子を第3の制御信号Vbによりスイッチングすると共に、他方のスイッチング素子を第4の制御信号VBによりスイッチングする。
図3(a)〜(d)は、図1(a)のタイプAの制御方法において、フルブリッジ回路に流れる電流を概略的に示している。電流は、矢印付き実線で表している。図2(e)に示した一次コイルN1の電流波形も参照しながら説明する。
図3(a)は、図2(a)のP1の時点における電流の流れを示す。制御信号va及びVAによりスイッチング素子Q1及びQ4がそれぞれオフからオンになると、入力電圧が印加されることにより、以下の経路で電流i1が流れる。
入力端1→スイッチング素子Q1→一次コイルN1→スイッチング素子Q4→入力端2
入力端1→スイッチング素子Q1→一次コイルN1→スイッチング素子Q4→入力端2
図3(b)は、図2(a)のP2時点における電流の流れを示す。P2時点では、制御信号vaのオン期間が終了し、スイッチング素子Q4がオンからオフになるが、制御信号VAはオン期間が持続するのでスイッチング素子Q1はオンのままである。電流i1が遮断されることにより、一次コイルN1に逆起電圧が生じ、以下の経路で電流i2が流れる。
一次コイルN1→スイッチング素子Q3のボディダイオード→スイッチング素子Q1→一次コイルN1
一次コイルN1→スイッチング素子Q3のボディダイオード→スイッチング素子Q1→一次コイルN1
図3(c)は、図2(c)のP3時点における電流の流れを示す。制御信号vb及びVBによりスイッチング素子Q2及びQ3がそれぞれオフからオンになると、入力電圧が印加されることにより、以下の経路で電流i3が流れる。
入力端1→スイッチング素子Q3→一次コイルN1→スイッチング素子Q2→入力端2
入力端1→スイッチング素子Q3→一次コイルN1→スイッチング素子Q2→入力端2
図3(d)は、図2(c)のP4時点における電流の流れを示す。P4時点では、制御信号vbのオン期間が終了し、スイッチング素子Q3がオンからオフになるが、制御信号VBはオン期間が持続するのでスイッチング素子Q2はオンのままである。電流i3が遮断されることにより、一次コイルN1に逆起電圧が生じ、以下の経路で電流i4が流れる。
一次コイルN1→スイッチング素子Q2→スイッチング素子Q4のボディダイオード→一次コイルN1
一次コイルN1→スイッチング素子Q2→スイッチング素子Q4のボディダイオード→一次コイルN1
上述した図3(b)及び(d)の電流i2及び電流i4は、従来の一般的な制御方法の場合、還流として入力側に戻される。その還流は、FETのボディダイオードのみを流れるため、ボディダイオードの逆回復時間が長くなるとFETに大きな電力損失が生じるという問題があった。この問題は、特にデューティ比が50%のときに生じる。本発明では、電流i2及び電流i4は、オン状態のFET(スイッチング素子Q1、Q2)を多数キャリアにより速やかに流れるので、ボディダイオードの逆回復時間による電力損失の問題が解消される。
図4(a)〜(d)は、図1(b)のBタイプの制御方法において、フルブリッジ回路に流れる電流を概略的に示している。電流は矢印付き実線で表している。
図4(a)、(c)及び(d)に示すP1、P3及びP4時点の電流i1、i3及びi4の流れは、それぞれ図3(a)、(c)及び(d)におけるものと同じである。図4(b)のP2時点では、図3(b)とは反対にスイッチング素子Q1がオフになり、スイッチング素子Q4がオンのままとなるので、電流i2の経路が異なる。しかしながら、これらは実質的に同じ動作であり、同じ効果を奏する。
図1(c)及び(d)に示したCタイプ及びDタイプの制御方法、並びに、図示しない本発明の他の制御方法についても、電流の経路が一部異なるが、実質的に同じ動作を行い、同じ効果を奏する。
図5は、本発明の別の効果を説明するための模式的な図である。横軸が時間であり、縦軸にスイッチング素子のドレイン電流Id及びドレインソース電圧Vdsを概略的に示している。制御信号Va、Vbにより制御されるスイッチング素子Qは、図2のP2又はP3の時点でオンからオフになる。このとき、ドレイン電流Idが零に降下しかつドレインソース電圧Vdsが上昇するターンオフ時間tfの間に電力損失を生じる。
これに対し、制御信号VA、VBにより制御されるスイッチング素子Qは、図2のP2又はP3の時点ではオンのまま維持されるので、ドレインソース電圧Vdsは零のままである。従ってドレイン電流Idの大きさに関わらず、電力損失は生じない。その後、図2のP5又はP6時点で制御信号VA、VBがオンからオフになると、ドレインソース電圧Vdsは上昇するが、この時点ではドレイン電流Idは既に零になっているので電力損失は生じない。このように、本発明の制御方法によれば、制御信号VA、VBにより制御されるスイッチング素子Qの電力損失を低減することができる。この結果、従来に比べてフルブリッジ回路の電力損失を低減できる。
1、2 入力端
3、4 出力端
T トランス
N1 一次コイル
N2 二次コイル
Q1、Q2、Q3、Q4 スイッチング素子
3、4 出力端
T トランス
N1 一次コイル
N2 二次コイル
Q1、Q2、Q3、Q4 スイッチング素子
Claims (3)
- 2つのスイッチング素子が直列接続された第1のレグと、別の2つのスイッチング素子が直列接続された第2のレグとを有するフルブリッジ回路の制御方法において、
一方の対角上に位置する2つのスイッチング素子のうち、一方のスイッチング素子を、所定のデューティ比を有する第1の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第1の制御信号のオン期間と同時に始まりかつそれよりも長いオン期間を有する第2の制御信号によりスイッチングし、かつ、
他方の対角上に位置する2つのスイッチング素子のうち、一方のスイッチング素子を、前記第1の制御信号と同じデューティ比で180°位相の異なる第3の制御信号によりスイッチングすると共に、他方のスイッチング素子を、前記第2の制御信号と同じデューティ比で180°位相の異なる第4の制御信号によりスイッチングすることを特徴とする
フルブリッジ回路の制御方法。 - 前記第1の制御信号の所定のデューティ比が、0%より大きく50%未満であることを特徴とする請求項1に記載のフルブリッジ回路の制御方法。
- 前記第2の制御信号のデューティ比が、略50%であることを特徴とする請求項1又は2に記載のフルブリッジ回路の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019038200A JP2020145770A (ja) | 2019-03-04 | 2019-03-04 | フルブリッジ回路の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019038200A JP2020145770A (ja) | 2019-03-04 | 2019-03-04 | フルブリッジ回路の制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020145770A true JP2020145770A (ja) | 2020-09-10 |
Family
ID=72353804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019038200A Pending JP2020145770A (ja) | 2019-03-04 | 2019-03-04 | フルブリッジ回路の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2020145770A (ja) |
-
2019
- 2019-03-04 JP JP2019038200A patent/JP2020145770A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0314386B1 (en) | A power supply | |
US9041372B2 (en) | Wide output voltage range switching power converter | |
US8149596B2 (en) | N-phase full bridge power converter | |
US8378633B2 (en) | MultiChannel DC controller operating independently of output power in critical conduction mode | |
KR20100114839A (ko) | 비대칭 영전압 스위칭 풀브리지 전력 컨버터들 | |
JPH0748942B2 (ja) | 同期スイッチングシステムを備えた高効率パワーコンバータ | |
US10020731B2 (en) | Power switch circuit | |
US20140112043A1 (en) | Switching power supply apparatus | |
US6859372B2 (en) | Bridge-buck converter with self-driven synchronous rectifiers | |
JP2004522392A (ja) | 非対称マルチコンバータ電源 | |
CN107819402B (zh) | 开关驱动电路和使用其的开关电源设备 | |
US6707690B1 (en) | Power converter employing switched split transformer primary | |
US11075582B2 (en) | Switching converter | |
TWM591640U (zh) | 單階雙切式寬輸入範圍電源轉換電路 | |
US6369559B1 (en) | Buck controller coprocessor to control switches | |
JP2020145770A (ja) | フルブリッジ回路の制御方法 | |
US6577518B2 (en) | Integrated controller for synchronous rectifiers | |
JP6711449B2 (ja) | Dc−dcコンバータ | |
JP2009159696A (ja) | スイッチング電源装置 | |
JP6366558B2 (ja) | スイッチング電源装置 | |
US20220140748A1 (en) | Semiconductor device and inverter device | |
JP2019161853A (ja) | コンバータ装置 | |
US20230412086A1 (en) | Isolated full-bridge converter | |
US10574129B2 (en) | System and method for adaptively controlling a reconfigurable power converter | |
CN210780559U (zh) | 单阶双切式宽输入范围电源转换电路 |