JP2018531423A5 - 整合手順によってic製造プロセスに適用されるドーズ補正を決定するための方法 - Google Patents

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本出願の譲受人は、既に、IC製造プロセスのパラメータを決定する方法を発明することによりこの従来技術を越える改善を行った。PCT/欧州特許出願公開第2015/062334号明細書に開示のこの発明によると、そのパラメータが標的プロセスと基準プロセスとの間の計測結果の差に応じて決定されるサイジング校正テーブルが標的設計の幾何学形状に適用される。
この趣旨で、本発明は、少なくとも出力変数を含む出力ベクトルであって、半導体集積回路を製造するための第2のプロセスの少なくとも特徴に適用される補正を定義する出力ベクトルをコンピュータによって決定する方法であって、第1のレイアウトの第1の複数の点において、同じ半導体集積回路を製造するための第1のプロセスの入力ベクトルであって、少なくとも入力変数を含む入力ベクトルの第1の系列の値を取得することと、第1のレイアウト上の同じ第1の複数の点と、第2のレイアウト上の第2の複数の点との一方において、第2のプロセスの入力ベクトルの少なくとも成分の第2の系列の値を取得することと、少なくとも状態変数を含む状態ベクトルであって、入力ベクトルの第1の系列の値と第2の系列の値との間の差の状態を表す状態ベクトルの値を決定することと、状態ベクトルの系列の値の出力ベクトルであって、エッジ変位を含む出力ベクトルを直接計算によって取得することとを含み、第1のドーズ補正である、第1のプロセスの少なくとも特徴に適用される第2のドーズ補正をエッジ変位から決定することとをさらに含む、方法を開示する。
有利には、第1のプロセスの少なくとも特徴に適用される第2のドーズ補正をエッジ変位から決定することは、前記第1のプロセスの基準物理モデルに基づく。
有利には、本発明は、第1のプロセスの少なくとも特徴に適用される第2のドーズ補正をエッジ変位から決定する前に標的設計の輪郭を分割することをさらに含む。
有利には、第1の状態変数は、第1および第2のプロセスが使用される値の領域上のパラメータベクトルの少なくとも成分に関するその判別力(discriminatory power)に基づいて選択される。
有利には、少なくとも第2の状態変数は、組み合わせ判別力を規定の計算負荷予算内で増加させるために第1の状態変数へ追加される。
本発明はまた、半導体集積回路を製造するための第2のプロセスの少なくとも第2のパラメータに適用される系列の補正を決定するためのコンピュータプログラムを含む非一時的記憶媒体であって、前記コンピュータプログラムは、第1のレイアウトの第1の複数の点において、同じ半導体集積回路を製造するための第1のプロセスの入力ベクトルであって、少なくとも入力変数を含む入力ベクトルの第1の系列の値を取得することと、第1のレイアウト上の同じ第1の複数の点と、第2のレイアウト上の第2の複数の点との一方において、第2のプロセスの入力ベクトルの少なくとも成分の第2の系列の値を取得することと、少なくとも状態変数を含む状態ベクトルであって、入力ベクトルの第1の系列の値と第2の系列の値との間の差の状態を表す状態ベクトルの値を決定することと、状態ベクトルの系列の値の出力ベクトルであって、エッジ変位を含む出力ベクトルを直接計算によって取得することとを行うように構成されたコンピュータコード命令を含み、コンピュータコード命令は、第1のドーズ補正である、第1のプロセスの少なくとも特徴に適用される第2のドーズ補正をエッジ変位から決定するようにさらに構成される、非一時的記憶媒体を開示する。
標的設計101は、第1のプロセスを使用することによりマスクまたはウェハ上にインプリントされ得る源設計の幾何学形状は102であり、一方、第2のプロセスに関して源設計の幾何学形状は103となる。第1のプロセスを第2のプロセスにより置換することができるように解決されるべき課題は、第2のプロセスを使用して、標的設計101を得るために源設計102に適用される幾何学形状補正を決定することである。
メトリックのこの計算の出力では、入力変数と出力変数との関係のモデルが決定され得る。このモデルは、コンピュータ的により効率的であるテーブルに変換され得る。
次に、工程270が適用され、これにより、本発明の差分モデルにより決定される出力ベクトルは、プロセスIIのデータ準備ファイルを導出するためにプロセスIのデータ準備ファイルに適用される。
基準理想プロセスの結果に整合するように、実際のプロセスに適用される補正を計算するために差分モデルまたはサイジングテーブルを使用する利点は、入力レイアウトに適用される幾何学形状補正が計算の出力において直接決定されることである。これは、規定の公差内の最適解を発見するために通常使用される標準的シミュレーション手法と対照的である。これらの解決策では、レジスト内の標的レイアウトをインプリントするために規定の入力レイアウトに適用される幾何学形状補正を発見するため、規定の入力レイアウトのレジスト内のインプリントを決定するために使用されるモデルを反転する必要がある。実際的な意味では、これらのモデルは一般的に反転可能ではないため、一解決策が公差マージン内で発見されるまですべての解決策を計算することにより、ブートストラップ法を適用する必要がある。これは、理想基準プロセスにより本方法を適用する際にもはや必要でない、コンピュータ集約型であり、かつ長く、かつ面倒なプロセスである。
上述の方法の出力において決定されるサイジング補正は、補正が短距離領域内でありかつ後方散乱(または長距離)効果の変動が無視され得る(すなわち一例として1未満の長距離密度である)限り有効である。また、好適には、サイジング補正は、サイズ変更されるパターンが3αより大きいCDを有する場合、より頑強になるであろう。ここで、αは、絶縁プロセスの物理モデルを表す点広がり関数(PSF)の短距離パラメータである。
単に一例として、−20nm〜0のサイジング補正および0〜+20nmのサイジング補正がこれらの2つの図にそれぞれ示される。標的CDは50〜1000nmで変化する。密度は0〜0.83で変化する。上に説明した有効性限界に基づき、最大サイジング補正を規定する規定の標的CDの最大密度の組み合わせは、そのパラメータがα=30(順方向散乱ビームの幅FW)、β=9000(後方向散乱ビームの幅BW)、η=0.83(FWおよびBWビームの強度の比)、1エッジ当たり0.8nmの補正処理の公差(1CD当たり1.6nm)において設定される2つのガウス分布を有する古典的PSFを使用することにより決定される。
工程440aでは、標的プロセスの基準物理モデルが本発明の方法に入力される。基準モデルは任意のPSFであり得る。標準PSFは2つのガウス分布を含み、1つは順方向散乱効果をモデル化するためのもの(短距離)、他方は後方散乱効果をモデル化するためのもの(長距離)である。PSFはまた、ローレンツ関数とガウス関数との組み合わせまたはその最良適合が校正手順により決定される他のタイプの関数を含め、他の関数(Voigt関数など)またはその近似に基づき得る。基準プロセスの基準モデルは、テーブルの生成がプロセスIIのドーズ補正をエッジ変位に変換できるようにする。このようなテーブルの反転は、エッジ変位またはバイアスから、前記変位またはバイアスを得るために適用されるドーズ補正への変換を可能にする。次に、基準物理モデルは、座標X,Yを有するショットに適用される係数Kの値のテーブルにより表され得る、ここで、標的プロセスに適用される基本ドーズ補正は、工程430aの出力において決定されたDである。Kの計算は、図4cに関連した以下の記述においてさらに論述される。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3153924B1 (en) * 2015-10-07 2021-11-17 Aselta Nanographics Method for determining the dose corrections to be applied to an ic manufacturing process by a matching procedure
JP7167842B2 (ja) * 2019-05-08 2022-11-09 株式会社ニューフレアテクノロジー 荷電粒子ビーム描画方法及び荷電粒子ビーム描画装置
US11568101B2 (en) * 2019-08-13 2023-01-31 International Business Machines Corporation Predictive multi-stage modelling for complex process control

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065502A (ja) * 1992-06-18 1994-01-14 Fujitsu Ltd 露光データ変換方法および露光データ変換装置
JPH06140311A (ja) * 1992-10-28 1994-05-20 Nippon Telegr & Teleph Corp <Ntt> 電子ビーム描画方法
JP3074675B2 (ja) * 1997-11-20 2000-08-07 日本電気株式会社 電子線直描方法及び装置
US6033814A (en) 1998-02-26 2000-03-07 Micron Technology, Inc. Method for multiple process parameter matching
WO2005069082A1 (en) * 2003-12-19 2005-07-28 International Business Machines Corporation Differential critical dimension and overlay metrology apparatus and measurement method
US7242459B2 (en) * 2004-01-30 2007-07-10 Asml Masktools B.V. Method of predicting and minimizing model OPC deviation due to mix/match of exposure tools using a calibrated Eigen decomposition model
US7042551B2 (en) * 2004-02-03 2006-05-09 International Business Machines Corporation Method of patterning process metrology based on the intrinsic focus offset
US8571845B2 (en) * 2008-06-03 2013-10-29 Asml Netherlands B.V. Model-based scanner tuning systems and methods
JP5731257B2 (ja) 2011-03-31 2015-06-10 株式会社ニューフレアテクノロジー 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法
JP2013207045A (ja) * 2012-03-28 2013-10-07 Toppan Printing Co Ltd パターン描画方法およびそれを用いるパターン描画装置
FR3000234B1 (fr) 2012-12-21 2015-02-27 Commissariat Energie Atomique Procede d'estimation de motifs a imprimer sur plaque ou sur masque par lithographie a faisceau d'electrons et dispositif d'impression correspondant
EP2952964A1 (en) 2014-06-03 2015-12-09 Aselta Nanographics Method for determining the parameters of an ic manufacturing process by a differential procedure
EP2952963B1 (en) * 2014-06-03 2020-12-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for calculating the metrics of an ic manufacturing process
EP3037878B1 (en) * 2014-12-23 2020-09-09 Aselta Nanographics Method of applying vertex based corrections to a semiconductor design
EP3153924B1 (en) * 2015-10-07 2021-11-17 Aselta Nanographics Method for determining the dose corrections to be applied to an ic manufacturing process by a matching procedure

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