JP2018527645A - ハードウェア周辺装置デコーダ - Google Patents

Abstract

【解決手段】 集積回路は、少なくとも２つの入力（１８、２０）と、第一サイクルにおいて前記入力をサンプリング（２８）し、後の第二サイクルにおいて前記入力をサンプリングし、前記サンプリングした入力のうち１つだけが前記第一サイクルから前記第二サイクルの間に変化した場合に第一メモリ位置（３４）を変更し、上記サンプリングした入力の両方が前記第一サイクルから前記第二サイクルの間に変化した場合に第二メモリ位置（４６）を変更するデコーダ（２４）とを有する。【選択図】 図１

Description

本発明は、ハードウェア周辺装置から回路（必ずしも専用ではないが、特に、マイクロプロセッサ集積回路）への入力を復号するためのデコーダに関する。

ワイヤレスコンピュータマウスはコンピュータまたはラップトップをコントロールするための一般的方法であり、通常、画面上でアイテムをスクロールするために回転することができるスクロールホイールを含んでいる。典型的な構成では、スクロールホイールの動きを検出するための光学的または機械的動作エンコーダーが使用される。動作エンコーダーはスクロールホイールによって回転されるエンコーダーホイールを有している。

１つの実施形態では、エンコーダーホイールは、発光ダイオード（ＬＥＤ）からの光をフォトトダイオードが検出するのを遮るため、ＬＥＤと対応するフォトダイオードとの間に置かれている。しかし、エンコーダーホイールには半径方向のスロットが多数形成されており、該スロットが、エンコーダーホイールを回転することによりＬＥＤとフォトダイオード間の光路と並んだ場合、前記フォトダイオードに出力を発生させる。実際には、前記フォトダイオードは２つ設けられており、各フォトダイオードが出力を発生する順番からホイールの動作方向が確認できるように、互いに位置をずらしておかれている。例えば、フォトダイオードは、スロットおよび非空乏部分の円周方向反復パターン間の間隙の反復が４分の１だけ異なる位置に置かれている。つまり、スクロールホイールを回転させると、フォトダイオードからの信号は位相が必ず９０度互いに異なっている。次に、回転方向は、どちらが先行しどちらが遅れているかによって決定される。

他の実施形態では、同様のパルスを発生するために、ＬＥＤおよびフォトダイオードの代わりにマイクロスイッチまたは他の電気機械式接点が使用される。

前記動作検出器のフォトダイオードまたはマイクロスイッチからの出力はサンプリングされ、復号されて、例えばＢｌｕｅｔｏｏｔｈ（商標）等の近距離無線インターフェースを通してホストコンピュータに入力される。そのためには、互いに位相が９０度異なる２つの信号を復号しなければならないので、直交デコーダとして周知の装置が必要である。例えば、本出願者によるｎＲＦ５１シリーズの低出力近距離無線通信チップは、上述の種類の動作検出器からの直交信号を復号するように構成された直交デコーダを含んでいる。前記直交デコーダのモジュールは、電力を節約するため、サンプリングした信号から有効動作が検出される場合にのみ、すなわち１つのチャネルで１つのサンプリング期間から次のサンプリング期間への出力遷移の遷移があり、他のチャネルでは遷移がない場合にのみ、中央処理装置（ＣＰＵ）をウェイクアップするように構成されている。その結果、不確定な遷移が生じた場合、すなわち両方のチャネルが１つのサンプリング期間から次のサンプリング遷移期間の間に遷移した場合には、ＣＰＵはウェイクアップされない。

本発明は、少なくとも２つの入力と、第一サイクルにおいて前記入力をサンプリングし、後の第二サイクルにおいて上記入力をサンプリングし、前記のサンプリングした入力のうち１つだけが前記第一サイクルから前記第二サイクルにおいて変化した場合に第一メモリ位置を変更し、前記のサンプリングした入力の両方が前記第一サイクルから前記第二サイクルにおいて変化した場合に第二メモリ位置を変更するように構成されたデコーダとを有する集積回路を提供する。

従って、本発明によれば、単一の遷移および二重の遷移かを表示するために異なるメモリ位置が提供されていることを当業者は理解するであろう。これによって、両方の条件下で動作を選択することができる。本願の出願人の理解では、例えば、上述の動作エンコーダーの場合では、二重の遷移は、通常は、有効にサンプリングできる速度よりも速く前記スクロールホイールが移動したこと、およびそれに応答しなければならない十分な理由が実際に存在する可能性があることを意味している。例えば、前記動作エンコーダーは、画面上に内容をスクロールするかどうか決定することには使用されなくても、コンピュータを休止状態からウェイクアップさせることに使用される場合がある（この場合、ユーザーは前記動作エンコーダーに対応するマウス等の装置を操作していると推測することができる）。あるいは、二重の遷移が一定の方向における一連の通常の遷移の後に続いている場合は、前記通常の遷移に対応する動作の継続として前記二重の遷移を解釈するような決定をすることができる。

更に、本発明は、通常の入力を示す単一の遷移と不確定な入力を示す二重の遷移とに対して異なる動作をとることができるので、フレキシビリティを増大させることができる。例えば、エラーメッセージまたはフィードバックを発生したり、曖昧性を解決するのにサンプリング速度を増大させたりするのに使用できる。

いくつかの実施形態では、デコーダは、第一メモリ位置および／または第二メモリ位置が変更された場合に、例えば中央処理装置（ＣＰＵ）に割込み信号を発生させるように構成される。

いくつかの実施形態では、デコーダは、第一メモリ位置が書き込まれると第一割込み信号を発生し、第二メモリ位置が書き込まれると第二割込み信号を発生するように構成される。別のいくつかの実施形態では、デコーダは、第一メモリ位置が所定の時間の間に変化すると（例えば特定回数のサンプリングが行われると）第一割込み信号を発生するように構成される。同様に、デコーダは、第二メモリ位置が所定の時間の間に変化すると（やはり特定回数のサンプリングが行われると）第二割込み信号を発生するように構成することができる。

いくつかの実施形態では、デコーダは、第一および／または第二メモリ位置に書き込まれた場合に割込みを発生するかどうか、かつ、サンプリング毎またはＮ回のサンプリング毎に第一および／または第二メモリ位置に書き込まれたかどうかを監視するかどうかを、ソフトウェアアプリケーションが決定可能にさせるように構成することができる。前記ＣＰＵは、メモリ位置の両方ではなく一つだけを読み取るように決定することができる。前記ＣＰＵは、いつメモリ位置（単数または複数）をクリアするかを決定することができる。

本明細書で使用される場合、メモリ位置の変更には、単にメモリ位置へ書き込むことを含むことができる。別の実施形態では、既にメモリ位置に書き込まれている値を考慮した（例えば、ある値を既存の値に加算するような）演算を行うことができる。

いくつかの実施形態では、前記第一メモリ位置は第一レジスタを含む。前記いくつかの実施形態では、第一のさらに別のメモリ部分が、前記第一レジスタに書き込まれる複数の値を記録するために第一レジスタに対応して設けられる。前記第一のさらに別のメモリ部分は、前記複数の値を別々に記憶することができるが、いくつかの実施形態では、例えば現在書き込まれている値に新しく発生された値を加算することにより、累積値または結果値を記憶するように構成されたアキュムレータを有する。

前記第二メモリ位置はレジスタを含むことができる。しかし、いくつかの実施形態では、前記第二メモリ位置は、渡された複数の値を記録するように構成された第二メモリ部分を含む。前記第二メモリ部分は前記複数の値を別々に記憶することができるが、いくつかの実施形態では、例えば現在書き込まれている値に新しく発生された値を加算することにより累積値または結果値を記憶するように構成されたアキュムレータを含む。

複数の値を記録するメモリ部分の具備は、サンプリングが行われる毎に前記第一および／または第二メモリ位置を読み取るという強行スケジュールを前記ＣＰＵに強要する代わりに、都合の良いときに前記ＣＰＵが値（単数または複数）を読み取ることを可能にすると言う点で有利である。従って前記ＣＰＵは真に必要なときだけ呼び出され、その結果、休止状態を維持できる、あるいは少なくともスイッチングおよび割込みのハンドリングの回数を削減できるので、前記ＣＰＵひいてはシステム全体がより効率的に動作可能とすることができる。前記ＣＰＵは、第一および／または第二メモリ位置または（更に別の部分（単数または複数）をクリアするかを決定することができる。

前述のように、本発明の可能な応用の一つは、ＬＥＤまたは他の低電力光源を通常使用する光学機械式動作エンコーダーである。いくつかの実施形態では、集積回路は、斯かる光源の照明をコントロールするための出力を有している。これは、照明とサンプリングとの調整が可能になり、その結果、必要なときだけ前記照明の光源が点灯され電力消費が削減されるので、有利である。例えば、前記出力により、各サンプリングの前に短い一定期間だけＬＥＤを駆動、点灯し、そして、入力がサンプリングされたら即時に消灯することができる。同様の効果は、前記動作エンコーダーが電気機械式（代わりにスイッチまたは接点を使用）の場合も得ることができる。従って、より一般的には、いくつかの実施形態では、前記集積回路は動作エンコーダーに電力を選択的に供給するための出力を有している。

本発明は２つの入力に特に限定して説明しているが、本発明は２つの入力に限定されるものではなく、３つ以上の入力を備えることもできる。その場合、通常の遷移および不確定な遷移の可能性が広がるので、それに適応するため、更に別のメモリ位置および／または追加の更に別のメモリ位置および／または割込み源が必要になるが、それでも上述の原理は等しく適用される。

以下に、例示のみの目的であるが、本発明の実施形態を添付の図面を参照して説明する。

図１は、本発明による、典型的な条件で使用するデコーダの概略図である。 本発明に従って使用することができる動作デコーダの一部を示す図である。 マウスを反対方向に移動させる場合の、２つのフォトダイオードからの出力の典型例を示す図である。 マウスを反対方向に移動させる場合の、２つのフォトダイオードからの出力の典型例を示す図である。 不適切にサンプリングされた信号からどのように二重の遷移が生じるかを示す図である。 本発明によるデコーダの標本値、レジスタおよびアキュムレータの内容を示す表である。

図１は本発明を実施するための可能な構成を示す図である。この例においては、前記構成は、例えばＢｌｕｅｔｏｏｔｈ（商標）によって送られる信号を用いてデスクトップコンピュータまたはラップトップコンピュータを制御するために使用可能なワイヤレスコンピュータマウスの形態をとっている（勿論、本原理は、マウスがホストコンピュータに有線接続されている場合にも適用できる）。図１示されたシステムの一部は２つの部分、すなわち半導体集積回路または半導体チップ上のマイクロプロセッサの一部として提供される「オンチップ」部分２と、図２を参照して以下に詳細に記載される外部周辺装置を有するオフチップ部分４とに分割されている。

図２は、コンピュータマウスのいくつかの設計に使用される典型的な光学機械式動作エンコーダーの概略を示す図である。斯かる実施形態では、ユーザーの指の動作によりスクロールホイールが動く。スクロールホイールの動きにより、図２に部分的に示されているスロット式エンコーダーホイール６の回転が引き起こされる。エンコーダーホイール６は、円周に沿って間隔空けて置かれた多数の半径方向スロットを有する。前記エンコーダーホイールの一方の側にはＬＥＤ１０があり、該エンコーダーホイールの他方の側には、ＬＥＤ１０が発生する光に感受性のあるフォトダイオードのペア１２および１４がある。エンコーダーホイール６の回転位置、結局はスロット８の位置によって、ＬＥＤ１０からフォトダイオード１２、１４のいずれかまたは両方への光路が生じる。

図２に示される構成において、ＬＥＤ１０からの光はスロット８ａを通って一方のフォトダイオード１２に至るが、ホイール６によってもう１つのフォトダイオード１４への通過は妨げられる。しかし、ホイールが反時計回りに更に僅かだけ動くと、別のスロット８ｂが光を第二のフォトダイオード１４まで通過させ、しかも第一のフォトダイオード１２への光の通過は継続しているのがわかるであろう。反時計回りの動きが継続すると、第一のフォトダイオード１２への光が妨げられ、光は第二のフォトダイオード１４によってしか受け取られない。従って、フォトダイオード１２、１４からの信号はエンコーダーホイール６の動き、すなわちスクロールホイールの動きを示していることが理解できるであろう。実際、この例においては、第二のフォトダイオード１４はスロットパターン８の円周方向の繰り返し期間の２．２５倍の間隔が開けられている。余分な４分の１の期間の間隔は、２つのフォトダイオード１２、１４の出力の位相が常に互いに９０度ずれていることを意味する。ホイール６を反時計回りに回転させると第一のフォトダイオード１２は第二のフォトダイオード１４に先行し、その反対の場合は先行順位が逆になる。

図１に戻ると、ホイール６は、機械的動きを電気信号に変換するための構成要素（ＬＥＤ１０およびフォトダイオード１２、１４を含む）を有する動作エンコーダー１６の一部として簡略化して図示されている。動作エンコーダー１６は、フォトダイオード１２、１４からの信号に対応する２つの出力１８、２０をそれぞれ出力する。２つの出力１８、２０は、オンチップ部分２へ２つの直交信号Ａ、Ｂを出力する。入力１８、２０は、直交デコーダモジュール２４と通信している汎用インプット／アウトプットルータ２２を通過する。インプット／アウトプットルータ２２は、サンプリングが必要な場合にＬＥＤ１０を駆動するために使用される出力２６も提供する。

直交デコーダモジュール２４は、後述のように、Ａ、Ｂ入力１８、２０から通常の遷移が検出されると値を記録するのに用いられるサンプリングレジスタ２８と通信する。サンプリングレジスタ２８には、アディティブコンバイナー３２、アキュムレータレジスタ３４およびアキュムレータ読み取りモジュール３６を有するアキュムレータモジュール３０が接続されている。アキュムレータ読み取りモジュール３６は中央処理装置（ＣＰＵ）に接続されているので、該ＣＰＵはアキュムレータ３４の内容を読み取ることができる。該ＣＰＵは、また、アキュムレータ３４の内容をクリアできるクリア（ＣＬＲ）機能も有している。

デコーダモジュール２４からの第二出力は、対応するアディティブコンバイナー４４、アキュムレータレジスタ４６および累算器読み取りモジュール４８を有し、ＣＰＵ３８に接続されている第二「重複」アキュムレータモジュール４２へ提供される。第二アキュムレータレジスタ４６をクリアするのに使用することができる更に別のＣＬＲライン５０が提供されている。

図２に戻り、かつ図３Ａおよび３Ｂを参照すると、ホイール６を回転するとき、パルス列５２、５４がそれぞれ発生されることがわかる。上のパルス列５２は第一フォトダイオード１２に対応し「位相Ａ」出力１８になり、下のパルス列５４は第二フォトダイオード１４に対応し「位相Ｂ」出力２０になる。上述のように、スロット８の配置およびフォトダイオード１２、１４の位置は、パルス列５２、５４の位相が互いに９０度異なるように設定されている。

図３Ａは前記ホイールが反時計回りに回転する場合のパルス列５２、５４を示しており、図３Ｂは逆周りのパルス列、すなわち前記ホイールを時計回りに回転させるときに位相Ａ出力１８に対応する上のパルス列５２が位相Ｂ出力２０に対応する下のパルス列よりも遅れる状態を示している。従って、２つのパルス列５２、５４の相対的位相がホイールの回転方向を決定するために使用できる。前期パルス列の周波数がホイール６の回転速度を決定するために使用できることも理解されるであろう。

図３Ａを見ると、通常の遷移の系列が２種類可能であることが理解されるであろう。すなわち、第一は、Ａチャネル５２がローからハイへ遷移し、４分の１波長の後、Ｂチャネル信号５４がローからハイに遷移するものであり、第二はパルスの最後に生じるもので、Ａチャネル信号５２がハイからローに遷移し、４分の１波長の後、Ｂチャネル信号５４がハイからローに遷移するものである。勿論、所定の時間ウインドウにおいて、両方がローまたはハイを維持している場合もある。

図３Ｂの場合、更に別の通常の遷移の２種類の系列が示されている。第一は、Ｂチャネル５４がローからハイへ遷移し、４分の１波長の後、Ａチャネル信号５２がローからハイに遷移するものであり、第二はパルスの最後に生じるもので、Ｂチャネル信号５４がハイからローに遷移し、４分の１波長の後、Ａチャネル信号５４がハイからローに遷移するものである。

しかし、図３Ｂは、設定するべきサンプリング周波数としては速過ぎて、パルスを明確にサンプリングすることができない周波数で発生されたパルスの影響を示している。Ａチャネル１８は１つのサンプリング期間のハイのサンプリング５８から次のサンプリング期間のローのサンプリング６０へ遷移し、下に示すＢチャネル２０の信号も、位相が９０度ずれているにもかかわらず、第一サンプリング期間にはハイのサンプリング６２を有し、これに続いて、第二サンプリング期間にはローのサンプリング６４を有していることがわかるであろう。

従って、Ａチャネル１８、およびＢチャネル２０はハイからローへ同時に遷移している（不確定な遷移と定義される）状態を示しているのが理解されるであろう。しかし、本発明によれば、この入力信号を破棄するのではなく、別々に計算し、重複アキュムレータ４６に記録しており、その結果、図１に示すように、ＣＰＵ３８によって別々に読み取ることが可能となる。本出願者は、標準アキュムレータ３４と重複アキュムレータ４６を互いに独立に読み取る機能は、種々の状況下において有利であると認識するものである。例えば、ホイールがサンプリング速度に対して速過ぎる速度で回転すると二重遷移が生じやすいが、以前の一連の正常な遷移によって、前記ホイールが特定の方向に移動していることが示されている場合には、前記情報は入力の連続性を示すことに使用できる。あるいは、極端に単純化しれば、画面の内容等をスクロールするための入力として前記入力を解釈するよう要求するのではなく、単純にシステムをウェイクアップさせるために使用することもできる。

前記システムの動作を図４の表を参照して以下で詳細に説明する。図４は、符号化されたサンプリング値の種々の候補およびその復号方法を示している。最初の２つの列は初期サンプリング時間におけるＡおよびＢチャネルのサンプリング結果を示しており、第三および第四列はその後のサンプリング時間におけるＡおよびＢチャネルのサンプリング結果を示している。

第五列はサンプリングレジスタ２８に記録される値を示しており、この値は、ＡおよびＢチャネルのサンプリングにおいて初期サンプリングとその後のサンプリングとの間に正常な遷移が行われたか否かに基づいて決定される。このことは最後の列で説明されている。例えば、第二行に見られるように、チャネルＡが最初のサンプリングと第二サンプリングにおいて同じゼロに留まり、チャネルＢがゼロから１に変化した場合、値１がサンプリングレジスタに記録され、それは正の方向（前の図面に示される例では時計回り）への動作を示している。同様に、第三行に示されるように、チャネルＡがゼロから１に変化し、チャネルＢに変化がなければ、−１の値がサンプリングレジスタ２８に記録されるが、これは負の方向（反時計回り）の動作を示している。第一行に示されるように、チャネルＡにもＢにも変化がなければ、ゼロの値が記録される。

最後の可能性は二重遷移であり、第四行の行に示されるように、最初のサンプリングとその次のサンプリングの間にチャネルＡおよびＢの両方の値が変化している。この場合、遷移の不確定な性質を示すため、値２がサンプリングレジスタ２８に記録される。

第六列は第一アキュムレータ３４（図１を参照）の動作を示している。これは単純に、アディティブコンバイナーモジュール３２を用いてサンプリングレジスタ２８の現在値をアキュムレータ３４の既存値に加算した結果である。従って、サンプリングレジスタ２８が値１を記録していればアキュムレータ３４は増加し、サンプリングレジスタ２８が−１の値を記録していれば減少し、サンプリングレジスタ２８がゼロまたは２の値を記録していれば変化はない。従って、アキュムレータ３４は、通常の遷移から受け取る入力の累積演算結果を示すものである。これによって、ＣＰＵ３８は、記録された情報を失うことなく、ＣＰＵ３８の都合の良いときに、モジュール３６を用いてアキュムレータ３４の値を読み取ることができる。

重複アキュムレータ４６の動作は第七列に示される。例えば第四行に示されるように、二重遷移が検出された場合には単純に増加し、正常な遷移または遷移なしの場合には変化しない。この場合も、アキュムレータ４６が最後に読み取られてからまたはクリアされてから二重遷移が何回記録されたかを決定する必要がある場合には、ＣＰＵ３８の都合の良いときに、アキュムレータ４６を読み取ることができる。

前記システムは、無線または有線接続を通して、マウスの動きあるいはＣＰＵ３８によって決定されるシステムウェイクアップ信号の入力をホストコンピュータに連絡するための追加のモジュール（図示しない）を含むことができることは当然である。

このように、少なくとも本発明の実施形態により、動作エンコーダー用のデコーダは、二重遷移を独立して記録することが可能となり、その結果、本システムをどのように実現するか、並びに前記動作エンコーダーからの信号を実際の状況下でどのように使用することができるかという点で、より大きなフレキシビリティを得ることが可能になることを当業者は理解するであろう。しかし、本発明の原理はいくつかの異なる方法で実施可能であり、本明細書に記載された特定の実施形態によって限定されることがないことは理解されるであろう。例えば、本発明の原理は電気機械式スイッチまたは接点等の他の動作エンコーダーと一緒に用いてもよいし、コンピュータマウスあるいはコンピュータインターフェース装置内に動作エンコーダーを設ける必要もない。

Claims (15)

1. 集積回路であって、
   少なくとも２つの入力と、
   デコーダとを有し、
   該デコーダは、
   第一サイクルで前記入力をサンプリングし、
   後の第二サイクルで前記入力をサンプリングし、
   前記サンプリングした入力のうち１つだけが前記第一サイクルから前記第二サイクルの間に変化した場合に第一メモリ位置を変更し、
   前記サンプリングした入力の両方が前記第一サイクルから前記第二サイクルの間に変化した場合に第二メモリ位置を変更すること、
   を特徴とする集積回路。
2. 前記デコーダが、前記第一メモリ位置および／または前記第二メモリ位置が変更された場合に割込み信号をＣＰＵに対して発生すること、
   を特徴とする、請求項１に記載の集積回路。
3. 前記デコーダが、前記第一メモリ位置が書き込まれた場合に第一割込み信号を発生し、かつ、前記第二メモリ位置が書き込まれた場合に第二割込み信号を発生すること、
   を特徴とする、請求項１または２に記載の集積回路。
4. 前記デコーダが、前記第一メモリ位置が所定の時間の間に変化した場合、第一割込み信号を発生すること、
   を特徴とする、請求項１または２に記載の集積回路。
5. 前記デコーダが、前記第二メモリ位置が所定の時間の間に変化した場合、第二割込み信号を発生すること、
   を特徴とする、請求項１、２または４に記載の集積回路。
6. 前記デコーダは、前記第一メモリ位置および／または前記第二メモリ位置が書き込まれた場合に割込みを発生するかどうかをソフトウェアアプリケーションに決定させること、
   を特徴とする、請求項１〜５のいずれか一項に記載の集積回路。
7. 前記デコーダは、前記第一メモリ位置および／または前記第二メモリ位置が書き込まれたかどうかを検査するためのサンプリング速度をソフトウェアアプリケーションに決定させること、
   を特徴とする、請求項６に記載の集積回路。
8. 前記第一メモリ位置および／または前記第二メモリ位置をいつクリアするかを決定する中央処理装置を備えること、
   を特徴とする、請求項１〜７のいずれか一項に記載の集積回路。
9. 前記デコーダは、各メモリ位置に既に書き込まれている値を考慮した演算を行うことによって前記第一および／または第二メモリ位置の値を変更すること、
   を特徴とする、請求項１〜８のいずれか一項に記載の集積回路。
10. 前記第一メモリ位置は第一レジスタを含むこと、
    を特徴とする、請求項１〜９のいずれか一項に記載の集積回路。
11. 前記第一レジスタに書き込まれた複数の値を記録する第一の更に別のメモリ部分を備えること、
    を特徴とする、請求項１０に記載の集積回路。
12. 前記第一の更に別のメモリ部分は、累積値または結果値を記憶するアキュムレータを備えること、
    を特徴とする、請求項１１に記載の集積回路。
13. 前記第二メモリ位置は、転送された複数の値を記録する第二メモリ部分を備えること、
    を特徴とする、請求項１〜１２のいずれか一項に記載の集積回路。
14. 前記第二メモリ部分は、累積値または結果値を記憶するアキュムレータを備えること、
    を特徴とする、請求項１３に記載の集積回路。
15. 動作エンコーダーに選択的に電力を供給するための出力を備えること、
    を特徴とする、請求項１〜１４のいずれか一項に記載の集積回路。

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