JP2018524787A - トリガ可能なサージ・アレスタを電子的に作動させるための回路アセンブリ - Google Patents

Abstract

【課題】本発明は、スパーク・ギャップ、多電極ガス・アレスタ、または類似の手段などのトリガ可能なサージ・アレスタを電子的に作動させるための回路アセンブリに関する。【解決手段】少なくとも１つのパワー半導体が、サージ事象を検出するとスイッチング段によって作動され、パワー半導体の出力側が、サージ・アレスタのトリガ入力に接続される。本発明によれば、スイッチング段は、過渡サージ事象を検出するための制御および分析ユニットとして設計され、第１に、レベル・センシティブなまたは上昇レート依存の様式でのパルスの検出を可能にするパルス検出段、また第２に、事象を評価するためにマイクロコントローラまたは類似の手段を有する。マイクロコントローラの出力側は、パワー半導体の制御入力に至り、パワー半導体の出力とサージ・アレスタのトリガ入力との間に、急速スイッチング整流器が設けられる。【選択図】図１

Description

本発明は、請求項１記載の、スパーク・ギャップ、多電極ガス・アレスタ、または類似の手段などのトリガ可能なサージ・アレスタを電子的に作動させるための回路アセンブリであって、少なくとも１つのパワー半導体が、サージ事象を検出するとスイッチング段によって作動され、パワー半導体の出力側が、サージ・アレスタのトリガ入力に接続される、回路アセンブリに関する。

特に直接的落雷の場合に、高パルス電流を散逸させるために、過電圧保護構成要素、典型的には、スパーク・ギャップ技術かそうでなければガス・アレスタに基づく、サージ・アレスタを使用することが知られている。欠点は、スパーク・ギャップにおいて応答電圧が通常高いことであり、というのも、印加された過電圧はまず、スパーク・ギャップの電極間でフラッシュオーバおよび電離を起こすことが求められ、その後、電圧上昇レートに応じて変わる応答が発生し、それにより、上昇レートが高い場合には保護レベルがより高くなってしまうためである。このため、例えば２３０Ｖネットワーク内のデバイスの場合の１．５ｋＶなど、より低い保護レベルを可能にするトリガ回路が提案されてきた。一般的なトリガ回路は、バリスタ、ガス放電アレスタ、抑制ダイオード、またはキャパシタンスから構成されており、トリガ信号を生成し、その信号が、スパーク・ギャップの対応するトリガ電極に供給されて、スパーク・ギャップを確実に点火する。

スパーク・ギャップの開発においては建設的な対策が成功しており、スパーク・ギャップはすでに、応答挙動が改善されており、下流の消イオン・チャンバを接続することによって、実質上非吹消し型となるように実現することが可能である。

この点に関して、ホーン電極用の支持および収容本体としての絶縁材料からなる複数パート・ハウジングを有する、非吹消し型設計の消イオン・チャンバを備えたホーン・スパーク・ギャップを開示している、ＤＥ１０２０１１１０２２５７Ａ１を参照されたい。この文献の解決策によれば、電極間のアーク移動経路が、プレート状絶縁材料によって消イオン・チャンバの方向に範囲画定され、この場合、プレート状絶縁材料は、ハーフ・シェル内のそれぞれに対応する形状設定部分にぴったりはまって挿入される。加えて、アーク移動に影響を及ぼすために、強磁性被覆物が設けられる。さらに、ホーン・スパーク・ギャップ内のガス流に影響を及ぼし、そのようなサージ・アレスタの動作挙動を改善するための手段がある。

ＷＯ２０１２／０２２５４７Ａ１からは、絶縁されたトリガ電極によってスパーク・ギャップを点火するための構成がすでに知られており、この場合、トリガ電極は、残りの主電極のうちの一方に、少なくとも１つの電圧スイッチングまたは電圧監視要素を介して接続され、トリガ電極と別の主電極との間には空隙がある。この文献の解決策によれば、トリガ電極は、絶縁部、および主電極のうちの一方の材料よりも低い導電性を有する材料からなる層と、サンドイッチ構造をなす。このサンドイッチ構造は、絶縁部の誘電体を備えた第１の部分キャパシタと、誘電体としての材料を備えた第２の部分キャパシタとを直列接続した形の、層状誘電体となっている。そのような解決策により、２３０／４００Ｖ低電圧ネットワークの場合の１．５ｋＶの範囲内の保護レベルの達成が可能になっている。

しかし、話題にしている多くの応用事例では、従来からある保護レベルは十分ではなく、それにより下流の電子部品のリスクを排除できない、ということが分かっている。

前述の内容から、したがって本発明の課題は、スパーク・ギャップや多電極ガス・アレスタなどのトリガ可能なサージ・アレスタを電子的に作動させるためのさらに開発された回路アセンブリを提案することであり、この場合、従来そうであったよりも大幅に低い保護レベルが達成されるべきである。さらに、回路アセンブリが線間本線電圧に対する影響を受けないことが確実にされるべきであり、また、さまざまな本線電圧での直接使用が可能であるべきである。さらに、用いられるそれぞれのサージ・アレスタの動作挙動の、したがって負荷の、監視および／または診断を保証する手法が、生み出されるべきである。

回路アセンブリは、主としてスパーク・ギャップを作動させるのに適しているが、多電極ガス・アレスタを作動させるのにも適しているように、実現されるべきである。

本発明の課題の解決策は、請求項１記載の特徴の組合せによって実施され、従属請求項は、少なくとも、適切な構成およびさらなる開発を含む。

したがって、トリガ可能なサージ・アレスタを電子的に作動させるための回路アセンブリを、ベースとして考える。これらのサージ・アレスタは、スパーク・ギャップ、特にホーン・スパーク・ギャップとすることができるが、多電極ガス・アレスタまたは類似の手段とすることもできる。

回路アセンブリは、サージ事象を検出するとスイッチング段によって作動される、少なくとも１つのパワー半導体を備える。パワー半導体の出力側が、用いられるサージ・アレスタの、トリガ入力またはそれぞれに対応するトリガ入力に接続される。

本発明によれば、スイッチング段は、過渡サージ事象を検出するための制御および分析ユニットとして設計される。この目的で、制御および分析ユニットは、第１に、レベル・センシティブなまたは上昇レート依存の様式でのパルスの検出を可能にするパルス検出段を有する。第２に、事象を評価するために分析または制御ユニット、特にマイクロコントローラが設けられ、マイクロコントローラの出力側が、パワー半導体の制御入力に至る。

異なる極性のサージを制御することができるように、パワー半導体の出力とサージ・アレスタのトリガ入力との間に、急速スイッチング整流器が設けられる。

急速スイッチング整流器の使用により、比較的コストのかかるパワー半導体がただ１つ導入されればよいので、アセンブリが単純になる。

本発明の一実施形態では、サージ・アレスタの作動が遅延するのを防ぐために、パルス検出段がパワー半導体の制御入力に直接至る。同じ目的で、パワー半導体のクランプ動作が行われてもよい。

パワー半導体を実質的に５０ｎｓ未満の範囲内で所望の急速作動させた後、制御および分析ユニットのマイクロコントローラが引き継いで、さらなる動作を定め、その動作において、サージ・アレスタの確実な点火と、その後のトリガ経路の時間制御された切断が実施され、または行われる。

サージ・アレスタとしての多電極ガス・アレスタの場合の回路アセンブリの使用に特に適している、本発明の一実施形態では、パワー半導体の出力とトリガ入力との間に、トランスミッタまたは変圧器が挿入される。

ＩＧＢＴまたはＭＯＳＦＥＴが、好ましくは、パワー半導体として使用される。

本発明のさらなる開発では、特に、回路アセンブリを診断および状態監視するという意図された目的、ならびに接続されたサージ・アレスタの負荷状況の分析、それぞれのために、マイクロコントローラは、トリガを引き起こしたサージ事象を記憶および／または表示するためのユニットを備える。

制御および分析ユニットが応答する信号値は、製造業者によって予め定義されるかそうでなければ外部から設定されてよく、特にマイクロコントローラを通じてプログラムされてよい。

本発明の一実施形態では、パルス検出段が、ネットワークに接続された直列接続の抑制ダイオードから構成され、抑制ダイオードのうちの第１の抑制ダイオードにおいてクランプ電圧を超過すると、信号レベルが生成され、信号レベルがマイクロコントローラに到達し、それによって、重要性の判定の後に、トリガ信号が提供またはトリガされるようになっている。

さらなるオプションの実施形態では、パルス検出段が、ネットワークに接続された、抑制ダイオード付きのハイ・パスを有し、このハイ・パスが、関連する抵抗器およびキャパシタによって構成され、それによって、予め定義された電圧レベル上昇レートにおいて、マイクロコントローラの比較器入力がトリガに関連する信号レベルを検出するようになっている。

さらなる検出および評価のために、本線電圧より上の最小レベルが、パルス検出段のハイ・パス・ブランチ内の抑制ダイオードによって予め定義可能である。

本発明について下に、例示的実施形態に基づき図を参照して、より詳細に説明する。

特に、トリガ入力を備えたスパーク・ギャップで使用するために提供された、本発明による解決策のブロック図である。 特に、サージ・アレスタとしての３電極ガス・アレスタで使用するために設計された、本発明による解決策のブロック図である。 レベル・センシティブなパルス検出（左図）ならびに最小レベルを伴う上昇レート依存のパルス検出（右図）の概略図である。

図に示す回路アセンブリは、それぞれのサージ・アレスタのトリガ入力に接続される急速スイッチング半導体デバイスから構成される能動回路として実現される。それぞれの半導体デバイスまたはパワー半導体は、制御および分析ユニットを通じて動作する。制御および分析ユニットは、パルス検出段１およびマイクロコントローラ２を備える。マイクロコントローラ２は、電源３に結合され、電源３は、低電圧ネットワーク４に接続される。

出力側では、マイクロコントローラ２は、半導体スイッチ５の制御入力に接続される。

図１によれば、半導体スイッチ５は、急速スイッチング整流器として働くパルス整流用アセンブリ６を介して、スパーク・ギャップ８のトリガ入力７に接続される。

スパーク・ギャップ８の主電極９および１０も同様に、ネットワーク４に結合され、また保護すべき負荷１１に接続される。

図２による実施形態では、トリガ端子７を同様に備える３-電極ガス・アレスタ１２が、サージ・アレスタとして用いられる。加えて、この実施形態では、トランスデューサ１３が設けられる。

供給ネットワーク４に接続される電源３は、必要な動作電圧をアセンブリに提供する。電源３はこの場合、耐パルス性となるように実現されており、過渡事象の間、すなわちスパーク・ギャップの応答および停止の間、ならびに線間電圧の場合に、確実に機能障害を受けることのないようにしている。

過渡事象の発生とともに、マイクロコントローラ２が、パルス検出回路１を通じて駆動される。パルス検出回路は、図３に記号を用いて示すように、レベル・センシティブなパルス検出用の直列接続の抑制ダイオードＤ１およびＤ２（左図）として、または上昇レート・センシティブなパルス検出用のハイ・パス（右図）として、実現される。

図２による半導体スイッチ５のコレクタ側で、ライン続流（ｌｉｎｅ ｆｏｌｌｏｗ ｃｕｒｒｅｎｔ）の範囲を定めるためにキャパシタＣ２がトランスデューサ１３の一次回路内に接続される。キャパシタンスＣ２は、繰り返し起こるトリガ、または動作準備状態の復帰が、非常に短い時間内に可能となるように、トリガ後に放電回路によって急速に放電される。

この時点で、設置スペースをほとんど必要としない省スペース・アセンブリを作成することができるように、原理上、整流器回路を含むパワー半導体を分析および制御ユニットと一緒に共通のハウジング内に機械的に統合するオプションがあることに留意されたい。

図３による直列接続の構成では、ダイオードＤ１、Ｄ２、およびＲ１（左図）を使用している間に、ダイオードＤ１のクランプ電圧が超過した後で、マイクロコントローラ２の入力のところに高レベルが生成される。

ハイ・パス（右図）を含む変形形態では、マイクロコントローラ２が、素子Ｃ１およびＲ１Ｓを通じて拡張され、それによって、ある一定の電圧上昇レートの時点で、マイクロコントローラの入力がそこに設けられた比較器を通じて高レベルを検出するようになっている。これは必然的に、本線電圧より上のレベルにおいてのみ行われ、そのレベルは、ダイオードＤ１Ｓによって設定することができる。

ほんのわずかの計算動作にもかかわらず、一般的な８ビット・マイクロコントローラにおいて遅延時間が発生し、その結果、信号通過時間、したがってトリガ電流のスイッチング遅延のため、保護レベルが低下する、ということが分かっている。

本発明によれば、これは、過電圧検出の信号をマイクロコントローラ２内のドライバに直接、またはパワー半導体５に直接案内することによって、防ぐことができる。これにより、５０ｎｓ未満の範囲内での非常に高速の作動が可能になる。

非常に急峻なスロープの場合、パワー半導体のターン・オン時間をさらに短縮するために、パワー半導体を、構造ユニット１５によって記号表示された能動クランプ動作において給電することが有利である。

これらの類の予備制御のため、第１のトリガ電流はすでに、非常に急速にスパーク・ギャップ内に伝導されている。

処理時間を考慮して、マイクロコントローラ２が次いで、さらなる制御および適切な動作を行う。まず、マイクロコントローラ２は、対応するパワー半導体５を、スパーク・ギャップ８、または３電極ガス・アレスタ１２の確実なアーク発生までオンにする。その後、起こり得るライン続流がトリガ経路を通って流れないように、トリガ経路が時間制御された様式でオフにされる。その後、トリガ回路全体は、再び動作の準備が整った状態になる。

本発明による解決策は、所望のＴＯＶ耐性において１ｋＶ未満の下の保護レベルを可能にする。その場合、うってつけのパルス検出が発展的に実施されてよく、それにより、さまざまな公称電圧、およびそれに適合した保護レベルが可能になる。設定値は、製造業者によって予め定義可能であるが、コントローラのプログラミングという点からの予備設定によって実施されてもよい。

設けられたパルス整流部６は、パワー半導体の節減につながり、これにより、回路のスペース要件とそのコストの両方が低減する。

スパーク・ギャップは半導体スイッチまたはパワー半導体の能動クランプ動作モードによって実質上オーバーヘッドで点火することができるので、回路アセンブリの基本的な保護および基本的な機能は、動作電圧が印加されていない状態でも保証される。

言うまでもなく、より高いトリガ電流値に達するように、いくつかの半導体素子が並列に接続されて、単一の制御回路によって給電されてもよい。整流のため、バイポーラ回路アセンブリとしての設計は除外される。高速スイッチング時間を達成するために、ディスクリートの高速ＩＧＢＴダイオードが使用されてよい。

本発明によれば、マイクロコントローラ２を動作カウンタとして、または診断目的で使用することによって、トリガ電流検出が可能である。応答検出という観点から、対応する表示が外部に案内されてよい。

さらに、トリガ後のサージ・アレスタの放電電流が、マイクロコントローラによって監視、信号送信、および記憶されてよい。この点に関して、分流器、ホール素子、または類似のものが、知られている方途で使用されてよい。

Claims (10)

1. スパーク・ギャップ（８）、多電極ガス・アレスタ（１２）、または類似の手段などのトリガ可能なサージ・アレスタを電子的に作動させるための回路アセンブリであって、少なくとも１つのパワー半導体（５）が、サージ事象を検出するとスイッチング段によって作動され、該パワー半導体（５）の出力側が、該サージ・アレスタのトリガ入力（７）に接続される、回路アセンブリにおいて、
   該スイッチング段が、過渡サージ事象を検出するための制御および分析ユニットとして設計され、第１に、レベル・センシティブなまたは上昇レート依存の様式でのパルスの検出を可能にするパルス検出段（１）を有し、さらに、第２に、事象を評価するためにマイクロコントローラ（２）または類似の手段を備え、該マイクロコントローラ（２）の出力側が、該パワー半導体（５）の制御入力に至り、該パワー半導体（５）の出力と該サージ・アレスタ（８；１２）の該トリガ入力（７）との間に、急速スイッチング整流器（６）が設けられる
   ことを特徴とする、
   回路アセンブリ。
2. 前記サージ・アレスタ（８；１２）の前記作動が遅延するのを防ぐために、前記パルス検出段（１）が前記パワー半導体（５）の制御入力に直接至り、かつ／または前記パワー半導体（５）のクランプ動作（１５）が行われる
   ことを特徴とする、
   請求項１記載の回路アセンブリ。
3. 前記パワー半導体（５）を実質的に５０ｎｓ未満の範囲内で急速作動させた後、前記制御および分析ユニットの前記マイクロコントローラ（２）が、さらなる動作を定め、該動作において、前記サージ・アレスタ（８；１２）の確実なアーク発生と、その後の前記トリガ経路（５；６）の時間制御された切断が実施される
   ことを特徴とする、
   請求項２記載の回路アセンブリ。
4. 前記パワー半導体（５）の出力と前記トリガ入力（７）との間に、トランスデューサ（１３）が設けられる
   ことを特徴とする、
   請求項１から３のいずれか一項記載の回路アセンブリ。
5. 前記パワー半導体（５）が、ＩＧＢＴ、ＭｏｓＦＥＴ、または高速スイッチング・サイリスタとして実現される
   ことを特徴とする、
   請求項１から４のいずれか一項記載の回路アセンブリ。
6. 前記マイクロコントローラ（２）が、トリガを引き起こしたサージ事象を記憶および／または表示するためのユニットを備える
   ことを特徴とする、
   請求項１から５のいずれか一項記載の回路アセンブリ。
7. 前記制御および分析ユニットの応答電圧が、定義可能または設定可能である
   ことを特徴とする、
   請求項１から６のいずれか一項記載の回路アセンブリ。
8. 前記パルス検出段（１）が、ネットワークに接続された直列接続の抑制ダイオード（Ｄ１、Ｄ２）を備え、該抑制ダイオードのうちの第１の抑制ダイオード（Ｄ１）においてクランプ電圧を超過すると、信号レベルが生成され、該信号レベルが前記マイクロコントローラ（２）に到達する
   ことを特徴とする、
   請求項１から７のいずれか一項記載の回路アセンブリ。
9. 前記パルス検出段（１）が、ネットワークに接続された、抑制ダイオード（Ｄ１ＳおよびＤ２Ｓ）付きのハイ・パスを有し、該ハイ・パスが、抵抗器（Ｒ１Ｓ）およびキャパシタ（Ｃ１）によって構成され、それによって、予め定義された電圧レベル上昇レートにおいて、前記マイクロコントローラ（２）の比較器がトリガに関連する信号レベルを検出するようになっている
   ことを特徴とする、
   請求項１から７のいずれか一項記載の回路アセンブリ。
10. 本線電圧より上の最小レベルが、前記ハイ・パスのブランチ内の抑制ダイオード（Ｄ１Ｓ）によって予め定義可能である
    ことを特徴とする、
    請求項９記載の回路アセンブリ。