JP2018510508A - オプトエレクトロニクス半導体チップ、オプトエレクトロニクス半導体部品及びオプトエレクトロニクス半導体チップの生産方法 - Google Patents

オプトエレクトロニクス半導体チップ、オプトエレクトロニクス半導体部品及びオプトエレクトロニクス半導体チップの生産方法 Download PDF

Info

Publication number
JP2018510508A
JP2018510508A JP2017547470A JP2017547470A JP2018510508A JP 2018510508 A JP2018510508 A JP 2018510508A JP 2017547470 A JP2017547470 A JP 2017547470A JP 2017547470 A JP2017547470 A JP 2017547470A JP 2018510508 A JP2018510508 A JP 2018510508A
Authority
JP
Japan
Prior art keywords
carrier
contact
semiconductor chip
light emitting
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017547470A
Other languages
English (en)
Other versions
JP6558654B2 (ja
Inventor
ジークフリート ヘルマン
ジークフリート ヘルマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2018510508A publication Critical patent/JP2018510508A/ja
Application granted granted Critical
Publication of JP6558654B2 publication Critical patent/JP6558654B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/505—Wavelength conversion elements characterised by the shape, e.g. plate or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system

Abstract

キャリア（３）及び、前記キャリア（３）の上面（３０）上に配置され、正常動作時に、電磁放射を出射又は吸収する半導体積層体（１）を有する本体と、前記半導体積層体（１）上に配置され、前記キャリア（３）から離れた、前記半導体積層体（１）を電気的に接続可能にする２つの接触面（２０、２１）と、前記接触面（２０、２１）に設けられ、導電的に接続される２つの接触素子（４０、４１）とを備え、前記キャリア（３）は、前記上面（３０）の横方向に延在する側面（３２）及び前記上面（３０）と反対側の底面（３１）を有し、前記接触素子（４０、４１）は、前記接触面（２０、２１）から、前記本体の端部上において前記キャリア（３）の側面（３２）上へ導かれた導体トラックとして設けられる、オプトエレクトロニクス半導体チップ（１００）。

Description

オプトエレクトロニクス半導体チップを提供する。さらに、発光ダイオード、オプトエレクトロニクス半導体装置、及びオプトエレクトロニクス半導体チップ並びに発光ダイオードの生産方法を提供する。
例えば、接触構造のシェーディングエリアを最小化することにより、効率的な放射取り出しを実現するオプトエレクトロニクス半導体チップ及び発光ダイオードを提供することを目的とする。他の目的として、複数の上記半導体チップ及び／又は発光ダイオードを加工したオプトエレクトロニクス装置を提供する。また、他の目的として、そのようなオプトエレクトロニクス半導体チップ及びそのような発光ダイオードの生産方法を提供する。
これらの目的は、独立クレームの対象および方法、および従属クレーム１１、１４および２０によって達成される。有利な構成及びさらなる変形例により残りの従属項の発明の対象が構成される。
少なくとも一実施の形態によれば、オプトエレクトロニクス半導体チップは、キャリア及びキャリアの上面上に配置された半導体積層体を有する本体を有する。好ましくは、半導体積層体は、キャリアの上面上において途切れることなく連続及び結合して延在し、実質的に完全に、例えば、少なくとも９０％又は９５％又は９９％程度、キャリアの上面を覆う。半導体積層体は、正常動作時に、特に、４００ｎｍ〜８００ｎｍの可視波長範囲の電磁放射を出射又は吸収するように設計されている。好ましくは、キャリアは一片として形成される。
半導体積層体は、例えば、ＩＩＩ−Ｖ族化合物半導体材料からなる。当該半導体物質は、例えば、ＡｌｎＩｎ１−ｎ−ｍＧａｍＮ等の窒化物化合物半導体材料、ＡｌｎＩｎ１−ｎ−ｍＧａｍＰ等のリン化化合物半導体材料、又はＡｌｎＩｎ１−ｎ−ｍＧａｍＡｓ等の砒化物化合物半導体材料からなり、各場合において０≦ｎ≦１、０≦ｍ≦１、かつ、ｍ＋ｎ≦１である。半導体積層体は、ドープ剤及び付加的な成分を有し得る。しかし、説明の簡易化のため、半導体積層体の結晶格子の必須構成要素、すなわち、Ａｌ、Ａｓ、Ｇａ、Ｉｎ又はＰ、のみ示し、また、これらに代えて、又はこれらに補足してさらに他の少量の物質が設けられ得る。好ましくは、半導体積層体ＡｌＩｎＧａＮ系である。
好ましくは、半導体積層体は、少なくとも１つのｐｎ接合及び／又は、独立の量子井戸（ＳＱＷ）、もしくは多重量子井戸構造（ＭＱＷ）としての量子井戸構造を有する、活性層を有する。
好ましくは、キャリアは自立性を有し、本体を機械的に安定化するように設計される。これにより、本体はキャリア以外の安定化手段を必要としなくなる。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、半導体積層体上に配置され、キャリアから離れた２つの接触面を有し、当該２つの接触面は半導体積層体を電気的に接続可能にする。これにより、接触面はキャリアから離れた半導体積層体の側方に配置され、例えキャリアの上面と略平行に延在する。ここで、特に、電気的に接続可能にするとは、２つの接触面により半導体積層体を電気的に接続することができることを意味する。接触面は、例えばキャリアの上面の２つの互いに逆側の周辺領域に配置され、好ましくは、半導体積層体の半導体材料により形成される。半導体積層体が電気コンタクトのための２つ以上の接触面を有する場合には、これらの接触面の全てが、例えば、キャリアから離れた、半導体積層体の面に配置される。
少なくとも一実施形態によれば、２つの接触素子は、接触面に設けられ、導電的に接続される。好ましくは、接触素子は、半導体積層体への電気コンタクトを生じさせる働きをする。このために、接触素子は、例えば、金属、合金、半導体物質、もしくは透明な導電体を含む、又はそれらのいずれかにより構成される。
少なくとも一実施形態によれば、本体のキャリアは上面及び上面に対向する底面に対して横方向に延在する側面を有する。これにより、側面は上面と底面とを接続する。特に、キャリアは、例えば、その上面及び底面がキャリアの主面を構成し本体における一番大きな主面となるような、立方形状又は立方体形状を有し得る。例えば、キャリアの底面及び側面は、同時に本体の底面及び側面を形成する。
少なくとも一実施形態によれば、接触素子は、導体トラックとして設けられる。ここで、導体トラックは、本体の端部上において、キャリアの側面上へ導かれる。特に、これにより、接触面から、導体トラックは、まず半導体積層体の主延長方向に延在し、そして本体の端部上において曲がり、キャリアの側面と平行に延在する。これにより、好ましくは、半導体積層体の一部分は接触素子とキャリアとの間に設置される。端部の領域における接触素子と半導体積層体との間のショートを回避するために、半導体積層体にＳｉＯ２等のパッシベーションが備えられていてもよい。ここで、パッシベーションは、例えば既に本体の構成部である。
少なくとも一実施形態において、オプトエレクトロニクス半導体チップはキャリア及び、キャリアの上面上に配置され、正常動作時に、電磁放射を出射又は吸収する半導体積層体を有する本体を有する。オプトエレクトロニクス半導体チップは、半導体積層体上に配置され、キャリアから離れた、接触面半導体積層体を電気的に接続可能にする２つの接触面をさらに有する。半導体チップはさらに、接触面に設けられ、導電的に接続される２つの接触素子を有する。本体のキャリアは上面の横方向に延在する側面及び上面と反対側の底面を有する。接触素子は、本体の端部上において接触面から、キャリアの側面上へ導かれた導体トラックとして設けられる。
当該説明に係る発明は、とりわけ、従来半導体積層体の接続に使用されたコンタクト又はボンドワイヤが、半導体積層体により出射された放射のシェーディングを比較的顕著に生じさせるという認識に基づいている。これは、主として、コンタクトワイヤは半導体チップと同一平面上に、又は形状に合わせて、設置されず、その代わりにアーチ状に突出するためである。これは、ひいては、コンタクトワイヤが比較的大きい長さを有することにつながり、コンタクトワイヤの大きいシェーディングエリアに結びつく。
さらに、その幾何学的形状により、コンタクトワイヤは、半導体装置又は半導体チップ全体において、横方向及び鉛直方向の長さを増加させる。
当該説明に係る発明は、とりわけ、コンタクトワイヤではなく、接触面から本体の側面上へ導かれ、好ましくは、直接的本体上において形状に合わせて設置される導体トラックを接触素子として設けるという概念を用いる。結果として、接触素子の、全体の長さ、ひいてはシェーディングエリア、が減少する。さらには、接触素子は同一平面上にかつ形状に合わせて本体上に設置されるので、半導体チップ全体の、鉛直方向及び横方向の範囲を減らすことができる。
本発明において、さらに、接触素子は半導体積層体から側面上へ大きくずらして設けられるため、半導体積層体の領域のより多くの部分を発光領域として使用できる。
さらに、導体トラックは半導体チップ内で発生する熱を効率的に外向きに伝える働きもし得る。
以上及び以下において、両接触素子の特性を示した又は示す。しかし、これらの特性は、各場合において１つの接触素子のみによっても実現し得る。
少なくとも一実施形態によれば、接触素子は一片の導体トラックとして設けられる。特に、このように、導体トラックは単一の物質又は単一の組成物により形成される。しかし、導体トラックは、異なる材料、例えば異なる金属からなる複数の重ねられた層により構成されてもよい。特に、導体トラックは、途切れることなく連続及び結合して、接触面から側面まで延在する。
少なくとも一実施形態によれば、接触素子は、接触面から側面まで、本体上に形状に合わせて設置される。これは、例えば、接触素子は、接触面及び側面の全領域において本体上に形状に合わせて設置され、これにより本体に直接接し、かつ、導体トラックと本体との間に隙間や割れ目が形成されないということを意味している。ここで、本体は必ずしもキャリア及び半導体積層体のみにより構成されるわけではない。代わりに、キャリア及び半導体積層体は、例えばその上に導体トラックが形状に合わせて設置される、パッシベーション層やミラー層等の他の層によりに覆われ得る。
少なくとも一実施形態によれば、キャリアは半導体積層体のための成長基板である。換言すれば、キャリアは成長基板により構成され得る。キャリアは、例えばサファイア、シリコン、ＧａＮ、ＧａＡｓ又はＳｉＣを含み得る又はそれらいずれかにより構成され得る。
少なくとも一実施形態によれば、接触素子は、接触面から、キャリアの２つの互いに逆向きの側面に導かれる。
少なくとも一実施形態によれば、２つの側面を除いた、キャリアの全ての残りの側面には導体トラックや放射を金属コーティング等の透過させないコーティングは設けられない。好ましくは、これにより、キャリアの２つの側面のみが導体トラックにより覆われ又はシェーディングされる。
少なくとも一実施形態によれば、接触素子、特に、全ての接触素子は、キャリアの同じ側面に導かれる。そして、接触素子によって覆われた側面は半導体チップの実装面又は接続面を形成し得る。特に、このように具現化した半導体チップは、出射の主方向が実装面と平行である「サイド・ルッカー」として使用し得る。
少なくとも一実施形態によれば、少なくとも本体の一面がミラー層によって覆われる。ミラー層は、例えば少なくとも９０％又は９５％程度、又は完全に本体の対応する面を覆い得る。好ましくは、本体の全ての面のうち一面のみが、特に、完全に、ミラー層により覆われる。例えば、キャリアの全ての側面及び底面がミラー層によって覆われる。そして、光は覆われていない面、例えば半導体チップのキャリアの底面から離れた面を介して主として又は排他的に出射される。
ミラー層は、半導体積層体より出射された放射に対して例えば少なくとも９０％、９５％又は９９％の反射率を有する。このために、ミラー層は、特に、ブラッグ反射体として、例えば多層に形成される。更に好ましくは、ミラー層はパッシベーション層とキャリアとの間に設置される。これにより、特に、ミラー層に設けた接触素子の場合に、ミラー層を介したショートを防止することができる。
ミラー層は、例えば、ＺｎＯ／Ａｇ／Ｐｔ／Ａｕ／ＳｉＮの積層体からなる多層ミラーとして形成される。この場合、ＺｎＯ層が本体と対向する。
少なくとも一実施形態によれば、ミラー層はパターニングされる。このことは、ミラー層が、本体又はキャリアがミラー層により覆われない遮断部を有し得ること、又はミラー層が非結合的に形成し得ることを意味する。ミラー層は、例えば、独立したストライプ状に形成される。このようなパターニングにより、本体又はキャリアの対応する面を介して出射される放射の出射挙動、出射強度及び角度依存性を調整し得る。
例えば、ミラー層のパターニングのパターンのサイズは、半導体積層体により発光される波長程度、例えば波長の０．５〜２倍であり得る。これにより、ミラー層は出射される放射に対する導光の影響を有することができる。この場合の波長は、例えば、最大放射強度の出射が起こる最大波長である。最大波長は、例えば、２００ｎｍ〜４００ｎｍのＵＶ範囲、又は４００ｎｍ〜８００ｎｍの可視範囲である。
少なくとも一実施形態によれば、変換素子は、パターニングされミラー層に設けられる。パターニングされたミラー層及び変換素子の組み合わせにより、出射光の色は、パターニングにより得られる出射パターンから影響を受けることができる。例えば、幾何形状及び半導体チップの幾何形状により、変換素子において異なる長さの光路が得られる。例えば、半導体チップの端部を介して出射された光は、変換素子のより長い光路を要する。パターニングされミラー層を使用することにより、色の位置ずれを回避するために、好ましい光路を確立することができる。これは、変換素子を設けるのに非常に多種多様な方法、特に、寸法的に、正確、均一又は形成適合的な本体の被膜を許容しない方法、を使用しうることを意味する。
少なくとも一実施形態によれば、半導体チップはサファイアボリュームエミッタであり、当該半導体チップにおいて、キャリアはサファイアキャリアであり、好ましくは、ＡｌＩｎＧａＮ系の半導体積層体がサファイアキャリア上に成長される。ボリュームエミッタにおいては、半導体積層体において発生した放射の少なくとも一部はキャリア内に導入され、側面及び底面を介してキャリアから取り出される。
少なくとも一実施形態によれば、半導体積層体は、ｎ型ドープ層又はｐ型ドープ層等の、キャリアと対向した第１導電型の第１層を有する。半導体積層体は、ｐ型ドープ層もしくはｎ型ドープ層である、キャリアから離れた第２導電型の第２層をさらに有する。放射を出射又は吸収するための活性層が第１層と第２層との間に設置される。
少なくとも一実施形態によれば、第２接触面は第２層上に配置され、これによりキャリアから離れている。第２層は、例えば、第２接触面により電気的に接続可能であり得る。
少なくとも一実施形態によれば、第１接触面は半導体積層体の凹部において第１層上に配置される。凹部においては、第２層及び活性層が除去され、第１層が露出する。凹部は、例えば、半導体積層体の周囲に配置され得、本体の縁部を含み得る。そして、凹部は、連続し結合する活性層や第２層の土台に完全に囲まれない。
少なくとも一実施形態によれば、第１層は、第１接触面により電気的に接続可能である。
これにより、好ましくは、第１接触面及び第２接触面は、異なる面上に互いにずらして配置される。これにより、第１接触面は第２接触面よりもキャリアにより近い。
少なくとも一実施形態によれば、接触素子は対応するキャリアの側面上に直接設置され、キャリアと接触素子との間にその他の層は設置されない。電気的絶縁性材料からなる薄層又は薄層積層体がキャリアの側面と接触素子との間に設置され得る。そして、このように覆われた側面と接触素子間との距離は、例えば各場合において、最大で１μｍ、５００ｎｍ、又は２００ｎｍとなる。
少なくとも一実施形態によれば、成長基板が除去され、これにより安定化キャリアは成長基板と異なる、オプトエレクトロニクス半導体チップは薄型フィルム半導体チップである。そして、キャリアは、例えば金属キャリア、シリコンキャリア、又はゲルマニウムキャリアであり得る。
少なくとも一実施形態によれば、半導体チップ及び／又はキャリアは、６つの境界面を有する角柱の幾何学的基本形状を有する。特に、以上及び以下において、角柱は直方体又は立方体であり得る。境界面は、必ずしも一対に互いに平行に延在する必要はなく、代わりに、キャリアは、側面視又は断面視で、キャリアの上面及び底面殆ど平行に延び、上面の横方向の長さが底面よりも短い又は底面の横方向の長さが上面よりも短い、台形形状を有し得る。
例えば、キャリアは、キャリアの側面を形成する２つの互いに逆向きの長手側側面及び２つの互いに逆向きの端面を有する。例えば、端面の面積は長手側側面、上面及び底面より小さい。特に、キャリアが、各場合において端面がその端部に配置される長い形状を有するように、キャリアの端面を取り囲む端部の長さは、キャリアの他の４つの端部の、例えば最大で７０％、半分、又は３０％である。
例えば、接触素子は２つの逆向きの端面へ導かれる。又は、接触素子は、逆向きの長手側側面又は１つの同一の長手側側面に導かれ得る。
少なくとも一実施形態によれば、動作中、半導体チップの６つの境界面全てを介して放射が出射される。半導体積層体において出射される放射の一部は、例えば、キャリアから遠ざかる方向に、半導体チップから直接出射される。半導体積層体よりキャリアに向けて出射した他の部分は、例えばキャリア内に入射し、拡散され、キャリアの底面及び全ての側面を介して半導体チップより取り出される。これにより、半導体チップは、全ての６つの境界面を介して放射を出射し得る。
少なくとも一実施形態によれば、動作中放射を出射することができる半導体チップの総表面積の割合は、少なくとも９０％、９５％又は９９％となる。
少なくとも一実施形態によれば、接触素子の対応する側面に対して垂直方向の厚さは少なくとも１００ｎｍ、２００ｎｍ又は３００ｎｍである。代わりに又は加えて、接触素子の厚さは、各場合において、最大で５００ｎｍ、４００ｎｍ又は３００ｎｍとなる。そのような厚さは、例えば、スパッタリング又は蒸着により接触素子を本体に設けることにより実現し得る。ここで、接触素子の厚さは、特に、トラック全体の延長方向に沿った導体の平均厚さ又は最大厚さを意味する。
しかし、接触素子の厚さは、少なくとも２μｍ、５μｍ又は１０μｍとなるように、電気めっき処理により増加し得る。代わりに又は加えて、厚さは、最大で１００μｍ、３０μｍ、２０μｍ又は１５μｍとなる。
少なくとも一実施形態によれば、半導体積層体上の接触素子は、上面と平行な横方向において、少なくとも５μｍ、１０μｍ又は２０μｍの幅を有する。代わりに又は加えて、半導体積層体上の幅は、最大で１００μｍ、５０μｍ又は３０μｍである。側面の領域において、接触素子は、例えば少なくとも１０μｍ、３０μｍ又は１００μｍの幅を有する。代わりに又は加えて、側面の領域において、接触素子の幅は最大で４００μｍ、３００μｍ又は１００μｍである。厚さと同様に、幅は最大又は平均の幅で規定することができる。
少なくとも一実施形態によれば、接触素子を形成する材料は、少なくとも８０Ｗ／（ｍ・Ｋ）、１００Ｗ／（ｍ・Ｋ）又は２００Ｗ／（ｍ・Ｋ）の特定の熱伝導率を有する。接触素子の選択された厚さ、幅及び特定の熱伝導率が増加するほど、例えば動作中に半導体チップにより生成された熱をより効果的に接触素子により拡散することができる。
少なくとも一実施形態によれば、半導体積層体の平面視において、接触面及び／又は接触素子は、半導体積層体の総面積を最大で１０％、５％又は２％を覆う。代わりに又は加えて、接触面及び／又は接触素子は、半導体積層体を少なくとも０．５％、１％又は１．５％程度を覆う。ここで、好ましくは、半導体積層体の残りの領域は、動作中は、放射を出射する働きをする。
少なくとも一実施形態によれば、接触素子は、最大で１５％、１０％又は５％程度、代わりにもしくは加えて、少なくとも１％、３％又は５％程度、対応するキャリアの側面を覆う。これにより、動作中、導体トラック覆われたキャリアの側面を介して充分な放射を出射できる。
少なくとも一実施形態によれば、接触素子は、銀、アルミニウム、銅、ニッケル、白金、チタニウム、亜鉛、パラジウム、モリブデン又はタングステン等の金属を含み得る又はそれらの少なくともいずれかにより構成され得る。例えば、接触素子は、Ｔｉ（０．１μｍ）／Ｐｔ（０．１μｍ）／Ａｕ（０．１〜１μｍ）積層体、又はＴｉ（０．１μｍ）／Ｎｉ（１μｍ）／Ａｕ（１μｍ）積層体により構成される（括弧内の数値は、可能性のある各層の層厚を示す）。接触素子の厚さは、例えば付加的なＣｕ電気めっき等の電気めっきにより、増加させることができる。
接触素子は、インジウムスズ酸化物（ＩＴＯ）、又はＺｎＯ等の透明な導電体（透明導電性酸化物（ＴＣＯ））を含み又はそれらいずれかにより構成してもよい。導体トラックの他の例としては、延在する伝導性金属網を有する透明な材料が挙げられる。
半導体積層体上の接触素子は、例えば上記材料を含み又はそれらのいずれかにより構成されて透明であるか、又は、例えば上記金属を含み又はそれらのいずれかにより構成され、側面の領域において、金属であることが考えられる。
少なくとも一実施形態によれば、接触素子は、半導体積層体により出射された放射に対して反映性を有する。そして、特に、接触素子は、半導体積層体により出射された放射に対し、少なくとも８０％、９０％又は９５％の反射率を有する。
少なくとも一実施形態によれば、側面に沿った、又は上面から底面に向かって計測された、上面の横方向の接触素子の長さは、キャリアの厚さの最大で７５％、５０％又は４０％となる。ここで、キャリアの厚さは上面と底面との間の距離として規定される。これにより、本実施の形態においては、接触素子は、キャリアの上面から底面へ導かれない。
少なくとも一実施形態によれば、接触素子は、キャリアの上面から底面へと導かれる。
少なくとも一実施形態によれば、底面の領域において、各接触素子は、半導体チップを接続キャリア上に実装し及び／又は電気的に接続することを可能とする、接続領域を有する。そして、接続領域において、対応する接触素子は好ましくは橋部又は脚部としてキャリアから横方向に離れるように導かれる。そして、この底部領域において、接触素子は、好ましくは、キャリアの底部と平行又は略平行に延在する。
少なくとも一実施形態によれば、底面から遠ざかる方向において、接続領域は、キャリアの底面と同一平面上に終端される。これは、特に、接触素子の接続領域及びキャリアの底面が共通の、好ましくは面状の、半導体チップを例えば接続キャリア上に載置し得る、支持半導体チップの支持面を形成することを意味している。
少なくとも一実施形態によれば、変換素子は、半導体積層体に設けられ、変換素子は、半導体積層体により出射された放射の少なくともの一部を別の波長範囲の放射へ変換する。ここで、変換素子は、その横方向の範囲が半導体チップの横方向の範囲に１０％未満のずれの範囲内で適合した、例えばセラミック変換素子であり得る。変換素子は、半導体積層体上に載置され、寸法に合わせて切断された変換フィルムであってもよい。
しかし、半導体積層体に加えて、変換素子は、キャリアの側面を部分的に又は完全に覆い得る。
少なくとも一実施形態によれば、変換素子は、最大で７０μｍ、５０μｍ又は３０μｍの厚さを有する。代わりに又は加えて、厚さは少なくとも１０ｎｍ、２０ｎｍ又は３０ｎｍである。変換素子層を薄くすることで半導体チップ全体の温度特性を向上させることが可能となる。
少なくとも一実施形態によれば、例えば透明なポッティング材等のポッティング材が本体及び接触素子に設けられる。ポッティング材は、完全に本体及び接触素子を囲み得る。本体の底面及び接触素子の接続領域において、好ましくは、部分的に又は完全にポッティング材は設けられない。その場合においても、キャリアの底面及び接続領域は、半導体チップの置載及び電気的接続に使用し得る。ここで、本体上のポッティング材の層厚は、例えば１００μｍ〜５００μｍとなる。
ポッティング材は、半導体チップ上において安定化作用を有し得るが、これは必ずしも必須の要件ではない。好ましくは、ポッティング材のない状態においても、半導体チップは自立性及び機械的安定性を有する。このことは、接触素子を有するだけの本体が、自立性を有し他の安定化手段を必要としない半導体チップを形成することができることを意味する。
少なくとも一実施形態によれば、ポッティング材は、蛍光体粒子を有し、半導体積層体により出射された放射の一部を別の波長範囲の放射へ変換するように設計される。ポッティング材は、例えば、均一に分散したＹＡＧ：Ｃｅ３＋又は量子ドット等の蛍光体粒子を備えた、シリコーン、液体シリコーン、樹脂、重合体、フッ素重合体又は熱可塑性物質等の基材であり得る。
さらに、発光ダイオードが設けられる。例えば、上述のように、発光ダイオードは、特に、ちょうど１つの半導体チップを有する。このことは、オプトエレクトロニクス半導体チップに関して開示された全ての特徴が発光ダイオードのための開示でもあることを意味し、また逆の場合も同様である。
発光ダイオードの少なくとも一実施形態によれば、後者は、２つ、特に、ちょうど２つの導電接点ブロックを有する。接点ブロックは、キャリアの２つの、特に、２つの逆側の、側面、好ましくは、端面、に設けられ、その側面に直接接し得る。接点ブロックは、例えば、接触素子と同じ側面に設けられる。
接点ブロックは、例えば接触素子の説明で挙げた物質等の金属又は合金を含む又はそれらのいずれかにより構成される。接点ブロックは、例えば一片として形成される。しかし、好ましくは、接点ブロックは、接触素子と一片として形成されない。これにより、少なくとも結晶面上において、接点ブロックと接触素子との間の遷移において、認識可能な少なくとも１つの界面が接触素子と接点ブロックとの間に形成される。
接点ブロックは、それが設けられる、対応する側面に対して垂直に計測すると、例えば少なくとも５μｍ、１０μｍ、３０μｍ、１００μｍ又は５００μｍの厚さを有する。代わりに又は加えて、接点ブロックの厚さは、最大で１ｍｍ、５００μｍ、１００μｍ、７０μｍ又は５０μｍとなる。
少なくとも一実施形態によれば、接点ブロックは、接触素子と導電的に接続される。接点ブロックは、接触素子と直接機械的に接し得る、又は導電性接着剤又は半田材料等の導電体により接触素子と電気的に接続し得る。
少なくとも一実施形態によれば、本体の接点ブロックにより覆われない部分が全体的に又は部分的に被覆体により覆われるように被覆体が本体の周囲に配置される。被覆体は、特に、接点ブロックにより覆われない、半導体チップ又は本体の側面の一部又は全部を覆う。そして、これらの側面は、好ましくは、被覆体により完全に覆われる。これにより好ましくは、被覆体及び接点ブロックは、完全に半導体チップを取り囲む。被覆体は、キャリア及び／又は半導体積層体と直接接し得る。
被覆体は、上述の変換素子又は上述の蛍光体粒子を備えたポッティング材を含み得る又はそれらいずれかにより構成され得る。被覆体は、一片として形成され得る、又は光変換領域及び不透過／光反射領域等の異なる領域を含み得る。例えば、被覆体は、その性質上、半導体積層体の領域では光変換し、また、その性質上、底面の領域では不透過／光反射である。被覆体により覆われた側面、例えば互いに逆向きの長手側側面、は、所望の発光パターンに合わせて、不透過／光反射被覆体又は光変換被覆体により覆われ得る。
被覆体の不透過／光反射領域は、例えばＴｉＯ２粒子を分散させた上記基材を有する。半導体チップにより出射された放射に対する反射率は、例えば半導体チップの放射強度が最大となる波長において計測した場合、例えば少なくとも９５％又は９９％となる。
透過的なシリコーン等の透明な物質による被覆体が光変換領域として可能である。そして、被覆体は、半導体チップから離れた透明な物質の側面上において変換物質層を有し得る。
少なくとも一実施形態によれば、発光ダイオードの搭載されていない状態において、発光ダイオードの外面上の接点ブロックは、覆われない。そして、接点ブロックの覆われない部分は、正常動作時に、発光ダイオードの外部電気コンタクトとして機能する。
発光ダイオードの外面は、好ましくは、被覆体及び接点ブロックによって完全に形成される。発光ダイオードを搭載しない状態において、外面は、例えば空気等の周囲の物質に隣接する。このように、外面は、搭載されていない発光ダイオードを完全に取り囲む固体物の最外面となる。これにより、外面は、例えば発光ダイオードの位置決のために発光ダイオードをピックアップ、保持又は接触できるようにするための加工面を形成する。
少なくとも一実施形態によれば、接点ブロックは、キャリアの側面を完全に覆う。覆われた側面の平面視において、接点ブロックは、特に、好ましくは、部分的に又は完全に対応する側面より突出する。例えば、接点ブロックは、対応する側面の１以上又は全部の端部において、対応する側面より突出する。
接点ブロックは、例えば、少なくとも５μｍ、１０μｍ、３０μｍ、１００μｍ又は５００μｍだけ対応する側面の端部より突出する。代わりに又は加えて、接点ブロックは、最大で１ｍｍ、５００μｍ、１００μｍ、７０μｍ又は５０μｍだけ側面の端部より突出する。
しかし、代わりに、接点ブロックは、対応する側面の一部のみが接点ブロックにより覆われるように、対応する側面より小さくてもよい。この場合、好ましくは、接点ブロックにより覆われない、側面のこれらの部分は、同様に被覆体により覆われる。
少なくとも一実施形態によれば、被覆体は、発光ダイオードの外面上の接点ブロックと同一平面上に終端される。換言すれば、接点ブロック及び被覆体は、キャリアから離れる方向に互いに同一平面上に終端される。従って、この場合、製造公差の範囲において、接点ブロックと被覆体との間の外面上にステップ又はねじれは、形成されない。
少なくとも一実施形態によれば、製造公差の範囲内において平滑である発光ダイオードの外面が、接点ブロック及び被覆体、好ましくは、接点ブロック及び被覆体のみによって形成される。例えば、それによって覆われた側面の平面視において、接点ブロックは、長方形、円形、又は楕円の断面を有する。被覆体は、半導体チップの外面上において接触素子から被覆体までの同一平面上の遷移を確保するために、対応する境界面を有し得る。例えば、接点ブロック及び被覆体によって形成された発光ダイオードの外面は、角柱、円柱体、卵形状又は楕円体の外面の幾何形状を有する。
このように設けられる発光ダイオードは、発光ダイオードを例えば半田付け又は接着接合することにより、個々の発光ダイオードが電気的に接続された、調節可能に形成されたより大きな発光ダイオードを形成する、発光ブロックとして使用し得る。発光ダイオードにおける半導体チップは、被覆体及び接点ブロックにより外部の影響から保護される。
さらに、オプトエレクトロニクス半導体装置が設けられる。半導体装置は、例えば、上記の半導体チップ及び／又は上記の発光ダイオードを有する。このことは、オプトエレクトロニクス半導体チップ及び発光ダイオードに関して開示された全ての特徴が、オプトエレクトロニクス半導体装置のための開示でもあることを意味し、また逆の場合も同様である。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体装置は、上述の半導体チップ及び／又は発光ダイオードを少なくとも２つ有し、一方の半導体チップの接触素子は他の半導体チップの接触素子と導電的に接続する。そして好ましくは、２つの隣り合う半導体チップの接触素子が設けられた側面は、互いに対向する。結果として、特に、半導体チップは、直列に接続される。複数、例えば少なくとも３つ、５つの又１０の上記半導体チップ及び／又は発光ダイオードが、横方向の接触素子により直列に、半導体チップチェーン又は発光ダイオードチェーンを形成するように、接続されてもよい。また、半導体チップ又は発光ダイオードは、例えば半導体チップ又は発光ダイオードを積み重ねることにより、並列接続され得る。
少なくとも一実施形態によれば、隣り合う２つの半導体チップ又は発光ダイオードの接触素子又は接点ブロックは、互いに直接機械的及び電気的に接続される。そして、隣接する発光ダイオード又は隣接する半導体チップの接触素子又は接点ブロックは、単に半田材料により、例えば導電的に及び機械的に安定して互いに接続される。これにより、直列又は並列に接続された、コンパクトなチェーン、コンパクトな積層半導体チップ又は発光ダイオードを得ることができる。
さらに、オプトエレクトロニクス半導体チップの生産方法が設けられる。本方法は、特に、上記オプトエレクトロニクス半導体を生産するのに好適である。このことは、半導体チップに関して開示された全ての特徴が本方法のための開示でもあることを意味し、また逆の場合も同様である。
少なくとも一実施形態によれば、本方法は、本体を設けるステップであって、本体は、上面、上面と反対側の底面、及び上面の横方向に延在して上面と底面とを接続する側面を有するキャリアと、キャリアの上面に塗布され、正常動作時に、電磁放射を出射又は吸収する半導体積層体とを有する、ステップＡ）を有する。
少なくとも一実施形態によれば、本方法は、本体を、半導体積層体が補助キャリアから離れるように補助キャリアに設けるステップＢ）を有する。これにより、本体のキャリアは、補助キャリアと半導体積層体との間に設置される。
少なくとも一実施形態によれば、本方法は、キャリアから離れた少なくとも半導体積層体上の接触面においては保護層が設けられないままであるように保護層を本体に設けるステップであって、半導体積層体は、接触面により電気的に接続可能であるステップＣ）を有する。接触面は、続いて半導体積層体を電気的に接続するために設けられる。
少なくとも一実施形態によれば、本方法は、導電層を、キャリアの側面、接触面、及び保護層に設けるステップＤ）を有する。ここで、保護層により覆われない、本体の全領域は、好ましくは、導電層により覆われる。ここで、導電層は、好ましくは、途切れることなく結合的に連続して延在する。
少なくとも一実施形態によれば、本方法は、本体の端部上において接触面からキャリアの側面上へ本体上において形状に合わせて設置された導体トラックの形状を有する接触素子が得られるように、保護層を、その上の導電層とともに取り外すステップＥ）を有する。
本方法において、本体上の導体トラックの後続のパターンが保護層のパターンにより規定される。導体トラックが続いて延出する領域は、導電層がこれらの領域に設けられるように、保護層により保護されない。
導電層は、例えば、スパッタリングプロセス又は蒸着プロセス及び／又は電気めっきプロセスにより設けられる。
少なくとも一実施形態によれば、ステップＡ）〜Ｅ）は、この順番で行われる。
少なくとも一実施形態によれば、ステップＣ）において、保護層は、まずフォトレジストとして本体及び補助キャリアに設けられる。ここで、フォトレジストは、好ましくは、本体領域全体において覆われない部分がないように、補助キャリアのサブ領域及び本体全体を覆う。
少なくとも一実施形態によれば、後続のステップにおいて、続いて接触素子により覆われる補助キャリア及び本体の領域が露出するように、すなわちフォトレジストが設けられないように、例えばマスクを使用した露出処理によりフォトレジストがパターニングされる。導電層が設けられたパターニングされたフォトレジストは、ステップＥ）で例えば溶剤により洗浄されることにより除去される。
少なくとも一実施形態によれば、ステップＥ）の後、接触素子が設けられた本体は、変換フィルム又はポッティング組成物である変換素子によって覆われる。
少なくとも一実施形態によれば、ステップＥ）の後、補助キャリアは、本体から取り外され、補助キャリアのない個々の半導体チップが得られる。
さらに、発光ダイオードの生産方法が設けられる。本方法は特に、上記発光ダイオードを生産するのに好適である。このことは、発光ダイオードに関して開示された全ての特徴が発光ダイオードの生産方法のための開示でもあることを意味し、また逆の場合も同様である。
少なくとも一実施形態によれば、ステップＥ）の後、接点ブロックが、キャリアの２つの側面に設けられる。好ましくは、接点ブロックは、キャリアの側面に直接機械的に接する。接点ブロックは、例えば半田材料又は導電性接着剤により、接触素子と導電的に接続する。
そして、好ましくは、その後、接点ブロックにより覆われない半導体チップの全ての領域が被覆体により囲まれ、各場合において発光ダイオードの外面が得られる。好ましくは、外面は、完全に被覆体及び接点ブロックによって形成される。
被覆体の設置は、１又は複数のステップにより行われ得る。
以上説明された、オプトエレクトロニクス半導体チップ、発光ダイオード、オプトエレクトロニクス半導体装置、及びオプトエレクトロニクス半導体チップ及び発光ダイオードの生産方法を、例示的な実施形態図を参照してさらに詳しく説明する。図中、同一の要素は同一符号を付して示す。要素間の関係は正確な縮尺ではなく、また、理解を容易にする目的で、各要素は誇張して表される場合がある。
例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 従来のオプトエレクトロニクス半導体チップを表す断面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの部分断面図である。 複数の例示的な実施形態のオプトエレクトロニクス半導体チップの温度の計測値を表すグラフである。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体装置を表す図である。 例示的な実施形態のオプトエレクトロニクス半導体装置を表す図である。 例示的な実施形態のオプトエレクトロニクス半導体装置を表す図である。 例示的な実施形態のオプトエレクトロニクス半導体装置を表す図である。 接続キャリア上に実装されたオプトエレクトロニクス半導体チップの斜視図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップを生産するための方法の多様なステップを表す図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態のオプトエレクトロニクス半導体チップの斜視図及び側面図である。 例示的な実施形態の発光ダイオードをそれぞれ表す斜視図である。 例示的な実施形態の発光ダイオードをそれぞれ表す斜視図である。 例示的な実施形態の発光ダイオードをそれぞれ表す斜視図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 例示的な実施形態の発光ダイオードをそれぞれ表す斜視図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる複数の例示的な実施形態の発光ダイオードを表す断面図である。 異なる例示的な実施形態の発光ダイオードを表す側面図である。 異なる例示的な実施形態の発光ダイオードを表す側面図である。 例示的な実施形態のオプトエレクトロニクス半導体装置を表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。 例示的な実施形態の発光ダイオードの製造方法における異なる様々なポジションを表す図である。
図１Ａは、例示的な実施形態のオプトエレクトロニクス半導体チップ１００を生産するための第１方法ステップの断面図である。キャリア３及び半導体積層体１を有する本体を補助キャリア６に設ける。補助キャリア６は、例えば、ガラス基板、金属基板又は半導体基板である。
この場合、半導体積層体１は、補助キャリア６から離れたキャリア３の上面３０に設けられる。キャリア３は、上面３０と反対側の底面３１と、上面３０の横方向に延在し底面３１を上面３０に接続する側面３２とをさらに有する。キャリア３は、例えば、半導体積層体１の成長基板でもあるサファイアキャリアである。半導体積層体１自体は、キャリア３と対向した第１導電型の第１層１０、と第１層１０に設けられた第２導電型の層１２とを有する。
例えば、第１層１０はｎ型導電性であり、第２層１２はｐ型導電性である。ここでは、半導体積層体１は、例えば、ＡｌＩｎＧａＮ系である。さらに、第１層１０と第２層１２との間には、半導体積層体１の正常動作時に、電磁放射を出射又は吸収する活性層１１が配置される。活性層１１は、例えば、ｐｎ接合又は量子井戸構造であり得る。
さらに、図１Ａから明らかなように、半導体積層体１の周辺領域において、第１層１０が覆われない、凹部が半導体積層体１において形成されるように、第２層１２及び活性層１１が部分的に除去されている。
ここでは、半導体積層体１は、横方向全体にわたってキャリア３の上面３０と平行に結合的に連続して延在する。
図１Ｂは、保護層７が本体及び補助キャリア６に設けられる方法ステップをさらに示す図である。ここでは、保護層７は、好ましくは、補助キャリア６で覆われていない、本体の全ての面を完全に覆う。保護層７は、例えば、フォトレジストである。
図１Ｃは、例えば光リソグラフィプロセスを使用し保護層７がパターニングされる方法ステップを表す図である。パターニングの結果、保護層７により本体の特定領域が露出する。キャリア３から離れた、半導体積層体１上の接触面２０、２１、及び側面３２のサブ領域は露出し、保護層７により覆われない。ここで、第１接触面２０は、第１層１０が露出する上記凹部内に配置される。第２層１２は、第２接触面２１の領域において露出する。ここで、第１接触面２０及び第２接触面２１は、上面３０の互いに反対側に配置される。さらに、接触面２０、２１は、本体の端部まで延在する。
さらに、図１Ｃにおいて、導電層４が保護層７及び本体に設けられている。ここで、導電層４は、保護層７により覆われない本体の全領域を覆う。このように、ここでは、保護層７は、キャリア３の２つの逆向きの側面３２及び接触面２０、２１を特に、部分的に覆う。
図１Ｄは、その上の導電層４と共に保護層７が例えば溶媒により除去された方法ステップを表す図である。結果として、導電層４のサブ領域は本体上に残留し、そしてここでは、接触素子４０、４１を形成する。ここで、第１接触素子４０は、本体の縁部上において第１接触面２０からキャリア３の側面３２まで延在する導体トラックの形状を有する。第２接触素子４１は、第２接触面２１上に配置され、本体の縁部上において第２接触面２１からキャリア３の他の側面３２まで延在する。ここでは、接触素子４０、４１は、キャリア３の底面３１へは到達しない。
ここで、接触面２０、２１及び対応する側面３２の領域において、接触素子４０、４１は本体上に形状に合わせて設置される。さらに、接触素子４０、４１は結合的に連続して一片として形成される。
これにより、接触面２０、２１と半導体積層体１全体とは、接触素子４０、４１により電気的に接続され得る。接触素子４０、４１は、例えば、１０μｍ〜３０μｍの厚さを有し、アルミニウム、銀又は銅からなる導体トラックである。十分な接触素子４０、４１の厚さを得る目的で、例えば電気めっきにより接触素子４０、４１の厚さを増すことができる。例えば、Ｃｕ層が電気めっきにより設けられるＴｉ／Ｐｔ／Ｃｕ、Ｔｉ／Ｐｄ／Ｃｕ又はＰｄ／Ｃｕ積層体が可能である。
図１Ｄは、補助キャリア６上に実装されたままの完成した例示的な実施形態のオプトエレクトロニクス半導体チップ１００を表す図である。
図１Ｅにおいて、補助キャリア６は半導体チップ１００より除去されている。好ましくは、半導体チップ１００は自立性を有する。図１Ｄとは異なり、接触素子４０、４１はキャリア３の底面３１までに導かれる。底面３１の領域において、接触素子４０、４１は半導体チップ１００を接続キャリア上に実装することができる接続領域４００を有する。接続領域４００において、橋部又は脚部として、接触素子４０、４１はキャリア３から離れるように導かれる。さらに、接触素子４０、４１は、キャリア３の底面３１と同一平面上に、接続領域４００において終端される。これにより、キャリア３の底面３１と共に、接続領域４００は接続キャリアの実装面又は支持面を形成し得る。
底面３１上及び接続領域４００上を除いて本体及び接触素子４０、４１を完全に覆うポッティング材５０がさらに本体及び接触素子４０、４１に設けられる。ポッティング体５０は、例えば、半導体積層体１により出射された放射の一部を別の波長範囲の放射へ変換する蛍光体粒子が設けられたシリコーン又は樹脂であり得る。
キャリア３の上面３０に対して垂直な方向のポッティング材５０の厚さは、例えば１００μｍ〜３００μｍとなる。
図１Ｆの例示的な実施形態は、接触素子４０、４１及び本体に関して、図１Ｅの半導体チップ１００と同じ構造のオプトエレクトロニクス半導体チップ１００を表す。図１Ｅとは異なり、ポッティング材５０は本体及び接触素子４０、４１に設けられないが、代わりに変換フィルム又はセラミック変換板としての変換素子５が設けられる。変換素子５は、例えば、そのキャリア３の上面３０に対して垂直な方向の層厚が最大で５０μｍであり、半導体積層体１及び側面３２を少なくとも部分的に覆う。図１Ｅのポッティング材５０と比較して、図１Ｆの変換素子５はその厚さが小さいため、サファイアキャリア３への熱結合の点でより優れている。好ましくは、図１Ｆの半導体チップ１００は同様に自立性を有する。
図１Ｇは、従来の半導体チップの断面図である。この場合、本体は、導体トラック４０、４１により半導体積層体に電気的に接続されていないが、代わりにコンタクト又はボンドワイヤにより接続される。その湾曲した幾何学的形状により、コンタクトワイヤは導体トラック４０、４１と比較して半導体積層体１により出射された光のシェーディングを実質的により多く生じる。さらに、図１Ｇより明らかなように、各コンタクトワイヤは半導体積層体上に突出するように湾曲する。結果として、図１Ｆに示す如く薄型である変換素子５を用いることができない。代わりに、１Ｅに示すように、従来その厚さが１００μｍより大きい埋め込み用樹脂が必要となり、その結果、薄型変換素子と比較してキャリアへの熱結合が低下する。
図１Ｈは、例示的な実施形態のオプトエレクトロニクス半導体チップ１００の一部を表す断面図である。側面３２上及びキャリア３の上面３０上が変換フィルムとしての変換素子５により覆われた、本体が視認できる。変換フィルムは、例えば５０μｍの厚さを有する。
図１Ｉは、ポッティング組成物又は変換フィルムにより覆われた半導体チップの温度特性を表すグラフである。供給した電流密度の関数としての半導体チップの温度が表されている。黒丸は変換フィルムもポッティングも設けられていない半導体チップの実測値を示す。白丸は、層厚が５０μｍの変換フィルムが用いられた場合の温度挙動、及び厚さが２５０μｍのポッティング組成物を有する半導体チップが用いられた場合の温度挙動を示す。
図１Ｉのグラフより明らかなように、５０μｍの薄型の変換フィルムが用いられる場合に比べて、ポッティング組成物が用いられる場合、半導体チップの温度は実質的に高くなる。
図２Ａは、例示的な実施形態のオプトエレクトロニクス半導体チップ１００を示す斜視図である。半導体チップ１００は６つの境界面を有する角柱の幾何形状を有し、動作中、これらの境界面全てを介して電磁放射が取り出される。明らかなように、接触素子４０、４１によって覆われたキャリア３の側面３２は、例えば接触素子４０、４１により最大で１０％程度部分的に覆われている。ここで、接触素子４０、４１のキャリアの上面３０と平行な方向における幅は、例えば、最大で３０μｍである。ここでは、動作中放射が出射される半導体チップ１００の総表面積の割合は少なくとも９９％である。
キャリア３に設けられた半導体積層体１はさらに、接触素子４０、４１を介して供給された電流を効果的に半導体積層体１に沿って分配できる電流分布構造１０１、１２１を有する。
図２Ｂは、図２Ａのオプトエレクトロニクス半導体チップ１００を他の方向から示す図である。
図２Ｃは、図２Ａ及び２Ｂの例示的な実施形態との比較による例示的な実施形態を表す図であり、接触素子４０、４１は、キャリア３の底面３１まで導かれ、また、底面３１の領域において橋部又は脚部として、キャリア３から離れるように導かれる。ここでは、これらの橋部又は脚部は、例えば、半導体チップ１００を接続キャリア上に実装し得る、接続領域４００を形成する。
さらに、図２Ｃにおいて、底面３１及び接続領域４００以外の本体及び接触素子４０、４１が完全にポッティング材５０により覆われるように、ポッティング材５０が本体及び接触素子４０、４１に設けられる。しかし、ポッティング材５０の使用は任意であり、ポッティング材を使用しない場合においても半導体チップ１００は使用可能であり、自立性を有する。
図２Ｄは、図２Ｃと同一の半導体チップ１００を表す図であり、キャリア３の底面３１から見た図である。図２Ｄより明らかなように、半導体チップ１００を接続キャリア上に実装し、電気的に接続することができる、平面が底面３１及び接続領域４００によって形成されるように、接続領域４００の領域において、接触素子４０、４１が底面３１と同一平面上に終端される。図２Ｄにおいて、接続領域４００及び底面３１は露出しており、ポッティング材５０により覆われていない。
図３Ａは、図２Ａ及び２Ｂの半導体チップ１００を表す図である。また、図３Ａの半導体チップ１００において、接続素子４５は、各接触素子４０、４１に設けられ、各接続素子は、半導体チップ１００から遠ざかる方向に接触素子４０、４１より延在する。ここでは、接続素子４５は、例えば、金、銀、銅、ニッケル又はアルミニウム等の金属により形成される接続ロッドとして形成される。
図３Ｂは、３つの図３Ａに示したオプトエレクトロニクス半導体チップ１００が接続素子４５を介して互いに直列に接続された、例示的な実施形態のオプトエレクトロニクス半導体装置１０００を表す斜視図である。接続素子４５は、それぞれ半導体チップ１００の第１接触素子４０を隣の第２半導体チップ１００の第２接触素子４１に接続する。接続素子４５は、接触素子４０、４１に例えば、接着、又は半田付けされる。
図３Ｂの半導体装置１０００は、２つの電気的な接続のみにより通電又は接触することができる複数の半導体チップ１００のロッド状の発光素子を形成する。半導体チップ１００は接続素子４５により互いに直列に接続される。
図４Ａは、他の例示的な実施形態のオプトエレクトロニクス半導体装置１０００を表す斜視図である。上述の例示的な実施形態と異なり、２つのオプトエレクトロニクス半導体チップ１００が接続素子４５を介さずに直列に接続される。例えば導電性接着剤又は半田により、隣り合う２つの半導体チップ１００の接触素子４０、４１が互いに直接載置され、導電的に及び機械的に安定して互いに接続される。
図４Ｂの例示的な実施形態の半導体装置１０００は、接触素子４０、４１が直接的に設けられ、４つの半導体チップ１００が互いに直列に接続される点において図４Ａと異なる。図４Ｂは、上記のように得られる棒状又はフィラメント形状の発光素子を表す図である。明らかなように、半導体チップ１００は上面３０に対して斜めに延在する側面３２を有する。好ましくは、半導体チップ１００の接触素子４０、４１が設けられた２つの逆向きの側面３２は同一方向に傾斜する。この結果、図４Ｂの半導体チップ１００は、側面３２が同一面上に設けられるように互いに重ねて載置されることのみができる。これにより、半導体装置１０００においてポールの保護ができる。個々の半導体チップは、例えばＡｕＳｎパッド等の半田パッドにより電気的に及び機械的に接続される。半田パッドは、例えば半導体チップ１００とともに約３００°Ｃでプレス加工することにより溶融することができる。
図４Ｃは、図４Ｂのオプトエレクトロニクス半導体装置１０００の断面図である。図４Ｃは、接触素子４０、４１によって覆われた、半導体チップ１００の側面３２側から見た図である。連続接続された半導体チップ１００は、連続接続された半導体チップ１００の主な延在方向と平行に主に延在するチューブ６０内に配置される。チューブ６０は、例えば、円形又は楕円の断面を有する中空の円柱体のガラスからなる。半導体チップ１００とチューブ６０の外周面との間には、半導体チップ１００とチューブ６０との間の隙間を埋めるポッティング材５０が配置され、チューブ内の半導体チップ１００に機械的安定性を与え、その位置するを保持する。ポッティング材５０は、例えば、シリコーン又は樹脂製等の、透過的な、特に、透明な、物質であり得る。ポッティング材５０に半導体チップ１００により出射された放射の一部を別の波長範囲の放射へ変換する蛍光体粒子を設けてもよい。代わりに又は加えて、変換物質をチューブ６０の外周面に設けてもよい。
図４Ｃより明らかなように、図示されたオプトエレクトロニクス半導体装置はチューブ６０の円筒状の外周面全体を介して光を出射することができる。これにより、例えば、ＬＥＤからなるチューブ照明を得ることができる。
図５は、接続キャリア２００上に配置された、図２Ａ及び２Ｂで説明したオプトエレクトロニクス半導体チップ１００を表す図である。図２Ａ及び２Ｂとは異なり、図５においては接触素子４０、４１の少なくとも一方が上面３０からキャリア３の底面３１へ導かれ、接続領域４００において、橋部としてキャリア３から離れるように導かれる。接続領域４００の領域において、接触素子４０は接続キャリア２００上に配置され、キャリア２００の接続領域と電気的に接続される。例えば、接続キャリア２００は、特に、透過的又は透明な物質からなるアクティブマトリクス素子又はプリント回路基板である。
図６Ａは、図１Ａで説明した本体がまず中間キャリア上に配置される、例示的な実施形態の半導体チップ１００を生産するための方法ステップを表す図である。半導体積層体１は中間キャリアと対向する。さらに、中間キャリアから離れた本体の全ての側面、特に、側面３２及びキャリア３の底面３１、が結合的で連続したミラー層８によって覆われる。
そして、ミラー層８が設けられた本体は中間キャリアから取り外され、図６Ｂ〜６Ｅの方法ステップが行われる。これらの方法ステップは、図１Ａ〜１Ｄの方法ステップとほぼ同じである。図６Ｅより明らかなように、図１と異なり、接触素子４０、４１はここでは２つの逆向きの側面３２上には設けられず、接触素子４０、４１は代わりに接触面２０、２１から同じ側面３２へ導かれる。そして、他の３つの側面３２には接触素子４０、４１は設けられない。ここで、接触素子４０、４１はミラー層８に設けられるが、ミラー層８から例えばＳｉＮ又はＳｉＯ２等のパッシベーション層により電気的に絶縁される。
しかし、パッシベーション層の代わりに又はパッシベーション層に加えて、ショートが起こらないようにミラー層８をパターニングすることも考えられる。これは、ミラー層８及び接触素子４０、４１間で電気コンタクトが起こらないため、又はミラー層８は、各々が接触素子４０、４１の一方と導電的に接続されるが、互いには電気的に接続されない、ｎ領域及びｐ領域にパターニングされるため、である。
図６Ｆは、キャリア２が除去された、完成した例示的な実施形態の半導体チップ１００を表す図である。
図７Ａは図６Ｆの半導体チップ１００を表す斜視図であり、明らかなように、底面３１から離れた半導体チップ１００の側面以外の、半導体チップ１００の全ての側面はミラー層８で完全にコーティングされる。これにより、好ましくは、半導体チップ１００は一面のみから放射を出射する。
図７Ｂ及び７Ｃは図７Ａと同一の半導体チップ１００の、半導体積層体１側からの平面図、及び接触素子４０、４１によって覆われない側面３２側からの側面図である。
図７Ｄの例示的な実施形態は、図７Ｃ同様、半導体チップ１００の側面図を表す。しかし、図７Ｃとは異なり、半導体チップ１００から底面３１を介して放射が出射できるように、底面３１はミラー層８により覆われていない。側面３２の１つにストライプ状にパターニングされたミラー層８を設け、このようなミラー層８のパターニングにより、この側面３２を介した出射パターンが調整される。
さらに、図７Ｄにおいて、底面３１から離れた半導体チップ１００の側面を介して出射される放射は光ガイドへ射出される。パターニングされたミラー層８により側面３２より出射された放射はディスプレイに向けられる。接続キャリア２００は半導体チップ１００のディスプレイと反対側に位置する。接触素子４０、４１が設けられた側面３２は接続キャリアと対向し、接触素子４０、４１は接続キャリア２００を介して電気的に接続される。
図８Ａは、発光ダイオード５００の例示的な実施形態を表す３つの斜視図である。発光ダイオード５００は、例えば上述の例示的な実施形態に係る半導体チップ１００のいずれかを有する。特に、半導体チップ１００のキャリア３は、２つの逆向きの端面を有する直方体形状を有する。端面はキャリア３の側面３２である。キャリア３の残りの２つの側面３２は長手側側面である。角柱は端部に２つの端面を有する長尺形状を有する。特に、端面は最小の面積を有する直方体の面である。ここでは、直方体の他の全ての面は少なくとも端面の２倍の面積を有する。
接点ブロック４０１、４１１は２つの端面に設けられる。接点ブロック４０１、４１１は例えば金属からなり、完全に端面を覆う。特に、接点ブロック４０１、４１１は、端面よりも大きく、端面より端面と平行な全方向に突出する。接点ブロック４０１、４１１はさらに、接触素子４０、４１と導電的に接続する。
半導体チップ１００の残りの側面、詳細には長手側側面、キャリア３の底面３１、及び半導体積層体１は、被覆体５０１により完全に囲まれる。これにより、半導体チップ１００は、被覆体５０１及び接点ブロック４０１、４１１により全面が完全に囲まれる。このように、被覆体５０１及び接点ブロック４０１、４１１は半導体チップ１００を密閉する。被覆体５０１は、例えば、半導体チップ１００により出射された放射の一部又は全てを変換するように設計される。
ここでは、半導体チップ１００の側面上の被覆体５０１は、その厚さが、端面から突出する接点ブロック４０１、４１１の領域の厚さに対応するように選択される。これにより、半導体チップ１００から遠ざかる全ての方向において、被覆体５０１は接点ブロック４０１、４１１と同一平面状に終端される。結果として、被覆体５０１及び接点ブロック４０１、４１１によって形成される発光ダイオード５００の外面は、製造公差の範囲内で平滑となる。ここでは、発光ダイオード５００の外面は、角柱、特に、直方体の外面に対応する。直方体の端面はその全体が接点ブロック４０１、４１１により形成される。
しかし、接点ブロック４０１、４１１の形状、及び被覆体５０１の形状は、発光ダイオード５００の外面が例えば円柱体又は楕円体の外面に対応するように選ばれ得る。
図８Ｂは、図８Ａとほぼ同一の発光ダイオード５００を表す３つの斜視図である。しかし、図面の見易さを考慮し、ここでは被覆体５０１は省略している。また、一部の図においては、第１接点ブロック４０１も省略している。
より詳細には、明らかなように接触素子４０、４１はキャリア３の共通の長手側側面に沿って延在する。しかし、接触素子４０、４１は端面に隣接する端部において接点ブロック４０１、４１１と電気的に接続される。
さらに、図８Ｂから明らかなように、接点ブロック４０１、４１１は、例えば少なくとも２０μｍだけ、端面から全方向に延出する。
図９Ａも、発光ダイオード５００の斜視図である。図９Ｂ〜９Ｅは、異なる実施形態の発光ダイオード５００の断面図である。各場合において、図９Ａの矢印に沿った断面が表される。
図９Ｂにおいて、被覆体５０１は、完全に、変換物質により、例えば上述の変換素子５又はポッティング材５０により、形成される。底面３１及び半導体積層体１は被覆体５０１により完全に覆われる。図９Ｂにおいては示されないが、キャリア３の残りの側面３２も同様に被覆体５０１によって完全に覆われる。図９Ｂの被覆体５０１は一片として形成される。
図９Ｃは、底面３１上の被覆体５０１が例えばＴｉＯ２を含む物質等の反射性材料により形成される他の例示的な実施形態を表す。一方、半導体積層体１は同様に光変換被覆体５０１により覆われる。これにより、ここでは、被覆体５０１は少なくとも２つの領域を有し、一片としては形成されない。
図９Ｄは、第２接点ブロック４１１が一片として形成され、側面３２から底面３１へ導かれる例示的な実施形態を表す図である。第２接点ブロック４１１は、例えば底面３１を少なくとも５０％、７０％又は９０％程度覆う。半導体積層体１は、再び光変換被覆体５０１により覆われる。
図９Ｅにおいて、接点ブロック４０１、４１１は側面３２から底面３１へ延在し、同様に、底面３１を、例えば少なくとも５０％、７０％又は９０％程度覆う。
図１０Ａも発光ダイオード５００の斜視図である。図１０Ｂ〜１０Ｈは、異なる実施形態の発光ダイオード５００の断面図である。各場合において、図１０Ａの矢印に沿った断面が表される。
図１０Ｂから明らかなように被覆体５０１は一片として形成される。被覆体５０１は例えば上述の変換素子５又はポッティング材５０等の変換物質により完全に形成される。発光ダイオード５００は変換光を紙面上全方向に出射する。
図１０Ｃにおいて、被覆体５０１は２つの領域に分割される。第１領域は光変換用であり、例えば材料変換素子５の材料からなる。第２領域は光反射用である。第２領域は底面３１及び側面３２を覆い、キャリア３の上面３０と同一平面状に終端される。被覆体５０１の第２光変換領域は半導体積層体１に設けられる。得られた発光ダイオード５００は変換光をほとんど上方へ出射する。
同様に、図１０Ｄはほとんど上方へ出射する発光ダイオード５００を表す図である。被覆体５０１の第２不透過領域は上面３０及び半導体積層体１より底面３１から遠ざかる方向に突出する。結果として、被覆体５０１の第１光変換領域で満たされる空隙が半導体積層体１上に形成される。
図１０Ｅは、被覆体５０１の第１光変換領域が半導体積層体１及びキャリア３の側面３２を覆い、キャリア３の底面３１と同一平面上に終端される発光ダイオード５００を表す図である。被覆体５０１の第２光反射領域は、底面３１に設けられる。図１０Ｅの発光ダイオード５００は上方及び側方へ出射する。
図１０Ｆの発光ダイオード５００において、被覆体５０１の第１光変換領域はキャリア３の側面３２のみを覆う。第１領域は底面３１及び半導体積層体１と同一平面上に終端される。被覆体５０１の第２光反射領域は、半導体積層体１及び底面３１に設けられる。このような発光ダイオード５００はほとんど側方へ出射する。
図１０Ｇの発光ダイオード５００は図１０Ｆの発光ダイオード５００と同様であり、同様にほとんど側方へ出射する。しかし、被覆体５０１の第１領域は半導体積層体１及び底面３１とは同一平面上に終端されず、代わりに各々より突出する。底面３１の下部及び半導体積層体１上部に形成される空隙は、被覆体５０１の第２光反射領域で満たされる。
図１０Ｈの発光ダイオード５００は半導体積層体１及びキャリア３の側面３２を完全に覆う被覆体５０１の第１光変換領域を有する。このため、第１領域は底面３１より突出したままである。底面３１下部に形成された空隙は被覆体５０１の第２光反射領域で満たされる。
図１０Ｉの発光ダイオードにおいて、被覆体５０１の第１光変換領域は、半導体積層体１及び対向して側面３２の一面のみに設けられる。底面３１及び他方の側面３２は被覆体５０１の第２光反射領域により覆われる。
図１１Ａは、他の例示的な実施形態の発光ダイオード５００を表す側面図である。被覆体５０１は、楕円の断面形状を有する。したがって、被覆体５０１の外面は、楕円体である。被覆体５０１は、例えば、透過性のシリコーンからなり、外側変換物質層を有する。
接点ブロック４０１、４１１は、被覆体５０１より突出する。これにより、上述の例示的な実施形態と異なり、接点ブロック４０１、４１１は発光ダイオード５００の外面において被覆体５０１と同一平面上に終端されない。
図１１Ｂは、第１接点ブロック４０１側から見た発光ダイオード５００の平面図である。図１１Ａ及び上述の例示的な実施形態と異なり、接点ブロック４０１、４１１は、接点ブロック４０１、４１１が設けられる、キャリア３の側面３２より小さい。このため、対応する側面３２は、接点ブロック４０１、４１１により完全に覆われない。さらに、接点ブロック４０１、４１１は、円形の基部領域を有する。図１１Ｂの発光ダイオード５００の外面は、円柱体、楕円体状又は卵型体の外面であり得る。
図１２は、複数の上記発光ダイオード５００が積み重ねられた、例示的な実施形態のオプトエレクトロニクス半導体装置１０００を表す図である。ここでは、隣接する発光ダイオード５００の接点ブロック４０１、４１１は、複数の発光ダイオード５００が並列接続されるように、互いに電気的に接続される。動作中、例えば、複数の発光ダイオード５００により異なる色の光を出射し得る。
図１２とは異なり、複数の発光ダイオード５００は、直列に接続され得る。
図１３Ａ〜図１３Ｅは、１又は２以上の発光ダイオード５００の製造方法における様々なポジションを表す図である。
図１３Ａにおいて、２つの接点ブロック、４０１、４１１が設けられる。接点ブロック４０１、４１１は、それぞれ半導体チップ１００を載置する載置領域を含む段部を有する。半導体チップ１００は、発光ダイオード５００の製造のために、これらの載置領域により機械的に保持される。さらに、接着剤又は半田の液滴が接点ブロック４０１、４１１の載置領域に塗布される。半導体チップ１００の実装時、これらの接着剤又は半田の液滴は、半導体チップ１００と接点ブロック４０１、４１１との機械的に耐久性のある接続をもたらす。さらに、接着剤又は半田の液滴は、接触素子４０、４１及び接点ブロック４０１、４１１間の電気的な接続をもたらし得る。
図１３Ｂは、半導体チップ１００が堅固で耐久的に接点ブロック４０１、４１１と接続される当該方法における位置を表す図である。変換素子としての被覆体５０１は半導体チップ１００の半導体積層体１に設けられている。載置領域により、半導体チップ１００の底面３１は空気に自由に晒され、またここでは、被覆体５０１により覆われていない。
図１３Ｃは、接点ブロック４０１、４１１の載置領域が異なる構造を有する、製造方法における位置を表す図である。図１３Ａ及び１３Ｂと異なり、底部において載置領域は同一平面上に終端されず、その代わりに接点ブロック４０１、４１１上に張り出す突出形状を有する。一旦半導体チップ１００が搭載されると、接点ブロック４０１、４１１は半導体チップ１００の側面３２を完全に覆わない。
図１３Ｄは接点ブロック４０１、４１１の他の改良点を開示する。この場合においても、載置領域は接点ブロック４０１、４１１上の突出形状を有する。しかし、接点ブロック４０１、４１１は、一旦半導体チップ１００が搭載されると、半導体チップ１００の側面３２が接点ブロック４０１、４１１により完全に覆われるように、図１３Ｃよりも大きい。
図１３Ｅは、図１３Ｄに続く、製造方法における位置を表す図である。接点ブロック４０１、４１１により覆われない半導体チップ１００の全ての側面は被覆体５０１完全にポッティングされる、又は囲まれる。ここで、被覆体５０１は、一片として形成され、発光ダイオード５００の正常動作においては、例えば光変換を行う。
図１３Ｆは、ウェハ組立体の複数の半導体チップ１００が接点ブロック４０１、４１１上に実装される様子を表す図である。
図１４Ａ〜図１４Ｃは、他の例示的な実施形態の発光ダイオード５００の製造方法における位置を表す図である。上記方法と異なり、ここでは補助キャリア６００が用いられる。接点ブロック４０１、４１１は補助キャリア６００上に載置される。プラットフォーム６０１は接点ブロック４０１、４１１間の補助キャリア６００上に配置される。半導体チップ１００は底面３１がプラットフォーム６０１上に位置するように載置される。結果として、半導体チップ１００の底面３１は、接点ブロック４０１、４１１の支持面よりも高い位置において、補助キャリア６００上に配置される。これにより、接点ブロック４０１、４１１は接点ブロック４０１、４１１により覆われた側面３２より確実に突出する。図１３Ａ〜１３Ｆの例示的な実施形態図の各場合において、上記効果が、接点ブロック４０１、４１１の載置領域により達成された。
さらに、図１４Ｂでは、被覆体５０１がすでに半導体積層体１に設けられている。これは、例えばポッティングにより実現される。
図１４Ｃは、どのようにウェハ組立体の複数の発光ダイオード５００を生産することができるかを表す。
図１５Ａ〜図１５Ｄは、他の例示的な実施形態の発光ダイオード５００の製造方法における位置を表す図である。
図１５Ａは、各々に半導体積層体１が設けられ、補助キャリア６上に載置された複数のキャリア３を表す図である。そして、例えば図１Ａ〜１Ｄにおいて説明したように、接触素子４０、４１が形成される。結果として、最初に半導体チップ１００が得られる。
図１５Ｂより明らかなように、隣り合う２つの半導体チップ１００の接触素子４０、４１は結合構造を有する。これにより、半導体チップ１００間の領域において、補助キャリア６は導電接触素子４０、４１によって同様に覆われる。接触素子４０、４１によって覆われた補助キャリア６のこれらの領域は、接点ブロック４０１、４１１を形成するための核となる領域、又は核となる区域となる。
図１５Ｃに示すように、接点ブロック４０１、４１１は電気めっき法により核領域内で成長される。接点ブロック４０１、４１１は、補助キャリア６から遠ざかる方向に半導体チップ１００上に突出する。
さらに、図１５Ｄに表すように、半導体チップ１００は、例えばポッティングで被覆体５０１により囲まれる。
ここまで、本発明について例示的な実施形態を参照しながら説明してきたが、本発明はこれらの説明によって制限されない。
本発明は、任意の特徴および特徴の任意の組合せを含み、特に、請求項における特徴の任意の組合せを含む。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
本特許出願は、独国特許出願第１０２０１５１０４８８６．８号の優先権を主張し、この文書の開示内容は参照によって本明細書に組み込まれている。
１ 半導体積層体
３ キャリア
４ 導電層
５ 変換素子
６ 補助キャリア
７ 保護層
８ ミラー層
１０ 第１層
１１ 活性層
１２ 第２層
２０ 第１接触面
２１ 第２接触面
３０ キャリアの上面
３１ キャリアの底面
３２ キャリアの側面
４０ 第１接触素子
４１ 第２接触素子
４５ 接続素子
５０ ポッティング材
６０ チューブ
１００ オプトエレクトロニクス半導体チップ
１０１ 電流分布構造
１２１ 電流分布構造
２００ 接続キャリア
４００ 接続領域
４０１ 第１接点ブロック
４１１ 第２接点ブロック
５００ 発光ダイオード
５０１ 被覆体
６００ 補助キャリア
６０１ プラットフォーム
１０００ オプトエレクトロニクス半導体装置

Claims (20)

  1. キャリア（３）及び、前記キャリア（３）の上面（３０）上に配置され、正常動作時に、電磁放射を出射又は吸収する半導体積層体（１）を有する本体と、
    前記半導体積層体（１）上に配置され、前記キャリア（３）から離れた、前記半導体積層体（１）を電気的に接続可能にする２つの接触面（２０、２１）と、
    前記接触面（２０、２１）に設けられ、導電的に接続される２つの接触素子（４０、４１）とを備え、
    前記キャリア（３）は、前記上面（３０）の横方向に延在する側面（３２）及び前記上面（３０）と反対側の底面（３１）を有し、
    前記接触素子（４０、４１）は、前記接触面（２０、２１）から、前記本体の端部上において前記キャリア（３）の側面（３２）上へ導かれた導体トラックとして設けられる、
    オプトエレクトロニクス半導体チップ（１００）。
  2. 前記接触素子（４０、４１）は、それぞれ一片の導体トラックの形状を有し、
    前記接触素子（４０、４１）は、前記接触面（２０、２１）から前記側面（３２）まで連続して、前記本体上に形状に合わせて設置され、
    前記キャリア（３）は、前記半導体積層体（１）のための成長基板であり、
    前記接触素子（４０、４１）は、前記キャリア（３）の対応する前記側面（３２）上に直接設置される、
    請求項１に記載のオプトエレクトロニクス半導体チップ（１００）。
  3. 前記接触素子（４０、４１）は、前記キャリア（３）の２つの互いに逆向きの側面（３２）上に導かれ、
    前記キャリア（３）の残りの全ての前記側面（３２）には、導体トラック及び放射を透過させないコーティングは設けられない、
    請求項１又は請求項２に記載のオプトエレクトロニクス半導体チップ（１００）。
  4. 前記接触素子（４０、４１）は、前記キャリア（３）の同じ側面（３２）上に導かれ、
    全ての前記側面（３２）及び前記底面（３１）はミラー層（８）により完全にミラー化され、
    前記ミラー層（８）は、動作中の前記半導体積層体（１）より出射された放射に対し、少なくとも９０％の反射率を有する、
    請求項１又は請求項２に記載のオプトエレクトロニクス半導体チップ（１００）。
  5. 前記キャリア又は前記本体の少なくともの一方の側面がミラー層（８）によって覆われ、
    前記ミラー層（８）はパターニングされ、前記パターニングにより、前記キャリア又は前記本体の対応する側面からの出射挙動が調整され、
    変換素子（５）は、パターニングされた前記ミラー層に設けられる、
    請求項１に記載のオプトエレクトロニクス半導体チップ（１００）。
  6. 前記半導体チップ（１００）は、前記キャリア（３）がサファイアキャリアであり、前記半導体積層体（１）が前記サファイアキャリア上に成長される、サファイアボリュームエミッタであり、
    前記半導体積層体（１）は、前記キャリア（３）と対向した第１導電型の第１層（１０）、前記キャリア（３）から離れた第２導電型の第２層（１２）、及び前記第１層（１０）と前記第２層（１２）との間に設置された活性層（１１）を有し、
    第２接触面（２１）は、前記第２層（１２）上に配置され、
    前記第２層（１２）は、前記第２接触面（２１）により電気的に接続可能であり、
    第１接触面（２０）は、前記半導体積層体（１）の凹部内において前記第１層（１０）上に配置され、前記凹部内において前記第２層（１２）及び前記活性層（１１）が除去され、前記第１層（１０）が露出し、
    前記第１層（１０）は、前記第１接触面（２０）により電気的に接続可能であり、
    前記接触素子（４０、４１）は、前記キャリア（３）の対応する前記側面（３２）上に直接設置され、前記キャリア（３）と接触素子（４０、４１）との間にその他の層は設置されない、
    請求項１〜請求項５のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
  7. 前記半導体チップ（１００）は、６つの境界面を有する角柱の幾何学的基本形状を有し、
    動作中、前記半導体チップ（１００）全ての前記境界面を介して放射が出射され、
    動作中放射を出射することができる、前記半導体チップ（１００）の前記総表面積の割合は、少なくとも９９％である、
    請求項１〜請求項６のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
  8. 前記接触素子（４０、４１）は、前記キャリア（３）の前記底面（３１）に導かれ、
    前記底面（３１）の領域において、前記接触素子（４０、４１）は、前記半導体チップ（１００）を接続キャリア（２００）上に実装し、電気的に接続することができる接続領域（４００）を各々有し、
    前記接続領域（４００）において、前記対応する接触素子（４０、４１）は、橋部として、前記キャリア（３）から離れるように導かれ、
    前記底面（３１）から遠ざかる方向において、前記接続領域（４００）は、前記キャリア（３）の前記底面（３１）と同一平面上に終端される、
    請求項１〜請求項７のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
  9. 前記半導体積層体（１）により出射された放射の少なくともの一部を別の波長範囲の放射へ変換する変換素子（５）が前記半導体積層体（１）に設けられ、
    前記変換素子（５）は、最大で５０μｍの厚さを有する、
    請求項１〜請求項８のいずれかに記載のオプトエレクトロニクス半導体チップ（１００）。
  10. 前記底面（３１）及び前記接続領域（４００）を除いて、前記本体及び前記接触素子（４０、４１）は完全にポッティング材（５０）により密閉され、
    前記ポッティング材（５０）は、前記半導体積層体（１）により出射された放射の一部を別の波長範囲の放射へ変換する、
    少なくとも請求項８に記載のオプトエレクトロニクス半導体チップ（１００）。
  11. 請求項１〜請求項１０のいずれかに記載の半導体チップ（１００）と、
    前記キャリア（３）の２つの側面（３２）に設けられた２つの導電接点ブロック（４１０、４２０）とを備え、
    前記接点ブロック（４０１、４１１）は、前記接触素子（４０、４１）と導電的に接続され、
    前記接点ブロック（４０１、４１１）により覆われない、前記本体の部分を全体的に又は部分的に覆う、被覆体（５０１）が前記本体の周囲に配置され、
    前記発光ダイオード（５００）が実装されていない状態において、前記発光ダイオード（５００）の外面上の前記接点ブロック（４０１、４１１）は、覆われておらず、動作中、前記発光ダイオード（５００）の外部電気コンタクトのための働きをする、
    発光ダイオード（５００）。
  12. 前記接点ブロック（４０１、４１１）は、前記２つの側面（３２）を完全に覆い、前記２つの側面（３２）の平面視において、前記２つの側面（３２）より突出する、請求項１１に記載の発光ダイオード（５００）。
  13. 前記接点ブロック（４０１、４１１）は、前記キャリア（３）の２つの互いに逆向きの側面（３２）に設けられ、
    前記半導体チップ（１００）は、前記被覆体（５０１）及び前記接点ブロック（４０１、４１１）により完全に囲まれ、
    前記被覆体（５０１）は、前記発光ダイオード（５００）の前記外面上において前記接点ブロック（４０１、４１１）と同一平面上に終端され、
    前記接点ブロック（４０１、４１１）及び前記被覆体（５０１）により形成された、前記発光ダイオード（５００）の前記外面は、製造公差の範囲内で平滑であり、
    前記発光ダイオード（５００）の前記外面は、円柱体、角柱、又は楕円体の外面の幾何形状を有する、
    請求項１１又は請求項１２に記載の発光ダイオード（５００）。
  14. 請求項１〜請求項１３のいずれかに記載の半導体チップ（１００）を少なくとも２つ有するオプトエレクトロニクス半導体装置（１０００）であって、
    一方の半導体チップ（１００）の接触素子（４０、４１）は、他方の半導体チップ（１００）の接触素子（４０、４１）と導電的に接続され、
    前記半導体チップ（１００）は、電気的に直列又は並列に接続される、
    オプトエレクトロニクス半導体装置（１０００）。
  15. 前記一方の半導体チップ（１００）の接触素子（４０、４１）は、前記他方の半導体チップ（１００）の接触素子（４０、４１）と直接機械的及び電気的に接続される、請求項１４に記載のオプトエレクトロニクス半導体装置（１０００）。
  16. 前記半導体装置（１０００）は、少なくとも請求項１１に記載の発光ダイオード（５００）を少なくとも２つ有し、
    隣接する発光ダイオード（５００）の前記接点ブロック（４０１、４１１）は、互いに直接接する、
    請求項１４に記載のオプトエレクトロニクス半導体装置（１０００）。
  17. オプトエレクトロニクス半導体チップ（１００）の生産方法であって、
    Ａ）本体を設けるステップであって、前記本体は上面（３０）、上面（３０）と反対側の底面（３１）、及び上面（３０）の横方向に延在して上面（３０）と前記底面（３１）とを接続する側面（３２）を有するキャリア（３）と、前記キャリア（３）の上面（３０）に塗布され、正常動作時に、電磁放射を出射又は吸収する半導体積層体（１）とを有する、ステップと、
    Ｂ）前記本体を、前記半導体積層体（１）が前記補助キャリア（６）から離れるように補助キャリア（６）に設けるステップと、
    Ｃ）前記キャリア（３）から離れた少なくとも前記半導体積層体（１）上の接触面（２０、２１）においては前記保護層（７）が設けられないままであるように保護層（７）を前記本体に設けるステップであって、前記半導体積層体（１）は、前記接触面（２０、２１）により電気的に接続可能である、ステップと、
    Ｄ）導電層（４）を、前記キャリア（３）の前記側面（３２）、前記接触面（２０、２１）、及び前記保護層（７）に設けるステップと、
    Ｅ）前記本体の端部上において、前記接触面（２０、２１）から前記キャリア（３）の側面（３２）上へ前記本体上に形状に合わせて設置された導体トラックの形状を有する接触素子（４０、４１）が得られるように、前記保護層（７）を、その上の前記導電層（４）とともに取り外されるステップ、とを含む、
    方法。
  18. ステップＣ）において、前記保護層（７）は、まずフォトレジストとして前記本体及び前記補助キャリア（６）に設けられ、
    その後、続いて前記接触素子（４０、４１）により覆われる、前記本体及び／又は前記補助キャリア（６）の領域にフォトレジストが設けられないように、前記フォトレジストがパターニングされる、
    請求項１７に記載の方法。
  19. ステップＥ）の後、前記接触素子（４０、４１）が設けられた前記本体が、変換フィルム又はポッティング組成物である変換素子（５）によって覆われ、
    ステップＥ）の後、前記補助キャリア（６）が、前記本体から取り外される、
    請求項１７又は請求項１８に記載の方法。
  20. 少なくとも請求項１７の前記方法ステップを含む発光ダイオード（５００）の生産方法であって、
    ステップＥ）の後、接点ブロック（４０１、４１１）が、前記キャリア（３）の２つの側面（３２）に設けられ、
    その後、前記接点ブロック（４０１、４１１）により覆われない前記半導体チップ（１００）の全ての領域が被覆体（５０１）により囲まれる、
    方法。
JP2017547470A 2015-03-30 2016-03-29 オプトエレクトロニクス半導体チップ、オプトエレクトロニクス半導体部品及びオプトエレクトロニクス半導体チップの生産方法 Expired - Fee Related JP6558654B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102015104886.8A DE102015104886A1 (de) 2015-03-30 2015-03-30 Optoelektronischer Halbleiterchip, optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102015104886.8 2015-03-30
PCT/EP2016/056819 WO2016156329A1 (de) 2015-03-30 2016-03-29 Optoelektronischer halbleiterchip, optoelektronisches halbleiterbauelement und verfahren zur herstellung eines optoelektronischen halbleiterchips

Publications (2)

Publication Number Publication Date
JP2018510508A true JP2018510508A (ja) 2018-04-12
JP6558654B2 JP6558654B2 (ja) 2019-08-14

Family

ID=55629052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017547470A Expired - Fee Related JP6558654B2 (ja) 2015-03-30 2016-03-29 オプトエレクトロニクス半導体チップ、オプトエレクトロニクス半導体部品及びオプトエレクトロニクス半導体チップの生産方法

Country Status (5)

Country Link
US (1) US10270019B2 (ja)
JP (1) JP6558654B2 (ja)
CN (1) CN107431118B (ja)
DE (2) DE102015104886A1 (ja)
WO (1) WO2016156329A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015107588B4 (de) 2015-05-13 2023-08-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung optoelektronischer Bauelemente und oberflächenmontierbares optoelektronisches Bauelement
DE102015107586B4 (de) 2015-05-13 2023-10-26 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung optoelektronischer Bauelemente und oberflächenmontierbares optoelektronisches Bauelement
DE102015109852A1 (de) 2015-06-19 2016-12-22 Osram Opto Semiconductors Gmbh Leuchtdiode und Verfahren zur Herstellung einer Leuchtdiode
DE102016104202A1 (de) 2016-03-08 2017-09-14 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil
DE102016106571A1 (de) 2016-04-11 2017-10-12 Osram Opto Semiconductors Gmbh Lichtemittierender Halbleiterchip, lichtemittierendes Bauelement und Verfahren zur Herstellung eines lichtemittierenden Bauelements
DE102016106570A1 (de) 2016-04-11 2017-10-12 Osram Opto Semiconductors Gmbh Lichtemittierender Halbleiterchip, lichtemittierendes Bauelement und Verfahren zur Herstellung eines lichtemittierenden Bauelements
DE102016111059A1 (de) 2016-06-16 2017-12-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauelementen und optoelektronischen Modulen sowie optoelektronisches Halbleiterbauelement und optoelektronisches Modul
DE102016114277B4 (de) 2016-08-02 2021-08-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Lichtemittierendes Bauteil
CN109698208B (zh) * 2017-10-20 2023-06-30 新加坡有限公司 图像传感器的封装方法、图像传感器封装结构和镜头模组
DE102019104436A1 (de) * 2019-02-21 2020-08-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches bauteil und verfahren zur herstellung eines optoelektronischen bauteils

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287849A (ja) * 2006-04-14 2007-11-01 Nichia Chem Ind Ltd 半導体発光素子
JP2010258230A (ja) * 2009-04-24 2010-11-11 Rohm Co Ltd 半導体発光素子およびその製造方法
US20110140284A1 (en) * 2008-09-03 2011-06-16 Osram Opto Semiconductors Gmbh Optoelectronic component
JP2014195064A (ja) * 2013-02-28 2014-10-09 Nichia Chem Ind Ltd 発光装置およびその製造方法
JP2015153793A (ja) * 2014-02-11 2015-08-24 豊田合成株式会社 半導体発光素子とその製造方法および発光装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006015117A1 (de) * 2006-03-31 2007-10-04 Osram Opto Semiconductors Gmbh Optoelektronischer Scheinwerfer, Verfahren zum Herstellen eines optoelektronischen Scheinwerfers und Lumineszenzdiodenchip
DE102009032606A1 (de) * 2009-07-10 2011-01-13 Osram Opto Semiconductors Gmbh Optoelektronisches Bauteil und Flachlichtquelle
DE102009036622A1 (de) * 2009-08-07 2011-02-10 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil
DE102009042205A1 (de) * 2009-09-18 2011-03-31 Osram Opto Semiconductors Gmbh Optoelektronisches Modul
DE102012106364B4 (de) * 2012-07-16 2021-09-09 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102013103226A1 (de) * 2013-03-28 2014-10-02 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102013104840A1 (de) * 2013-05-10 2014-11-13 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement und Verfahren zur Herstellung von strahlungsemittierenden Halbleiterbauelementen
DE102013107862A1 (de) 2013-07-23 2015-01-29 Osram Opto Semiconductors Gmbh Oberflächenmontierbares optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung zumindest eines oberflächenmontierbaren optoelektronischen Halbleiterbauteils
DE102015107588B4 (de) 2015-05-13 2023-08-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung optoelektronischer Bauelemente und oberflächenmontierbares optoelektronisches Bauelement
DE102015107590A1 (de) 2015-05-13 2016-11-17 Osram Opto Semiconductors Gmbh Verfahren zur Verspiegelung von Mantelflächen von optischen Bauelementen für die Verwendung in optoelektronischen Halbleiterkörpern und oberflächenmontierbarer optoelektronischer Halbleiterkörper

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287849A (ja) * 2006-04-14 2007-11-01 Nichia Chem Ind Ltd 半導体発光素子
US20110140284A1 (en) * 2008-09-03 2011-06-16 Osram Opto Semiconductors Gmbh Optoelectronic component
JP2010258230A (ja) * 2009-04-24 2010-11-11 Rohm Co Ltd 半導体発光素子およびその製造方法
JP2014195064A (ja) * 2013-02-28 2014-10-09 Nichia Chem Ind Ltd 発光装置およびその製造方法
JP2015153793A (ja) * 2014-02-11 2015-08-24 豊田合成株式会社 半導体発光素子とその製造方法および発光装置

Also Published As

Publication number Publication date
CN107431118B (zh) 2019-04-26
DE102015104886A1 (de) 2016-10-06
WO2016156329A1 (de) 2016-10-06
DE112016001544A5 (de) 2017-12-21
US20180102466A1 (en) 2018-04-12
JP6558654B2 (ja) 2019-08-14
CN107431118A (zh) 2017-12-01
US10270019B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
JP6558654B2 (ja) オプトエレクトロニクス半導体チップ、オプトエレクトロニクス半導体部品及びオプトエレクトロニクス半導体チップの生産方法
US10062810B2 (en) Light-emitting diode module having light-emitting diode joined through solder paste and light-emitting diode
KR101546929B1 (ko) 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
US9640719B2 (en) Light emitting diode, method of fabricating the same and LED module having the same
KR100887139B1 (ko) 질화물 반도체 발광소자 및 제조방법
US9799808B2 (en) Light emitting element and light emitting element package
KR20100091207A (ko) 개선된 ｌｅｄ 구조
US10381523B2 (en) Package for ultraviolet emitting devices
JP2016058689A (ja) 半導体発光装置
KR20160025456A (ko) 발광 다이오드 및 그 제조 방법
KR20130060311A (ko) 발광 다이오드 칩
JP2016171188A (ja) 半導体発光装置とその製造方法
KR101660020B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
JP2002324919A (ja) 発光ダイオードおよびその製造方法
US20150076541A1 (en) Light-emitting device
JP2012124429A (ja) 発光素子、発光素子ユニット、発光素子パッケージおよび発光素子の製造方法
JP2006073618A (ja) 光学素子およびその製造方法
KR102103882B1 (ko) 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
KR101928309B1 (ko) 반도체 발광소자의 제조 방법
KR102002618B1 (ko) 발광 다이오드
KR101403636B1 (ko) 반도체 발광소자
KR102149911B1 (ko) 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
KR101806790B1 (ko) 반도체 발광소자
KR101806789B1 (ko) 반도체 발광소자
KR102002617B1 (ko) 발광 다이오드

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171004

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180814

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190618

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190704

R150 Certificate of patent or registration of utility model

Ref document number: 6558654

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees