JP2018502406A5 - - Google Patents

Description

本方法のさらなる実施形態によると、各ＦＩＦＯバッファは、３つの３２ビットメモリラ
インを備えてもよい。本方法のさらなる実施形態によると、本方法は、伝送ユニットのう
ちの１つをマスタユニットとして、残りの伝送ユニットをスレーブユニットとして構成す
るステップを含んでもよい。本方法のさらなる実施形態によると、本方法は、書込動作が
データを各ＦＩＦＯバッファ内の同一アドレスに書き込むように、入力動作を全ＦＩＦＯ
バッファ上で行うステップを含んでもよい。本方法のさらなる実施形態によると、各伝送
ユニットは、関連付けられたＦＩＦＯバッファから単一データワードを読み取ってもよく
、単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される。本方法
のさらなる実施形態によると、２４ビット動作モードでは、それぞれ、第１の伝送ユニッ
トは、関連付けられたＦＩＦＯバッファの第１のメモリラインの上位２４ビットを読み取
り、第２の伝送ユニットは、第１のメモリラインの下位８ビットおよび第２のメモリの上
位１６ビットを読み取り、第３の伝送ユニットは、第２のメモリラインの下位１６ビット
および第３のメモリラインの上位８ビットを読み取り、第４の伝送ユニットは、第３のメ
モリラインの下位２４ビットを読み取る。本方法のさらなる実施形態によると、１６ビッ
ト動作モードでは、それぞれ、第１の伝送ユニットは、各メモリラインの上位１６ビット
を読み取り、第２の伝送ユニットは、各メモリラインの下位１６ビットを読み取る。本方
法のさらなる実施形態によると、１６ビット動作モードでは、ＦＩＦＯバッファは、単一
３２ビットメモリラインのみを使用する。本方法のさらなる実施形態によると、ＦＩＦＯ
バッファの１つのみが、全４つの伝送ユニットのために使用される。本方法のさらなる実
施形態によると、２４ビット動作モードでは、本方法は、選択されたＦＩＦＯバッファの
第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを第１の伝送ユニ
ットに転送するステップと、次いで、選択されたＦＩＦＯバッファの第１のメモリライン
にアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビ
ットを読み取り、組み合わせられた２４ビットワードを第２の伝送ユニットに転送するス
テップと、次いで、選択されたＦＩＦＯバッファの第２のメモリラインにアクセスし、下
位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、
組み合わせられた２４ビットワードを第３の伝送ユニットに転送するステップと、次いで
、選択されたＦＩＦＯバッファの第３のメモリラインにアクセスし、下位２４ビットを読
み取り、それらを第４の伝送ユニットに転送するステップとを含む。本方法のさらなる実
施形態によると、１６ビット動作モードでは、本方法は、選択されたＦＩＦＯバッファの
各メモリラインにアクセスし、上位１６ビットを読み取り、それらを第１の伝送ユニット
に転送するステップと、次いで、選択されたＦＩＦＯバッファの各メモリラインにアクセ
スし、下位１６ビットを読み取り、それらを第２の伝送ユニットに転送するステップとを
含む。本方法のさらなる実施形態によると、１６ビット動作モードでは、ＦＩＦＯバッフ
ァは、単一３２ビットメモリラインのみを使用する。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
シリアル周辺インターフェースであって、前記シリアル周辺インターフェースは、Ｉ ^２
Ｓ伝送モードで動作するように構成可能であり、
データ、ビットクロック、および左／右クロック信号のための外部ピンと接続される伝
送ユニットと、
複数のメモリラインを備える先入れ先出し（ＦＩＦＯ）バッファと、
２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、
前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送するように動作可能な制
御ユニットと、
を備え、
前記伝送ユニットは、前記アセンブリされた伝送ワードを前記外部データピンを通して
連続して伝送するように構成される、シリアル周辺インターフェース。
（項目２）
前記ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、項目１に記載のシリアル周辺インターフェース。
（項目３）
２４ビット動作モードでは、前記制御ユニットは、
第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを前記伝送ユニ
ットに転送することと、
次いで、前記第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモ
リラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワード
を前記伝送ユニットに転送することと、
次いで、前記第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメ
モリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワード
を前記伝送ユニットに転送することと、
次いで、前記第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを
前記伝送ユニットに転送することと、
を行うように構成される、項目１または２に記載のシリアル周辺インターフェース。
（項目４）
１６ビット動作モードでは、前記制御ユニットは、
前記第１のメモリラインにアクセスし、上位１６ビットを読み取り、それらを前記伝送
ユニットに転送することと、
次いで、前記第１のメモリラインにアクセスし、下位１６ビットを読み取り、それらを
前記伝送ユニットに転送することと、
次いで、前記アクセスおよび転送を前記第２のおよび第３のメモリラインに対して繰り
返すことと、
を行うように構成される、項目３に記載のシリアル周辺インターフェース。
（項目５）
シリアル周辺インターフェースであって、前記シリアル周辺インターフェースは、Ｉ ^２
Ｓ伝送モードで動作するように構成可能であり、
それぞれ、少なくとも外部データピンと接続される、複数の伝送ユニットと、
それぞれ、複数のメモリラインを備える、関連付けられた先入れ先出し（ＦＩＦＯ）バ
ッファと、
２つのメモリラインからデータ部分を読み取り、それらを伝送ワードにアセンブリし、
前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送するように動作可能な制
御ユニットと、
を備え、
前記伝送ユニットは、前記アセンブリされた伝送ワードを前記外部データピンを通して
連続して伝送するように構成される、シリアル周辺インターフェース。
（項目６）
各ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、項目５に記載のシリアル周辺インターフェース。
（項目７）
前記伝送ユニットのうちの１つは、マスタユニットとして構成され、残りの伝送ユニッ
トは、スレーブユニットとして構成される、項目５または６に記載のシリアル周辺インターフェース。
（項目８）
入力動作は、書込動作がデータを各ＦＩＦＯバッファ内の同一アドレスに書き込むよう
に、全ＦＩＦＯバッファ上で行われる、項目７に記載のシリアル周辺インターフェース。
（項目９）
各伝送ユニットは、単一データワードを関連付けられたＦＩＦＯバッファから読み取り
、前記単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される、項目５−８のいずれかに記載のシリアル周辺インターフェース。
（項目１０）
２４ビット動作モードでは、それぞれ、第１の伝送ユニットは、関連付けられたＦＩＦ
Ｏバッファの第１のメモリラインの上位２４ビットを読み取り、第２の伝送ユニットは、
前記第１のメモリラインの下位８ビットおよび前記第２のメモリの上位１６ビットを読み
取り、前記第３の伝送ユニットは、前記第２のメモリラインの下位１６ビットおよび前記
第３のメモリラインの上位８ビットを読み取り、前記第４の伝送ユニットは、前記第３の
メモリラインの下位２４ビットを読み取る、項目５−９のいずれかに記載のシリアル周辺インターフェース。
（項目１１）
１６ビット動作モードでは、それぞれ、第１の伝送ユニットは、各メモリラインの上位
１６ビットを読み取り、第２の伝送ユニットは、各メモリラインの下位１６ビットを読み
取る、項目５−１０のいずれかに記載のシリアル周辺インターフェース。
（項目１２）
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリライ
ンのみを使用する、項目５−１１のいずれかに記載のシリアル周辺インターフェース。
（項目１３）
前記ＦＩＦＯバッファの１つのみが、全４つの伝送ユニットのために使用される、項目５−１２のいずれかに記載のシリアル周辺インターフェース。
（項目１４）
前記２４ビット動作モードでは、前記制御ユニットは、
選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、上位２４ビットを読
み取り、それらを前記第１の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、下位８
ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み
合わせられた２４ビットワードを前記第２の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの第２のメモリラインにアクセスし、下位１
６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み
合わせられた２４ビットワードを前記第３の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの第３のメモリラインにアクセスし、下位２
４ビットを読み取り、それらを前記第４の伝送ユニットに転送することと、
を行うように構成される、項目５−１３のいずれかに記載のシリアル周辺インターフェース。
（項目１５）
１６ビット動作モードでは、前記制御ユニットは、
選択されたＦＩＦＯバッファの各メモリラインにアクセスし、上位１６ビットを読み取
り、それらを前記第１の伝送ユニットに転送することと、
次いで、前記選択されたＦＩＦＯバッファの各メモリラインにアクセスし、下位１６ビ
ットを読み取り、それらを前記第２の伝送ユニットに転送することと、
を行うように構成される、項目５−１３のいずれかに記載のシリアル周辺インターフェース。
（項目１６）
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリライ
ンのみを使用する、項目５−１５のいずれかに記載のシリアル周辺インターフェース。
（項目１７）
シリアル周辺インターフェースを動作させる方法であって、前記シリアル周辺インター
フェースは、Ｉ ^２ Ｓ伝送モードで動作するように構成可能であり、
前記シリアル周辺インターフェースをＩ ^２ Ｓモードで動作するように構成するステップ
であって、前記シリアル周辺インターフェースは、データ、ビットクロック、および左／
右クロック信号のための外部ピンと接続される伝送ユニットを備える、ステップと、
複数のメモリラインを備える先入れ先出し（ＦＩＦＯ）バッファを提供するステップと
、
２つのメモリラインからデータ部分を読み取ることと、
それらを伝送ワードにアセンブリすることと、
前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送することと、
を行うように前記シリアル周辺インターフェースを制御するステップと、
前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するステ
ップと、
を含む、方法。
（項目１８）
前記ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、項目１７に記載の方法。
（項目１９）
２４ビット動作モードでは、前記方法は、
第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを前記伝送ユニ
ットに転送するステップと、
次いで、前記第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモ
リラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワード
を前記伝送ユニットに転送するステップと、
次いで、前記第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメ
モリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワード
を前記伝送ユニットに転送するステップと、
次いで、前記第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを
前記伝送ユニットに転送するステップと、
を含む、項目１７または１８に記載の方法。
（項目２０）
１６ビット動作モードでは、前記方法は、
前記第１のメモリラインにアクセスし、上位１６ビットを読み取り、それらを前記伝送
ユニットに転送するステップと、
次いで、前記第１のメモリラインにアクセスし、下位１６ビットを読み取り、それらを
前記伝送ユニットに転送するステップと、
次いで、アクセスおよび転送するステップを前記第２のおよび第３のメモリラインに対
して繰り返すステップと、
を含む、項目１９に記載の方法。
（項目２１）
シリアル周辺インターフェースを動作させるための方法であって、前記シリアル周辺イ
ンターフェースは、Ｉ ^２ Ｓ伝送モードで動作するように構成可能であり、
それぞれ、少なくとも外部データピンと接続される、複数の伝送ユニットを提供するス
テップと、
それぞれ、複数のメモリラインを備える、関連付けられた先入れ先出し（ＦＩＦＯ）バ
ッファを提供するステップと、
２つのメモリラインからデータ部分を読み取るステップと、
それらを伝送ワードにアセンブリするステップと、
前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送するステップと、
前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するステ
ップと、
を含む、方法。
（項目２２）
各ＦＩＦＯバッファは、３つの３２ビットメモリラインを備える、項目２１に記載の方法。
（項目２３）
前記伝送ユニットのうちの１つをマスタユニットとして、残りの伝送ユニットをスレー
ブユニットとして構成するステップを含む、項目２１または２２に記載の方法。
（項目２４）
書込動作がデータを各ＦＩＦＯバッファ内の同一アドレスに書き込むように、入力動作
を全ＦＩＦＯバッファ上で行うステップを含む、項目２３に記載の方法。
（項目２５）
各伝送ユニットは、単一データワードを関連付けられたＦＩＦＯバッファから読み取り
、前記単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される、項目２１−２４のいずれかに記載の方法。
（項目２６）
２４ビット動作モードでは、それぞれ、第１の伝送ユニットは、関連付けられたＦＩＦ
Ｏバッファの第１のメモリラインの上位２４ビットを読み取り、第２の伝送ユニットは、
前記第１のメモリラインの下位８ビットおよび第２のメモリの上位１６ビットを読み取り
、前記第３の伝送ユニットは、前記第２のメモリラインの下位１６ビットおよび第３のメ
モリラインの上位８ビットを読み取り、前記第４の伝送ユニットは、前記第３のメモリラ
インの下位２４ビットを読み取る、項目２１−２５のいずれかに記載の方法。
（項目２７）
１６ビット動作モードでは、それぞれ、第１の伝送ユニットは、各メモリラインの上位
１６ビットを読み取り、第２の伝送ユニットは、各メモリラインの下位１６ビットを読み
取る、項目２１−２６のいずれかに記載の方法。
（項目２８）
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリライ
ンのみを使用する、項目２１−２７のいずれかに記載の方法。
（項目２９）
前記ＦＩＦＯバッファの１つのみが、全４つの伝送ユニットのために使用される、項目２１−２８のいずれかに記載の方法。
（項目３０）
２４ビット動作モードでは、前記方法は、
選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、上位２４ビットを読
み取り、それらを前記第１の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの第１のメモリラインにアクセスし、下位８
ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み
合わせられた２４ビットワードを前記第２の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの第２のメモリラインにアクセスし、下位１
６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、組み
合わせられた２４ビットワードを前記第３の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの第３のメモリラインにアクセスし、下位２
４ビットを読み取り、それらを前記第４の伝送ユニットに転送するステップと、
を含む、項目２１−２９のいずれかに記載の方法。
（項目３１）
１６ビット動作モードでは、前記方法は、
選択されたＦＩＦＯバッファの各メモリラインにアクセスし、上位１６ビットを読み取
り、それらを前記第１の伝送ユニットに転送するステップと、
次いで、前記選択されたＦＩＦＯバッファの各メモリラインにアクセスし、下位１６ビ
ットを読み取り、それらを前記第２の伝送ユニットに転送するステップと、
を含む、項目２１−３０のいずれかに記載の方法。
（項目３２）
前記１６ビット動作モードでは、前記ＦＩＦＯバッファは、単一３２ビットメモリライ
ンのみを使用する、項目２１−３１のいずれかに記載の方法。

Claims (15)

1. シリアル周辺インターフェースであって、前記シリアル周辺インターフェースは、Ｉ^２
   Ｓ伝送モードで動作するように構成可能であり、
   データ、ビットクロック、および左／右クロック信号のための外部ピンと接続されている伝送ユニットと、
   複数のメモリラインを備える先入れ先出しバッファであって、前記先入れ先出しバッファは、先入れ先出し方式で各書込動作を用いてメモリラインを埋めることと、読取動作を用いて先入れ先出し方式で前記先入れ先出しバッファのメモリラインからの部分的データおよび前記先入れ先出しバッファの連続メモリラインからの部分的データを少なくとも１つの読取モードにおいて読み取ることとを行うように構成されている、先入れ先出しバッファと、
   前記少なくとも１つの読取モードにおいて前記先入れ先出しバッファを読み取ることと、前記メモリラインからの部分的データおよび前記連続メモリラインからの部分的データを伝送ワードにアセンブリすることと、前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送することとを行うように動作可能な制御ユニットと
   を備え、
   前記伝送ユニットは、前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するように構成されている、シリアル周辺インターフェース。
2. 前記先入れ先出しバッファは、３つの３２ビットメモリラインを備える、請求項１に記載のシリアル周辺インターフェース。
3. ２４ビット動作モードでは、前記制御ユニットは、
   第１の読取動作を用いて、前記先入れ先出しバッファの第１のメモリラインにアクセスし、前記第１のメモリラインの上位２４ビットを読み取り、伝送のために、それらを前記伝送ユニットに転送することと、
   次いで、第２の読取動作を用いて、前記第１のメモリラインにアクセスし、下位８ビットを読み取り、第２のメモリラインにアクセスし、上位１６ビットを読み取り、伝送のために、組み合わせられた２４ビットワードを前記伝送ユニットに転送することと、
   次いで、第３の読取動作を用いて、前記第２のメモリラインにアクセスし、下位１６ビットを読み取り、第３のメモリラインにアクセスし、上位８ビットを読み取り、伝送のために、組み合わせられた２４ビットワードを前記伝送ユニットに転送することと、
   次いで、第４の読取動作を用いて、前記第３のメモリラインにアクセスし、下位２４ビットを読み取り、伝送のために、それらを前記伝送ユニットに転送することと
   を行うように構成されている、請求項１に記載のシリアル周辺インターフェース。
4. １６ビット動作モードでは、前記制御ユニットは、
   第１の読取動作を用いて、前記先入れ先出しバッファの第１のメモリラインにアクセスし、上位１６ビットを読み取り、伝送のために、それらを前記伝送ユニットに転送することと、
   次いで、第２の読取動作を用いて、前記第１のメモリラインにアクセスし、下位１６ビットを読み取り、伝送のために、それらを前記伝送ユニットに転送することと、
   次いで、前記先入れ先出しバッファの先入れ先出しモードに従って前記アクセスおよび転送を前記第２および第３のメモリラインに対して繰り返すことと
   を行うように構成されている、請求項３に記載のシリアル周辺インターフェース。
5. 請求項１〜４のうちの１項に従ってＩ ^２ Ｓ伝送モードで動作するように構成可能なシリアル周辺インターフェースであって、前記シリアル周辺インターフェースは、
   それぞれが少なくとも外部データピンと接続されている、複数の伝送ユニットと、
   それぞれが複数のメモリラインを備える、関連付けられた先入れ先出しバッファと
   を備える、シリアル周辺インターフェース。
6. 前記伝送ユニットのうちの１つは、マスタユニットとして構成され、残りの伝送ユニッ
   トは、スレーブユニットとして構成されている、請求項５に記載のシリアル周辺インターフェース。
7. 入力動作は、書込動作がデータを各先入れ先出しバッファ内の同一アドレスに書き込むように、全先入れ先出しバッファ上で行われる、請求項６に記載のシリアル周辺インターフェース。
8. 各伝送ユニットは、単一データワードを関連付けられた先入れ先出しバッファから読み取り、前記単一データワードのアドレスは、関連付けられた制御レジスタ内に定義される、請求項５〜７のうちの１項に記載のシリアル周辺インターフェース。
9. 前記１６ビット動作モードでは、前記先入れ先出しバッファは、単一３２ビットメモリラインのみを使用する、請求項５〜７のうちの１項に記載のシリアル周辺インターフェース。
10. 前記先入れ先出しバッファの１つのみが、全４つの伝送ユニットのために使用される、請求項５〜７のうちの１項に記載のシリアル周辺インターフェース。
11. シリアル周辺インターフェースを動作させる方法であって、前記シリアル周辺インター
    フェースは、Ｉ^２Ｓ伝送モードで動作するように構成可能であり、前記方法は、
    前記シリアル周辺インターフェースをＩ^２Ｓモードで動作するように構成するステップ
    であって、前記シリアル周辺インターフェースは、データ、ビットクロック、および左／
    右クロック信号のための外部ピンと接続されている伝送ユニットを備える、ステップと、
    複数のメモリラインを備える先入れ先出しバッファを提供するステップと、
    前記先入れ先出しバッファに書き込むステップであって、各書込動作は、先入れ先出し方式で前記複数のメモリラインのうちの１つを埋める、ステップと、
    １つの読取動作を用いて２つの連続メモリラインからデータ部分を読み取ることと、
    前記データ部分を伝送ワードにアセンブリすることと、
    前記アセンブリされた伝送ワードを前記伝送ユニットに自動転送することと
    を行うように少なくとも１つの読取モードにおいて前記先入れ先出しバッファを制御するステップと、
    前記アセンブリされた伝送ワードを前記外部データピンを通して連続して伝送するステ
    ップと
    を含む、方法。
12. 前記先入れ先出しバッファは、３つの３２ビットメモリラインを備える、請求項１１に記載の方法。
13. ２４ビット動作モードでは、前記方法は、
    第１の読取動作を用いて、先入れ先出し方式に従って前記先入れ先出しバッファの第１のメモリラインにアクセスし、上位２４ビットを読み取り、それらを前記伝送ユニットに転送し、前記伝送ユニットによってそれらを伝送することと、
    次いで、第２の読取動作を用いて、前記第１のメモリラインにアクセスし、下位８ビットを読み取り、先入れ先出し方式に従って前記先入れ先出しバッファの連続の第２のメモリラインにアクセスし、上位１６ビットを読み取り、組み合わせられた２４ビットワードを前記伝送ユニットに転送し、前記伝送ユニットによってそれらを伝送することと、
    次いで、第３の読取動作を用いて、前記第２のメモリラインにアクセスし、下位１６ビットを読み取り、先入れ先出し方式に従って第３のメモリラインにアクセスし、上位８ビットを読み取り、組み合わせられた２４ビットワードを前記伝送ユニットに転送し、前記伝送ユニットによってそれらを伝送することと、
    次いで、第４の読取動作を用いて、前記第３のメモリラインにアクセスし、下位２４ビットを読み取り、それらを前記伝送ユニットに転送し、前記伝送ユニットによってそれらを伝送することと
    を含む、請求項１１または１２に記載の方法。
14. １６ビット動作モードでは、前記方法は、
    第１の読取動作を用いて、先入れ先出し方式に従って前記先入れ先出しバッファの第１のメモリラインにアクセスし、前記第１のメモリラインの上位１６ビットを読み取り、それらを前記伝送ユニットに転送するし、前記伝送ユニットによってそれらを伝送することと、
    次いで、第２の読取動作を用いて、前記第１のメモリラインにアクセスし、前記第１のメモリラインの下位１６ビットを読み取り、それらを前記伝送ユニットに転送し、前記伝送ユニットによってそれらを伝送することと、
    次いで、先入れ先出し方式に従って前記アクセスおよび転送するステップを前記第２および第３のメモリラインに対して繰り返すことと
    を含む、請求項１３に記載の方法。
15. それぞれが少なくとも外部データピンと接続されている、複数の伝送ユニットと、それぞれが複数のメモリラインを備える、関連付けられた先入れ先出しバッファとが提供される、請求項１１〜１２のうちの１項に記載の方法。