JP2018501636A - 転写印刷方法 - Google Patents
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Abstract
転写印刷方法は、受容表面を有する第１のウエハを提供し、ダイ移動部材を使用して第２のウエハから第２のダイを取り出す。次に該方法では、第２のダイを第１のウエハの受容表面に位置付ける。具体的には、第２のダイを受容表面に位置付けるため、第１のウエハは、ダイ移動部材の移動を少なくとも部分的に制御する整合構造を有する。方法は、受容表面は受容平面を形成し、整合構造は受容表面から延長した少なくとも１つの壁を備え、少なくとも１つの壁の少なくとも一部は受容平面に対して非直交的である。
Description
優先権
本願は、「ＴＲＡＮＳＦＥＲ ＰＲＯＣＥＳＳＩＮＧ ＯＦ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ」の名称で、Ｊａｍｅｓ Ｆｉｏｒｅｎｚａを発明者名として表示し、２０１４年１０月２８日に出願した米国特許仮出願第６２／０６９，６５０号の優先権を主張し、その開示は、その全体を参照することにより本明細書に組み入られる。
本願は、「ＴＲＡＮＳＦＥＲ ＰＲＯＣＥＳＳＩＮＧ ＯＦ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ」の名称で、Ｊａｍｅｓ Ｆｉｏｒｅｎｚａを発明者名として表示し、２０１４年１０月２８日に出願した米国特許仮出願第６２／０６９，６５０号の優先権を主張し、その開示は、その全体を参照することにより本明細書に組み入られる。
本開示は、概して、集積回路の製造に関し、より具体的には、転写印刷集積回路に関する。
複数の独立して形成された集積回路ダイはしばしば、機械的、電気的に結合して、組み合わせ電気製品を形成することがある。それには、いくつかのプロセスで２つ以上の集積回路ダイを別々に製造し、転写印刷プロセスなどの従来のプロセスを使用してそれらの集積回路ダイを組み合わせる。転写印刷プロセス中、典型的に集積回路ダイを第１のウエハから取り出し、第２の集積回路ダイに近接して位置付ける。その後のある点において、プロセスは、２つの集積回路ダイを電気的に接続して、組み合わせ電気製品を生成する。
本発明の一実施形態によれば、転写印刷方法は、受容表面を有する第１のウエハを提供し、ダイ移動部材を使用して第２のウエハから第２のダイを取り出す。次に該方法では、第２のダイを第１のウエハの受容表面に位置付ける。特に、第２のダイを受容表面に位置付けるため、第１のウエハは、ダイ移動部材の移動を少なくとも部分的に制御する整合構造を有する。
受容表面は受容平面を形成し、整合構造は受容表面から延長した少なくとも１つの壁を有してもよい。少なくとも１つの壁の少なくとも一部は受容平面に対して非直交的に配向されていることが好ましい。該方法では、第２のダイが受容表面に接触するまで、第２のダイを少なくとも１つの壁に沿って（受容平面に垂直の角度で）摺動することができる。更に、少なくとも１つの壁は少なくとも部分的に受容表面を画定する複数の壁を含んでもよい。その場合、該方法では、第２のダイを、ダイが受容表面に接触するまで複数の壁のうちの１つ以上に沿って摺動させることができる。
ダイ移動部材の幾つかの実施形態は、下方に移動して第２のダイを受容表面に位置付けるように構成する。その際、ダイ移動部材は、Ａ）整合構造に応答して下方向に垂直かつ、Ｂ）下方向、の両方に移動するように構成された細長部分を含んでもよい。この移動を容易にするため、ダイ移動部材は少なくとも部分的に約１ＭＰａ未満のヤング係数を有する可撓性材から形成されたスタンプを含んでもよい。
整合構造は数々の他の構成で実施することができる。例えば、整合構造を、ダイ移動部材の移動を少なくとも部分的に制御するように構成された磁気構造を含むことができる。他の例として、整合構造を、ダイ移動部材の移動を少なくとも部分的に制御するように構成された静電気構造を含むことができる。
様々なプロセスで２つのダイを集積することができる。そのため、該方法は第２のダイを不活性化することができ、第２のダイを、部分的に第１のウエハである第１のダイに電気的に接続する。幾つかの実施形態では、第１のダイと第２のダイの両方を不活性化することができる。
他の実施形態によると、転写印刷方法は、複数の受容表面を有する第１のウエハを提供し、少なくとも１つのダイ移動部材を使用して、複数の第２のダイを第２のウエハから取り出す。次に該方法では、少なくとも１つの移動部材により、複数の第２のダイを複数の受容表面に一度に位置付ける。それぞれの受容表面は少なくとも１つの第２のダイを有することが好ましい。第１のウエハは、ダイ移動部材の移動を少なくとも部分的に制御するように構成された整合構造を有し、第２のダイを複数の受容表面に位置付ける。
他の実施形態によると、転写印刷方法は、受容表面を有する第１のウエハを提供し、第２のダイを有する第２のウエハを提供する。該方法では更に、制御手段により第２のダイを第２のウエハから第１のウエハに移動し、制御手段を使用して、第２のダイを第１のウエハの受容表面に位置付ける。第１のウエハは、ダイ移動手段の移動を少なくとも部分的に制御して、第２のダイを受容表面に位置付ける手段を有する。
当業者は、本発明の様々な実施形態の利点を、直下の要約された図面を参照して検討する以下の「例示的な実施形態の説明」から、十分に理解するはずである。
例示的な実施形態では、別々のウエハ上で形成された２つのダイを単一の一元的な集積回路へより正確に集積する。そのため、ダイ移動部材は、ドナーダイをドナーウエハから受容ウエハ上の事前指定位置に転写してもよい。ドナーダイの正確な位置付けを確実に行うため、受容ウエハはダイ移動部材の移動を制御する整合構造を有する。したがってこの整合構造は、ダイ移動部材と協働して、ドナーダイを受容ウエハ上により正確に位置付ける。ある実施形態では、この精度は数ミクロンで、例えば約２又は３ミクロン以内である。以下、様々な実施形態の詳細を検討する。
図１は本発明の例示的な実施形態により製造される一元的な集積回路１０の概略図である。より具体的には、集積回路１０は、別々のウエハ上でそれぞれ形成された別々の少なくとも２つのダイから形成されることが好ましい。例示的な実施形態では、ダイの１つは第１のプロセスで第１の型の回路構成を有するように形成され、第２のダイは別の第２のプロセスで異なる回路構成を有するように形成されてもよい。言い換えれば、第１のダイの製作は、第２のダイの製作と切り離されている。
この切り離しにより、同一あるいは連結プロセスで形成しようとすると一般に困難が生じるＩＩＩ−Ｖ半導体素子やＣＭＯＳ素子の組み合わせなど、広く潜在的なダイの組み合わせが可能となる。特に、ＩＩＩ−Ｖ半導体素子の成長は、シリコンとＩＩＩ−Ｖ材料間の格子のミスマッチ故に、シリコン上ではより難しい。また、ＩＩＩ−Ｖ素子の製造に使用される金被膜加工などのプロセスは、しばしばＣＭＯＳ素子と互換性がない。以下に示すように、例示的な実施形態では、ダイとＩＩＩ−Ｖ素子、ダイとＣＭＯＳ素子のような２つの別々のダイを組み合わせる好適な一元的手法を取る。その他の利点として、最終的な集積回路１０は以下の好ましい利点を有する：
１）寄生電流の削減
２）小さいフットプリント
３）並列／高速処理能力、及び／又は
４）小さなダイでの層転写処理を使って形成する能力。
１）寄生電流の削減
２）小さいフットプリント
３）並列／高速処理能力、及び／又は
４）小さなダイでの層転写処理を使って形成する能力。
とりわけ、第１のダイは従来の回路構成２０Ａを有するが、第２のダイは高性能回路構成２０Ｂを有することができる。例えば、第１のダイは従来のシリコンＣＭＯＳ回路構成を有し、第２のダイは、ＩＩＩ−Ｖ半導体回路構成を含むことができる。とりわけ、ＩＩＩ−Ｖ回路構成は、以下のタイプの回路構成の少なくとも１つを含むことができる：
・ ヒ化ガリウム（「ＧａＡｓ」）素子
・ 高電子移動度トランジスタ（「ＨＥＭＴ」）
・ 金属半導体電界効果トランジスタ（「ＭＥＳＦＥＴ」）
・ ヘテロ接合バイポーラトランジスタ（「ＨＢＴ」、以下参照）
・ リン化インジウムＨＢＴ又はＨＥＭＴ（「ＩｎＰ−ＨＥＭＴ」）、及び
・ 窒化ガリウムＨＥＭＴ。
・ ヒ化ガリウム（「ＧａＡｓ」）素子
・ 高電子移動度トランジスタ（「ＨＥＭＴ」）
・ 金属半導体電界効果トランジスタ（「ＭＥＳＦＥＴ」）
・ ヘテロ接合バイポーラトランジスタ（「ＨＢＴ」、以下参照）
・ リン化インジウムＨＢＴ又はＨＥＭＴ（「ＩｎＰ−ＨＥＭＴ」）、及び
・ 窒化ガリウムＨＥＭＴ。
したがって、図１の集積回路１０を広範囲の応用に実施することができる。例えば、集積回路１０をシリコンディスプレイ背面板やヒ化ガリウム太陽電池、ヒ化ガリウムＭＥＳＦＥＴアレイ、ヒ化ガリウム赤外線映像装置で使用することができる。当然ながら、上記の異なる種類の回路構成やダイ、及びその応用は単に例示的なもので、本発明の様々な実施形態を限定するものではない。第１と第２のダイは、明らかに他の回路構成や装置として実施することができる。
具体的に、該ダイは１つだけＣＭＯＳ回路構成あるいはＩＩＩ−Ｖ半導体素子として実施することができ、そのどちらも実施することができないこともある。例えば、１つあるいは両方とも、微小電子機械システム素子（即ち、「ＭＥＭＳ素子」）あるいは同様の素子として実施することができる。他の例として、ＩＩＩ−Ｖ半導体素子として実施されれば、第２のダイは上記リストの素子にはない電気回路構成２０Ｂで形成することができる。更に、集積回路１０は、同一あるいは異なるプロセスで形成された２つ以上のダイを有することができる。例えば、集積回路１０は三つのダイあるいは４つのダイ、５つのダイを有することができ、それらのダイは異なる電気回路構成あるいはその組立や機能性において多少の重複があってもよい。例えば、２つのダイが同一タイプの素子で、残りが異なるタイプの素子でもよい。
他の多くのそのような素子同様、図１の集積回路１０は、２つ以上の注目のダイ（図１では図示せず）を保護する外部パッケージ１２を有している。パッケージ１２の１つ（又はそれ以上）の表面も、パッケージ１２内のダイと相互接続する複数の電気的インターフェース接点１４を有している。例えば、電気的インターフェース１４には、ボンディングワイヤと接合した従来の金属パッド、又はダイと他の電子素子との間の電気通信を可能にする電気的相互接続部（例えばフリップフロップ接続）を含むことができる。集積回路１０は、より大きなシステム（例えばコンピュータシステムや携帯電話など）の印刷回路基板（図示せず）に搭載することができる。したがって、外面のインターフェース１４を使用することで、集積回路１０はその内外の他の回路構成と通信することができる。
図２は、本発明の例示的な実施形態により図１に示す集積回路１０を形成する転写印刷プロセスを示す。一般にこの方法では、転写印刷を使用して「ドナーダイ１６Ａ」をドナーウエハ１６から取り出し、それらのドナーダイ１６Ａを受容ウエハ１８上の定位置に移動し、ドナーダイ１６Ａを受容ウエハ１８と集積する。図３は、ドナーウエハ１６と受容ウエハ１８の一実施形態を示す概略図である。それぞれのウエハは、スクライブ境界線１７で分離したダイ（ドナーダイ１６Ａ又は受容ダイ１８Ａ）の二次元アレイを有する。実際、単なる概略図であるが、当業者は２つのウエハは異なる数、異なる寸法、異なる寸法のダイを有することができることが理解されよう。
なお、図２に示すプロセスは、集積回路１０の形成で通常使用される長いプロセスを実質的に簡略化したものである。したがって、集積回路１０の形成プロセスは、当業者が使うであろう試験ステップ、追加のエッチングステップあるいは追加の不活性化ステップなどの他の多くのステップを有することがある。更に、いくつかのステップは、図示したものとは異なる順番であるいは同時に行うことができる。したがって当業者はプロセスを適切に変更することができる。また、上記し、更に下記に示すように、記載した多くの材料や構造は、使用することができる広範な様々な材料や構造の一例である。当業者は、応用や他の制約により、適切な材料や構成を選択することができる。したがって、特定の材料や構成の検討は、全ての実施形態の限定を意図するものではない。
図２のプロセスでは、好的には同一受容ウエハ１８に同時に複数の集積回路１０を形成する大量又は複数製作手法を使用する。しかし、効率性ははるかに小さいが、当業者はそれらの原理を１つの集積回路１０だけを形成するプロセスにも適用することができる。
図２のプロセスはステップ２００から開始し、ドナーウエハ１６上のダイを離型する。このプロセスを強調するため、図４に、ドナーウエハ１６の単一ダイ１６Ａの概略断面図を示す。ドナーダイ１６Ａのこの実施形態は、離型層２４を有する多層基板２２上に回路構成２０Ｂを有する。
例えば、基板２２は、干渉酸化層（離型層２４を形成）により、一般に平行ないわゆる「デバイスウエハ２８」と結合した「ハンドルウエハ２６」を有するとして当業者に知られた従来の絶縁層シリコンウエハ（「ＳＯＩウエハ」）とすることができる。素子ウエハ２８上に形成される回路構成２０Ｂは、本例では高性能回路構成と他の素子と接続するため電気接点３２を含む。
ドナーダイ１６Ａをドナーウエハ１６から離型するため、例示的な実施形態では、ドナーウエハ１６上のドナーダイ１６Ａ間の材料をまず取り除く（図５）。とりわけ、従来のソーイング又は同様のプロセスで、ダイを上述のスクライブ境界線１７に沿って切り離すことができる。次に、このプロセスの次のステップで、ＳＯＩウエハの２つのウエハ間の酸化物をエッチングする（図６）。例えば、大部分又は全ての酸化層にアクセスして取り除くように、ドナーウエハ１６をフッ化水素酸（「ＨＦ」）処理する。図示していないが、ドナーダイ１６Ａは、もろいマイクロテザーのような、何らかの方法でハンドルウエハ２６と依然として弱く接続することが好ましい。この接続により、ドナーダイ１６Ａは、離型プロセス中に現在位置を維持することを確実とする。
ドナーウエハ１６の離型後、プロセスは、ドナーダイ１６Ａのそれぞれを受容するため、受容ウエハ１８の作製を開始する（ステップ２０２）。そのため、図７は、ドナーダイ１６Ａを受容する準備ができる前の受容ウエハ１８上の１つの受容ダイ（「受容ダイ１８Ａ」）の概略断面図を示す。実際、図７は、本発明の例示的な実施形態で使用することができる受容ダイ１８Ａの広範な実施例のうちの１つを概略的に示しているだけである。したがって、受容ダイ１８Ａの具体的な特徴は、単に本発明の様々な実施形態を支持するために示しているだけである。
本例では、受容ダイ１８Ａは、基板３４や支持回路構成３５（例、ＣＭＯＳ回路構成）を含む複数の層を有する。そのような多くの他の素子同様、受容ダイ１８Ａは１つ以上のウェル３６と充填されたビア３８、ドープ領域４０などを有してもよい。更に複数の不活性化層４４が上面をカバーしている。いつかの実施形態では１つの不活性化層４４を使用し、他では複数の隣接した不活性化層４４を単一の一元的な不活性化層４４として形成することが考えられる。
例示的な実施形態では、ドナーダイ１６Ａを受容ダイ１８Ａの上面に単に位置付けることはしない。その代わり、様々な実施形態では、受容ダイ１８Ａの１つ以上の層を除去して受容表面ないし領域（「受容表面４８」）を画定する受容開口部４６を形成する。ドナーダイ１６Ａを最終的に支持するのはこの受容表面４８である。特に、従来のプロセスでは、受容ウエハ１８上に受容ダイ１８Ａをパターン化して、受容表面４８を有する複数の受容開口部４６を形成する。図８は、１つの受容ダイ１８Ａ部分の概略拡大断面図である。特にこの図は、受容開口部４６とその受容表面４８を明瞭に示している。図示するように、ステップ２０２では層の少なくとも１つをエッチングして（例えば不活性化層４４と非不活性化層）、上記の受容表面４８を画定する１つ以上の事前に形成済の壁５０を形成する。
本発明の例示的な実施形態によれば、それらの壁５０は、ドナーダイ１６Ａを受容表面４８上により正確な位置付けを支援する整合構造（これも参照符号「５０」を使用して識別する）として構成される。例えば、図８の実施形態では、受容表面４８の面に対して直交しないように壁５０が形成される。その代わり、図８からは、壁５０は一般に下方に傾斜し、下記で検討するように、ドナーダイ１６Ａをより正確に整合する。壁５０の側面は、ダイの位置付けを容易にするのに望ましい組織や特徴（例えば、突起、くぼみ、凸部、溝）を有することができる。例えば、壁５０を非常に円滑にすることができるが、他の実施形態では十分粗くして、実質的に潜在的なスティクション問題を軽減することができる。
この断面図は少なくとも１つの壁５０（例えば円錐形で十分）を示すが、様々な実施形態では、ドナーダイ１６Ａを適切に位置付けるように構成した複数の壁５０を有することができる。例えば、受容開口部４６は複数の一般に平面状の壁５０を有するが、変化する角度を有する壁５０，あるいは半径や曲率を有する壁５０でも十分である。更に壁５０を配向し、ドナーダイ１６Ａを受容表面４８上の正確な位置に導く狭いガイド構造を形成するように構成することができる。
他の実施形態では、単一の壁５０を整合構造５０として形成することができ、残りの壁５０は他の方法で形成することができる。例えば、図８の左傾斜壁５０は実質的に平面状で図示のように角度をつけることができるが、図８の右傾斜壁５０は受容表面４８に対して直交にすることができる。もちろん上述のように、図８の左右の壁５０を単一壁５０の一部とすることができる。したがって、そのような単一壁５０の一部分だけが適切な方位及び構成を有することができる。
一部の実施形態では、１つ以上の関連壁５０の一部だけが適切な方位を有することができる。例えば、図８の右傾斜壁５０は、受容表面４８の面に実質的に直交する部分と、受容表面４８の面に直交しないその他の部分を有する。当業者は、壁５０の適切な方位や角度、構成を選択して、整合構造５０が所望の位置合わせ機能を果たすようにすることができる。
受容ウエハ１８の作成前後あるいは最中に、該方法では続いてステップ２０４でドナーダイ１６Ａをドナーウエハ１６から取り出す。そのため、該方法ではダイ移動部材５２を制御して実質的に同時にドナーウエハ１６上の複数のドナーダイ１６Ａと結合し（図９Ａ）、上向きに移動してダイをドナーウエハ１６のテザーから切り離す（図９Ｂ）。しかし、ダイ移動部材５２が上向きに移動する速度が遅すぎる場合は、一部のドナーダイ１６Ａはドナーウエハ１６から離型されない。したがって当業者は、ドナーダイ１６Ａをそのテザーからきれいに効果的に取り出す十分な速度を選択すべきである。
例えば図９Ａと図９Ｂは、ダイ移動部材５２を使用してドナーウエハ１６からダイを取り出す包括的かつ概略的な手法を示している。本例では、ダイ移動部材５２はドナーウエハ１６上の２次元アレイのドナーダイ１６Ａと同時に結合する。この結合では、ドナーウエハ１６上の一部あるいは全てのダイが関係してもよい。例示的な実施形態では、選択したダイ１６Ａのそれぞれは、受容ウエハ１８上の特定の受容表面４８に対応する位置のドナーウエハ１６上に位置付けされる。
図示するように、ダイ移動部材５２は接触すると自然にダイと結合する材料で形成されている。ステップ２０６に関して以下に詳細に検討する図１１と図１２は、ダイ移動部材５２の一実施形態の断面図を示す。その実施形態では、ダイ移動部材５２は複数の下方に延長して伸びた把持部５６を支持する上部支持領域５４を含む。したがって、ダイ移動部材５２は、適切な数のドナーダイ１６Ａと結合する複数のダイ把持部５６を有している。例えば、移動するドナーダイ１６Ａの２次元アレイが４×５アレイの場合、ダイ移動部材５２は対応する４×５アレイのダイ把持部５６を有することが好ましい。
しかし、ダイ把持部５６のパターンは、受容ウエハ１８に移動するドナーダイ１６Ａのパターンにより変化し得る。例えば、上述の４×５アレイの全ての２０個のドナーダイ１６Ａと結合するよりも、ダイ移動部材５２は、受容ウエハ１８上の１０の意図する受容表面４８に対応する位置に位置付ける１０だけのダイ把持部５６を有することができる。したがって、当業者は、受容表面４８のレイアウト別にダイ把持部５６の適切なパターンを選択することができる。
図１１及び図１２に関して以下に詳述するように、少なくともダイ把持部５６は比較的低いヤング係数を有する可撓性材料で形成する。例えば、少なくともダイ把持部５６は約１ＭＰａ未満のヤング係数を有することがある。しかしながら、他の実施形態では、高いヤング係数を有することがある。例えばダイ移動部材５２の部分あるいは全体は、ポリジメチルシロキサン（「ＰＤＭＳ」）から形成された高分子スタンプとして実施することができる。実際、当業者は他の材質を使用して同一機能を達成することができる。
スタンプ／ダイ移動部材５２は、その機能を果たすため、いずれの広範な構成をも取ることができる。例えば、それぞれのダイ把持部５６は、複数の別々の細長い部材から形成することができる。ダイ把持部５６は、自由に移動可能なレバーアームを効率的に形成するため、十分長い（図１１で長さ「Ｌ」と示す）ことが望ましい。例示的な実施形態では、このレバーアームにより、横力を受けたとき、ダイ把持部５６はより容易に移動する（下記で検討）。更に、ダイ把持部５６は、位置付け段階で、上部支持領域５４の底面が受容ウエハ１８に接触しないように十分長いことが好ましい。
ドナーダイ１６Ａをドナーウエハ１６から取り除いた後、このプロセスではドナーダイ１６Ａを受容ウエハ１８上に位置付ける（ステップ２０６）。図１０Ａと図１０Ｂはこのステップを高レベルでドナーダイ１６Ａのアレイにわたって包括的かつ概略的に示す。しかし、図１１と図１２は、１つのドナーダイ１６Ａの受容ウエハ１８への位置付けをより詳細に示している。具体的に図１１に示すように、ダイ移動部材５２は、ドナーダイ１６Ａが側壁５０又は整合構造５０に接触するまで受容開口部４６内でドナーダイ１６Ａを下方に低下させる。この接触により、一般に受容表面４８の面に平行な力である横力がドナーダイ１６Ａに効果的に加えられる。この下向きの運動は比較的ゆっくりで、ダイをそのそれぞれの受容表面４８により正確に位置付けることができる。当業者は事前の実験からのテストデータを用いて、適切な低下速度に到達することができる。図１１の例では、ダイ移動部材５２は図の左側に、ほぼ「エラー」矢印の長さの距離分だけ歪んでいる。言い換えれば、ダイ移動部材５２はエラー矢印にほぼ等しいエラーを有している。
壁５０との接触から横力を受け、ドナーダイ１６Ａが続けてゆっくり受容表面４８に向けて低下すると、図１２に示すようにダイ把持部５６は屈曲する。したがって、このプロセス中、ダイが受容表面４８に接触するまでダイは効果的に下方に移動し、実質的に同時に横向きに移動する。そうすることで、ドナーダイ１６Ａは物理的に受容表面４８に接触するまで、壁５０に沿って摺動する。
ダイ移動部材５２は、受容表面４８との接触を示すフィードバックに応じて、下向き移動を停止するように構成することができる。ダイを確実に適切に位置付けるため、ダイ移動部材５２が壁５０と接触する位置までダイを明示的に低下する構成とすることができる。ダイ移動部材５２が、ダイを受容表面４８に精密に位置付ける必要がない場合（即ち、図１１のエラーが意図したものであり、プロセスで許容される場合）、このようになる。しかし、他の実施形態では、ドナーダイ１６Ａを受容表面４８上の正確な位置に位置付けるようにダイ移動部材５２を構成することができる。その場合、１つ以上の壁５０を形成して、受容表面４８を有意義な精度で画定することができる。したがって、ダイ移動部材５２が誤ってダイをプロセスの許容範囲を超えて低下しようとしても、壁５０がダイを適切な位置に誘導することが好ましい。
ドナーダイ１６Ａは、接着剤その他の構成なしに受容表面４８に接着又は結合することが好ましい。例示的な実施形態では、ファンデルワールス力が好ましく、ドナーダイ１６Ａを受容表面４８上に維持するのに十分である。そのため、受容表面４８は、研磨され得るか、ダイ移動部材５２が上向きに移動するとき、ドナーダイ１６Ａを表面上の位置に留めることが可能な適切な表面エネルギーを有する表面を有し得る。
該プロセスは、ドナーダイ１６Ａを受容ダイ１８Ａ（ステップ２０８、以下で検討する図１３、図１７）に集積し、受容ウエハ１８を分離して図１の集積回路１０を生成することで完結する。当業者はダイのパッケージ化（例えば、銅とプラスチックから形成された後成形リードフレーム・パッケージ１２を使用）や、集積回路１０のテストなどの追加の後処理ステップを行うことができる。
図１３は、本発明の例示的な実施形態によるドナーダイ１６Ａと受容ウエハ１８との集積プロセスを示す。具体的には、このプロセスは図２のステップ２０８を記述している。図２のプロセスと同様な方法で、このプロセスは、集積回路１０の形成に通常使用される長いプロセスを実質的に簡略化している。したがって、ダイを集積するプロセスは、当業者が使用するであろうテストステップや追加の不活性化ステップなどの多くのステップを有する。更に、いくつかのステップは図示したものとは異なる順番で、あるいは同時に行われる。したがって当業者はプロセスを適切に変更することができる。更に、上述し、以下に述べるように、上記の材質や構造の多くは、使用することができる広く異なる材質や構造の１つでしかない。当業者は、応用その他の制約により適切な材質や構造を選択することができる。したがって、特定の材質や構造の検討は、全ての実施形態を限定することを意図したものではない。
図１３のプロセスはステップ１３００で開始し、受容ダイ１８Ａ及びそれと結合したドナーダイ１６Ａの不活性化を行う。図１４は、プロセスのこの段階のドナーダイ１６Ａと受容ダイ１８Ａの一実施形態を概略的に示す。そのため、該方法は、受容ダイ１８Ａの一部又は全ての上部に絶縁／不活性化層５８を堆積させることができる。例えば、該方法は、低温化学蒸着プロセスを使用して、二酸化ケイ素を堆積させることができる。ドナーダイ１６Ａと受容ダイ１８Ａとの集積度を確実にするため、このプロセスでは、この層を摂氏約４００度未満の低温で堆積させる。したがって、ステップ１３００の終わりには、ドナーダイ１６Ａは実質的に物理的に受容ダイ１８Ａに集積される。しかし、２つのダイ１６Ａと１８Ａは、プロセスのこの時点では電気的に接続されていない。
電気的接続を行うため、プロセスはステップ１３０２に続き、ドナーダイ１６Ａと受容ダイ１８Ａのそれぞれの電気接点３２にアクセスを作る。図１５は、プロセスのこの段階のドナーダイ１６Ａと受容ダイ１８Ａの一実施形態を概略的に示す。本実施形態では、従来のプロセスで、ステップ１３００によって堆積された絶縁不活性化層５８及び、ドナーダイ１６Ａの上部のその他の不活性化層を通してビア６０をエッチングする。そのため、既知の写真平板手法でフォトレジストを堆積させることによって、不活性化受容ウエハ１８をパターン化してビア６０を形成する。
２つの集積ダイ１６Ａと１８Ａの金属接点３２が露出されることで、プロセスはステップ１３０４に進み、ドナーダイ１６Ａと受容ダイ１８Ａの接点３２間に電気的相互接続部６２を形成する。図１６は、該プロセスのこの段階のドナーダイ１６Ａと受容ダイ１８Ａを概略的に示す。そのため、該方法は、従来の金属堆積、フォトレジスト堆積、写真平板プロセスを使用して電気的相互接続部６２を形成する。このステップでも堆積した金属をエッチングして、正確な電気的相互接続部を確保する。
プロセスはステップ１３０６で完結し、ステップ１３０４で堆積させた金属相互接続部６２に更なる不活性化膜６４を塗布する（図１７）。図示しないが、このステップでは不活性化膜６４の追加層を選択的に開けて、適切なパッドや相互接続部６２を、この新しく形成されたモノリシックダイの外面に露出する。
上述したように、上記実施形態の特定の構造は、いくつかの実施形態を例示したものである。例えば、図３及び他の図の整合構造５０は、事前に構成した壁５０として形成されるが、いくつかの実施形態では、整合構造５０を他のいくつかの様式のいずれかとして形成する（整合構造５０の代替構造は図面では壁５０として概略的に図示されるが、それらは必ずしも壁を含まなくてもよい）。例えば他の実施形態では、受容ウエハ１８上の整合構造５０は、それらの受容表面４８であるいはその近くで堆積させ、パターン化した第１の薄い磁気膜の形を採ることができる。この場合、この第１の磁気膜は、ドナーダイ１６Ａの底部側で堆積させ、パターン化した第２の薄い磁気膜と相互作用する。中でも、ドナーダイ１６Ａをドナーウエハ１６から取り出した後（即ち、ステップ２０４後）、例示的な実施形態では、底部側に上記の磁気膜を形成する。
ステップ２０２中に、例示的な実施形態では、受容ウエハ１８の受容表面４８にあるいはその近くに上記の薄い磁気膜を形成することができる。したがって、ダイ移動部材５２がダイを受容表面４８に向けて下方に移動すると、薄い磁気膜によりドナーダイ１６Ａは適切な位置に移動する。
別の実施形態では、他の様式を使用して整合構造５０を実施することができる。例えば、磁気膜を使用するよりも、別の実施形態では静電気力を使ってドナーダイ１６Ａと受容表面４８を位置付けることができる。当業者は受容ウエハ１８に適切な変更を加えて適切な静電気力を生成することができる。更に他の実施形態では、受容ダイ１８Ａ及び／あるいは受容開口部４６に一部をパターン化して、親水性ないし疎水性の外面を有することができる。その場合、ドナーダイ１６Ａと受容開口部４６の表面は相互作用して、水性液を受けるとドナーダイ１６Ａを受容表面４８に精密に位置付ける。
実際、いくつかの実施形態はそれらの目的のために、多数の整合構造５０や様式を組み合わせることができる。例えば、いくつかの実施形態は、整合構造５０を構成して壁５０と磁気膜の両方を有することができる。当業者は適切な様式を選択することができる。
したがって、様々な実施形態では、別々の、しばしば互換性のないプロセスで形成された２つのダイを単一の一元的な回路により正確に集積する。したがって例示的な実施形態では、２つのダイを互いに適切に位置付ける高精度の装置を必要としない。更に、図１の一元的な集積回路は、他の同様の装置と並列に高速で生成することができ、ドナーダイ１６Ａと受容ダイ１８Ａの間の寄生電流を削減することができる。
上記の検討は本発明の様々の例示的な実施形態を開示しているが、当業者は、本発明の真の範囲を逸脱することなく、本発明の利点のいくつかを達成する様々な変形を行うことができることは明らかである。
Claims (20)
- 転写印刷方法であって、
受容表面を有する第１のウエハを提供することと、
ダイ移動部材を使用して第２のウエハから第２のダイを取り出すことと、
前記第２のダイを前記第１のウエハの前記受容表面に位置付けることと、を含み
前記第１のウエハは、前記ダイ移動部材の移動を少なくとも部分的に制御して前記第２のダイを前記受容表面に位置付けるように構成された整合構造を有する、転写印刷方法。 - 前記受容表面は受容平面を形成し、前記整合構造は前記受容表面から延長した少なくとも１つの壁を備え、前記少なくとも１つの壁の少なくとも一部は前記受容平面に対して非直交的である、請求項１に記載の方法。
- 前記ダイが前記受容表面に接触するまで、前記ダイを少なくとも１つの壁に沿って摺動すること、を更に含む、請求項２に記載の方法。
- 前記少なくとも１つの壁は、前記受容表面を少なくとも部分的に画定する複数の壁を備え、前記方法は、前記第２のダイが前記受容表面に接触するまで、前記第２のダイを前記複数の壁のうちの１つ以上に沿って摺動させることを更に含む、請求項２に記載の方法。
- 前記ダイ移動部材は下方に移動して前記第２のダイを前記受容表面に位置付けるように構成され、前記ダイ移動部材は、Ａ）前記整合構造に応答して下方向に垂直に、かつＢ）下方向、の両方に移動するように構成された細長部分を備える、請求項１に記載の方法。
- 前記ダイ移動部材は、約１ＭＰａ未満のヤング係数を有する可撓性材料から少なくとも部分的に形成されたスタンプを備える、請求項１に記載の方法。
- 前記整合構造は、前記ダイ移動部材の移動を少なくとも部分的に制御するように構成された磁気構造を備える、請求項１に記載の方法。
- 前記整合構造は、前記ダイ移動部材の移動を少なくとも部分的に制御するように構成された静電気構造を備える、請求項１に記載の方法。
- 前記第１のウエハは第１のダイを有し、前記方法は、前記第２のダイを不活性化し、前記第２のダイを前記第１のダイに電気的に接続することを更に含む、請求項１に記載の方法。
- 転写印刷方法であって、
複数の受容表面を有する第１のウエハを提供することと、
少なくとも１つのダイ移動部材を使用して、複数の第２のダイを第２のウエハから取り出すことと、
前記少なくとも１つの移動部材により、前記複数の第２のダイを前記複数の受容表面に１回で位置付けることであって、それぞれの受容表面は、前記第２のダイのうちの少なくとも１つを有する、位置付けることと、を含み、
前記第１のウエハは、前記ダイ移動部材の移動を少なくとも部分的に制御して、前記第２のダイを前記複数の受容表面に位置付けるように構成された整合構造を有する、転写印刷方法。 - 前記第１のウエハは第１のプロセスで形成される複数の第１のダイを備え、前記複数の第２のダイは第２のプロセスで形成され、前記第１と第２のプロセスは異なるプロセスである、請求項１０に記載の方法。
- 前記複数の受容表面は受容平面を形成し、前記整合構造は、受容表面のうちの少なくとも１つから延長した少なくとも１つの壁を備え、前記少なくとも１つの壁の少なくとも一部は前記受容平面に対して非直交的である、請求項１０に記載の方法。
- 前記少なくとも１つの第２のダイが前記受容表面に接触するまで、前記第２のダイのうちの少なくとも１つを、前記少なくとも１つの壁に沿って摺動させることを更に含む、請求項１２に記載の方法。
- 前記ダイ移動部材は、下方に移動して前記複数の第２のダイを前記複数の受容表面に位置付けるように構成され、前記少なくとも１つのダイ移動部材のそれぞれは、Ａ）前記整合構造に応答して下方向に垂直に、かつＢ）下方向、の両方に移動するように構成された細長部分を備える、請求項１０に記載の方法。
- 前記整合構造は、前記少なくとも１つのダイ移動部材の移動を少なくとも部分的に制御するように構成された磁気構造を備える、請求項１０に記載の方法。
- 前記整合構造は、前記少なくとも１つのダイ移動部材の移動を少なくとも部分的に制御するように構成された静電気構造を備える、請求項１０に記載の方法。
- 転写印刷方法であって、
受容表面を有する第１のウエハを提供することと、
第２のダイを有する第２のウエハを提供することと、
前記第２のダイを前記第２のウエハから前記第１のウエハに移動する手段を制御することと、
前記制御手段を使用して、前記第２のダイを前記第１のウエハの前記受容表面に位置付けることと、を含み、
前記第１のウエハは、ダイ移動手段の移動を少なくとも部分的に制御して、前記第２のダイを前記受容表面に位置付ける手段を有する、転写印刷方法。 - 前記制御手段は、前記第１のウエハの一部である整合構造を備える、請求項１７に記載の転写印刷方法。
- 前記制御手段は、前記第２のダイ又は前記移動手段と磁気的あるいは静電気的に相互作用するための手段を備える、請求項１７に記載の転写印刷方法。
- 前記移動手段は、可撓性ダイ移動部材を備える、請求項１７に記載の転写印刷方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522389B2 (en) | 2014-10-28 | 2019-12-31 | Analog Devices, Inc. | Transfer printing method |
| JP2021521625A (ja) * | 2018-03-14 | 2021-08-26 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 複数のマイクロ発光ダイオードをターゲット基板に転写する方法、アレイ基板及びその表示装置 |
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|---|---|---|---|---|
| US11230471B2 (en) * | 2016-02-05 | 2022-01-25 | X-Celeprint Limited | Micro-transfer-printed compound sensor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001205909A (ja) * | 1999-12-31 | 2001-07-31 | Internatl Business Mach Corp <Ibm> | 基板の表面にパターンを印刷するスタンプ装置 |
| JP2005520213A (ja) * | 2002-05-30 | 2005-07-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | パターニング方法 |
| JP2007027693A (ja) * | 2005-06-02 | 2007-02-01 | Board Of Trustees Of The Univ Of Illinois | エラストマースタンプへの接着の動的コントロールによるパターン転送印刷 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446960A (en) | 1994-02-15 | 1995-09-05 | International Business Machines Corporation | Alignment apparatus and method for placing modules on a circuit board |
| EP0784542B1 (en) | 1995-08-04 | 2001-11-28 | International Business Machines Corporation | Stamp for a lithographic process |
| EP1526411A1 (en) | 2003-10-24 | 2005-04-27 | Obducat AB | Apparatus and method for aligning surface |
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| WO2010059781A1 (en) | 2008-11-19 | 2010-05-27 | Semprius, Inc. | Printing semiconductor elements by shear-assisted elastomeric stamp transfer |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001205909A (ja) * | 1999-12-31 | 2001-07-31 | Internatl Business Mach Corp <Ibm> | 基板の表面にパターンを印刷するスタンプ装置 |
| JP2005520213A (ja) * | 2002-05-30 | 2005-07-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | パターニング方法 |
| JP2007027693A (ja) * | 2005-06-02 | 2007-02-01 | Board Of Trustees Of The Univ Of Illinois | エラストマースタンプへの接着の動的コントロールによるパターン転送印刷 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522389B2 (en) | 2014-10-28 | 2019-12-31 | Analog Devices, Inc. | Transfer printing method |
| JP2021521625A (ja) * | 2018-03-14 | 2021-08-26 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 複数のマイクロ発光ダイオードをターゲット基板に転写する方法、アレイ基板及びその表示装置 |
| US11387212B2 (en) | 2018-03-14 | 2022-07-12 | Boe Technology Group Co., Ltd. | Method of transferring a plurality of micro light emitting diodes to a target substrate, array substrate and display apparatus thereof |
| JP7140315B2 (ja) | 2018-03-14 | 2022-09-21 | 京東方科技集團股▲ふん▼有限公司 | 複数のマイクロ発光ダイオードをターゲット基板に転写する方法 |
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