KR102656505B1 - 마이크로 전사 인쇄를 이용한 다이-대-웨이퍼 본딩 - Google Patents

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로베르토 마르코치아
벤자민 엠. 커틴
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오픈라이트 포토닉스, 인크.
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Abstract

여기에 개시된 것은 소스 웨이퍼로부터 중간 처리 웨이퍼 상으로 다이를 전사하기 위해 마이크로-전사 인쇄를 이용하는 다이-대-웨이퍼 본딩 공정이다. 결과적인 중간 처리 웨이퍼 구조는 그 후 타겟 웨이퍼 상에 다이 하향으로 본딩되며, 뒤이어 중간 처리 웨이퍼만이 제거되어, 다이를 타겟 웨이퍼의 제자리에 본딩된 채로 남겨 둔다.

Description

마이크로 전사 인쇄를 이용한 다이-대-웨이퍼 본딩{DIE-TO-WAFER BONDING UTILIZING MICRO-TRANSFER PRINTING}
본 개시는 다이-대-웨이퍼 본딩, 예를 들어, 이종 광자 집적 회로들(heterogeneous photonic integrated circuits)(PIC들)을 제조하기 위한 공정들에 관한 것이다.
PIC들을 제조하는 것은 하나의 재료의 웨이퍼로부터 절단된 다이를 다른 재료의 기판 웨이퍼에 본딩하는 것을 종종 수반한다. 예를 들어, 실리콘 온 절연체(silicon-on-insulator)(SOI) 기판 웨이퍼의 디바이스 층에 형성된 수동 광자 디바이스들과 III-V 화합물 반도체 재료들로 구현된 액티브 광자 디바이스들의 이종 통합은, III-V 다이를 패터닝된 SOI 웨이퍼에 적절한 로케이션들에서 본딩한 다음, III-V 다이를 패터닝하여 액티브 디바이스들을 생성하는 것에 의해 성취될 수 있다. 기판 상으로의 다이 배치가 기존의 픽 앤 플레이스(pick-and-place) 머신들로 완수될 수 있지만, 이 방식으로 다이를 처리하는 것은 다이의 사이즈에 하한을 부과한다. 사이즈 하한을 감소시키고 그래서 더 작은 다이의 사용을 가능하게 하는 대체 제조 공정이, 비용 절감 및 스루풋 개선들에 대한 잠재력을 제공하는 것으로서, 바람직하다.
개시된 발명의 주제의 실시예들의 다음의 설명에서, 첨부 도면들이 참조된다. 도면들에서, 다양한 채움 패턴들이 재료가 상이할 수 있는 (그렇지만 모든 경우에 필요한 것은 아닌) 상이한 묘사된 구조적 컴포넌트들을 시각적으로 구별하는데 사용되며; 임의의 주어진 컴포넌트를 위한 채움 패턴들은 도면들의 전체에 걸쳐 일관되게 사용된다. 그러나, 채움 패턴들은 임의의 특정 재료를 나타내기 위해 의도된 것은 아니라는 것에 주의한다. 오히려, 다양한 예시적인 재료들이 설명에서 열거된다.
도 1a 내지 도 1d는 기존의 마이크로-전사 인쇄(micro-transfer printing) 공정의 다양한 스테이지들에서의 소스 웨이퍼 및 타겟 웨이퍼의 단면도들이다.
도 2a 내지 도 2c는 다양한 실시예들에 따른, 마이크로-전사 인쇄를 이용하여 다이-대-웨이퍼 본딩에서 사용되는 바와 같은, 각각, 소스 웨이퍼, 중간 처리 웨이퍼(intermediate handle wafer), 및 타겟 웨이퍼의 단면도들이다.
도 3a 내지 도 3d는 다양한 실시예들에 따른, 소스 웨이퍼로부터 중간 처리 웨이퍼 상으로의 다이의 마이크로-전사 인쇄의 다양한 스테이지들에서의 소스 웨이퍼 및 중간 처리 웨이퍼의 단면도들이다.
도 4a 및 도 4b는 다양한 실시예들에 따른, 소스 웨이퍼로부터 중간 처리 웨이퍼 상으로의 다수의 다이의 마이크로-전사 인쇄로부터 생겨난, 각각, 소스 웨이퍼 구조 및 중간 처리 웨이퍼 구조의 단면도들이다.
도 5는 다양한 실시예들에 따른, 테더(tether) 재료의 제거 후의 중간 처리 웨이퍼 구조의 단면도이다.
도 6a 및 도 6b는 다양한 실시예들에 따른, 플라즈마 활성화 동안의, 각각, 중간 처리 웨이퍼 구조 및 타겟 웨이퍼의 단면도들이다.
도 7은 다양한 실시예들에 따른, 타겟 웨이퍼 상에 다이 하향으로 위치되는, 중간 처리 웨이퍼 구조의 단면도이다.
도 8은 다양한 실시예들에 따른, 웨이퍼 본딩 동안 타겟 웨이퍼에 본딩된 중간 처리 웨이퍼 구조의 단면도이다.
도 9는 다양한 실시예들에 따른, 웨이퍼 본딩의 완료 시 타겟 웨이퍼에 본딩된 중간 처리 웨이퍼 구조의 단면도이다.
도 10은 다양한 실시예들에 따른, 마이크로-전사 인쇄를 이용한 다이 웨이퍼 본딩의 완료 시에 타겟 웨이퍼에 본딩된 다이의 단면도이다.
도 11은 다양한 실시예들에 따른, 마이크로-전사 인쇄를 이용한 다이-대-웨이퍼 본딩을 위한 공정의 흐름도이다.
본 명세서에서 설명되는 것은 타겟 웨이퍼 상에 거꾸로 다이를 본딩하기 위해 마이크로-전사 인쇄의 적용을 이용하는 다이-대-웨이퍼 본딩 공정이다. 마이크로-전사 인쇄는, 예컨대, 폴리머로 만들어진 마이크로-전사 인쇄 스탬프를 사용하여, 소스 웨이퍼로부터 현수된(suspended) 다이를 픽업하고, 기존대로, 그것을 타겟 웨이퍼 상에 본딩을 위해 배치하는 제조 기법이다. 이 방식으로 하나의 웨이퍼로부터 다른 웨이퍼로 다이를 전사하는 것(transferring)은 기존의 픽 앤 플레이스 머신들을 사용하는 것보다 훨씬 더 작은 다이를 허용하지만, 후자는 수 밀리미터 또는 적어도 수백 마이크로미터 정도의 다이 사이즈로 일반적으로 작업하는 반면, 마이크로-전사 인쇄는 단지 수십 마이크로미터의 다이 사이즈들을 처리할 수 있다. 그러나, 많은 반도체 디바이스 제조 공정들에서, 마이크로-전사 인쇄는, 추가의 단계들 또는 조정들 없이, 픽 앤 플레이스 머신들을 이용한 다이 전사를 쉽사리 대체할 수 없다. 한 가지 문제는, 궁극적으로 디바이스의 최상층이 될 층이 먼저 성장되고, 타겟 웨이퍼에 본딩될 층이 결국 에피택셜 스택의 상단이 되기 때문에, 다이가 절단되는 에피택셜 재료들은 거꾸로 된 소스 웨이퍼 기판 위로 종종 성장된다는 것이다. 픽 앤 플레이스 머신들은 플립 칩 본딩을 위해 구성되어 다이를 타겟 웨이퍼 상에 배치하기 전에 다이를 원하는 배향으로 회전시킬 수 있다. 그러나, 마이크로-전사 인쇄는 칩을 뒤집는 것을 허용하지 않는데, 다이를 픽업하기 위해 소스 웨이퍼의 상단 표면과 접촉하게 되는 폴리머 스탬프가 전체 픽 앤 플레이스 공정 내내 해당 상단 표면과 접촉한 채로 남아 있기 때문이다. 다른 문제는, 다이와 타겟 웨이퍼 사이의 본드가, 많은 반도체 디바이스 제조 공정들에서, 플라즈마가 스탬프 재료에 손상을 줄 수 있기 때문에 폴리머 스탬프 기반 다이 전사와 양립할 수 없는 플라즈마 본딩에 의해 확립된다는 것이다.
개시된 본 발명의 주제에 따라, 이들 도전과제들은 중간 처리 웨이퍼를 이용하여 마이크로-전사 인쇄의 사용을 용이하게 함으로써 극복된다. 다양한 실시예들에서, 중간 처리 웨이퍼에는 다이가 부착되는 접착제 층(예컨대, 에폭시 또는 포토레지스트)이 마이크로-전사 인쇄에 의해 코팅된다. 다이를 포함하는 결과적인 중간 처리 웨이퍼 구조는 그 다음에 타겟 웨이퍼 상에 다이 하향으로 뒤집어지고 본딩된다. 다이, 타겟 웨이퍼, 또는 둘 다의 본딩 표면들은 배치 시 다이와 타겟 웨이퍼 사이의 초기 본드의 형성을 유발하도록 플라즈마 활성화될 수 있고, 초기 본드는 그 다음에 열 및/또는 압력의 인가에 의해, 또는 진공 지원 웨이퍼 대 웨이퍼 본딩에 의해 어닐링되어, 영구적 본드를 생성할 수 있다. 본딩 공정은 초기 본드의 형성에 앞서 (예컨대, 적외선 웨이퍼 관통 정렬에 의해) 중간 처리 웨이퍼 구조와 타겟 웨이퍼를 정렬시키는 것을 포함할 수 있다. 본딩의 완료 시, 중간 처리 웨이퍼 기판과 이것에 코딩되는 접착제 층은 제거되어, 타겟 웨이퍼와 이것에 본딩된 다이가 남게 될 수 있다. 중간 처리 웨이퍼 및 접착제 층의 제거는, 예컨대, 습식 에칭에 의해 성취될 수 있다.
소스 웨이퍼는 다이가 현수되는 최상층의 테더 재료(예컨대, 실리콘 질화물, 실리콘 산화물, 또는 포토레지스트와 같음)를 포함할 수 있다. 마이크로-전사 인쇄 스탬프는, 소스 웨이퍼로부터 다이를 피킹(picking)할 때, 다이의 로케이션들에서 해당 테더 재료와 접촉하게 된다. 일부 실시예들에서, 테더 재료는 타겟 웨이퍼 상에 다이 하향으로 중간 처리 웨이퍼 구조를 본딩하기에 앞서 다이로부터 (예컨대, 습식 에치에 의해) 제거된다. 다른 실시예들에서, 테더 재료는 다이에 형성될 디바이스의 디바이스 구조의 일부를 형성하도록 다이 상에 유지된다.
다양한 실시예들에서, 다이는 다수의 재료 층들을 포함하고, 그 층들 중 적어도 하나는 타겟 웨이퍼의 재료와는 상이하다. 예를 들어, 하나의 실시예에서, 타겟 웨이퍼는 실리콘 온 절연체 웨이퍼이고, 다이는 화합물 반도체(예컨대, III-V) 재료들로 이루어진다. 다이는 기판 층과 다이를 포함하는 층 사이의 소스 웨이퍼에 형성된 리프트 오프 층을 선택적으로 에칭함으로써 소스 웨이퍼에 형성될 수 있다. 일부 실시예들에서, 다이는 500 ㎛ 미만의 하나 이상의 측방향 치수들을 가진다. 다이의 최소 측방향 치수가 100 ㎛ 미만(예컨대, 일부 실시예들에서 약 30 ㎛)일 수 있다. 디바이스 구조들을 생성하기 위해, 타겟 웨이퍼는 타겟 웨이퍼 상에 다이와 중간 처리를 본딩하기에 앞서 패터닝될 수 있고 다이는 타겟 웨이퍼에 본딩한 후에 패터닝될 수 있다.
전술한 바는 첨부 도면들의 다음의 상세한 설명으로부터 더 쉽게 이해될 것이다.
도 1a 내지 도 1d는 기존의 마이크로-전사 인쇄 공정의 다양한 스테이지들에서의 소스 웨이퍼 및 타겟 웨이퍼의 단면도들이다. 도 1a는 소스 웨이퍼(100)를 단순화된 개략도로 도시하는데, 소스 웨이퍼는 호스트 기판 층(102)과 상단 표면에 걸쳐 배치된 테더 재료의 층(106)(이후로는 또한 "테더 층" 또는 "테더 재료")에 현수된 복수의 다이(104)(단지 두 개만이 도시되어 있음)을 포함한다. 기판 층(102)과 다이(104)는, 예컨대, 화합물 반도체 재료들, 이를테면 인듐 인화물(InP), 인듐 비화물(InAs), 갈륨 비화물(GaAs), 갈륨 질화물(GaN), 또는 인듐 안티몬화물(InSb), 또는 다른 III-V 재료들로 이루어질 수 있지만, II-VI 화합물 또는 다른 반도체 재료들이 또한 사용될 수 있다. 다이(104)는 다수의 상이한 재료들의 에피택셜적으로 성장된 층들의 스택(108)(본 명세서에서 총괄하여 "에피 층들")으로 종종 형성된다. 테더 층(106)은 스탬프 접촉 및 후퇴 후 접착력들로부터의 최소 변형으로 파괴되지만 호스트 기판에 현수된 다이(104)를 앵커링하기에 충분히 단단한 희생 재료로 일반적으로 이루어진다. 예를 들어, 테더 층(106)은 실리콘 질화물, 실리콘 산화물, 포토레지스트, 또는 일부 다른 유전체 재료로 이루어질 수 있다. 일부 실시예들에서, 테더 층(106)은 수십 나노미터의 두께를 가진다.
소스 웨이퍼(100)를 생성하기 위해, 희생 층(본 명세서에서 또한 "리프트 오프 층")이 기판 층(102)의 상단에 배치될 수 있고, 그 후 에피 층들(108)은 희생 층 상에서 에피택셜적으로 성장되고 테더 층(106)으로 덮일 수 있다. 희생 층은 기판 층(102) 및 에피 층들(108)의 재료들보다 더 높은 에치 레이트를 갖는 재료로 일반적으로 이루어지고, 따라서, 우선적으로 에칭될 수 있으며, 희생 층을 위한 적합한 재료들은, 예를 들어, InP 기판들 상의 에피택셜 성장을 위한 인듐 갈륨 비화물(InGaAs) 및 인듐 알루미늄 비화물(InAlAs)을 포함한다. 에피 층들(108)은 개별 다이(104)의 측방향 경계들을 정의하는 채널들(110)을 행성하기 위해 (예컨대, 포토리소그래피 패터닝 및 에칭에 의해) 패터닝될 수 있으며; 테더 층(106)은 에피 층들(108)을 에천트에 노출시키기 위해 특정한 영역들에서 개구들(도시되지 않음)을 포함한다. 희생 층 재료는 그 다음에 적합한 에천트(예컨대, InAlAs/InP의 경우 FeCl3:H2O)에 마찬가지로 노출될 수 있다. 희생 재료는 이에 의해 제거되어, 테더 층(106)으로부터의 그 다이들의 현수를 제외하면, 소스 웨이퍼(100)로부터 물리적으로 비연결된 구조들로서 다이(104)를 형성하는 언더컷(112)을 남겨 둔다. 테더 층(106)은, 일부 영역들에서, (도시된 웨이퍼(100)의 좌측 및 우측 에지들에서 도시된 바와 같이) 직접적으로 또는 희생 층을 뚫고 나가는 에피 층 구조들(108)을 통해 중 어느 하나로 기판 층(102)에 앵커링된다는 것에 주의한다.
다이(104)를 소스 웨이퍼(100)로부터 타겟 웨이퍼로 전사하기 위해, 예컨대, 폴리머(예를 들면, 폴리디메틸실록산(polydimethylsiloxane)(PDMS) 또는 일부 다른 점탄성 폴리머와 같음)로 이루어진 마이크로-전사 인쇄 스탬프(114)가 다이(104) 위의 영역에서 테더 층(106)과 물리적으로 접촉하게 된다. 테더 코팅된 다이(104)는 반데르발스 힘들을 통해 스탬프(114)에 접착되어, 스탬프(114)가 이동되는 속력과 함께 일반적으로 증가하는 접착 강도를 갖는다. 스탬프(114)를 고속으로 들어올리는 것에 의해, 다이(104)의 경계들을 따라 테더 층(106)을 찢음으로써 소스 웨이퍼(100)로부터 다이(104)를 제거하는 것이 가능하며; 결과적인 소스 웨이퍼 구조(130)는 도 1b에 도시되어 있다. 스탬프(114)는 그 다음에, 도 1c에 도시된 바와 같이, 타겟 웨이퍼(150) 위로 다이(104)를 운반할 수 있다. 타겟 웨이퍼(150)는 일반적으로 다이(104)와는 상이한 재료로 된다. 예를 들어, 타겟 웨이퍼(150)는 실리콘 온 절연체(SOI) 웨이퍼 또는 다른 IV족 반도체 웨이퍼일 수 있으며, 이 웨이퍼에 III-V 다이(104)가 이종 통합을 위해 본딩된다. 임의적으로, 타겟 웨이퍼(150)는 얇은 산화물(또는 다른 절연) 코팅(도시되지 않음)을 포함할 수 있다. 타겟 웨이퍼(150)의 표면 상의 다이(104)의 배치 및 본딩 시, 폴리머 스탬프(114)는 다이(104)로부터 천천히 분리될 수 있다. 도 1d는 타겟 웨이퍼(150)에 본딩된 결과적인 다이(104)를 도시한다. 스탬프는 다음의 다이(104)를 픽업하기 위해 지금 재사용될 수 있다. 도 1a 내지 도 1d가, 단순화를 위해, 한 번에 단지 하나의 다이(104)의 전사를 예시하지만, 묘사된 스탬프(114)는 대응하는 어레이의 많은 다이(104)를 동시에 픽업할 수 있는 더 큰 폴리머 스탬프로부터 연장되는 많은 돌출부들의 어레이 중에서 하나의 돌출부를 일반적으로 형성하고, 소스 웨이퍼(100) 내에서 그 다이들이 배치되었던 동일한 기하학적 배열로 타겟 웨이퍼(150) 상에 다이를 인쇄할 수 있다는 것에 주의한다.
본 기술분야의 통상의 기술자들에 의해 이해될 바와 같이, 도 1a 내지 도 1d에 예시된 바와 같은 마이크로-전사 인쇄는 소스 웨이퍼(100) 상에서 성장되는 배향과 동일한 배향으로 타겟 웨이퍼(150) 상에 다이(104)가 배치되게 한다. 소스 웨이퍼(100)로부터의 픽업과 타겟 웨이퍼(150)에의 본딩 사이에서 다이(104)를 뒤집는 것을 용이하게 하기 위해, 다양한 실시예들에 따른 마이크로-전사 인쇄는, 다음에서 더 상세히 설명되는 바와 같이, 중간 처리 웨이버(waver)를 이용하는 2 스테이지 공정으로 확장된다.
도 2a 내지 도 2c는 다양한 실시예들에 따른, 마이크로-전사 인쇄를 이용하는 다이-대-웨이퍼 본딩에서 사용되는 바와 같은, 각각, 소스 웨이퍼(100), 중간 처리 웨이퍼(200), 및 타겟 웨이퍼(150)의 단면도들이다. 알 수 있는 바와 같이, 소스 웨이퍼(100)와 타겟 웨이퍼(150)는 도 1a 내지 도 1d에 예시된 바와 같은 기존의 마이크로-전사 인쇄에서 사용되는 것과 동일할 수 있다. 예를 들어, 일부 실시예들에서, 소스 웨이퍼(100)는 InP 기판 층(102) 위에 III-V 반도체 재료의 에피 층들(108)의 스택으로 형성된 다이(104)의 어레이를 포함하고, 타겟 웨이퍼(150)는 (임의적으로 상단에 산화물 또는 다른 절연 재료의 얇은 층을 가지는) SOI 웨이퍼이다. 중간 처리 웨이퍼(200)는 얇은 접착제 층(204)이 코팅된 (예컨대, 실리콘, 유리, 또는 임의의 다른 공통 웨이퍼 재료로 된) 기판(202)을 포함하며, 얇은 접착제 층은, 예컨대, 에폭시 또는 포토레지스트로 이루어질 수 있다.
도 3a 내지 도 3d는 다양한 실시예들에 따른, 소스 웨이퍼로부터 중간 처리 웨이퍼 상으로의 다이의 마이크로-전사 인쇄의 다양한 스테이지들에서의 소스 웨이퍼 및 중간 처리 웨이퍼의 단면도들이다. 소스 웨이퍼(100)로부터 다이(104)를 픽업하기 위해, 폴리머 스탬프(114)가, 도 3a에 도시된 바와 같이, 다이(104) 위에 배치된 테더 층(106)과 접촉하게 되고, 그 다음에 기존의 마이크로-전사 인쇄에서처럼 소스 웨이퍼(100) 밖으로 다이(104)를 떼어 내기 위해 들어 올려지고; 도 3b는 다이(104)가 제거된 소스 웨이퍼(130)의 결과적인 구조를 도시한다. 테더 코팅된 다이(104)가 부착된 폴리머 스탬프(114)는, 도 3c에 도시된 바와 같이, 중간 처리 웨이퍼(200) 위로 이동되며, 중간 처리 웨이퍼에서 다이(104)는 중간 처리 웨이퍼(200)의 기판(202)을 덮는 접착제 층(204) 상으로 배치된다. 폴리머 스탬프는 그 다음에 들어 올려져, 도 3d에 도시된 바와 같이, (여전히 테더 코팅된) 다이(104)가 중간 처리 웨이퍼(200)(총괄하여, 구조(300))에 부착된 채로 남겨진다.
도 4a 및 도 4b는 다양한 실시예들에 따른, 소스 웨이퍼로부터 중간 처리 웨이퍼 상으로의 다수의 다이의 마이크로-전사 인쇄 후의, 각각, 소스 웨이퍼 및 중간 처리 웨이퍼 구조의 단면도들이다. 단순화를 위해, 묘사는 두 개의 다이(104)만이 소스 웨이퍼로부터 제거되고 (결과적으로 구조(400)가 됨과) 중간 처리 웨이퍼 상에 인쇄됨(결과적으로 구조(402)가 됨)을 도시한다. 물론, 더 많은 다이(104)가 많은 실제 응용들에서 중간 처리 웨이퍼에 전사될 수 있다. 다수의 다이(104)의 전사는 전사 공정(도 3a 내지 도 3d에서 예시된 바와 같음)을 여러 번 반복하는 것을 수반할 수 있다. 대안적으로 또는 부가적으로, 위에서 언급된 바와 같이, 폴리머 스탬프(114)는, 예컨대, 폴리머 스탬프(114)로부터의 대응하는 돌출부 어레이에 매칭되는 어레이 내에 배열되는 다수의 다이(104)를 동시에 픽업하고 인쇄하도록 구조화될 수 있다. 다수의 다이(104)의 동시 마이크로-전사 인쇄가 소스 웨이퍼(100)에서의 그들 다이(104)의 배열을 미러링하는 다이 구성을 중간 처리 웨이퍼 구조(402)에서 초래하지만, 개별 다이(104)(또는 다이의 어레이들)의 개별 마이크로-전사 인쇄는 임의의 로케이션에 다이(104)를 배치함에 있어서 유연성을 제공한다. 상이한 다수의 소스 웨이퍼들로부터의 다이는 동일한 중간 처리 웨이퍼 상에 결합될 수 있다는 것에 또한 주의한다.
도 5는 다양한 실시예들에 따른, 테더 재료(106)의 제거 후의 도 4b의 중간 처리 웨이퍼 구조의 단면도이다. 테더 재료(106)의 제거는 테더 재료(106)를 다시 기계적으로 연마("래핑(lapping)"으로 또한 알려짐)함으로써 또는, 예컨대, 용매(용매 스트립으로서 또한 알려짐) 또는 산 기반 에천트로 습식 에칭함으로써 완수될 수 있다. 결과적인 중간 처리 웨이퍼 구조(500)에서, 소스 웨이퍼(100) 상에서 성장된 바와 같은 다이(104)의 최상층은 노출되어, 타겟 웨이퍼(150) 상으로의 본딩 준비가 된다. 테더 재료(106)는 모든 실시예들에서 제거될 필요가 없다는 것에 주의한다. 일부 응용들을 위해, 테더 재료(106)는 이종 디바이스 구조에서 기능적 역할을 이행할 수 있고, 따라서, 본딩된 다이의 바닥 층을 형성하도록 유지될 수 있다. 다음의 설명 및 도면들에서의 다이의 묘사의 목적으로, 테더 재료(106)는 제거되었다고 간주된다.
도 6a 및 도 6b는 다양한 실시예들에 따른, 플라즈마 활성화 동안의, 각각, 중간 처리 웨이퍼 구조 및 타겟 웨이퍼의 단면도들이다. 플라즈마 활성화는 전기 방전에 의해 각각의 분자 가스들로부터 (그리고, 예컨대, 운반 가스로서 헬륨을 사용하여) 생성된 질소계 또는 산소계 플라즈마와 같은 적합한 플라즈마(604)로, 다이(104)의 본딩 표면들(600), 타겟 웨이퍼(150)의 본딩 표면(602), 또는 둘 다를 처리하는 것을 수반한다. 이 노출은 표면들(600, 602)의 접착 성질들을 개선하는 경향이 있으며, 예컨대, 오염물들로부터의 초미세 표면 세척과 후속 공유 결합 형성을 용이하게 하기 위한 표면 기능화(functionalization)의 조합을 통해, 플라즈마 활성화가 또한 유용할 수 있지만, 테더 재료(106)가 유지될 때, 이는 필요하지 않을 수 있다. 플라즈마 활성화에 뒤따라, 중간 처리 웨이퍼 구조(500)는 뒤집어지고, 타겟 웨이퍼(150) 상에 다이 하향으로 배치될 수 있다.
도 7은 다양한 실시예들에 따른, 타겟 웨이퍼(150) 상에 다이 하향으로 위치되는 중간 처리 웨이퍼 구조(500)의 단면도이다. 이 단계에 앞서, 타겟 웨이퍼(150)는 타겟 웨이퍼(150)의 디바이스 층에, 예컨대, 도파관들과 같은 다양한 디바이스 구조들을 형성하기 위해 통상적으로 패터닝되었다(도시되지 않음). 중간 처리 웨이퍼 구조(500)의 다이(104)는, 예컨대, 적외선 웨이퍼 관통 정렬을 사용하여 이들 디바이스 구조들에 비하여 정렬될 수 있으며, 적외선 웨이퍼 관통 정렬에서는, 특히 정렬 목적으로 타겟 웨이퍼(150)에 생성된 기점들(fiducials) 및/또는 디바이스 구조들 자체가 타겟 웨이퍼(150) 및 중간 처리 웨이퍼 구조(500)를 통해 광을 비추는 적외선 후방 조명원에 의해 가시적으로 랜더링된다. 대체 정렬 공정들이 대신 이용될 수 있다. 타겟 웨이퍼(150) 상으로의 중간 처리 웨이퍼 구조(500)의 정렬 및 배치에 뒤따라, 초기 본드가 다이(104) 및 타겟 웨이퍼(150)의 본딩 표면들(600, 602) 사이에 형성된다.
도 8은 다양한 실시예들에 따른, 웨이퍼 본딩 동안 타겟 웨이퍼(150)에 본딩된 중간 처리 웨이퍼 구조(500)의 단면도이다. 웨이퍼 본딩은 본딩 표면들이, 예컨대 어닐 프레스(800)에서, 열 및 압력의 조합을 가함으로써 접촉하게 되는 경우에 형성된 초기 본드를 어닐링하는 것을 수반할 수 있다. 전형적인 어닐링 공정은 본딩된 중간 처리 웨이퍼 구조(500) 및 타겟 웨이퍼(150)를 0.25 N/mm2을 초과하는 압력들과 250 ℃와 350 ℃ 사이의 온도에, 예컨대, 약 1 시간의 기간 동안 노출시킬 수 있다. 대안적으로, 본드 형성은 중간 처리 웨이퍼 구조(500)와 타겟 웨이퍼(150) 사이에 진공을 뽑아냄으로써 진공 지원 웨이퍼 본더(bonder)에서 완료될 수 있다. 본딩의 완료 후, 본딩된 구조는 어닐 프레스(800) 또는 진공 지원 웨이퍼 본더로부터 제거된다.
도 9는 다양한 실시예들에 따른 웨이퍼 본딩의 완료 시 타겟 웨이퍼(150)에 본딩된 중간 처리 웨이퍼 구조(500)(총괄하여, 구조(900))의 단면도이다. 중간 처리 웨이퍼(200)의 기판(202) 및 접착제 층(204)은, 예컨대, 에칭, 접착제 층(204)의 선택적 에칭 및 기판(202)의 들어 올림, 래핑, 또는 다른 방법에 의해 이제 제거될 수 있다.
도 10은 다양한 실시예들에 따른 마이크로-전사 인쇄를 이용한 다이 웨이퍼 본딩의 완료 시에 타겟 웨이퍼(150)에 본딩된 다이(104)의 단면도이다. 본딩된 이종 구조(1000)는 다이에 이종 디바이스들을 그리고 그 아래에 타겟 웨이퍼를 형성하기 위해, 예컨대 일련의 리소그래픽 패터닝 및 에칭 단계들을 추가적인 재료 퇴적 단계들과 번갈아 사용하여, 이제 추가로 가공될 수 있다.
도 11은 다양한 실시예들에 따른 마이크로-전사 인쇄를 이용한 다이-대-웨이퍼 본딩을 위한 공정(1100)을 요약하는 흐름도이다. 공정(1100)은, 1102에서, 본 기술분야의 통상의 기술자들에게 널리 공지된 기법들을 사용한, 소스 웨이퍼(100), 중간 처리 웨이퍼(200), 및 타겟 웨이퍼(150)의 준비로 시작한다. 소스 웨이퍼 준비는 기판 상에 희생 재료를 퇴적하는 것, 에피 층들을 성장시키는 것, 테더 재료로 웨이퍼를 코팅하는 것, 그리고 에피 층들에 다이(104)를 형성하기 위해 채널들 및 언더컷들을 우선적으로 에칭하는 것을 수반할 수 있다. 중간 처리 웨이퍼 준비는 접착제 층을 적합한 기판에 코팅하는 것을 포함할 수 있다. 타겟 웨이퍼 준비는 디바이스 구조들을 생성하기 위해 SOI 또는 유사한 기판을 패터닝하는 것을 수반할 수 있다.
액트 1104에서, 마이크로-전사 인쇄가, 예컨대, 기존의 또는 맞춤형 마이크로-전사 인쇄 스탬프(114)에 의해, 적용에 의존하여, 예컨대, 하나의 다이(104)를 한 번에 또는 그룹들로, 소스 웨이퍼(100)로부터 다이(104)를 피킹하고 그것을 중간 처리 웨이퍼(200)에 전사하는데 사용된다. 전사 공정 동안, 다이(104)는 소스 웨이퍼(100) 위에 배치된 테더 재료(106)를 통해 스탬프에 부착될 수 있다. 고정밀 픽 앤 플레이스 머신(예컨대, 독일 레겐스부르크, AMICRA Microtechnologies GmbH로부터)이 스탬프 및 부착된 다이(104)를 제거하기 위해 채용될 수 있다. 다이 전사에 뒤따라, 테더 재료(106)는 (예컨대, 습식 에칭에 의해) 임의적으로 제거될 수 있다(액트 1106). 대안적으로, 테더 재료는 타겟 웨이퍼(150) 상단에 궁극적으로 형성되는 디바이스들에의 통합을 위해 유지될 수 있다.
다음의 액트 1108에서, 다이(104) 및/또는 타겟 웨이퍼(150)의 본딩 표면들은 접착 성질들을 개선하고 공유 결합을 가능하게 하기 위해 플라즈마 활성화될 수 있다. 다이(104)를 포함하는 중간 처리 웨이퍼 구조(500)는 그 다음에 뒤집어지며, 타겟 웨이퍼(150)와 정렬되고, 타겟 웨이퍼(150) 상에 다이 하향으로 배치되어, 접촉 시 다이(104)와 타겟 웨이퍼(150) 사이에 초기 본드들을 형성한다(액트 1110). 본딩 형성은, 예컨대, 상승된 온도 및/또는 압력 하의 어닐 프레스에서 또는 진공 지원 웨이퍼 본더에서 완료된다(액트 1112). 본딩의 완료 시, 중간 웨이퍼 기판 및 접착제 층은, 타겟 웨이퍼(150)에 본딩된 다이(104)만을 남겨 두게, 예컨대 습식 에치(액트 1114)에 의해, 제거될 수 있다. 본딩된 구조는 이종 광자 디바이스 구조들을 생성하기 위한 추가의 가공 단계들을 수행할 준비가 된다(액트 1116).
다이-대-웨이퍼 본딩 공정에서 마이크로-전사 인쇄의 사용을 가능하게 하는 개시된 접근법은 다이 사이즈가 상당히 (예컨대, 한쪽 또는 양쪽 측방향 치수들에서 크기 정도만큼) 감소되는 것을 허용하고, 따라서, PIC 내의 디바이스 밀도가 증가되는 것을 허용한다. 더 작은 다이가 재료 비의 절약으로 이어질 수 있다. 기존의 본딩 공정들에서, 처리에 필요한 다이 사이즈는, 일부 경우들에서, 다이로부터 형성될 디바이스 구조보다 상당히 더 크며; 이들 경우들에서, 다이 재료의 큰 부분이 디바이스 구조들 생성하는 에치 공정으로 손실된다. 더 작은 다이를 처리할 능력은, 개시된 마이크로-전사 인쇄 기반 접근법을 사용하여, 궁극적인 디바이스 구조보다 약간만 더 큰 다이의 사용을 허용할 수 있다. 예를 들어, 특정한 통합 레이저들 및 전기 흡수 변조기들의 경우, 일부 실시예들에서 2 mm 미만, 또는 1 mm 미만의 더 큰 치수와, 일부 실시예들에서 200 ㎛ 미만, 또는 100 ㎛ 미만의 더 작은 치수를 갖는 직사각형 III-V 다이가 사용될 수 있다. 게다가, 개시된 마이크로-전사 인쇄 기반 본딩 공정을 사용하여, 상이한 에피 층 구조들로부터 절단된 다이는 적절히 맞춤화된 재료 성질들을 갖는 상이한 광자 디바이스들을 만들기 위해 동일한 타겟 웨이퍼 (예컨대, SOI 웨이퍼) 상에 결합될 수 있다. 따라서, 개시된 접근법으로 성취 가능한 증가된 디바이스 밀도는 공통 에피 층 구조를 공유하는 디바이스들로 제한되지 않는다. 상이한 에피 층 구조들을 갖는 다수의 디바이스들을 결합하는 것은, 반면에 다수의 디바이스 구조들이 단일의 더 큰 다이로부터 단순히 형성되었다면 가능하지 않았을 것이다. 개시된 공정에서, 다이는 (타겟 웨이퍼 상의 솔더 패드들과 같은 개재 구조들과는 달리) 타겟 웨이퍼에 직접, 예컨대, SOI 기판의 디바이스 층에 또는 디바이스 층 위에 배치된 얇은 절연(예컨대, 산화물) 층에 직접 본딩된다는 것 또한 주목할 가치가 있다. 유익하게는, 다양한 실시예들에 따른 마이크로-전사 인쇄를 이용하는 다이-대-웨이퍼 본딩이, 상업적으로 입수 가능한 제작 장치 및 도구들과, 높은 스루풋 제작을 할 수 있는 공정 단계들을 사용하여 구현될 수 있고, 타겟 웨이퍼에 (예컨대, 디바이스 층에, 또는 그 위에 배치된 얇은 절연층에) 다이를 직접 본딩하는 것을 허용한다.
다음의 번호 부여된 예들은 예시적인 실시예들이다.
1. 다이를 포함하는 중간 처리 웨이퍼 구조를 생성하기 위해, 마이크로-전사 인쇄에 의해, 접착제 층이 코팅된 기판을 포함하는 중간 처리 웨이퍼 상으로 소스 웨이퍼로부터의 복수의 다이를 전사하는 단계; 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계; 및 상기 중간 처리 웨이퍼의 기판 및 접착제 층을 제거하여, 다이를 상기 타겟 웨이퍼에 본딩된 채로 남겨두는 단계를 포함하는, 방법.
2. 예 1에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계는, 상기 복수의 다이의 본딩 표면들 또는 상기 타겟 웨이퍼의 본딩 표면 중 적어도 하나를 플라즈마 활성화시키는 단계와, 상기 복수의 다이와 상기 타겟 웨이퍼 사이에 초기 본드의 형성을 유발하기 위해 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 배치하는 단계를 포함하는, 방법.
3. 예 2에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계는, 초기 본드 형성을 유발하기에 앞서 상기 타겟 웨이퍼와 상기 중간 처리 웨이퍼 구조를 정렬시키는 단계를 더 포함하는, 방법.
4. 예 2 또는 예 3에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계는, 열 및 압력의 인가에 의해 상기 초기 본드를 어닐링하는 단계를 더 포함하는, 방법.
5. 예 2 또는 예 3에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계는, 진공 지원 웨이퍼 대 웨이퍼 본딩을 더 포함하는, 방법.
6. 예 1 내지 예 5 중 어느 한 예에 있어서, 기판 층과 상기 다이를 포함하는 층 사이의 소스 웨이퍼에 형성된 리프트 오프 층을 선택적으로 에칭함으로써 상기 소스 웨이퍼에 상기 다이를 형성하는 단계를 더 포함하는, 방법.
7. 예 1 내지 예 6 중 어느 한 예에 있어서, 상기 소스 웨이퍼는 상기 다이가 현수되는 테더 재료의 최상층을 포함하며, 상기 복수의 다이를 전사하는 단계는, 상기 소스 웨이퍼로부터 상기 다이를 피킹하는 단계, 및 상기 다이의 로케이션들에서 상기 테더 재료와 접촉되는 마이크로-전사 인쇄 스탬프를 사용하여 상기 다이를 상기 중간 처리 웨이퍼의 상기 접착제 층 상으로 배치시키는 단계를 포함하는, 방법.
8. 예 7에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하기에 앞서 상기 다이로부터 상기 테더 재료를 제거하는 단계를 더 포함하는, 방법.
9. 예 8에 있어서, 상기 테더 재료는 습식 에치에 의해 제거되는, 방법.
10. 예 7에 있어서, 상기 테더 재료는 상기 다이에 형성될 디바이스의 디바이스 구조의 일부를 형성하도록 상기 다이 상에 유지되는, 방법.
11. 예 7 내지 예 10 중 어느 한 예에 있어서, 상기 테더 재료는 실리콘 질화물, 실리콘 산화물, 또는 포토레지스트 중 적어도 하나를 포함하는, 방법.
12. 예 1 내지 예 11 중 어느 한 예에 있어서, 상기 다이는 복수의 재료 층들을 포함하며, 상기 층들 중 적어도 하나는 상기 타겟 웨이퍼의 재료와는 상이한, 방법.
13. 예 1 내지 예 12 중 어느 한 예에 있어서, 상기 다이는 하나 이상의 화합물 반도체 재료들을 포함하고 상기 타겟 웨이퍼는 실리콘 온 절연체 웨이퍼인, 방법.
14. 예 1 내지 예 13 중 어느 한 예에 있어서, 상기 접착제 층은 에폭시 또는 포토레지스트 중 적어도 하나를 포함하는, 방법.
15. 예 1 내지 예 14 중 어느 한 예에 있어서, 상기 중간 처리 웨이퍼의 상기 기판 및 접착제 층은 습식 에칭에 의해 제거되는, 방법.
16. 예 1 내지 예 15 중 어느 한 예에 있어서, 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하기에 앞서 상기 타겟 웨이퍼를 패터닝하는 단계를 더 포함하는, 방법.
17. 예 1 내지 예 16 중 어느 한 예에 있어서, 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하고 상기 중간 처리 웨이퍼의 기판 및 접착제 층을 제거한 후 상기 다이를 패터닝하는 단계를 더 포함하는, 방법.
18. 예 1 내지 예 17 중 어느 한 예에 있어서, 상기 다이는 500 ㎛ 미만의 측방향 치수들을 갖는, 방법.
19. 예 1 내지 예 18 중 어느 한 예에 있어서, 상기 다이는 100 ㎛ 미만의 최소 측방향 치수들을 갖는, 방법.
20. 실리콘 온 절연체(SOI) 기판; 및 상기 SOI 기판에 본딩되는 III-V 재료의 다이 - 상기 다이의 최소 측방향 치수는 100 ㎛ 미만 - 를 포함하며, SOI 기판에의 상기 다이의 본딩은, 다이를 포함하는 중간 처리 웨이퍼 구조를 생성하기 위해 접착제 층이 코팅된 기판을 포함하는 중간 처리 웨이퍼 상에 소스 웨이퍼로부터의 마이크로-전사 인쇄에 의해 다이를 전사하는 것, SOI 기판에 다이 하향으로 중간 처리 웨이퍼 구조를 본딩하는 것, 및 중간 처리 웨이퍼의 기판 및 접착제 층을 제거하여, 다이를 SOI 기판에 본딩된 채로 남겨 두는 것으로부터 생겨나는, 반도체 구조.
21. 예 20에 있어서, 상기 SOI 기판에 본딩되는 III-V 재료의 제2 다이를 더 포함하고, 상기 제2 다이의 최소 측방향 치수는 100 ㎛ 미만이며, III-V 재료의 상기 제1 및 제2 다이는 에피 층 구조에서 상이한, 반도체 구조.
본 발명의 주제가 특정 예시적인 실시예들을 참조하여 설명되었지만, 다양한 수정들 및 변경들이 본 발명의 주제의 더 넓은 범위로부터 벗어남 없이 이들 실시예들에 대해 이루어질 수 있다는 것이 명백할 것이다. 따라서, 명세서 및 도면들은 제한하는 의미보다는 예시적인 것으로 간주되는 것들이다.

Claims (20)

  1. 방법으로서,
    복수의 다이를 포함하는 중간 처리 웨이퍼 구조를 생성하기 위해, 마이크로-전사 인쇄에 의해, 소스 웨이퍼로부터 접착제 층이 코팅된 기판을 포함하는 중간 처리 웨이퍼 상으로 복수의 다이를 전사하는 단계 - 상기 소스 웨이퍼는 상기 복수의 다이가 현수되는(suspended) 테더 재료의 최상층을 포함하며, 상기 복수의 다이를 전사하는 단계는, 상기 소스 웨이퍼로부터 상기 복수의 다이를 피킹(picking)하는 단계, 및 상기 복수의 다이의 로케이션들에서 상기 테더 재료와 접촉되는 마이크로-전사 인쇄 스탬프를 사용하여 상기 복수의 다이를 상기 중간 처리 웨이퍼의 상기 접착제 층 상으로 배치시키는 단계를 포함함-;
    타겟 웨이퍼 상에 다이 하향(die-down)으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계 - 상기 본딩하는 단계는 상기 복수의 다이의 본딩 표면들 또는 상기 타겟 웨이퍼의 본딩 표면 중 적어도 하나를 플라즈마 활성화시키는 단계, 및 상기 복수의 다이와 상기 타겟 웨이퍼 사이에 초기 본드의 형성을 유발하기 위해 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 배치하는 단계를 포함함 -; 및
    상기 중간 처리 웨이퍼의 기판 및 접착제 층을 제거하여, 상기 복수의 다이를 상기 타겟 웨이퍼에 본딩된 채로 남겨두는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계는, 초기 본드 형성을 유발하기에 앞서 상기 중간 처리 웨이퍼 구조를 상기 타겟 웨이퍼와 정렬시키는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계는, 열 및 압력의 인가에 의해 상기 초기 본드를 어닐링하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하는 단계는, 진공 지원 웨이퍼 대 웨이퍼 본딩을 더 포함하는, 방법.
  5. 제1항에 있어서, 기판 층과 상기 복수의 다이를 포함하는 층 사이의 상기 소스 웨이퍼에 형성된 리프트 오프 층을 선택적으로 에칭함으로써 상기 소스 웨이퍼에 상기 복수의 다이를 형성하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하기에 앞서 상기 복수의 다이로부터 상기 테더 재료를 제거하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서, 상기 테더 재료는 습식 에치에 의해 제거되는, 방법.
  8. 제1항에 있어서, 상기 테더 재료는 상기 복수의 다이에 형성될 디바이스의 디바이스 구조의 일부를 형성하도록 상기 복수의 다이 상에 유지되는, 방법.
  9. 제1항에 있어서, 상기 테더 재료는 실리콘 질화물, 실리콘 산화물, 또는 포토레지스트 중 적어도 하나를 포함하는, 방법.
  10. 제1항에 있어서, 상기 복수의 다이는 복수의 재료 층들을 포함하며, 상기 층들 중 적어도 하나는 상기 타겟 웨이퍼의 재료와는 상이한, 방법.
  11. 제1항에 있어서, 상기 복수의 다이는 하나 이상의 화합물 반도체 재료들을 포함하고, 상기 타겟 웨이퍼는 실리콘 온 절연체 웨이퍼인, 방법.
  12. 제1항에 있어서, 상기 접착제 층은 에폭시 또는 포토레지스트 중 적어도 하나를 포함하는, 방법.
  13. 제1항에 있어서, 상기 중간 처리 웨이퍼의 기판 및 접착제 층은 습식 에칭에 의해 제거되는, 방법.
  14. 제1항에 있어서, 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하기에 앞서 상기 타겟 웨이퍼를 패터닝하는 단계를 더 포함하는, 방법.
  15. 제1항에 있어서, 타겟 웨이퍼 상에 다이 하향으로 상기 중간 처리 웨이퍼 구조를 본딩하고 상기 중간 처리 웨이퍼의 기판 및 접착제 층을 제거한 후 상기 복수의 다이를 패터닝하는 단계를 더 포함하는, 방법.
  16. 제1항에 있어서, 상기 복수의 다이는 100mm 미만의 최소 측방향 치수들을 갖는, 방법.
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