JP2018196168A - 力率改善回路 - Google Patents

Abstract

【課題】入力電圧に対する誤差増幅器の出力の依存性を低下させる力率改善回路。【解決手段】交流電源１の交流電圧を整流する整流回路２の出力両端に接続され、リアクトルＬ１とトランスＴの一次巻線Ｐとスイッチング素子Ｑ１との直列回路と、トランスの一次巻線とスイッチング素子との直列回路に接続され、整流素子Ｄｏと平滑コンデンサＣｏとからなる整流平滑回路と、平滑コンデンサの出力電圧と基準電圧との誤差電圧と整流回路の出力電圧とを乗算する乗算器１１と、乗算器の出力を第１係数倍するＣ倍回路３と、Ｃ倍回路からのＣ倍された乗算器の出力に整流回路の出力を加算して得られた加算出力を乗算器に出力する加算器４と、乗算器の出力とトランスの二次巻線に発生する電圧を整流平滑して得られた電圧とに基づきパルス信号を生成し、パルス信号によりスイッチング素子をオンオフさせる制御回路１３とを備える。【選択図】図１

Description

本発明は、力率改善回路に関する。

図６は、従来の力率改善回路の回路構成図である（特許文献１）。この力率改善回路は、交流電源１の交流電圧を全波整流回路２で整流し、得られた整流電圧を平滑コンデンサＣ１を介してリアクトルＬ１とトランスＴの一次巻線ＰとＭＯＳＦＥＴからなるスイッチング素子Ｑ１との直列回路に供給する。スイッチング素子Ｑ１は、ドライブ回路１４からのＰＷＭ信号によりオンオフする。

トランスＴとスイッチング素子Ｑ１との直列回路には、ダイオードＤｏとコンデンサＣｏとの直列回路が接続されている。ダイオードＤｏとコンデンサＣｏは、整流平滑回路を構成し、トランスＴの一次巻線ＰとダイオードＤｏとの接続点に発生したスイッチング電圧を整流平滑して整流平滑電圧を出力電圧として負荷ＲＬに出力する。コンデンサＣｏの両端には抵抗Ｒ１と抵抗Ｒ２との直列回路とが接続されている。

トランスＴは、スイッチング素子Ｑ１のドレインに接続される一次巻線Ｐと一次巻線Ｐに電磁結合する二次巻線Ｓとからなる。一次巻線Ｐと二次巻線Ｓとの巻数比は、１：Ｎ（整数）である。二次巻線Ｓの両端にはダイオードＤ１と抵抗Ｒ５との直列回路が接続されている。

二次巻線Ｓの両端に発生した電圧は、ダイオードＤ１と抵抗Ｒ５により、スイッチング素子Ｑ１のドレイン電流に対応した電圧ＣＳに変換される。スイッチング素子Ｑ１のドレイン電流に対応した電圧ＣＳは、変換回路１５により、リアクトルＬ１に流れる電流に対応した電流ＶＬに変換される。この電流ＶＬが加算器１２に入力される。

力率改善回路は、さらに、誤差増幅器１０、位相補正回路Ｈ１、位相補正回路Ｈ２、基準電源Ｖｒｅｆ、乗算器１１、加算器１２、ＰＷＭコンパレータ１３、ドライブ回路１４を備えている。誤差増幅器１０は、基準電源Ｖｒｅｆの基準電圧と、負荷ＲＬの出力電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧との誤差電圧を増幅してＣＯＭＰ電圧として乗算器１１に出力する。誤差増幅器１０と接地間には、位相補正回路Ｈ１が接続される。位相補正回路Ｈ１は、制御の安定性向上のための位相補正用の回路である。

乗算器１１は、全波整流回路２からの交流入力電圧を抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧ＶＡＣと誤差増幅器１０のＣＯＭＰ電圧と係数Ａとを乗算し、乗算出力ＶＩＲＥＦを入力電流目標値として加算器１２に出力する。

加算器１２は、乗算器１１からの乗算出力ＶＩＲＥＦから、スイッチング素子Ｑ１のドレインに流れる電流波形から生成された入力電流ＶＬを差し引き、得られた値をＰＷＭコンパレータ１３に出力する。加算器１２と接地間には、位相補正回路Ｈ２が接続される。位相補正回路Ｈ２は、制御の安定性向上のための位相補正用の回路である。

ＰＷＭコンパレータ１３は、加算器１２からの加算出力と三角波信号とを比較することによりＰＷＭ信号（パルス幅変調信号）を生成する。ドライブ回路１４は、ＰＷＭコンパレータ１３からのＰＷＭ信号によりスイッチング素子Ｑ１をオンオフさせる。このようにして、入力電圧に相似な電流を生成し、力率改善動作を行う。

また、特許文献２に記載された力率改善回路では、入力電圧のレベルにより、ＩＣに入力する交流入力電圧の抵抗比を切り替えている。

特開平２−７８６９号公報 特開２０１２−１３５０８０号公報

しかしながら、特許文献１では、乗算器１１は、全波整流回路２からの入力電圧と誤差増幅器１０のＣＯＭＰ電圧とを乗算するため、誤差増幅器１０のＣＯＭＰ電圧は、入力電圧に依存する。出力電力を一定とし、入力電圧を上げると、入力電流は出力電力を入力電圧で除算したものであるから、入力電流は下がる。このため、乗算器１１の出力も下がる。

また、乗算器１１により入力電圧が上がると誤差増幅器の出力が下がる。このため、誤差増幅器１０のＣＯＭＰ電圧は、交流入力電圧の二乗に反比例する。このため、入力電圧が低い場合、乗算器１１や誤差増幅器１０のダイナミックレンジの限界により出力電力が所望電力まで取れなくなる。

また、入力電圧が高い場合、誤差増幅器１０のＣＯＭＰ電圧低下により、出力電圧リプルによる誤差増幅器１０のＣＯＭＰ電圧のリプルの影響が大きくなり、ＣＯＭＰ電圧とＶＡＣ電圧を乗算し生成される正弦波の目標電流が歪み、力率が低下する。

また、入力電圧が高い場合、誤差増幅器１０のＣＯＭＰ電圧が小さい範囲で動作することにより、力率低下や制御困難が発生する。このため、入力電圧範囲を広く取ることができなかった。

特許文献２では、抵抗比の切り替わりが不連続となり、入力電圧の切り替え付近で不安定になる可能性がある。また、商用交流５０Ｈｚの全波整流波形を生成できる長い時定数のフィルタが必要となり、フィルタをＩＣ内に取り込む場合、複雑化又はチップサイズが大きくなる。

本発明の課題は、入力電圧に対する誤差増幅器の出力の依存性を低下させ、広い入力電圧範囲で高力率となる力率改善回路を提供することにある。

本発明に係る力率改善回路は、交流電源の交流電圧を整流する整流回路と、一次巻線と二次巻線とを有するトランスと、前記整流回路の出力両端に接続され、リアクトルと前記トランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、前記トランスの一次巻線と前記スイッチング素子との直列回路に接続され、整流素子と平滑コンデンサとからなる整流平滑回路と、前記平滑コンデンサの出力電圧と基準電圧との誤差電圧と前記整流回路の出力電圧とを乗算する乗算器と、前記乗算器の出力を第１係数倍する係数倍回路と、前記係数倍回路からの第１係数倍された前記乗算器の出力に前記整流回路の出力を加算して得られた加算出力を前記乗算器に出力する加算器と、前記乗算器の出力と前記トランスの二次巻線から変換された電流に基づきパルス信号を生成し、前記パルス信号により前記スイッチング素子をオンオフさせる制御回路とを備えることを特徴とする。

また、本発明に係る力率改善回路は、交流電源の交流電圧を整流する整流回路と、前記整流回路の出力両端に接続され、リアクトルとスイッチング素子と電流検出抵抗とが直列に接続された直列回路と、前記スイッチング素子と前記電流検出抵抗の直列回路に接続され、整流素子と平滑コンデンサとからなる整流平滑回路と、前記平滑コンデンサの出力電圧と基準電圧との誤差電圧と前記整流回路の出力電圧とを乗算する乗算器と、前記乗算器の出力を第１係数倍する係数倍回路と、前記係数倍回路からの第１係数倍された前記乗算器の出力に前記整流回路の出力を加算して得られた加算出力を前記乗算器に出力する加算器と、前記乗算器の出力と前記電流検出抵抗の両端に発生する電圧とに基づきパルス信号を生成し、パルス信号により前記スイッチング素子をオンオフさせる制御回路とを備えることを特徴とする。

また、本発明に係る力率改善回路は、交流電源の交流電圧を整流する整流回路と、前記整流回路の出力両端に接続され、リアクトルとスイッチング素子と電流検出抵抗とが直列に接続された直列回路と、前記スイッチング素子と前記電流検出抵抗の直列回路に接続され、整流素子と平滑コンデンサとからなる整流平滑回路と、前記電流検出抵抗に流れる電流を前記リアクトルに流れる電流に変換する変換回路と、前記平滑コンデンサの出力電圧と基準電圧との誤差電圧と前記整流回路の出力電圧とを乗算する乗算器と、前記乗算器の出力を第１係数倍する係数倍回路と、前記係数倍回路からの第１係数倍された前記乗算器の出力に前記整流回路の出力を加算して得られた加算出力を前記乗算器に出力する加算器と、前記乗算器の出力と前記変換回路で変換された前記リアクトルに流れる電流に対応する信号とに基づきパルス信号を生成し、パルス信号により前記スイッチング素子をオンオフさせる制御回路とを備えることを特徴とする。

本発明によれば、係数倍回路が乗算器の出力を第１係数倍し、加算器が係数倍回路からの第１係数倍された乗算器の出力に整流回路の出力を加算して得られた加算出力を乗算器に出力する。

入力電圧が上がった場合、整流回路の出力は上がるが、出力電力を一定とすると、入力電流は、下がる。乗算器出力と入力電流は、比例するため、整流回路の出力と乗算器出力とを加算した加算出力を乗算器に入力することにより、入力された信号のレベルの入力電圧変動を打ち消し合う方向となり、誤差増幅器の出力の変動を抑制することができる。即ち、乗算器出力をフィードバックすることにより、入力電圧に対する誤差増幅器の出力の変動を軽減することができる。これにより広い入力電圧範囲に対し高い力率を得ることができる。

本発明の実施例１に係る力率改善回路の回路構成図である。 本発明の実施例１に係る力率改善回路の交流入力電圧に対する誤差増幅器の出力電圧の特性を示す図である。 本発明の実施例１に係る力率改善回路の出力電力に対する誤差増幅器の出力電圧の特性を示す図である。 本発明の実施例２に係る力率改善回路の回路構成図である。 本発明の実施例３に係る力率改善回路の回路構成図である。 従来の力率改善回路の回路構成図である。 従来の力率改善回路の交流入力電圧に対する誤差増幅器の出力電圧の特性を示す図である。 従来の力率改善回路の出力電力に対する誤差増幅器の出力電圧の特性を示す図である。

以下、本発明の実施の形態の力率改善回路について、図面を参照しながら詳細に説明する。

（実施例１）
図１は、本発明の実施例１に係る力率改善回路の回路構成図である。実施例１に係る力率改善回路は、図６に示す従来の力率改善回路の回路構成図に対して、Ｃ倍回路３、加算器４を追加したことを特徴とする。

Ｃ倍回路３、加算器４以外の構成については、既に図６において説明したので、ここでは、Ｃ倍回路３、加算器４の構成についてのみ説明する。なお、ＰＷＭコンパレータ１３は、本発明の制御回路に対応する。

Ｃ倍回路３は、乗算器１１の出力を第１係数Ｃ倍して加算器４に出力する。Ｃ倍回路３は、例えば、乗算器１１の出力両端に図示しない第１抵抗と第２抵抗とからなる直列回路が接続され、第１抵抗と第２抵抗との接続点から乗算器１１の出力を第１係数Ｃ倍した電圧を取り出して加算器４に出力する。

加算器４は、Ｃ倍回路３からの第１係数Ｃ倍された乗算器１１の出力に全波整流回路２の出力を抵抗Ｒ３，Ｒ４で分圧した電圧ＶＡＣを加算して得られた加算出力を乗算器１１に出力する。

次にこのように構成された実施例１に係る力率改善回路の動作を説明する。まず、乗算器１１の出力をＶＩＲＥＦとする。Ｃ倍回路３は、乗算器１１の出力ＶＩＲＥＦを第１係数Ｃ倍して加算器４に出力する。このため、加算器４には、Ｃ・ＶＩＲＥＦの電圧が入力される。

次に、加算器４は、Ｃ倍回路３からの第１係数Ｃ倍された乗算器１１の出力Ｃ・ＶＩＲＥＦに全波整流回路２の出力を抵抗Ｒ３，Ｒ４で分圧した電圧ＶＡＣを加算して得られた加算出力に第２係数Ｂを乗算して乗算器１１に出力する。このため、乗算器１１には、Ｂ（Ｃ・ＶＩＲＥＦ＋ＶＡＣ）の電圧が入力される。

次に、乗算器１１は、加算器４からのＢ（Ｃ・ＶＩＲＥＦ＋ＶＡＣ）の電圧に、第３係数Ａと、誤差増幅器１０のＣＯＭＰ電圧とを乗算する。この乗算出力が電圧ＶＩＲＥＦとなるので、式（１）が成立する。

Ａ・Ｂ（Ｃ・ＶＩＲＥＦ＋ＶＡＣ）ＣＯＭＰ＝ＶＩＲＥＦ …（１）
式（１）より
ＣＯＭＰ＝ＶＩＲＥＦ／｛Ａ・Ｂ（Ｃ・ＶＩＲＥＦ＋ＶＡＣ）｝…（２）
ＶＩＲＥＦはリアクトル電流ＩＬからＶＬの変換インピーダンスをＲｘとすると（ＶＬ＝Ｒｘ・ＩＬ）、式（３）が成立する。

ＶＩＲＥＦ＝Ｒｘ・ＩＬ＝Ｒｘ・Ｐｏ／Ｖｉｎ …（３）
ここで、Ｖｉｎは入力電圧、Ｐｏは、出力電力である。式（２）（３）より、各入力電圧Ｖｉｎ、出力電力Ｐｏに対する誤差増幅器１０のＣＯＭＰ電圧を求めることができる。

ＶＡＣ＝Ｒ３・Ｖｉｎ／（Ｒ３＋Ｒ４）＝ｋ・Ｖｉｎ…（４）
とすると、式（２）のＶＩＲＥＦと式（４）のＶＡＣを式（３）に代入して、
ＣＯＭＰ＝（Ｒｘ・Ｐｏ／Ｖｉｎ）／｛Ａ・Ｂ（Ｃ・Ｒｘ・Ｐｏ／Ｖｉｎ＋ｋ・Ｖｉｎ）｝＝１／｛Ａ・Ｂ（Ｃ＋ｋ・Ｖｉｎ^２／Ｒｘ・Ｐｏ）｝ …（５）
式（５）からもわかるように、係数Ｃが分母に入るため、入力電圧Ｖｉｎが小さい時、入力電圧Ｖｉｎの二乗に反比例する度合いが減少する。このため、係数Ａ、係数Ｂ、係数Ｃを適切に設定することにより、入力電圧Ｖｉｎの依存性を下げることができる。

なお、係数Ｃ＝０の場合には、乗算器１１の出力のフィードバック経路がない図６に示す従来の回路と同じになる。

図６に示す従来の回路のＣＯＭＰ電圧は、
ＣＯＭＰ＝Ｒｘ・Ｐｏ／Ａ・ｋ・Ｖｉｎ^２ …（６）
式（６）からもわかるように、ＣＯＭＰ電圧は、入力電圧Ｖｉｎの二乗に反比例して低下する。

簡単のために、直流入力を想定し、Ｖｉｎ＝８５ＶＰｏ＝１８００Ｗの時、ＣＯＭＰ電圧＜２．５ＶになるようにＡ，Ｂ，Ｃ，Ｒｘを決める。定数Ｒｘ＝０．０５、Ａ＝１／２．５、Ｂ＝０．６８、Ｃ＝１、ＶＡＣ＝Ｖｉｎ／１６０とする。Ｖｉｎ＝８５ＶＰｏ＝１８００Ｗの時、ＣＯＭＰ電圧＝２．４５Ｖとなる。一方、Ｖｉｎ＝２６５ＶＰｏ＝４４００Ｗの時のＣＯＭＰ電圧は、式（５）から１．２２Ｖとなる。

比較のため、従来回路図６で８５Ｖ入力Ｐｏ＝１８００Ｗの場合、ＣＯＭＰ電圧が２．５Ｖ程度になるように定数を決めると、Ｒｘ＝０．０２５、Ａ＝１／２．５、ＶＡＣ＝Ｖｉｎ／１６０と設定する。

従来の回路のＣＯＭＰ電圧は、０．６３Ｖであり、実施例１の回路のＣＯＭＰ電圧の方が従来の回路のＣＯＭＰ電圧よりも高くすることができる。

図２に実施例１に係る力率改善回路の交流入力電圧に対する誤差増幅器の出力電圧の特性を示す。図３に実施例１に係る力率改善回路の出力電力に対する誤差増幅器の出力電圧の特性を示す。図７に従来の力率改善回路の交流入力電圧に対する誤差増幅器の出力電圧の特性を示す。図８に従来の力率改善回路の出力電力に対する誤差増幅器の出力電圧の特性を示す。

図２に示すように、高電圧入力時にもＣＯＭＰ電圧が従来のそれよりも大きくなっている。このため、実施例１に係る力率改善回路は、従来の回路よりも高い力率となり、また、ノイズに対してもより安定に制御することができる。

このように実施例１に係る力率改善回路によれば、Ｃ倍回路３が乗算器１１の出力を第１係数Ｃ倍し、加算器４がＣ倍回路３からの第１係数Ｃ倍された乗算器１１の出力に全波整流回路２の電圧を抵抗分圧した電圧ＶＡＣを加算して得られた加算出力を乗算器１１に出力する。

入力電圧が上がった場合、全波整流回路２の電圧ＶＡＣは上がるが、出力電力を一定とすると、入力電流は、下がる。乗算器出力と入力電流は、比例するため、全波整流回路２の電圧ＶＡＣと乗算器出力とを加算した加算出力を乗算器１１に入力することにより、入力された信号のレベルの入力電圧変動を打ち消し合う方向となり、誤差増幅器１０の出力の変動を抑制することができる。

また、入力電圧が下がった時、多く流す目標入力電流信号を電圧ＶＡＣに加算することにより、ＶＡＣ側の入力電圧の低下を補い、入力電圧の変化に対してＣＯＭＰ電圧の変化を少なくするように動作する。

即ち、乗算器出力をフィードバックすることにより、入力電圧に対する誤差増幅器１０の出力の変動を軽減することができる。

また、係数Ａと係数Ｂと係数Ｃとを誤差増幅器１０の出力低下が所定値以下になるように設定することで、低い入力電圧時のＣＯＭＰ電圧をそのままとし、高い入力電圧時のＣＯＭＰ電圧を上げることができる。

（実施例２）
図４は、本発明の実施例２に係る力率改善回路の回路構成図である。実施例２に係る力率改善回路は、実施例１に係る力率改善回路のトランスＴ、ダイオードＤ１、抵抗Ｒ５を削除し、スイッチング素子Ｑ１のソースとグランドとの間に電流検出抵抗Ｒｄを接続した。

電流検出抵抗Ｒｄは、リアクトルＬ１に流れる電流を検出して加算器１２ａに出力する。加算器１２ａは、乗算器１１の出力ＶＩＲＥＦから、電流検出抵抗Ｒｄで検出されたスイッチング素子Ｑ１に流れる電流を差し引き、得られた値をＰＷＭコンパレータ１３に出力する。

図４に示す実施例２に係る力率改善回路のその他の構成及び動作は、図１に示す実施例１に係る力率改善回路の構成及び動作と同様であるので、その説明は省略する。

このように実施例２に係る力率改善回路によっても、実施例１に係る力率改善回路の効果と同様な効果が得られる。

（実施例３）
図５は、本発明の実施例３に係る力率改善回路の回路構成図である。実施例３に係る力率改善回路は、実施例２に係る力率改善回路に対して、スイッチング素子Ｑ１のソースと電流検出抵抗Ｒｄとの接続点と加算器１２ａとの間に変換回路１６を接続した。

変換回路１６は、電流検出抵抗Ｒｄに流れる電流を入力し、電流検出抵抗に流れる電流をリアクトルＬ１に流れる電流に変換し、加算器１２ａに出力する。加算器１２ａは、乗算器１１の出力ＶＩＲＥＦから、変換回路１６で変換されたリアクトルＬ１に流れる電流を差し引き、得られた値をＰＷＭコンパレータ１３に出力する。

図５に示す実施例３に係る力率改善回路のその他の構成及び動作は、図１に示す実施例１に係る力率改善回路の構成及び動作と同様であるので、その説明は省略する。

このように実施例３に係る力率改善回路によっても、実施例１に係る力率改善回路の効果と同様な効果が得られる。

１ 交流電源
２ 全波整流回路
３ Ｃ倍回路
１０ 誤差増幅器
１１ 乗算器
４，１２ 加算器
１３ ＰＷＭコンパレータ
１４ ドライブ回路
１６ 変換回路
Ｌ１ リアクトル
Ｑ１ スイッチング素子
Ｔ トランス
Ｄ１ ダイオード
Ｃｏ，Ｃ１，Ｃ２ コンデンサ
Ｐ 一次巻線
Ｓ 二次巻線
Ｒ１〜Ｒ４ 抵抗
ＲＬ 負荷
Ｒｄ 電流検出抵抗

Claims (5)

1. 交流電源の交流電圧を整流する整流回路と、
   一次巻線と二次巻線とを有するトランスと、
   前記整流回路の出力両端に接続され、リアクトルと前記トランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、
   前記トランスの一次巻線と前記スイッチング素子との直列回路に接続され、整流素子と平滑コンデンサとからなる整流平滑回路と、
   前記平滑コンデンサの出力電圧と基準電圧との誤差電圧と前記整流回路の出力電圧とを乗算する乗算器と、
   前記乗算器の出力を第１係数倍する係数倍回路と、
   前記係数倍回路からの第１係数倍された前記乗算器の出力に前記整流回路の出力を加算して得られた加算出力を前記乗算器に出力する加算器と、
   前記乗算器の出力と前記トランスの二次巻線に発生する電圧から変換された電流に基づきパルス信号を生成し、前記パルス信号により前記スイッチング素子をオンオフさせる制御回路と、
   を備えることを特徴とする力率改善回路。
2. 交流電源の交流電圧を整流する整流回路と、
   前記整流回路の出力両端に接続され、リアクトルとスイッチング素子と電流検出抵抗とが直列に接続された直列回路と、
   前記スイッチング素子と前記電流検出抵抗の直列回路に接続され、整流素子と平滑コンデンサとからなる整流平滑回路と、
   前記平滑コンデンサの出力電圧と基準電圧との誤差電圧と前記整流回路の出力電圧とを乗算する乗算器と、
   前記乗算器の出力を第１係数倍する係数倍回路と、
   前記係数倍回路からの第１係数倍された前記乗算器の出力に前記整流回路の出力を加算して得られた加算出力を前記乗算器に出力する加算器と、
   前記乗算器の出力と前記電流検出抵抗の両端に発生する電圧とに基づきパルス信号を生成し、パルス信号により前記スイッチング素子をオンオフさせる制御回路と、
   を備えることを特徴とする力率改善回路。
3. 交流電源の交流電圧を整流する整流回路と、
   前記整流回路の出力両端に接続され、リアクトルとスイッチング素子と電流検出抵抗とが直列に接続された直列回路と、
   前記スイッチング素子と前記電流検出抵抗の直列回路に接続され、整流素子と平滑コンデンサとからなる整流平滑回路と、
   前記電流検出抵抗に流れる電流を前記リアクトルに流れる電流に変換する変換回路と、
   前記平滑コンデンサの出力電圧と基準電圧との誤差電圧と前記整流回路の出力電圧とを乗算する乗算器と、
   前記乗算器の出力を第１係数倍する係数倍回路と、
   前記係数倍回路からの第１係数倍された前記乗算器の出力に前記整流回路の出力を加算して得られた加算出力を前記乗算器に出力する加算器と、
   前記乗算器の出力と前記変換回路で変換された前記リアクトルに流れる電流に対応する信号とに基づきパルス信号を生成し、パルス信号により前記スイッチング素子をオンオフさせる制御回路と、
   を備えることを特徴とする力率改善回路。
4. 前記加算器は、第２係数を前記加算出力に乗算し、
   前記乗算器は、前記誤差電圧と、第３係数と、前記加算器からの前記第２係数と前記加算出力との乗算結果と、を乗算することを特徴とする請求項１又は請求項２又は請求項３記載の力率改善回路。
5. 前記第１係数と前記第２係数と前記第３係数とは、前記誤差増幅器の出力低下が所定値以下になるように設定されていることを特徴とする請求項４記載の力率改善回路。

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