JP6602194B2 - 力率改善回路及び力率改善方法 - Google Patents

Description

本発明は、リプル低減を図った力率改善回路及び力率改善方法に関する。

図６に力率改善回路を備えた従来の電源回路を示す。この電源回路は、５０Ｈｚあるいは６０Ｈｚの商用周波数電源である交流電源１０の力率を改善するための力率改善回路２０Ａと、力率改善回路２０Ａの出力電圧Ｖｏｕｔ１の昇圧又は降圧を行うＤＣ／ＤＣコンバータ３０とを備え、そのＤＣ／ＤＣコンバータ３０の出力側に負荷４０が接続されている。

力率改善回路２０Ａは、力率改善回路２０Ａの内部から交流電源１０側に放射するノイズをカットする入力フィルタ回路２１と、入力交流電圧Ｖｉｎの全波整流を行う整流器２２と、ノイズ除去用の入力キャパシタＣ１と、昇圧用のインダクタＬ１と、スイッチングトランジスタＭ１と、整流用のダイオードＤ１と、平滑用の出力キャパシタＣ２と、トランジスタＭ１のスイッチングを制御するゲートドライブ演算回路２５Ａとを備える。

ゲートドライブ演算回路２５Ａにおいて、２５１は整流器２２の出力側に現れる入力電圧Ｖｉｎ１（正弦波）の全体レベルを電圧Ｖｉｎ１’に調整する定数乗算器、２５２は出力キャパシタＣ２の出力側に現れる出力電圧Ｖｏｕｔ１の全体レベルを電圧Ｖｏｕｔ１’に調整する定数乗算器である。ＯＰ２は誤差増幅器であり、定数乗算器２５２でレベル調整された出力電圧Ｖｏｕｔ１’と目標出力電圧としての電圧基準値Ｖref１との誤差電圧Ｖｅｒを演算する。２５３はその誤差増幅器ＯＰ２から出力する誤差電圧ＶｅｒをＰＩ（比例・積分）演算して制御信号ＶＰＩを生成するＰＩ制御器である。２５４は乗算器であり、定数乗算器２５１から出力するレベル調整された入力電圧Ｖｉｎ１’のレベルを、ＰＩ制御器２５３から出力する制御信号ＶＰＩによってさらにレベル調整して電流基準値Ｉｒｅｆ２を生成する。ＣＰ２は電流比較器であり、乗算器２５４で得られる電流基準値Ｉｒｅｆ２よりもインダクタＬ１に流れるインダクタ電流Ｉ_Ｌが大きくなる（Ｉｒｅｆ１＜Ｉ_Ｌ）と、リセット信号Ｖｒを生成する。２５５は電流ゼロ検出器であり、インダクタＬ１のインダクタ電流Ｉ_Ｌのゼロ値を検出してセット信号Ｖｓを生成する。２５６はＳＲＦＦ回路であり、電流ゼロ検出器２５５から出力するセット信号Ｖｓが“Ｈ”になるとセットされてＱ出力を“Ｈ”にし、電流比較器ＣＰ２から出力するリセット信号Ｖｒが“Ｈ”になるとリセットされてＱ出力を“Ｌ”にする。２５７はドライバであり、ＳＲＦＦ回路２５６のＱ出力が“Ｈ”のときトランジスタＭ１をオンさせ、“Ｌ”のときオフさせる。

図７は図６説明したアナログ制御の力率改善回路２５Ａをデジタル制御の力率改善回路２５Ｂに置き換え、入力電圧Ｖｉｎ１、インダクタ電流Ｉ_Ｌ、出力電圧Ｖｏｕｔ１をデジタル信号に変換するＡ／Ｄ変換器２４１，２４２，２４３を備えたものである。このデジタル制御の力率改善回路２５Ｂを構成する要素は、力率改善回路２５Ａを構成する要素の機能と同じであるので、同じ符号をつけている。

図６、図７に示した電源回路のゲートドライブ演算回路２５Ａ，２５Ｂは、図８に示すように臨界モードで動作する。インダクタ電流Ｉ_Ｌがゼロになったことが電流ゼロ検出器２５５で検出されると、ＳＲＦＦ回路２５６のＱ出力が“Ｈ”となって、トランジスタＭ１のゲート電圧Ｖｇが“Ｈ”になりそのトランジスタＭ１がオンし、インダクタ電流Ｉ_Ｌが増大傾向を示す。その後、そのインダクタ電流Ｉ_Ｌが乗算器２５４で得られる電流基準値Ｉｒｅｆ２を超えると、ＳＲＦＦ回路２５６のＱ出力が“Ｌ”となって、トランジスタＭ１のゲート電圧Ｖｇが“Ｌ”に変化してそのトランジスタＭ１がオフになり、インダクタ電流Ｉ_Ｌが減少傾向に反転する。トランジスタＭ１のオン／オフによって鋸歯形状に変化するインダクタ電流Ｉ_Ｌの平均値が入力電流Ｉｉｎとなる。

このようにして、ゲートドライブ演算回路２５Ａ（又は２５Ｂ）によってトランジスタＭ１のスイッチングが制御されることで、インダクタ電流Ｉ_Ｌの平均値である入力電流Ｉｉｎが、図９に示すように、入力電圧Ｖｉｎの波形と相似した同相の波形となり、力率の改善と高調波電流が規制される。以上説明したような力率改善回路については、例えば特許文献１に記載がある。

特開２００８−１９３８１８号公報

ところが、図６、図７で説明した力率改善回路２０Ａ，２０Ｂでは、ＤＣ／ＤＣコンバータ３０に入力する出力電圧Ｖｏｕｔ１に含まれるリプル電圧が大きくなる問題がある。このリプル電圧を小さくするには、出力キャパシタＣ２の容量値を大きくすればよいが、この手法を採用すると、コスト増大、基板面積増大を招く。また、リプル電圧によってピーク電流が大きくなるとノイズ増大の問題も惹起される。

本発明の目的は、出力キャパシタの容量を増大させることなく、出力信号に含まれるリプル電圧を効果的に低減でき、ノイズ成分も低減できるようにした力率改善回路及び力率改善方法を提供することである。

上記目的を達成するために、請求項１にかかる発明の力率改善回路は、交流電圧を整流して第１の入力電圧を生成する整流器と、該整流器の出力側に接続された昇圧用のインダクタと、該インダクタに流れる電流をオン／オフするスイッチングトランジスタと、前記インダクタに流れる電流を整流するダイオードと、該ダイオードの出力電圧を平滑して出力電圧を生成する出力キャパシタと、前記インダクタに流れる電流の平均値が前記第１の入力電圧とほぼ相似形となるように前記スイッチングトランジスタのオン／オフを制御するゲートドライブ演算回路とを備えた力率改善回路において、前記ゲートドライブ演算回路は、前記インダクタに流れる電流のゼロ値を検出する電流ゼロ検出器と、前記第１の入力電圧のピーク付近のみのレベルを低減させて第２の入力電圧を演算するリファレンス演算器と、前記第２の入力電圧のレベルを前記出力電圧に対応して調整して電流基準値を生成する乗算器と、前記電流ゼロ検出器で前記インダクタの電流ゼロが検出されると前記スイッチングトランジスタをオンさせ、前記インダクタの電流が前記電流基準値を超えると前記スイッチングトランジスタをオフさせるＳＲＦＦ回路とを有し、前記リファレンス演算器は、前記第１の入力電圧に対して次式で与えられる係数Ｋ１を乗算して前記第２の入力電圧を得ることを特徴とする。

ただし、ａは定数、ωは２πｆであり、ｆは前記第１の入力電圧の周波数である。

請求項２にかかる発明の力率改善方法は、交流電圧を整流した第１の入力電圧を昇圧用のインダクタに印加し、該インダクタに流れる電流をスイッチングトランジスタによりオン／オフし、前記インダクタに流れる電流をダイオードで整流し出力キャパシタで平滑して出力電圧とし、前記インダクタに流れる電流の平均値が前記第１の入力電圧とほぼ相似形となるように前記スイッチングトランジスタのオン／オフを制御する力率改善方法において、前記インダクタに流れる電流がゼロ値になると前記スイッチングトランジスタをオンさせ、前記第１の入力電圧のピーク付近のみのレベルを低減させて第２の入力電圧を得、該第２の入力電圧を前記出力電圧に応じてレベル調整して電流基準値を得、前記インダクタに流れる電流が前記電流基準値を超えると前記スイッチングトランジスタをオンさせ、前記第２の入力電圧は、前記第１の入力電圧に対して次式で与えられる係数Ｋ１を乗算することで得ることを特徴とする。

ただし、ａは定数、ωは２πｆであり、ｆは前記第１の入力電圧の周波数である。

本発明によれば、整流器から出力する第１の入力電圧に対してそのピーク付近のみのレベルを低減させて当該ピーク付近が正弦波よりも歪んだ第２の入力電圧を生成し、この第２の入力電圧を使用して電流基準値を生成するので、インダクタに流れる電流の平均値のピーク部分が同様に低減する。このため、出力電圧に含まれるリプル電圧が効果的に低減され、出力キャパシタ容量を低減することができ、ノイズ成分も低減することができる。また、高調波電流を抑制することもできる。

本発明の実施例のゲートドライブ演算回路を備えた力率改善回路を有する電源回路の回路図である。 本実施例のリファレンス演算器で生成する全波整流電圧の波形図である。 本実施例の電源回路の入力電圧と入力電流の波形図である。 本実施例と従来例の電源回路の力率改善回路の出力電圧に含まれるリプル電圧の波形図である。 高調波電流規格値例と本実施例による電源回路の高調波電流例の特性図である。 従来のゲートドライブ演算回路を備えた力率改善回路を有する電源回路の回路図である。 別の従来のゲートドライブ演算回路を備えた力率改善回路を有する電源回路の回路図である。 従来の力率改善回路におけるインダクタの電流とスイッチングトランジスタのゲート電圧の波形図である。 従来の電源回路の入力電圧と入力電流の波形図である。

図１に力率改善回路を備えた本発明の１つの実施例の電源回路を示す。この電源回路は、５０Ｈｚあるいは６０Ｈｚの商用周波数電源である交流電源１０の力率を改善するための力率改善回路２０と、力率改善回路２０の出力電圧Ｖｏｕｔ１の昇圧又は降圧を行うＤＣ／ＤＣコンバータ３０とを備え、そのＤＣ／ＤＣコンバータ３０の出力側に負荷４０が接続されている。

力率改善回路２０は、力率改善回路２０の内部から交流電源１０側に放射するノイズをカットする入力フィルタ回路２１と、入力交流電圧Ｖｉｎの全波整流を行う整流器２２と、ノイズ除去用の入力キャパシタＣ１と、昇圧用のインダクタＬ１と、スイッチングトランジスタＭ１と、整流用のダイオードＤ１と、平滑用の出力キャパシタＣ２と、トランジスタＭ１のスイッチングを制御するデジタル回路で構成されたゲートドライブ演算回路２３と、整流器２２で全波整流された入力電圧Ｖｉｎ１、インダクタＬ１に流れるインダクタ電流Ｉ_Ｌ、出力キャパシタＣ２に得られる出力電圧Ｖｏｕｔ１を、それぞれアナログ信号からデジタル信号に変換するＡ／Ｄ変換器２４１，２４２，２４３を備える。

ゲートドライブ演算回路２３において、２３１は整流器２２の出力側に現れる第１の入力電圧Ｖｉｎ１（正弦波）の全体のレベルを電圧Ｖｉｎ１’に調整する定数乗算器、２３２はその電圧Ｖｉｎ１’のピーク付近のみのレベルを歪ませて低減させる演算を行って第２の入力電圧Ｖｉｎ２を生成するレファレンス演算器、２３３は出力キャパシタＣ２の出力側に現れる出力電圧Ｖｏｕｔ１の全体のレベルを電圧Ｖｏｕｔ１’に調整する定数乗算器である。ＯＰ１は誤差増幅器であり、定数乗算器２３３でレベル調整された出力電圧Ｖｏｕｔ１’と目標出力電圧である電圧基準値Ｖref１との誤差電圧Ｖｅｒを演算する。２３４はその誤差増幅器ＯＰ１で得られた誤差電圧ＶｅｒをＰＩ（比例・積分）演算して制御信号ＶＰＩを生成するＰＩ制御器である。２３５は乗算器であり、レファレンス演算器２３２から出力する入力電圧Ｖｉｎ２の全体レベルを、ＰＩ制御器２３４から出力する制御信号ＶＰＩによってさらにレベル調整して電流基準値Ｉｒｅｆ１を生成する。ＣＰ１は電流比較器であり、乗算器２３５で得られる電流基準値Ｉｒｅｆ１よりもインダクタＬ１に流れるインダクタ電流Ｉ_Ｌが大きくなる（Ｉｒｅｆ１＜Ｉ_Ｌ）と、リセット信号Ｖｒを生成する。２３６は電流ゼロ検出器であり、インダクタＬ１のインダクタ電流Ｉ_Ｌのゼロ値を検出してセット信号Ｖｓを生成する。２３７はＳＲＦＦ回路であり、電流ゼロ検出器２３６から出力するセット信号Ｖｓが“Ｈ”になるとセットされてＱ出力を“Ｈ”にし、電流比較器ＣＰ１から出力するリセット信号Ｖｒが“Ｈ”になるとリセットされてＱ出力を“Ｌ”にする。２３８はドライバであり、ＳＲＦＦ回路２３７のＱ出力が“Ｈ”のときトランジスタＭ１をオンさせ、“Ｌ”のときオフさせる。

本実施例の電源回路のゲートドライブ演算回路２３も、図８で説明した臨界モードで動作する。インダクタ電流Ｉ_Ｌがゼロになったことが電流ゼロ検出器２３６で検出されると、ＳＲＦＦ回路２３７のＱ出力が“Ｈ”となって、トランジスタＭ１のゲート電圧Ｖｇが“Ｈ”になりそのトランジスタＭ１がオンし、インダクタ電流Ｉ_Ｌが増大傾向を示す。その後、そのインダクタ電流Ｉ_Ｌが乗算器２３５で得られる電流基準値Ｉｒｅｆ１を超えると、ＳＲＦＦ回路２２３７のＱ出力が“Ｌ”となって、トランジスタＭ１のゲート電圧Ｖｇが“Ｌ”に変化してそのトランジスタＭ１がオフになり、インダクタ電流Ｉ_Ｌが減少傾向に反転する。トランジスタＭ１のオン／オフによって鋸歯形状に変化するインダクタ電流Ｉ_Ｌの平均値が入力電流Ｉｉｎとなる。

図６、図７で説明したように、従来回路では、定数乗算器２５１の出力電圧Ｖｉｎ１’をＰＩ電圧ＶＰＩによって調整した信号によって、インダクタ電流Ｉ_Ｌの電流基準値Ｉｒｅｆ２を生成し、この電流基準値Ｉｒｅｆ２を現在のインダクタ電流Ｉ_Ｌと比較することで、トランジスタＭ１のオフタイミングを作成していた。そしてこれにより、インダクタ電流Ｉ_Ｌの平均値である入力電流Ｉｉｎを制御していた。

この手法によれば、入力電流Ｉｉｎが入力電圧Ｖｉｎに相似形で同相の波形となるので、電源１０の力率改善を図ることはできるが、入力電流Ｉｉｎのピーク値が大きくなると、出力電圧Ｖｏｕｔ１に含まれるリプル電圧が大きくなり、出力キャパシタＣ２の容量を大きくしなければならなかった。

そこで本実施例では、乗算器２３５で生成される電流基準値Ｉｒｅｆ１のピーク値が緩和されるように、リファレンス演算器２３２において、式（１）に示すような係数Ｋ１を乗算する演算を行う。

ａは定数、ωは２πｆであり、ｆは入力電圧の周波数である。したがって、リファレンス演算器２３２で生成される入力電圧Ｖｉｎ２は、

となる。なお、入力電圧Ｖｉｎ１’は式（２）で表される。ｂは定数である。

このようにして得られる入力電圧Ｖｉｎ２は、図２に示すように、正弦波の波形に対してピーク部分が緩和されて歪んだ波形となる。この入力電圧Ｖｉｎ２の全体レベルが、乗算器２３５において、出力電圧Ｖｏｕｔ１に対応したＰＩ電圧ＶＰＩによって調整されて、電流基準値Ｉｒｅｆ１が生成される。

このことから、入力電圧Ｖｉｎ１’に対応した場合（図６、図７）の電流基準値Ｉｒｅｆ２に対して、本実施例の入力電圧Ｖｉｎ２に対応した電流基準値Ｉｒｅｆ１は、入力電圧Ｖｉｎ２のピーク部分のレベルが低くなる。したがって、電流比較器ＣＰ１の出力側に得られるリセット信号Ｖｒは、入力電圧Ｖｉｎ２のピーク部分においてその発生タイミングが早まる。つまり、電源１０の電圧Ｖｉｎの正弦波のピーク部分において、図６、図７で説明した例よりも、インダクタ電流Ｉ_Ｌの平均値である入力電流Ｉｉｎの値が小さくなり、出力電圧Ｖｏｕｔ１に含まれるリプル成分を低減することができる。

図４に、上記式（１）を用いてピーク部分を歪ませて緩和させた入力電圧Ｖｉｎ２を使用した本実施例の場合のリプル電圧Ｖｒｉｐ１と、入力電圧Ｖｉｎ１を歪ませずにそのまま用いた従来例の場合のリプル電圧Ｖｒｉｐ２の波形を示す。本実施例の場合のリプル電圧Ｖｒｉｐ１の方が、従来例の場合のリプル電圧Ｖｒｉｐ２よりも、約１５％だけレベルが低減していることが分かる。これにより、従来例で出力キャパシタＣ２の容量増大によりリプル電圧の低減を図っていた場合と比較すると、その出力キャパシタＣ２の容量を約１５％低減することができる。

図５に、電源回路の高調波電流（規格値）の例と本実施例による電源回路の高調波電流の例を示す。本実施例ではピーク部分を歪ませた入力電圧Ｖｉｎ２を使用することから高調波電流が発生しているが、いずれも規格値の範囲内に収まっていることがわかる。

１０：交流電源、２０，２０Ａ，２０Ｂ：力率改善回路、３０：ＤＣ／ＤＣコンバータ、４０：負荷
２１：入力フィルタ、２２：全波整流器、２３：ゲートドライブ演算回路、２４１〜２４３：Ａ／Ｄ変換器、２５Ａ，２５Ｂ：ゲートドライブ演算回路
２３１：定数演算器、２３２：レファレンス演算器、２３３：定数乗算器、２３４：ＰＩ制御器、２３５：乗算器、２３６：電流ゼロ検出器、２３７：ＳＲＦＦ回路、２３８：ドライバ
２５１：定数演算器、２５２：定数乗算器、２５３：ＰＩ制御器、２５４：乗算器、２５５：電流ゼロ検出器、２５６：ＳＲＦＦ回路、２５７：ドライバ

Claims (2)

1. 交流電圧を整流して第１の入力電圧を生成する整流器と、該整流器の出力側に接続された昇圧用のインダクタと、該インダクタに流れる電流をオン／オフするスイッチングトランジスタと、前記インダクタに流れる電流を整流するダイオードと、該ダイオードの出力電圧を平滑して出力電圧を生成する出力キャパシタと、前記インダクタに流れる電流の平均値が前記第１の入力電圧とほぼ相似形となるように前記スイッチングトランジスタのオン／オフを制御するゲートドライブ演算回路とを備えた力率改善回路において、
   前記ゲートドライブ演算回路は、前記インダクタに流れる電流のゼロ値を検出する電流ゼロ検出器と、前記第１の入力電圧のピーク付近のみのレベルを低減させて第２の入力電圧を演算するリファレンス演算器と、前記第２の入力電圧のレベルを前記出力電圧に対応して調整して電流基準値を生成する乗算器と、前記電流ゼロ検出器で前記インダクタの電流ゼロが検出されると前記スイッチングトランジスタをオンさせ、前記インダクタの電流が前記電流基準値を超えると前記スイッチングトランジスタをオフさせるＳＲＦＦ回路とを有し、
   前記リファレンス演算器は、前記第１の入力電圧に対して次式で与えられる係数Ｋ１を乗算して前記第２の入力電圧を得ることを特徴とする力率改善回路。
   

   

   ただし、ａは定数、ωは２πｆであり、ｆは前記第１の入力電圧の周波数である。
2. 交流電圧を整流した第１の入力電圧を昇圧用のインダクタに印加し、該インダクタに流れる電流をスイッチングトランジスタによりオン／オフし、前記インダクタに流れる電流をダイオードで整流し出力キャパシタで平滑して出力電圧とし、前記インダクタに流れる電流の平均値が前記第１の入力電圧とほぼ相似形となるように前記スイッチングトランジスタのオン／オフを制御する力率改善方法において、
   前記インダクタに流れる電流がゼロ値になると前記スイッチングトランジスタをオンさせ、
   前記第１の入力電圧のピーク付近のみのレベルを低減させて第２の入力電圧を得、
   該第２の入力電圧を前記出力電圧に応じてレベル調整して電流基準値を得、
   前記インダクタに流れる電流が前記電流基準値を超えると前記スイッチングトランジスタをオンさせ、
   前記第２の入力電圧は、前記第１の入力電圧に対して次式で与えられる係数Ｋ１を乗算することで得ることを特徴とする力率改善方法。
   

   

   ただし、ａは定数、ωは２πｆであり、ｆは前記第１の入力電圧の周波数である。
   

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