JP2018190052A - 処理装置及び生成装置 - Google Patents

Abstract

【課題】集積回路の入出力条件を変更することなく、集積回路を容易に対象装置に組み込むことを可能にすること。【解決手段】対象装置(20)と接続される処理装置(10)であって、学習により獲得した所定の能力を有し、所定の能力を発揮させるための入力信号の入力及び所定の能力を発揮することで出力される出力信号の出力を行う第１接続端子(1011)を備える第１回路(101)と、対象装置(20)から入力信号の入力を受け付け、対象装置に出力信号を出力する第２接続端子(103)と、第１接続端子及び第２接続端子と接続され、第１接続端子及び第２接続端子の間の接続関係を示すデータが書き込まれた第２回路(102)と、を有し、接続関係を示すデータは、接続関係の学習が行われることで生成される、処理装置を提供する。【選択図】図１

Description

本発明は、処理装置及び生成装置に関する。

従来から、ニューラルネットワークなどの人工知能技術（以下、「ＡＩ技術」という。）に関する研究が、幅広く行われている（例えば、特許文献１参照）。特に、深層学習（Deep Learning）と呼ばれるＡＩ技術の台頭により、例えば画像による対象物の認識技術は、ここ数年で認識率が急速に向上し、画像の分類については人の認識率を超えるレベルに到達しつつある。深層学習の技術は、画像の認識のみではなく、音声認識、個人認証、行動予測、文章の要約、自動翻訳、監視、自動運転、故障予測、センサデータの分析、楽曲のジャンル判定、コンテンツ生成、セキュリティシステム、その他幅広い分野への応用が期待されている。

特許第５８１６７７１号公報

今後、ＡＩ技術が進歩するに従い、汎用的な能力を有する集積回路が実現できることが想定される。そして、そのような汎用的な能力を有する集積回路が、様々な機器に組み込まれて使用されることが想定される。例えば、汎用的な能力として、自動車の画像から、車種、区分（軽自動車、小型自動車、普通自動車等）等の様々な識別を実行する能力を有する集積回路を想定する。このような集積回路は、例えば、自動車の自動運転を制御する装置に組み込まれて使用されたり、自動車の整備工場等で所定の機器に組み込まれて使用されたりといったことが想定される。汎用的な集積回路が様々な機器に対して共通化し、組み込んで使用する場合、機器ごとに必要とする能力が異なることが想定される。例えば、工場内で使用されるある機器では5種類のネジを分類する必要があるのに対し、別の工場内のある機器ではネジを含む10種類の部品を分類する必要があるなどである。つまり、分類などの能力を発揮する集積回路が共通であっても、用途が異なれば集積回路に必要とされる入出力条件が異なることになる。

しかしながら、一般的に、集積回路自体の入出力条件そのものを、組み込まれる先の対象装置の入出力条件に合わせてその都度変更することは、集積回路の設計上の手間及び製造コストの観点から適切ではない。

そこで、本発明は、集積回路の入出力条件を変更することなく、集積回路を容易に対象装置に組み込むことを可能にする技術を提供することを目的とする。

本発明の一態様に係る処理装置は、対象装置と接続される処理装置であって、学習により獲得した所定の能力を有し、所定の能力を発揮させるための入力信号の入力及び所定の能力を発揮することで出力される出力信号の出力を行う第１接続端子を備える第１回路と、対象装置から入力信号の入力を受け付け、対象装置に出力信号を出力する第２接続端子と、第１接続端子及び第２接続端子と接続され、第１接続端子及び第２接続端子の間の接続関係を示すデータが書き込まれた第２回路と、を有し、接続関係を示すデータは、第１回路に所定の能力を発揮させた場合に第２接続端子から実際に出力される出力信号と、第１回路が所定の能力を発揮した場合に第２接続端子から出力が期待される出力信号とを比較した結果に基づいて接続関係の学習が行われることで生成される。この態様によれば、第１回路の入出力条件が、第２回路により変換されることになるので、第１回路の入出力条件を変更することなく、第１回路を容易に対象装置に組み込むことが可能になる。

上記態様において、接続関係を示すデータは、接続関係を変化させながら、第２接続端子から実際に出力される出力信号と、第２接続端子から出力が期待される出力信号とを比較することで、第２接続端子から実際に出力される出力信号が、第２接続端子から出力が期待される出力信号になる接続関係又は第２接続端子から出力が期待される出力信号に最も近いと判定される接続関係について学習が行われることで生成されるようにしてもよい。この態様によれば、第２接続端子から実際に出力される出力信号が、第２接続端子から出力が期待される出力信号になる（又は最も近づく）ように、第１接続端子と第２接続端子の間の接続関係が定められる。これにより、対象装置は、第１回路が備える所定の能力を正常に利用することが可能になる。

上記態様において、第２接続端子に入力された入力信号が第１接続端子に入力されるまでの間に、経路長が異なる複数の経路が存在する場合、接続関係を示すデータには、学習により決定された、該複数の経路のうちいずれか一つの経路が含まれ、第１接続端子から出力された出力信号が第２接続端子から出力されるまでの間に、経路長が異なる複数の経路が存在する場合、接続関係を示すデータには、学習により決定された、該複数の経路のうちいずれか一つの経路が含まれるようにしてもよい。この態様によれば、第１接続端子と第２接続端子の間に、経路長が異なる複数の経路が存在する場合であっても、第１接続端子と第２接続端子の間の接続関係を適切に定めることが可能になる。

上記態様において、第２接続端子に複数の入力信号が入力される場合、接続関係を示すデータには、学習により決定された、該複数の入力信号の全部又は一部の入力信号を、第２接続端子から第１接続端子に入力するための経路が含まれ、第１接続端子から複数の出力信号が出力される場合、接続関係を示すデータには、学習により決定された、該複数の出力信号のうち全部又は一部の出力信号を、第２接続端子から出力するための経路が含まれるようにしてもよい。この態様によれば、第２接続端子に複数の入力信号が入力される場合、又は、第１接続端子から複数の出力信号が出力される場合であっても、第１接続端子と第２接続端子の間の接続関係を適切に定めることが可能になる。

上記態様において、接続関係を示すデータには、第２接続端子に入力された複数の入力信号に対して所定の論理演算を行って第１接続端子に入力する論理回路を示すデータ、又は、第１接続端子から出力された複数の出力信号に対して所定の論理演算を行って第２接続端子から出力する論理回路を示すデータ、を含むようにしてもよい。この態様によれば、第１接続端子から複数の出力信号が出力される場合であっても、対象装置に適切な出力信号を出力することが可能になる。また、第２接続端子に複数の入力信号が入力される場合であっても、第１回路に適切な入力信号を入力することが可能になる。

上記態様において、第１回路は、ニューラルネットワークが組み込まれたニューロチップにより構成され、第２回路は、フィールドプログラマブルゲートアレイにより構成されるようにしてもよい。この態様によれば、第１回路にはニューラルネットワークを用いることで所定の能力を発揮させることができ、第２回路にはＦＰＧＡを用いることが可能になる。

本発明の一態様に係る生成装置は、対象装置との間で信号の入出力を行うための外部接続端子を含む処理装置と接続される生成装置であって、学習により獲得した所定の能力を有する第１回路であって処理装置に含まれる第１回路に所定の能力を発揮させた場合に、外部接続端子から実際に出力される出力信号を取得する取得部と、第１回路が備える接続端子及び外部接続端子と接続される第２回路であって処理装置に含まれる第２回路に、第１回路が備える接続端子及び外部接続端子の間の接続関係を示すデータを書き込む書込部と、第１回路に所定の能力を発揮させた場合に外部接続端子から実際に出力される出力信号と、第１回路が所定の能力を発揮した場合に外部接続端子から出力が期待される出力信号とを比較した結果に基づいて接続関係の学習を行うことで、接続関係を示すデータを生成する制御部と、を有する。この態様によれば、第１回路の入出力条件が、第２回路により変換されることになるので、第１回路の入出力条件を変更することなく、第１回路を容易に対象装置に組み込むことが可能になる。

本発明によれば、集積回路の入出力条件を変更することなく、集積回路を容易に対象装置に組み込むことを可能にする技術が提供される。

本実施形態に係るＡＩ型装置の一例を示す図である。 ニューラルネットワークの一般的な構成を示す図である。 ＮＮ回路のハードウェア構成の一例を示す図である。 本実施形態に係るＡＩ型装置の他の例を示す図である。 本実施形態に係るＡＩ型装置の製造方法を示すフローチャートの一例である。 ＮＮ回路に学習装置を接続することで学習させる様子を示す図である。 構成データを生成するためのテスト環境の一例を示す図である。 具体例その１を説明するための図である。 具体例その２を説明するための図である。 具体例その３を説明するための図である。 構成データをＡＩ型装置に書き込む方法を説明するための図である。

添付図面を参照して、本発明の好適な実施形態について説明する。なお、各図において、同一の符号を付したものは、同一又は同様の構成を有する。

＜概要＞
図１は、本実施形態に係るＡＩ型装置の一例を示す図である。本実施形態に係るＡＩ型装置１０は、対象装置２０と接続するための物理的なインタフェースである接続端子１０３を備えている。また、ＡＩ型装置１０は、所定の能力を有するＮＮ（Neural Network）回路１０１と、ＦＰＧＡ（Field Programmable Gate Array）１０２とを含む。対象装置２０は、対象装置２０が備える接続端子２０１とＡＩ型装置１０の接続端子１０３とを物理的に接続することで、ＮＮ回路１０１が有する所定の能力を利用することができる。

ＮＮ回路１０１が有する所定の能力とはどのような能力であってもよいが、少なくとも所定の入力に応じて所定の出力がなされる能力であり、例えば、深層学習により獲得される、画像認識による物体の分類を行う能力、音声認識による音声のテキスト化を行う能力、自動翻訳を行う能力、製造ラインにおいてネジ締めの際のトルクをネジの種類等に応じて制御する能力、薬剤等の注入量を制御する能力などである。

また、ＮＮ回路１０１は、信号の入力を行う複数の入力端子（入力ピン）及び信号の出力を行う複数の出力端子（出力ピン）を含む入出力端子１０１１を備えている。ここで、図２に、ニューラルネットワークの一般的な構成を示す。ニューラルネットワークとは、それぞれ１以上のノードを含む入力層、中間層（隠れ層）及び出力層から構成されており、各ノード間の結合強度を学習により変化させることで所定の能力を得るように構成されたネットワークである。本実施形態において、入出力端子１０１１に含まれる複数の入力端子の各々は入力層における各ノードに対応づけられており、入出力端子１０１１に含まれる複数の出力端子の各々は出力層における各ノードに対応づけられている。また、入出力端子１０１１には、ＧＮＤ端子や電源入力端子も含まれる。図３に示すように、ＮＮ回路１０１は、入出力端子１０１１、ＣＰＵ／ＧＰＵ１０１２、ＲＡＭ１０１３、ＲＯＭ１０１４等を含む。ＣＰＵ／ＧＰＵ１０１２はＲＯＭ１０１４に記憶されたプログラムをＲＡＭ１０１３に展開する。そして、ＮＮ回路１０１はＲＡＭ１０１３に展開されたプログラムをＣＰＵ／ＧＰＵ１０１２で実行する。

ＮＮ回路１０１が備えるニューラルネットワークはどのような構成であってもよく、各層は、例えばＣＮＮ（Convolutional Neural Network）、ＲＮＮ（Recurrent Neural Network)、Ｅｌｍａｎ ｎｅｔｗｏｒｋ、Ｊｏｒｄａｎ ｎｅｔｗｏｒｋ、ＥＳＮ（Echo state network）、ＬＳＴＭ（Long short term memory network)、ＢＲＮＮ（Bi-directional RNN）等によって実現されていてもよい。

ＦＰＧＡ１０２は、論理仕様をプログラムすることで任意の機能を実現することが可能なＰＬＤ（Programmable Logic Device）の一種であり、論理回路を実現する複数の論理要素（論理ブロック）と、外部との信号の入力及び出力を行う入出力要素（Ｉ／Ｏ（Input/Output）ブロック）と、論理要素及び入出力要素を接続する配線要素（配線チャネル、スイッチブロック、コネクションブロック）とから構成されている。ＦＰＧＡ１０２は、論理要素に実現させる機能（論理回路）と配線要素における具体的な配線方法を示す構成データ（コンフィグレーションデータ）が書き込まれることで、構成データに従った任意の論理回路として動作する。

また、ＦＰＧＡ１０２は、ＮＮ回路１０１の入出力端子１０１１の各端子と接続されている入出力端子（ＮＮ回路側）１０２１と、ＡＩ型装置１０の接続端子１０３の各端子と接続されている入出力端子（接続端子側）１０２２とを備えている。また、入出力端子１０１１と入出力端子（ＮＮ回路側）１０２１との間は、プリント基板の配線による接続や直接接触するなどして接続されている。同様に、接続端子１０３と入出力端子（接続端子側）１０２２との間も、プリント基板の配線による接続や直接接触するなどして接続されている。なお、図１の例では、ＦＰＧＡ１０２の左側に入出力端子（ＮＮ回路側）１０２１が設けられ、ＦＰＧＡ１０２の右側に入出力端子（接続端子側）１０２２が設けられているように図示されているが、図示の便宜上であり、実際には、ＦＰＧＡ１０２の上下左右を取り囲むように入出力端子（ＮＮ回路側）１０２１及び入出力端子（接続端子側）１０２２が設けられていてもよい。同様に、図１の例では、ＮＮ回路１０１の右側に入出力端子１０１１が設けられているように図示されているが、図示の便宜上であり、実際には、ＮＮ回路１０１の上下左右を取り囲むように入出力端子１０１１が設けられていてもよい。

本実施形態において、ＮＮ回路１０１は、学習により獲得した所定の能力を発揮する回路であれば、必ずしもニューラルネットワークを用いた回路である必要は無い。本実施形態では、学習により獲得した所定の能力を発揮する回路であれば、ＮＮ回路１０１をどのような回路に置き換えることも可能である。その意味で、ＮＮ回路１０１は、「第１回路」と呼んでもよい。また、本実施形態では、構成データを書き込むことで任意の機能を実現可能な任意の回路（ＰＬＤ）であれば、ＦＰＧＡ１０２をどのような回路に置き換えることも可能である。その意味で、ＦＰＧＡ１０２は、「第２回路」と呼んでもよい。また、ＡＩ型装置１０は、「処理装置」と呼んでもよい。また、入出力端子１０１１は「第１接端子」と呼んでもよい。また、接続端子１０３は「第２接続端子」又は「外部接続端子」と呼んでもよい。

図４は、本実施形態に係るＡＩ型装置の他の例を示す図である。図４に示すＡＩ型装置１０は、対象装置２０と接続するための接続端子１０３の形状及び対象装置２０側の接続端子２０１の形状が、図１に示すＡＩ型装置１０及び対象装置２０とは異なっているのみであり、ＡＩ型装置１０が備える機能及びＡＩ型装置１０内部の構成については図１と同一である。

＜ＡＩ型装置の製造方法＞
図５は、本実施形態に係るＡＩ型装置１０の製造方法を示すフローチャートの一例である。図５に示すように、ＡＩ型装置１０は、能力学習ステップ（Ｓ１１）、接続関係学習ステップ（Ｓ１２）、接続関係書込みステップ（Ｓ１３）の３つのステップにより製造される。

（能力学習ステップ）
能力学習ステップでは、機械学習によりＮＮ回路１０１を学習させることで、ＮＮ回路１０１に所定の能力を獲得させる。ＮＮ回路１０１に獲得させる所定の能力とは、前述したように、例えば画像認識による物体の分類を行う能力、音声認識による音声のテキスト化を行う能力、自動翻訳を行う能力、製造ラインにおいてネジ締めの際のトルクをネジの種類等に応じて制御する能力、薬剤の注入量を制御する能力などである。能力学習ステップは、例えば図６に示すように、ＮＮ回路１０１に学習装置を接続することで実施するようにしてもよい。ここで、入出力端子１０１１は、具体的には、入力端子１０１１１と出力端子１０１１２を含んで構成されている。入出力端子１０１１のうち入力端子１０１１１に該当する端子の位置及び数、入出力端子１０１１のうち出力端子１０１１２に該当する端子の位置及び数は、図６の例に限定されず、任意の位置及び数であってよい。

学習が完了したＮＮ回路１０１は、入力端子１０１１１に所定の入力信号を入力することに応答して、出力端子１０１１２から所定の出力信号を出力するように動作する。例えば、ＮＮ回路１０１にネジ及びナットの分類を行う能力を獲得させた場合、ネジの画像データ（入力信号に該当）を入力端子１０１１１に入力すると、出力端子１０１１２から、画像データはネジの画像であることを示す情報（出力信号に該当）を出力するように動作する。

また、本実施形態において、学習が完了したＮＮ回路１０１は、様々な対象装置２０に組み込まれて使用される前提である。従って、ＮＮ回路１０１は、特定の対象装置２０に特化した能力のみならず、様々な対象装置２０で利用可能な汎用的な能力を発揮するように学習させることが望ましい。例えば、ネジ及びナットの分類を行う能力を獲得させた場合、入力画像に対してネジであるかナットであるのかを示す２通りの情報を出力する能力に加えて、入力画像がネジである場合に、更に、ネジの種類（例えばプラスネジ、マイナスネジやネジの大きさ等）を示す情報を出力する能力を発揮させるように学習させてもよい。これにより、例えば、ネジ及びナットの分類を行う能力のみを利用したい対象装置２０は、ＮＮ回路１０１の出力端子１０１１２のうち、ネジであるかナットであるのかを示す２通りの情報を出力する端子と接続することで、ネジ及びナットを識別する能力のみを利用することができる。また、例えば、ネジの種類の分類を行う能力のみを利用したい対象装置２０は、ＮＮ回路１０１の出力端子１０１１２のうち、ネジの種類を示す情報を出力する端子と接続することで、ネジの種類を識別する能力のみを利用することができる。

また、入力画像についても、組み込まれる対象装置２０により入力フォーマットが異なることが想定されることから、複数の画像フォーマットをサポートするようにＮＮ回路１０１に学習させてもよい。これにより、例えば、ＪＧＰ形式のみをサポートする対象装置２０は、入力端子１０１１１においてＪＰＧ（JPEG）形式の画像データを入力する端子と接続することでＮＮ回路１０１に画像認識させることができ、ＢＭＰ（Bitmap）形式のみをサポートする対象装置２０は、入力端子１０１１１においてＢＭＰ形式の画像データを入力する端子と接続することでＮＮ回路１０１に画像認識させることができる。また、組み込まれる対象装置２０により入力画像の画素数が異なることが想定されることから、入力画像の画素数の違いに応じた処理ができるようにＮＮ回路１０１に学習させてもよい。これにより、例えば、対象装置２０は、対象装置２０がサポートする画素数に応じた入力端子１０１１１に接続することで、ＮＮ回路１０１に画像認識させることができる。

（接続関係学習ステップ）
能力学習ステップで説明したように、本実施形態では、学習済みのＮＮ回路１０１と対象装置２０とを接続する場合、組み込み先の対象装置２０が所望する能力に応じて、入出力端子１０１１のうち全部又は一部の端子を、対象装置２０の接続端子２０１と接続することになる。すなわち、ＮＮ回路１０１の入力端子１０１１１及び出力端子１０１１２の中で、実際に使用される（対象装置２０と接続される）入力端子１０１１１及び出力端子１０１１２は、対象装置２０ごとに異なることが考えられる。

そこで、本実施形態では、学習済みのＮＮ回路１０１を利用する対象装置２０ごとに、ＮＮ回路１０１の入出力端子１０１１とＡＩ型装置１０の接続端子１０３との間の適切な接続関係を定義した構成データを生成する。また、生成された対象装置２０ごとに異なる構成データを、後述する接続関係書込みステップにおいて、組み込み先の対象装置２０に合わせてＦＰＧＡ１０２に書き込むことで、対象装置２０が所望するＮＮ回路１０１の能力を対象装置２０が利用できるようにする。

このような接続関係を定義した構成データを容易に生成可能にするために、本実施形態では、ＡＩ型装置１０と対象装置２０とを実際に接続したテスト環境を用意する。図７に、構成データを生成するためのテスト環境の一例を示す。図７に示すように、テスト環境には、構成データを生成するための生成装置３０が設置されている。

接続関係学習ステップでは、生成装置３０が、ＮＮ回路１０１の入出力端子１０１１とＡＩ型装置１０の接続端子１０３との間の接続関係を実際に切り替えながら、接続端子１０３から出力された出力信号が、ＮＮ回路１０１が所定の能力（対象装置２０が期待する能力）を発揮した場合に出力されることが期待される出力信号であるのか否かを比較していく。また、生成装置３０は、このような比較動作を繰り返すことで、どのような接続関係とした場合に、接続端子１０３から出力された出力信号が、当該期待される出力信号になるのか（又は最も近づくのか）を学習し、期待される出力信号（又は期待される出力信号に最も近づいた出力信号）を出力可能な接続関係に対応する構成データを生成する。

以下の説明において「入力信号」とは、特に断りのない限り、対象装置２０から出力され、ＦＰＧＡ１０２を通ってＮＮ回路１０１に入力される信号を意味する。また、「出力信号」とは、特に断りのない限り、ＮＮ回路１０１から出力され、ＦＰＧＡ１０２を通って対象装置２０に入力される信号を意味する。

ここで、生成装置３０の機能ブロック構成の一例を説明する。生成装置３０は、図７に示すように、入力信号取得部３０１と、書換部３０２と、出力信号取得部３０３と、指示部３０４と、学習制御部３０５と、構成データを格納する記憶部３０６とを含む。入力信号取得部３０１と、書換部３０２と、出力信号取得部３０３と、指示部３０４と、学習制御部３０５とは、生成装置３０のメモリに記憶されたプログラムをＣＰＵに実行させる処理により実現することができる。また、当該プログラムは、記憶媒体に格納することができる。当該プログラムを格納した記録媒体は、非一過性の記録媒体であってもよい。非一過性の記録媒体は特に限定されないが、例えば、ＣＤ−ＲＯＭ等の記録媒体であってもよい。また、記憶部３０６は、生成装置３０が備えるメモリ又は記憶装置を用いて実現することができる。

入力信号取得部３０１は、ＮＮ回路１０１とＦＰＧＡ１０２との間の各配線に流れている信号のうち、ＮＮ回路１０１に向けて流れる入力信号を取得する。入力信号取得部３０１は、確認の端子を引き出して、基板上の配線上に流れる入力信号を取得するようにしてもよいし、ＦＰＧＡ１０２に設けられたデバッグ用のインタフェースを介して入力信号を取得するようにしてもよい。

書換部３０２は、学習制御部３０５から指示された構成データをＦＰＧＡ１０２に書き込む機能を有する。例えば、書換部３０２は、ＦＰＧＡ１０２内のＳＲＡＭ（Static Random Access Memory）に構成データを転送することで書込みを行う。一般的に、ＦＰＧＡ１０２はＳＲＡＭを備えており、ＳＲＡＭに記憶された構成データに従ってＦＰＧＡ１０２内の各要素（論理要素、入出力要素、配線要素）が構成される。

出力信号取得部３０３は、ＡＩ型装置１０の接続端子１０３から対象装置２０に向けて流れる出力信号を取得する。出力信号取得部３０３は、確認の端子を引き出して、接続端子１０３に流れる出力信号を取得するようにしてもよいし、基板上又は接続端子１０３に設けられたデバッグ用のインタフェースを介して出力信号を取得するようにしてもよい。

指示部３０４は、学習制御部３０５の指示に基づき、ＡＩ型装置１０に対して入力すべき入力信号の内容を対象装置２０に指示する。

学習制御部３０５は、対象装置２０からＡＩ型装置１０に対して入力される入力信号の内容と、当該入力信号が入力された場合に出力されることが期待される出力信号の内容との対応関係を、予め登録され記憶部３０６に記憶された情報等を参照することで把握する機能を有する。ここで、出力されることが期待される出力信号とは、ＮＮ回路１０１が所定の能力を発揮した場合に出力されることが期待される出力信号と同義である。また、学習制御部３０５は、書換部３０２を介して構成データをＦＰＧＡ１０２に書き込むことで入出力端子１０１１と接続端子１０３との間の接続関係のパターンを切り替える（変化させる）。そして学習制御部３０５は、対象装置２０に対してＡＩ型装置１０に入力すべき入力信号を指示すると共に、接続端子１０３から実際に出力される出力信号を出力信号取得部３０３を介して取得し、その実際の出力信号と、出力されることが期待される出力信号とを比較する機能を有する。また、学習制御部３０５は、このような接続関係の切り替えと比較動作を繰り返すことで、どのような接続関係とした場合に、実際に出力される出力信号が、期待される出力信号になるのか（又は最も近づくのか）を、例えば、期待される出力信号に近いほど評価値が高くなる評価関数を用いて機械学習する機能を有する。当該評価関数は、記憶部３０６に記憶されていてもよい。

学習制御部３０５は、最終的に、期待される出力信号（又は期待される出力信号に最も近いと判定される出力信号）を出力可能な接続関係に対応する構成データを生成して記憶部３０６に格納する。例えば上述の評価関数を用いる場合、学習制御部３０５は、評価値が最も高くなる接続関係に対応する構成データを生成して記憶部３０６に格納する。

以上、生成装置３０の機能ブロック構成について説明した。続いて、学習制御部３０５が行う学習動作の具体例を説明する。

なお、以下の具体例において、学習制御部３０５は、接続端子１０３のうち、対象装置２０から入力信号が入力される端子の位置、及びＮＮ回路１０１において入力信号を入力すべき端子の位置を予め把握している前提とする。また、学習制御部３０５は、ＮＮ回路１０１において出力信号が出力される端子の位置、及び接続端子１０３のうち出力信号を出力すべき端子の位置を予め把握している前提とする。出力信号を出力すべき端子の位置とは、すなわち対象装置２０の仕様においてＡＩ型装置１０からの出力信号の入力を受け付ける端子の位置である。

［具体例その１：最適な接続パターンの選択］
具体例その１では、図８に示すように、接続端子１０３のうち入力信号が入力される端子（３番ピン）と、ＮＮ回路１０１において入力信号が入力される端子（３番ピン）との間に、経路長さが異なる複数の接続パターンを構成可能である場合を想定する。経路長さが異なる複数の接続パターンを構成可能である場合、接続パターンによっては、ＮＮ回路１０１に入力信号が入力されるまでの遅延が大きくなることでＮＮ回路１０１が入力信号を誤認識してしまい、ＮＮ回路１０１が正しく動作しないということが考えられる。

そこで、学習制御部３０５は、構成データをＦＰＧＡ１０２に書き込んで複数の接続パターンを切り替えながら、各々の接続パターンごとに、実際の出力信号の内容と、期待される出力信号とを比較し、期待される出力信号になる又は最も近づくように接続パターンを選択する。

例えば、ＮＮ回路１０１の能力として、ネジの画像を入力した場合、画像にはネジが写っていることを示す情報（例えば「０１」）を出力し、ナットの画像を入力した場合、画像にはナットが写っていることを示す情報（例えば「１０」）を出力する能力を有していると仮定する。この場合、学習制御部３０５は、対象装置２０に対して、ネジの画像をＡＩ型装置１０に入力すべきことを指示すると共に、接続パターンごとに、実際の出力信号が、期待される出力信号（この場合は「０１」）であるか否かを判定する。仮に、図８に示すように２つの接続パターンを構成可能であった場合に、接続パターン１では、実際の出力信号と期待される出力信号とが一致するが、接続パターン２では、実際の出力信号と期待される出力信号とが一致しなかった（又は一致しないことが所定の頻度で発生する）とする。この場合、学習制御部３０５は、接続パターン１がこの対象装置２０にとって適切な接続関係であると学習し、接続パターン１に対応する構成データを、記憶部３０６に格納する。

また、具体例その１における他の例として、図８に示すように、ＮＮ回路１０１において出力信号が出力される端子（８番ピン）と、接続端子１０３のうち出力信号が出力される端子（８番ピン）との間に、経路長さが異なる複数の接続パターンを構成可能である場合を想定する。経路長さが異なる複数の接続パターンを構成可能である場合、接続パターンによっては、ＮＮ回路１０１から出力信号が出力されて、接続端子１０３に到達するまでの遅延が大きくなることで対象装置２０が出力信号を誤認識してしまうことが考えられる。

この場合も、学習制御部３０５は、構成データをＦＰＧＡ１０２に書き込んで複数の接続パターンを切り替えながら、各々の接続パターンごとに、実際の出力信号の内容と、期待される出力信号とを比較し、期待される出力信号になる又は最も近づくように接続パターンを選択する。

仮に、図８に示すように２つの接続パターンを構成可能であった場合に、接続パターン３では、実際の出力信号と、期待される出力信号とが一致するが、接続パターン４では、実際の出力信号と、期待される出力信号とが一致しなかった（又は一致しないことが所定の頻度で発生する）とする。この場合、学習制御部３０５は、接続パターン３が、この対象装置２０にとって適切な接続関係であると学習し、接続パターン３に対応する構成データを、記憶部３０６に格納する。

［具体例その２：入力信号又は出力信号の接続パターンを選択］
具体例その２では、図９に示すように、対象装置２０から、内容の異なる複数の入力信号が入力されるが、これらの複数の入力信号の全部又は一部の入力信号のうち、どの入力信号をＮＮ回路１０１のどの入力端子に入力すべきなのか分からないという場合を想定する。

例えば、対象装置２０から、ＪＰＧ形式であるネジ又はナットの画像データである入力信号が１番ピンに入力され、ＢＭＰ形式であるネジ又はナットの画像データである入力信号が４番ピンに入力されているが、ＮＮ回路１０１の入力端子（２番ピン）には、ＢＭＰ形式である画像データを入力する必要がある場合を想定する。なお、ＮＮ回路１０１は、ＢＭＰ形式であるネジの画像を入力した場合に、画像にはネジが写っていることを示す情報（例えば「０１」）又は画像にはナットが写っていることを示す情報（例えば「１０」）を出力する能力を有しているものとする。また、ＮＮ回路１０１は、ＪＰＧ形式の画像を認識することができないものとする。

この場合、学習制御部３０５は、構成データをＦＰＧＡ１０２に書き込んで複数の接続パターンを切り替えながら、各々の接続パターンごとに、実際の出力信号の内容と、期待される出力信号とを比較し、期待される出力信号になる又は最も近づくように接続パターンを選択する。

例えば、学習制御部３０５は、対象装置２０に対して、ネジの画像をＡＩ型装置１０に入力すべきことを指示すると共に、接続パターンごとに、実際の出力信号が、期待される出力信号（この場合は「０１」）であるか否かを判定する。この例では、ＢＭＰ形式の入力信号がＮＮ回路１０１の入力端子に入力される接続パターン２である場合に、実際の出力信号と、期待される出力信号とが一致することになる。従って学習制御部３０５は、接続パターン２がこの対象装置２０にとって適切な接続関係であると学習し、接続パターン２に対応する構成データを、記憶部３０６に格納する。

また、具体例その２における他の例として、図９に示すように、ＮＮ回路１０１から複数の出力信号が出力されるが、これらの複数の出力信号の全部又は一部の出力信号のうち、どの出力信号を対象装置２０のどの端子に出力すべきなのか分からないという場合を想定する。

例えば、ＮＮ回路１０１の能力として、ネジの画像を入力した場合、６番ピンの出力端子からは、画像にはネジが写っていることを示す情報（例えば「００１」）又はナットが写っていることを示す情報（例えば「０１０」）を出力し、９番ピンの出力端子からは、画像にはネジが写っている場合に、そのネジがプラスネジであることを示す情報（例えば「１０１」）又はマイナスネジであることを示す情報（例えば「１１０」）を出力する能力を有していると仮定する。なお、対象装置２０は、画像に写っているネジがプラスネジであるのかマイナスネジであるのかを示す情報のみを必要としているものとする。

この場合も、学習制御部３０５は、構成データをＦＰＧＡ１０２に書き込んで複数の接続パターンを切り替えながら、各々の接続パターンごとに、実際の出力信号の内容と、期待される出力信号とを比較し、期待される出力信号になる又は最も近づくように接続パターンを選択する。

例えば、学習制御部３０５は、対象装置２０に対して、マイナスネジの画像をＡＩ型装置１０に入力すべきことを指示すると共に、接続パターンごとに、実際の出力信号が、期待される出力信号（この場合は「１１０」）であるか否かを判定する。この例では、２つ目の出力端子からの出力信号が、接続端子１０３のうち出力信号を出力すべき端子に接続される接続パターン４である場合に、実際の出力信号と、期待される出力信号とが一致することになる。従って、学習制御部３０５は、接続パターン４が、この対象装置２０にとって適切な接続関係であると学習し、接続パターン４に対応する構成データを、記憶部３０６に格納する。

［具体例その３：論理回路を加えた接続パターンを選択］
具体例その３では、図１０に示すように、ＮＮ回路１０１から複数の出力信号が出力されるが、これらの複数の出力信号に対して論理演算を行うことで、対象装置２０が期待する出力信号になるという場合を想定する。

例えば、ＮＮ回路１０１の能力として、プラスネジの画像を入力した場合、６番ピンの出力端子からは、画像にはプラスネジが写っていることを示す情報（例えば「１」）を出力し、マイナスネジの画像を入力した場合、９番ピンの出力端子からは、画像にはマイナスネジが写っていることを示す情報（例えば「１」）を出力し、プラスネジでもマイナスネジでもない画像を入力した場合、６番及び９番ピンの出力端子からは、画像にはプラスネジもマイナスネジも写っていないことを示す情報（例えば「０」）を出力する能力を有していると仮定する。また、対象装置２０は、画像に写っているものがネジである場合は「１」であり、画像にネジが写っていない場合は「０」である出力信号を必要としている状況を想定する。

この場合、学習制御部３０５は、構成データをＦＰＧＡ１０２に書き込んで複数の出力信号に対して論理演算を含む接続パターンを切り替えながら、各々の論理演算ごとに、実際の出力信号の内容と、期待される出力信号とを比較し、期待される出力信号になる又は最も近づくように接続パターンを選択する。

例えば、学習制御部３０５は、対象装置２０に対してマイナスネジの画像、プラスネジの画像、及びその他の画像をＡＩ型装置１０に入力すべきことを指示した場合のそれぞれについて、２つの出力信号に対して論理演算を行うパターンとして、例えばＡＮＤ演算、ＯＲ演算、及びＥＯＲ演算を行った場合のすべての組み合わせについて、実際の出力信号が、期待される出力信号になるか否かを判定する。この場合は、２つの出力信号に対してＯＲ演算を行った場合に、実際の出力信号が、期待される出力信号になる。従って、学習制御部３０５は、ＯＲ演算を行うパターンが、この対象装置２０にとって適切な接続関係であると学習し、ＯＲ演算を行う接続パターンに対応する構成データを、記憶部３０６に格納する。

同様に、対象装置２０から複数の入力信号が入力されるが、これらの複数の入力信号に対して論理演算を行うことで、ＮＮ回路１０１が期待する入力信号になるという場合も想定される。この場合においても、学習制御部３０５は、構成データをＦＰＧＡ１０２に書き込むことで複数の入力信号に対して論理演算を含む接続パターンを切り替えながら、各々の論理演算ごとに、実際の入力信号の内容と、期待される入力信号とを比較することで、適切な論理演算を含む接続パターンを学習する。

［学習制御部が行う学習動作に関する補足事項］
学習制御部３０５は、実際の出力信号の内容と、期待される出力信号とを比較することに加えて、入力信号取得部３０１で取得された入力信号を測定することで、ＮＮ回路１０１及びＦＰＧＡ１０２が動作するために必要な電力がＮＮ回路１０１及びＦＰＧＡ１０２に供給されているか否かを判定し、十分に電力が供給されない接続パターンを除外するように学習してもよい。また、入力信号取得部３０１で取得された入力信号を測定することで入力信号に高周波信号が用いられていることを検出した場合であって、かつ、実際の出力信号と、期待される出力信号とが一致する（又は最も近い）接続パターンが複数存在する場合、当該複数の接続パターンのうち最も経路長が短い接続パターンを、適切な接続関係であると学習するようにしてもよい。

（接続関係書込みステップ）
接続関係書込みステップでは、接続関係学習ステップにおいて生成された構成データを、製品として出荷するＡＩ型装置１０のＦＰＧＡ１０２が有する不揮発性メモリ（ＲＯＭ等）に書き込むことで、ＡＩ型装置１０を生産する。接続関係書込みステップは、例えば図１１に示すように、ＡＩ型装置１０に接続された書込装置４０を用いて、構成データをＡＩ型装置１０に書き込むようにしてもよい。

書込装置４０は、書込み対象の構成データを格納する記憶部４０１と、構成データをＦＰＧＡ１０２に書き込む書込部４０２とを有する。書込部４０２は、書込装置４０のメモリに記憶されたプログラムをＣＰＵに実行させる処理により実現することができる。また、当該プログラムは、記憶媒体に格納することができる。また、記憶部４０１は、書込装置４０が備えるメモリ又は記憶装置を用いて実現することができる。

以上、本実施形態において、ＡＩ型装置を製造方法する方法について説明した。本実施形態によれば、複数の対象装置２０に対して汎用的に利用可能なＮＮ回路１０１をＡＩ型装置１０に組み込むと共に、ＮＮ回路１０１の入出力条件を、ＦＰＧＡ１０２を利用することで、ＮＮ回路１０１の能力を利用する対象装置２０に合わせて変更するようにした。これにより、ＮＮ回路１０１の入出力条件そのものを、ＮＮ回路１０１を利用する対象装置２０に合わせて変更する方法と比較して、ＮＮ回路１０１を設計する際の手間を大幅に削減することが可能になると共に、ＮＮ回路１０１を製造するための製造コストについても、大幅に削減することが可能になる。

＜具体例＞
続いて、本実施形態に係るＡＩ型装置１０及び対象装置２０を組み合わせることで実現される装置の具体例として、例えば、画像判定結果を用いて何らかの処理を行う画像判定装置が挙げられる。

画像判定装置は、画像判定を行う能力を獲得したＮＮ回路１０１及びＦＰＧＡ１０２を含むＡＩ型装置１０と、ＮＮ回路１０１による画像判定の結果を取得して各種の処理を行う対象装置２０とを含んで構成される。対象装置２０がＡＩ型装置１０に画像判定をさせるための判定画像を出力すると、当該判定画像はＦＰＧＡ１０２を通ってＮＮ回路１０１に入力される。また、ＮＮ回路１０１が行った画像判定の判定結果を示す信号はＦＰＧＡ１０２を通って対象装置２０に入力される。対象装置２０は、入力された判定結果を受け付けて、判定結果に対して処理を行う。

本具体例において、ＦＰＧＡ１０２は、「接続構成可変回路」と呼んでもよい。また、対象装置２０は、「判定装置」と呼んでもよい。また、ＮＮ回路１０１の入力端子１０１１１は「第１入力端子」と呼んでもよい。また、ＮＮ回路１０１の出力端子１０１１２は「第１出力端子」と呼んでもよい。また、対象装置２０（判定装置）の接続端子２０１に含まれる１又は複数の入力端子は「第２入力端子」と呼んでもよい。また、対象装置２０（判定装置）の接続端子２０１に含まれる１又は複数の出力端子は「第２出力端子」と呼んでもよい。

また、画像判定装置のＦＰＧＡ１０２は、ＮＮ回路１０１に画像判定を行う能力を発揮させた場合に、対象装置２０（判定装置）の接続端子２０１に実際に入力される信号と、ＮＮ回路１０１が画像判定を行う能力を発揮した場合に、対象装置２０（判定装置）の接続端子２０１に入力が期待される信号とを比較した結果に基づいて生成された構成データが書き込まれている。なお、対象装置２０（判定装置）の接続端子２０１に実際に入力される信号とは、ＡＩ型装置１０の接続端子１０３から実際に出力される信号と同義である。また、ＮＮ回路１０１が画像判定を行う能力を発揮した場合に、対象装置２０（判定装置）の接続端子２０１に入力が期待される信号とは、ＮＮ回路１０１が画像判定を行う能力を発揮した場合に、ＡＩ型装置１０の接続端子１０３から出力が期待される信号と同義である。

以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。実施形態が備える各要素並びにその配置、材料、条件、形状及びサイズ等は、例示したものに限定されるわけではなく適宜変更することができる。また、異なる実施形態で示した構成同士を部分的に置換し又は組み合わせることが可能である。

上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。

（付記１）
対象装置と接続される処理装置であって、
学習により獲得した所定の能力を有し、前記所定の能力を発揮させるための入力信号の入力及び前記所定の能力を発揮することで出力される出力信号の出力を行う第１接続端子を備える第１回路と、
前記対象装置から入力信号の入力を受け付け、前記対象装置に出力信号を出力する第２接続端子と、
前記第１接続端子及び前記第２接続端子と接続され、前記第１接続端子及び前記第２接続端子の間の接続関係を示すデータが書き込まれた第２回路と、
を有し、
前記接続関係を示すデータは、前記第１回路に前記所定の能力を発揮させた場合に前記第２接続端子から実際に出力される出力信号と、前記第１回路が前記所定の能力を発揮した場合に前記第２接続端子から出力が期待される出力信号とを比較した結果に基づいて前記接続関係の学習が行われることで生成される、
処理装置。

（付記２）
少なくとも１つのハードウェアプロセッサを備えるとともに、対象装置との間で信号の入出力を行うための外部接続端子を含む処理装置と接続される生成装置であって、
前記ハードウェアプロセッサは、
学習により獲得した所定の能力を有する第１回路であって前記処理装置に含まれる第１回路に前記所定の能力を発揮させた場合に、前記外部接続端子から実際に出力される出力信号を取得し、
前記第１回路が備える接続端子及び前記外部接続端子と接続される第２回路であって前記処理装置に含まれる第２回路に、前記第１回路が備える接続端子及び前記外部接続端子の間の接続関係を示すデータを書き込み、
前記第１回路に前記所定の能力を発揮させた場合に前記外部接続端子から実際に出力される出力信号と、前記第１回路が前記所定の能力を発揮した場合に前記外部接続端子から出力が期待される出力信号とを比較した結果に基づいて前記接続関係の学習を行うことで、前記接続関係を示すデータを生成する、
ことを特徴とする生成装置。

（付記３）
対象装置との間で信号の入出力を行うための外部接続端子を含む処理装置と接続される生成装置が備える少なくとも１つのハードウェアプロセッサによって、
学習により獲得した所定の能力を有する第１回路であって前記処理装置に含まれる第１回路に前記所定の能力を発揮させた場合に、前記外部接続端子から実際に出力される出力信号を取得するステップと、
前記第１回路が備える接続端子及び前記外部接続端子と接続される第２回路であって前記処理装置に含まれる第２回路に、前記第１回路が備える接続端子及び前記外部接続端子の間の接続関係を示すデータを書き込むステップと、
前記第１回路に前記所定の能力を発揮させた場合に前記外部接続端子から実際に出力される出力信号と、前記第１回路が前記所定の能力を発揮した場合に前記外部接続端子から出力が期待される出力信号とを比較した結果に基づいて前記接続関係の学習を行うことで、前記接続関係を示すデータを生成するステップと、
を実行するデータ生成方法。

（付記４）
複数の入力端子を含む第１入力端子及び複数の出力端子を含む第１出力端子を有し、入力された画像に対して画像判定を行う能力を獲得したニューラルネットワーク回路と、
複数の入力端子を含む第２入力端子及び複数の出力端子を含む第２出力端子を有し、前記画像判定をさせるための判定画像を、前記第２出力端子のうち少なくとも１つの出力端子から出力し、前記判定画像に対する前記ニューラルネットワーク回路の判定結果を示す信号を、前記第２入力端子のうち少なくとも１つの入力端子から受付けて、前記判定結果を処理する判定装置と、
前記第１入力端子と前記第２出力端子との間の接続、及び、前記第１出力端子と前記第２入力端子との間の接続を行う回路であって、当該接続の関係を示すデータが書き込まれることで、当該データに基づいて当該接続を行う接続構成可変回路と、を有し、
前記接続の関係を示すデータは、前記ニューラルネットワーク回路に前記画像判定を行う能力を発揮させた場合に前記判定装置に実際に入力される信号と、前記ニューラルネットワーク回路が前記画像判定を行う能力を発揮した場合に前記判定装置に入力が期待される信号とを比較した結果に基づいて生成される、
画像判定装置。

１０…ＡＩ型装置、２０…対象装置、３０…生成装置、４０…書込装置、１０１…ＮＮ回路、１０２…ＦＰＧＡ、１０３…接続端子、２０１…接続端子、３０１…入力信号取得部、３０２…書換部、３０３…出力信号取得部、３０４…指示部、３０５…学習制御部、３０６…記憶部、４０１…記憶部、４０２…書込部、１０１１…入出力端子、１０２１…入出力端子（ＮＮ回路側）、１０２２…入出力端子（接続端子側）

Claims (10)

1. 対象装置と接続される処理装置であって、
   学習により獲得した所定の能力を有し、前記所定の能力を発揮させるための入力信号の入力及び前記所定の能力を発揮することで出力される出力信号の出力を行う第１接続端子を備える第１回路と、
   前記対象装置から入力信号の入力を受け付け、前記対象装置に出力信号を出力する第２接続端子と、
   前記第１接続端子及び前記第２接続端子と接続され、前記第１接続端子及び前記第２接続端子の間の接続関係を示すデータが書き込まれた第２回路と、
   を有し、
   前記接続関係を示すデータは、前記第１回路に前記所定の能力を発揮させた場合に前記第２接続端子から実際に出力される出力信号と、前記第１回路が前記所定の能力を発揮した場合に前記第２接続端子から出力が期待される出力信号とを比較した結果に基づいて前記接続関係の学習が行われることで生成される、
   処理装置。
2. 前記接続関係を示すデータは、前記接続関係を変化させながら、前記第２接続端子から実際に出力される出力信号と、前記第２接続端子から出力が期待される出力信号とを比較することで、前記第２接続端子から実際に出力される出力信号が、前記第２接続端子から出力が期待される出力信号になる前記接続関係又は前記第２接続端子から出力が期待される出力信号に最も近いと判定される前記接続関係について学習が行われることで生成される、
   請求項１に記載の処理装置。
3. 前記第２接続端子に入力された入力信号が前記第１接続端子に入力されるまでの間に、経路長が異なる複数の経路が存在する場合、前記接続関係を示すデータには、前記学習により決定された、該複数の経路のうちいずれか一つの経路が含まれ、
   前記第１接続端子から出力された出力信号が前記第２接続端子から出力されるまでの間に、経路長が異なる複数の経路が存在する場合、前記接続関係を示すデータには、前記学習により決定された、該複数の経路のうちいずれか一つの経路が含まれる、
   請求項１又は２に記載の処理装置。
4. 前記第２接続端子に複数の入力信号が入力される場合、前記接続関係を示すデータには、前記学習により決定された、該複数の入力信号の全部又は一部の入力信号を、前記第２接続端子から前記第１接続端子に入力するための経路が含まれ、
   前記第１接続端子から複数の出力信号が出力される場合、前記接続関係を示すデータには、前記学習により決定された、該複数の出力信号のうち全部又は一部の出力信号を、前記第２接続端子から出力するための経路が含まれる、
   請求項１から３のいずれか一項に記載の処理装置。
5. 前記接続関係を示すデータには、前記第２接続端子に入力された複数の入力信号に対して所定の論理演算を行って前記第１接続端子に入力する論理回路を示すデータ、又は、前記第１接続端子から出力された複数の出力信号に対して所定の論理演算を行って前記第２接続端子から出力する論理回路を示すデータ、を含む、
   請求項１から４のいずれか一項に記載の処理装置。
6. 前記第１回路は、ニューラルネットワークが組み込まれたニューロチップにより構成され、
   前記第２回路は、フィールドプログラマブルゲートアレイにより構成される、
   請求項１から５のいずれか一項に記載の処理装置。
7. 対象装置との間で信号の入出力を行うための外部接続端子を含む処理装置と接続される生成装置であって、
   学習により獲得した所定の能力を有する第１回路であって前記処理装置に含まれる第１回路に前記所定の能力を発揮させた場合に、前記外部接続端子から実際に出力される出力信号を取得する取得部と、
   前記第１回路が備える接続端子及び前記外部接続端子と接続される第２回路であって前記処理装置に含まれる第２回路に、前記第１回路が備える接続端子及び前記外部接続端子の間の接続関係を示すデータを書き込む書込部と、
   前記第１回路に前記所定の能力を発揮させた場合に前記外部接続端子から実際に出力される出力信号と、前記第１回路が前記所定の能力を発揮した場合に前記外部接続端子から出力が期待される出力信号とを比較した結果に基づいて前記接続関係の学習を行うことで、前記接続関係を示すデータを生成する制御部と、
   を有する生成装置。
8. 対象装置との間で信号の入出力を行うための外部接続端子を含む処理装置と接続される生成装置が実行するデータ生成方法であって、
   学習により獲得した所定の能力を有する第１回路であって前記処理装置に含まれる第１回路に前記所定の能力を発揮させた場合に、前記外部接続端子から実際に出力される出力信号を取得するステップと、
   前記第１回路が備える接続端子及び前記外部接続端子と接続される第２回路であって前記処理装置に含まれる第２回路に、前記第１回路が備える接続端子及び前記外部接続端子の間の接続関係を示すデータを書き込むステップと、
   前記第１回路に前記所定の能力を発揮させた場合に前記外部接続端子から実際に出力される出力信号と、前記第１回路が前記所定の能力を発揮した場合に前記外部接続端子から出力が期待される出力信号とを比較した結果に基づいて前記接続関係の学習を行うことで、前記接続関係を示すデータを生成するステップと、
   を有するデータ生成方法。
9. 対象装置との間で信号の入出力を行うための外部接続端子を含む処理装置と接続される生成装置に実行させるがプログラムであって、
   学習により獲得した所定の能力を有する第１回路であって前記処理装置に含まれる第１回路に前記所定の能力を発揮させた場合に、前記外部接続端子から実際に出力される出力信号を取得するステップと、
   前記第１回路が備える接続端子及び前記外部接続端子と接続される第２回路であって前記処理装置に含まれる第２回路に、前記第１回路が備える接続端子及び前記外部接続端子の間の接続関係を示すデータを書き込むステップと、
   前記第１回路に前記所定の能力を発揮させた場合に前記外部接続端子から実際に出力される出力信号と、前記第１回路が前記所定の能力を発揮した場合に前記外部接続端子から出力が期待される出力信号とを比較した結果に基づいて前記接続関係の学習を行うことで、前記接続関係を示すデータを生成するステップと、
   を有するプログラム。
10. 複数の入力端子を含む第１入力端子及び複数の出力端子を含む第１出力端子を有し、入力された画像に対して画像判定を行う能力を獲得したニューラルネットワーク回路と、
    複数の入力端子を含む第２入力端子及び複数の出力端子を含む第２出力端子を有し、前記画像判定をさせるための判定画像を、前記第２出力端子のうち少なくとも１つの出力端子から出力し、前記判定画像に対する前記ニューラルネットワーク回路の判定結果を示す信号を、前記第２入力端子のうち少なくとも１つの入力端子から受付けて、前記判定結果を処理する判定装置と、
    前記第１入力端子と前記第２出力端子との間の接続、及び、前記第１出力端子と前記第２入力端子との間の接続を行う回路であって、当該接続の関係を示すデータが書き込まれることで、当該データに基づいて当該接続を行う接続構成可変回路と、を有し、
    前記接続の関係を示すデータは、前記ニューラルネットワーク回路に前記画像判定を行う能力を発揮させた場合に前記判定装置に実際に入力される信号と、前記ニューラルネットワーク回路が前記画像判定を行う能力を発揮した場合に前記判定装置に入力が期待される信号とを比較した結果に基づいて生成される、
    画像判定装置。