JP2018160764A

JP2018160764A - 信号伝送回路

Info

Publication number: JP2018160764A
Application number: JP2017056340A
Authority: JP
Inventors: 成司田中; Seiji Tanaka
Original assignee: Aisin Seiki Co Ltd
Current assignee: Aisin Corp
Priority date: 2017-03-22
Filing date: 2017-03-22
Publication date: 2018-10-11

Abstract

【課題】信号伝送回路において、ＣＰＵの入力ポートに接続されている信号ラインが断線した場合に、部品点数の増大、コスト増大を招くことなく、この断線に起因する異常を確実に検出する。【解決手段】信号伝送回路５０は、ＣＰＵ１６ａの入力ポート１６ａ１に出力させるハイ信号およびロー信号を発生させる回路であって、電源５５とグランド５６との間に直列に配設された第１抵抗器５７およびフォトカプラ５８、ならびに出力ポート５９を備えたハイ・ロー信号発生回路５１と、ＣＰＵ１６ａの入力ポート１６ａ１とハイ・ロー信号発生回路５１の出力ポート５９とを接続する電線である信号ライン５２と、フォトカプラ５８に対して並列に設けられている並列ライン５３と、並列ライン５３に設けられている抵抗器であって、第１抵抗器５７の抵抗値より大きい抵抗値である第２抵抗器５４と、を備えている。【選択図】図２

Description

本発明は、信号伝送回路に関する。

信号伝送回路の一形式として、特許文献１に示されているものが知られている。特許文献１の図１に示されているように、インバータ装置は、マイコン１１を備えており、マイコン１１の異常信号入力部は、抵抗Ｒ４、さらにフォトカプラ１６を介して電源電圧ＶＢ１に接続されている。異常信号入力部には、フォトカプラ１６がＯＮの場合、電源電圧ＶＢ１（ＨＩレベル）が印加される。一方、フォトカプラ１６がＯＦＦになると、異常信号入力部にはＩＧＢＴ５０の異常を示すＬＯレベルが入力される。フォトカプラ１６はプリドライバＩＣ１３のＦＡＩＬ出力部がＦＡＩＬ信号（ＨＩレベル）を出力するとＯＦＦとなり、異常信号入力部に異常信号が入力される。このインバータ装置は、プリドライバＩＣ１３のＦＡＩＬ出力部がＦＡＩＬ信号を出力する場合以外に、例えば、電源電圧ＶＢ１あるいは電源電圧ＶＢ２間の断線等によりマイコン１１の異常信号入力部へ電圧が印加されなくなった場合にもマイコン１１は異常を検出することができ、フェールセーフの動作が可能となる。

上述した特許文献１に記載されているインバータ装置においては、例えば、電源電圧ＶＢ１あるいは電源電圧ＶＢ２間の断線等によりマイコン１１の異常信号入力部へ電圧が印加されなくなった場合にも、マイコン１１は異常を検出することができ、フェールセーフの動作が可能となると記載されている。しかし、フォトカプラ１６とマイコン１１の異常信号入力部との間が断線した場合、マイコン１１の異常信号入力部は、電気的に不安定であるため、フォトカプラ１６とマイコン１１の異常信号入力部との間の断線に起因する異常を確実に検出できないおそれがあった。

そこで、この問題を解決するために、特許文献２に示されているものが知られている。特許文献２の図１に示されているように、信号伝送回路は、送信信号に基づいて正論理と負論理の相補信号を出力する相補信号駆動回路と、この相補信号をそれぞれ独立したチャンネルで伝送する相補信号伝送路と、相補信号伝送路の信号を受信して、両者の排他的論理和に基づいて、両者が相補信号であるか否かを判定する相補信号判定回路を設け、相補信号判定回路の出力信号と送信信号との論理積を受信信号とする。

特開２０１５−１３３７８３号公報特開２０１２−０８０１５６号公報

本発明は、上述した問題を解消するためになされたもので、信号伝送回路において、ＣＰＵの入力ポートに接続されている信号ラインが断線した場合に、部品点数の増大、コスト増大を招くことなく、この断線に起因する異常を確実に検出することを目的とする。

上記の課題を解決するため、請求項１に係る信号伝送回路の発明は、ハイ信号およびロー信号を入力する入力ポートを有するＣＰＵと、ＣＰＵの入力ポートに出力させるハイ信号およびロー信号を発生させる回路であって、電源とグランドとの間に直列に配設された第１抵抗器およびスイッチ、ならびに第１抵抗器とスイッチとの間に設けられて発生させたハイ信号およびロー信号を出力する出力ポートを備えたハイ・ロー信号発生回路と、ＣＰＵの入力ポートとハイ・ロー信号発生回路の出力ポートとを接続する電線である信号ラインと、スイッチに対して並列に設けられている電線であって、電線の一端が信号ラインの第１接続点に接続されているとともに電線の他端がハイ・ロー信号発生回路のスイッチと電源またはグランドとの間の部位である第２接続点に接続されている並列ラインと、並列ラインに設けられている抵抗器であって、第１抵抗器の抵抗値より大きい抵抗値である第２抵抗器と、を備えている。

これによれば、ＣＰＵの入力ポートに接続されている信号ラインが断線した場合、ＣＰＵの入力ポートは、並列ラインすなわち第２抵抗器を介して電源またはグランドに接続（プルアップまたはプルダウン）をすることが可能となる。よって、ＣＰＵ（マイコン）の入力ポートに接続されている信号ラインが断線した場合に、部品点数の増大、コスト増大を招くことなく、この断線に起因する異常を確実に検出することができる。

本発明による信号伝送回路を適用した分散型電源の系統連系装置の一実施形態の概要を示す概要図である。図１に示す信号伝送回路の概要を示す概要図である。変形例による信号伝送回路の概要を示す概要図である。他の変形例による信号伝送回路の概要を示す概要図である。他の変形例による信号伝送回路の概要を示す概要図である。

以下、本発明による信号伝送回路を系統連系制御装置に適用した一実施形態を図面に基づいて説明する。

＜系統連系制御装置の構成＞
図１に示すように、本実施形態の系統連系制御装置は、発電装置１と、開閉器１５ａ，１５ｂと、制御装置１６と、検出器１８と、信号伝送回路５０とを具備している。発電装置１は、電源１０と、電力変換器１１とを備えており、電力変換器１１は、コンバータ１２と、コンデンサ１３と、インバータ１４とを備えている。また、検出器１８は、直流電圧検出器１８ａと、系統電圧検出器１８ｂとを備えている。

（電源１０）
電源１０は、例えば、燃料電池を用いることができる。燃料電池は、燃料と酸化剤ガスとによって発電する分散電源であり、例えば、公知の固体酸化物形燃料電池（ＳＯＦＣ：ＳｏｌｉｄＯｘｉｄｅＦｕｅｌＣｅｌｌ）などの種々の燃料電池を用いることができる。また、電源１０は、燃料電池以外の分散電源（例えば、太陽光発電装置）を用いることもできる。電源１０として上述した分散電源を用いる場合、電源１０は、直流電力を出力する。

また、電源１０は、ガスエンジン発電機などを用いることもできる。電源１０としてガスエンジン発電機を用いる場合、ガスエンジン発電機の交流発電機は、交流電力を出力する。上述した分散電源と同様に直流電力を出力するには、交流発電機が出力する交流電力をダイオードブリッジ等の公知の平滑回路で整流して、直流電力を生成すると良い。図１に示すように、電源１０は、出力側端子１０ａ，１０ｂを備えている。出力側端子１０ａは、電源１０の正極（＋）に接続されており、出力側端子１０ｂは、電源１０の負極（−）に接続されている。

（電力変換器１１）
電力変換器１１は、電源１０から出力された電力を交流電力に変換して系統電源２０に接続されている負荷３０に出力する。本実施形態では、電力変換器１１は、電源１０から出力された直流電力を昇圧し、昇圧された直流電力を交流電力に変換して、負荷３０に出力する。

（コンバータ１２およびコンデンサ１３）
コンバータ１２は、電源１０から出力された直流電力を昇圧して、インバータ１４に出力する。コンバータ１２は、入力側端子１２ａ，１２ｂおよび出力側端子１２ｃ，１２ｄを備えている。電源１０の出力側端子１０ａと、コンバータ１２の入力側端子１２ａとの間には、電路１７ａが形成されている。また、電源１０の出力側端子１０ｂと、コンバータ１２の入力側端子１２ｂとの間には、電路１７ｂが形成されている。電源１０から出力された直流電力は、電路１７ａ，１７ｂを介してコンバータ１２に入力される。そして、コンバータ１２によって昇圧された直流電力は、出力側端子１２ｃ，１２ｄから出力される。電路１７ａ，１７ｂは、例えば、公知の電力用ケーブルを用いることができる。このことは、後述する電路についても同様である。

コンバータ１２は、リアクトル１２ｅ、ダイオード１２ｆおよびスイッチング素子１２ｇを備えている。これらの素子は、公知の電力用デバイスを用いることができる。例えば、スイッチング素子１２ｇは、公知の電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などを用いることができる。

コンバータ１２の入力側端子１２ａと出力側端子１２ｃとの間には、電路１７ｃが形成されている。また、コンバータ１２の入力側端子１２ｂと出力側端子１２ｄとの間には、電路１７ｄが形成されている。電路１７ｃには、入力側端子１２ａ側から順に、リアクトル１２ｅ、ダイオード１２ｆが直列に設けられている。また、リアクトル１２ｅとダイオード１２ｆとの間の電路１７ｃには、接続点１２ｈが設けられており、接続点１２ｈには、スイッチング素子１２ｇのドレイン１２ｇ１が接続されている。スイッチング素子１２ｇのソース１２ｇ２は、電路１７ｄに設けられる接続点１２ｉに接続されており、接続点１２ｈと接続点１２ｉとの間には、電路１７ｅが形成されている。なお、スイッチング素子１２ｇのゲート１２ｇ３は、駆動回路１６ｅを介して、後述する制御装置１６に接続されている。駆動回路１６ｅは、公知のドライバ回路を用いることができる。また、コンバータ１２は、電源１０から出力された直流電力を昇圧することができれば良く、上述の構成に限定されるものではない。

コンバータ１２の出力側端子１２ｃと、インバータ１４の入力側端子１４ａとの間には、電路１７ｆが形成されている。また、コンバータ１２の出力側端子１２ｄと、インバータ１４の入力側端子１４ｂとの間には、電路１７ｇが形成されている。電路１７ｆと電路１７ｇとの間には、コンデンサ１３および直流電圧検出器１８ａが設けられている。

電路１７ｆには、接続点１３ａが設けられており、接続点１３ａには、コンデンサ１３の一端側（正極側）が接続されている。電路１７ｇには、接続点１３ｂが設けられており、接続点１３ｂには、コンデンサ１３の他端側（負極側）が接続されている。コンデンサ１３は、公知の電解コンデンサを用いることができ、コンバータ１２によって昇圧された直流電力のリップルを低減することができる。

直流電圧検出器１８ａは、コンバータ１２によって昇圧された直流電力の直流電圧を検出する。具体的には、直流電圧検出器１８ａは、インバータ１４の入力側端子１４ａ，１４ｂ間に印加される直流電圧を検出する。直流電圧検出器１８ａは、例えば、抵抗値が既知の複数の抵抗器によって電路１７ｆと電路１７ｇとの間の直流電圧Ｖｄｃを分圧して、分圧された電圧値に基づいてインバータ１４の入力側端子１４ａ，１４ｂ間に印加される直流電圧Ｖｄｃを検出することができる。

制御装置１６は、出力電力の目標値に基づいて、コンバータ１２を駆動させるスイッチング素子１２ｇの制御信号であるパルス幅変調（ＰＷＭ：ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号のデューティ比を決定する。制御装置１６は、ドライバ回路である駆動回路１６ｅを介して、当該デューティ比に基づくパルス信号をスイッチング素子１２ｇのゲート１２ｇ３に付与する。

（インバータ１４）
インバータ１４は、コンバータ１２によって昇圧された直流電力を交流電力に変換して系統電源２０に接続されている負荷３０に出力する。インバータ１４は、入力側端子１４ａ，１４ｂおよび出力側端子１４ｃ，１４ｄを備えている。インバータ１４の出力側端子１４ｃと、系統電源２０の電力系統２２との間には、電路２１ａが形成されている。また、インバータ１４の出力側端子１４ｄと、系統電源２０の電力系統２２との間には、電路２１ｂが形成されている。系統電源２０の接続端子２０ａ，２０ｂは、電力系統２２に接続されている。これにより、インバータ１４から出力された交流電力は、電路２１ａ，２１ｂを介して負荷３０に出力される。また、系統電源２０の交流電力は、系統電源２０の電力系統２２、電路２１ａ，２１ｂを介して負荷３０に供給可能になっている。なお、系統電源２０として、例えば、電力会社が保有する配電線網から供給される商用の交流電源が挙げられる。また、負荷３０は、電力を駆動源とする負荷であり、例えば、家庭用電気機器（家電製品など）、産業用電気機器（ロボットなど）などが挙げられる。

インバータ１４は、複数（本実施形態では、４つ）のスイッチング素子（第１スイッチング素子１４ｅ〜第４スイッチング素子１４ｈ）を備えている。第１スイッチング素子１４ｅ〜第４スイッチング素子１４ｈは、コンバータ１２のスイッチング素子１２ｇと同様に、公知の電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などを用いることができる。

図１に示すように、インバータ１４の入力側端子１４ａと、第１スイッチング素子１４ｅのドレイン１４ｅ１と、第３スイッチング素子１４ｇのドレイン１４ｇ１との間には、電路１７ｈが形成されている。また、インバータ１４の入力側端子１４ｂと、第２スイッチング素子１４ｆのソース１４ｆ２と、第４スイッチング素子１４ｈのソース１４ｈ２との間には、電路１７ｉが形成されている。

第１スイッチング素子１４ｅおよび第２スイッチング素子１４ｆは、電路１７ｈと電路１７ｉとの間において直列接続されており、第１スイッチング素子１４ｅのソース１４ｅ２と、第２スイッチング素子１４ｆのドレイン１４ｆ１との間には、電路１７ｊが形成されている。また、第３スイッチング素子１４ｇおよび第４スイッチング素子１４ｈは、電路１７ｈと電路１７ｉとの間において直列接続されており、第３スイッチング素子１４ｇのソース１４ｇ２と、第４スイッチング素子１４ｈのドレイン１４ｈ１との間には、電路１７ｋが形成されている。つまり、直列接続された第１スイッチング素子１４ｅおよび第２スイッチング素子１４ｆと、直列接続された第３スイッチング素子１４ｇおよび第４スイッチング素子１４ｈとは、電路１７ｈと電路１７ｉとの間において並列接続されている。

電路１７ｊには、接続点１４ｉが設けられており、接続点１４ｉと、インバータ１４の出力側端子１４ｃとの間には、電路１７ｌが形成されている。また、電路１７ｋには、接続点１４ｊが設けられており、接続点１４ｊとインバータ１４の出力側端子１４ｄとの間には、電路１７ｍが形成されている。以上のようにして、第１スイッチング素子１４ｅ〜第４スイッチング素子１４ｈは、フルブリッジ接続されている。

第１スイッチング素子１４ｅ〜第４スイッチング素子１４ｈの各ゲート１４ｅ３〜１４ｈ３は、駆動回路１６ｆを介して、制御装置１６に接続されている。駆動回路１６ｆは、公知のドライバ回路を用いることができる。第１スイッチング素子１４ｅ〜第４スイッチング素子１４ｈは、制御装置１６から出力される駆動信号（開閉信号）に基づいて駆動制御される。

例えば、第１スイッチング素子１４ｅのゲート１４ｅ３に付与される電圧がハイレベル（所定電圧値を超えている状態）のときには、第１スイッチング素子１４ｅのドレイン１４ｅ１とソース１４ｅ２との間が電気的に導通された状態になる。一方、第１スイッチング素子１４ｅのゲート１４ｅ３に付与される電圧がローレベル（所定電圧値以下の状態）のときには、第１スイッチング素子１４ｅのドレイン１４ｅ１とソース１４ｅ２との間が電気的に遮断された状態になる。以上のことは、第２スイッチング素子１４ｆ〜第４スイッチング素子１４ｈについても同様である。制御装置１６は、例えば、パルス幅変調（ＰＷＭ）制御によりデューティ比を可変して、当該デューティ比に基づいて第１スイッチング素子１４ｅ〜第４スイッチング素子１４ｈを開閉制御することができる。

インバータ１４は、第１スイッチング素子１４ｅおよび第４スイッチング素子１４ｈの両方が電気的に導通された状態であり、かつ、第２スイッチング素子１４ｆおよび第３スイッチング素子１４ｇの両方が電気的に遮断された状態である第１状態と、第１スイッチング素子１４ｅおよび第４スイッチング素子１４ｈの両方が電気的に遮断された状態であり、かつ、第２スイッチング素子１４ｆおよび第３スイッチング素子１４ｇの両方が電気的に導通された状態である第２状態とを交互に繰り返すことによって、インバータ１４の入力側端子１４ａ，１４ｂから入力された直流電力を交流電力に変換することができる。

なお、インバータ１４と負荷３０との間には、公知のフィルタ回路を設けることができる。フィルタ回路は、例えば、公知のＬＣ回路（インダクタ（コイル）９１およびコンデンサ９２から構成された回路である。）を用いることができる。これにより、インバータ１４の出力側端子１４ｃ，１４ｄから出力されるインバータ１４の出力電流に含まれる高調波成分が低減され、インバータ１４の出力電流が正弦波状に整形される。

（異常検知回路）
インバータ１４は、異常検知回路４０が設けられている。異常検知回路４０は、インバータ１４に流れる電流（例えば過電流）に異常があるか否かを検知する回路である。異常検知回路４０の検知結果は、制御装置１６に送信される。

異常検知回路４０は、図２にも示すように、検知部であるシャント抵抗４１、コンパレータ４２、および基準電圧回路４３を備えている。シャント抵抗４１は、電路１７ｉに設けられている。異常検知回路４０は、シャント抵抗４１の抵抗分で発生する電流に比例した電圧に基づいて電流の異常を検出することができる。異常検知回路４０は、電路１７ｉの接続点１７ｉ１の電位を検出するものである。

コンパレータ４２は、第１入力ポート４２ａから比較対象である入力電圧を入力するとともに第２入力ポート４２ｂから基準電圧を入力し、基準電圧に対して入力電圧の大小を判別し、判別結果を出力ポート４２ｃから信号伝送回路５０を介してＣＰＵ１６ａに出力する。

第１入力ポート４２ａは、電路１７ｉの接続点１７ｉ１に抵抗器４９を介して接続されている。これにより、電路１７ｉの接続点１７ｉ１の電位（電圧）を異常検知回路４０で検出することができる。基準電圧回路４３は、電源４３ａとグランド４３ｂまたはインバータ１４の入力側端子１４ｂとの間に直列に接続された２つの抵抗器４３ｃ，４３ｄから構成されている。２つの抵抗器４３ｃ，４３ｄの間の接続点４３ｅが第２入力ポート４２ｂに接続されている。基準電圧は電源４３ａの電圧を２つの抵抗器４３ｃ，４３ｄで分圧した値に設定される。

（信号伝送回路）
信号伝送回路５０は、異常検知回路４０からの検知結果（ハイ信号およびロー信号）をＣＰＵ１６ａの入力ポート１６ａ１に伝送する回路である。異常検知回路４０からの検知結果は、正常である場合には、例えばハイ信号で表し、異常である場合には、ロー信号で表すことができる。なお、異常検知回路４０からの検知結果は、正常である場合には、例えばロー信号で表し、異常である場合には、ハイ信号で表すこともできる。

信号伝送回路５０は、ハイ・ロー信号発生回路５１と、信号ライン５２と、並列ライン５３と、第２抵抗器５４と、を備えている。
ハイ・ロー信号発生回路５１は、ＣＰＵ１６ａの入力ポート１６ａ１に出力させるハイ信号およびロー信号を発生させる回路であって、電源５５とグランド５６との間に直列に配設された第１抵抗器５７およびスイッチ５８、ならびに第１抵抗器５７とスイッチ５８との間に設けられて発生させたハイ信号およびロー信号を出力する出力ポート５９を備えている。
電源５５およびグランド５６は、第１基板６１に設けられており、ＣＰＵ１６ａにも電源電圧が供給されている。制御装置１６および駆動回路１６ｆも第１基板６１に設けられている。

ハイ・ロー信号発生回路５１は、電源５５とグランド５６とを接続する電路５１ａが設けられている。電路５１ａは、第１基板６１の導電パターン部５１ａ１、リード線５１ａ２、第２基板６２の導電パターン部５１ａ３、リード線５１ａ４、および、第１基板６１の導電パターン部５１ａ５から構成されている。

第１基板６１の導電パターン部５１ａ１は、一端が電源５５に接続され他端が第１基板側端子６１ａに接続されている。
リード線５１ａ２は、第１基板側端子６１ａと着脱可能に接続されるコンタクト５１ａ２ａに一端が接続され、第２基板側端子６２ａと着脱可能に接続されるコンタクト５１ａ２ｂに他端が接続されている。
第２基板６２の導電パターン部５１ａ３は、一端が第２基板側端子６２ａに接続され、他端が第２基板側端子６２ｂに接続されている。

導電パターン部５１ａ３には、第１抵抗器５７およびスイッチであるフォトカプラ５８が、電源５５からグランド５６に向けてこの順番で配設されている。フォトカプラ５８は、公知のものであり、発光素子５８ａと受光素子５８ｂとから構成されている。発光素子５８ａの一端は、コンパレータ４２の出力ポート４２ｃに接続されている。受光素子５８ｂは、第１抵抗器５７と第２基板側端子６２ｂとの間の導電パターン部５１ａ３に設けられている。
なお、導電パターン部５１ａ３には、第１抵抗器５７とフォトカプラ５８との間に出力ポート５９が設けられている。

リード線５１ａ４は、一端が第２基板側端子６２ｂと着脱可能に接続されるコンタクト５１ａ４ｂに接続され、他端が第１基板側端子６１ｂと着脱可能に接続されるコンタクト５１ａ４ａに接続されている。
第１基板６１の導電パターン部５１ａ５は、一端が第１基板側端子６１ｂに接続され他端がグランド５６に接続されている。

（信号ライン）
信号ライン５２は、ＣＰＵ１６ａの入力ポート１６ａ１とハイ・ロー信号発生回路５１の出力ポート５９とを接続する電線（電路）である。信号ライン５２は、第１基板６１の第１導電パターン部５２ａ、リード線５２ｂ、および、第２基板６２の第２導電パターン部５２ｃから構成されている。

第１導電パターン部５２ａは、第１基板６１の導電パターンで構成されかつ一端がＣＰＵ１６ａの入力ポート１６ａ１に接続されている。第１導電パターン部５２ａの他端は、第１基板６１に設けられている第１基板側端子６１ｃに接続されている。第１導電パターン部５２ａには、並列ライン５３が接続される第１接続点５２ａ１が設けられている。第１導電パターン部５２ａには、第１接続点５２ａ１とＣＰＵ１６ａの入力ポート１６ａ１との間にインバータ５２ａ２が設けられている。インバータ５２ａ２は、入力の論理レベルを逆転させて出力する（いわゆるＮＯＴゲートである。）。

リード線５２ｂは、第１基板側端子６１ｃと着脱可能に接続される第１コンタクト５２ｂ１に一端が接続され、第２基板側端子６２ｃと着脱可能に接続される第２コンタクト５２ｂ２に他端が接続されている。

第２導電パターン部５２ｃは、第２基板６２の導電パターンで構成されかつ他端がハイ・ロー信号発生回路５１の出力ポート５９に接続されている。第２導電パターン部５２ｃの一端は、第２基板６２に設けられている第２基板側端子６２ｃに接続されている。

（並列ライン・第２抵抗器）
並列ライン５３は、スイッチ５８に対して並列に設けられている電線（電路）であって、一端が信号ライン５２の第１接続点５２ａ１に接続されているとともに他端がハイ・ロー信号発生回路５１のスイッチ５８とグランド５６（または電源５５）との間の部位である第２接続点５１ａ５ａに接続されている。
第２抵抗器５４は、並列ライン５３に設けられている抵抗器であって、第１抵抗器５７の抵抗値より大きい抵抗値である。

（第１基板、第２基板）
第１基板６１は、弱電回路である、制御装置１６、各駆動回路１６ｅ，１６ｆ，１６ｇ、各検出器１８ａ，１８ｂが主として設けられている基板である。第２基板６２は、第１基板６１と別の基板であり、強電回路である、コンバータ１２、インバータ１４、開閉器１５ａ，１５ｂが主として設けられている基板である。第１基板６１と第２基板６２とは、上記したリード線５１ａ２，５２ｂ，５１ａ４を含むケーブル（ハーネス）によって電気的に接続されている。

（開閉器１５ａ，１５ｂ）
開閉器１５ａ，１５ｂは、図１に示すように、系統電源２０の電力系統２２に対して発電装置１を並列または解列する。開閉器１５ａ，１５ｂは、発電装置１の電力変換器１１と、系統電源２０の電力系統２２とを接続する複数（本実施形態では、２つ）の電路２１ａ，２１ｂにそれぞれ設けられている。具体的には、開閉器１５ａは、インバータ１４と負荷３０との間の電路２１ａに設けられており、開閉器１５ｂは、インバータ１４と負荷３０との間の電路２１ｂに設けられている。開閉器１５ａ，１５ｂは、例えば、公知の常開型の開閉器を用いることができる。開閉器１５ａ，１５ｂは、電力系統２２から発電装置１を解列するときに、発電装置１を電路２１ａ，２１ｂから機械的に切り離すことができ、かつ、電気的にも完全な絶縁状態を保持することができる。

開閉器１５ａ，１５ｂは、駆動回路１６ｇを介して、制御装置１６に接続されている。駆動回路１６ｇは、公知のドライバ回路を用いることができる。開閉器１５ａ，１５ｂは、制御装置１６によって開閉制御されて、開状態または閉状態に切り替えられる。

（検出器１８）
検出器１８は、直流電圧検出器１８ａおよび系統電圧検出器１８ｂを備えている。直流電圧検出器１８ａは、既述したとおりであり、重複した説明を省略する。系統電圧検出器１８ｂは、系統電圧Ｖｓ（図１に示す電路２１ａと電路２１ｂとの間の電圧）を検出する。系統電圧検出器１８ｂは、公知の電圧検出器を用いることができる。検出器１８の各検出値は、制御装置１６に送信される。

（制御装置１６）
図２に示すように、制御装置１６は、公知のＣＰＵ（：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（中央演算装置））１６ａを備えている。制御装置１６は、種々の演算処理を行うことができ、外部機器との間で、入出力信号の授受を行うことができる。ＣＰＵ１６ａは、ハイ信号およびロー信号を入力する入力ポート１６ａ１を有する。

＜本実施形態による作動＞
（電流異常なし・断線等なし）
インバータ１４に電流異常がなく、信号ライン５２に断線等がない場合には、インバータ１４に流れる電流が判定電流（基準電圧に相当する）より小さいので、コンパレータ４２の出力ポート４２ｃからはロー信号が出力される。すなわち、異常検知回路４０は異常を検知しない。このとき、フォトカプラ５８は、スイッチとしてはオフ状態である。

したがって、出力ポート５９の電圧Ｖは、電源５５の電圧をＥとし、第１抵抗器５７の抵抗値をＲ１とし、第２抵抗器５４の抵抗値をＲ２とすれば、Ｖ＝Ｅ×（Ｒ２／（Ｒ１＋Ｒ２））で表される。このとき、抵抗値Ｒ２は抵抗値Ｒ１より大きい値に設定されており、フォトカプラ５８がオフ状態である場合には、出力ポート５９の信号レベルはハイレベルすなわちハイ信号となる。例えば、Ｅ＝５Ｖ、Ｒ１＝１０ＫΩ、Ｒ２＝５１０ＫΩである場合、フォトカプラ５８がオフ状態である場合には、Ｖ＝４．９（Ｖ）であるため、信号レベルはハイレベルとなる。したがって、インバータ５２ａ２のハイレベルを検知できる電圧範囲が電源５５の電圧Ｅ×０．７から電源５５の電圧Ｅの範囲（Ｅ×０．７〜Ｅ）であれば、抵抗値Ｒ２は抵抗値Ｒ１の２．５倍以上に設定される。また、インバータ５２ａ２のハイレベルを検知できる電圧範囲が電源５５の電圧Ｅ×０．８から電源５５の電圧Ｅの範囲（Ｅ×０．８〜Ｅ）であれば、抵抗値Ｒ２は抵抗値Ｒ１の４倍以上に設定される。その結果、インバータ５２ａ２で反転されたロー信号がＣＰＵ１６ａの入力ポート１６ａ１に入力する。よって、ＣＰＵ１６ａは、インバータ１４に電流異常がないと判定することができる。

（電流異常あり）
インバータ１４に電流異常があり、信号ライン５２に断線等がない場合には、インバータ１４に流れる電流が判定電流（基準電圧に相当する）より大きいので、コンパレータ４２の出力ポート４２ｃからはハイ信号が出力される。すなわち、異常検知回路４０は異常を検知する。このとき、フォトカプラ５８は、スイッチとしてはオン状態である。

したがって、出力ポート５９は、フォトカプラ５８および電路５１ａを介してグランド５６に接続される。よって、出力ポート５９の電圧Ｖは、０Ｖであり、出力ポート５９の信号レベルはローレベルすなわちロー信号となる。その結果、インバータ５２ａ２で反転されたハイ信号がＣＰＵ１６ａの入力ポート１６ａ１に入力する。よって、ＣＰＵ１６ａは、インバータ１４に電流異常があると判定することができる。

（電流異常なし・断線等あり）
インバータ１４に電流異常がなく、信号ライン５２に断線等がある場合には、インバータ１４に流れる電流が判定電流（基準電圧に相当する）より小さいので、コンパレータ４２の出力ポート４２ｃからはロー信号が出力される。すなわち、異常検知回路４０は異常を検知しない。このとき、フォトカプラ５８は、スイッチとしてはオフ状態である。

一方、信号ライン５２に断線等がある場合には、ＣＰＵ１６ａの入力ポート１６ａ１は、インバータ５２ａ２および並列ライン５３（第２抵抗器５４）を介してグランド５６に接続されることとなる。信号ライン５２の断線等とは、断線だけでなく、上述した第１コンタクト５２ｂ１および第２コンタクト５２ｂ２のリード線５２ｂに対する接触不良、上述した第１コンタクト５２ｂ１および第２コンタクト５２ｂ２の第１基板側端子６１ｃおよび第２基板側端子６２ｃに対する接触不良を含む。

よって、第１接続点５２ａ１の電圧Ｖは、グランド５６と同電位（例えば０Ｖ）であり、第１接続点５２ａ１の信号レベルはローレベルすなわちロー信号となる。その結果、インバータ５２ａ２で反転されたハイ信号がＣＰＵ１６ａの入力ポート１６ａ１に入力する。よって、ＣＰＵ１６ａは、信号ライン５２に断線等があると判定することができる。

上述した実施形態から明らかなように、信号伝送回路５０は、ハイ信号およびロー信号を入力する入力ポート１６ａ１を有するＣＰＵ１６ａと、ＣＰＵ１６ａの入力ポート１６ａ１に出力させるハイ信号およびロー信号を発生させる回路であって、電源５５とグランド５６との間に直列に配設された第１抵抗器５７およびスイッチ（フォトカプラ５８）、ならびに第１抵抗器５７とフォトカプラ５８との間に設けられて発生させたハイ信号およびロー信号を出力する出力ポート５９を備えたハイ・ロー信号発生回路５１と、ＣＰＵ１６ａの入力ポート１６ａ１とハイ・ロー信号発生回路５１の出力ポート５９とを接続する電線である信号ライン５２と、フォトカプラ５８に対して並列に設けられている電線であって、電線の一端が信号ライン５２の第１接続点５２ａ１に接続されているとともに電線の他端がハイ・ロー信号発生回路５１のフォトカプラ５８とグランド５６（または電源５５；後述する変形例）との間の部位である第２接続点５１ａ５ａに接続されている並列ライン５３と、並列ライン５３に設けられている抵抗器であって、第１抵抗器５７の抵抗値より大きい抵抗値である第２抵抗器５４と、を備えている。

これによれば、ＣＰＵ１６ａの入力ポート１６ａ１に接続されている信号ライン５２が断線等した場合、ＣＰＵ１６ａの入力ポート１６ａ１は、並列ライン５３すなわち第２抵抗器５４を介してグランド５６（または電源５５）に接続（プルダウン（またはプルアップ））をすることが可能となる。よって、ＣＰＵ１６ａ（マイクロプロセッサ、マイコン）の入力ポート１６ａ１に接続されている信号ライン５２が断線等した場合に、部品点数の増大、コスト増大を招くことなく、この断線に起因する異常を確実に検出することができる。ひいては、制御装置１６はインバータ１４を確実に停止することができるので、フェールセーフの観点から有効である。

また、本実施形態において、発電装置１は、ＣＰＵ１６ａが設けられている第１基板６１と、ハイ・ロー信号発生回路５１が設けられている第１基板６１と異なる第２基板６２と、を備え、信号ライン５２は、第１基板６１の導電パターンで構成されかつ一端がＣＰＵ１６ａの入力ポート１６ａ１に接続されている第１導電パターン部５２ａと、第１基板６１に設けられかつ第１導電パターン部５２ａと接続されている第１基板側端子６１ｃと、第２基板６２の導電パターンで構成されかつ一端がハイ・ロー信号発生回路５１の出力ポート５９に接続されている第２導電パターン部５２ｃと、第２基板６２に設けられかつ第２導電パターン部５２ｃと接続されている第２基板側端子６２ｃと、リード線５２ｂと、リード線５２ｂの一端に接続され第１基板側端子６１ｃと着脱可能に接続される第１コンタクト５２ｂ１と、リード線５２ｂの他端に接続され第２基板側端子６２ｃと着脱可能に接続される第２コンタクト５２ｂ２と、から構成されている。
これによれば、ＣＰＵ１６ａの入力ポート１６ａ１に接続されている信号ライン５２が、第１基板６１と第２基板６２とを接続するリード線５２ｂを含む構成となった場合、第１基板６１とリード線５２ｂとの接続部位すなわち第１基板側端子６１ｃと第１コンタクト５２ｂ１との接触部位、および／または第２基板６２とリード線５２ｂとの接続部位すなわち第２基板側端子６２ｃと第２コンタクト５２ｂ２との接触部位において、接触不良が発生した場合、この異常を確実に検出することができる。

また本実施形態において、ハイ・ロー信号発生回路５１において、第１抵抗器５７およびフォトカプラ５８は、電源５５からグランド５６に向けてこの順番で配設されている。
これによれば、第２接続点５１ａ５ａは、フォトカプラ５８とグランド５６との間の部位となる。その結果、ＣＰＵ１６ａの入力ポート１６ａ１に接続されている信号ライン５２が断線した場合、ＣＰＵ１６ａの入力ポート１６ａ１は、並列ライン５３すなわち第２抵抗器５４を介してグランド５６に接続（プルダウン）をすることが可能となる。

なお、上述した実施形態においては、信号ライン５２は一つだけではなく、複数設けられている。例えば、過電流検知のためだけでなく、パルス毎の電流下限を検知するようにしてもよく、コンバータの過電流を検知するようにしてもよい。これらの場合、部品点数の増大、コスト増大をより抑制することができるとともに、この断線に起因する異常を確実に検出することができるため、本発明の効果をより享受することができる。

＜第１変形例＞
なお、上述した実施形態において、ハイ・ロー信号発生回路５１において、第１抵抗器５７およびフォトカプラ５８は、電源５５からグランド５６に向けてこの順番で配設されている。これに代えて、図３に示すように、第１抵抗器５７およびフォトカプラ５８を、電源５５から電流制限抵抗９３を介してグランド５６に向けてフォトカプラ５８および第１抵抗器５７の順番で配設するようにしてもよい。
この場合、図３に示すように、並列ライン５３は、信号ライン５２の第１接続点５２ａ１とハイ・ロー信号発生回路５１のフォトカプラ５８と電源５５との間の部位である第２接続点５１ａ１ａとの間に設けられている。

（電流異常なし・断線等なし）
インバータ１４に電流異常がなく、信号ライン５２に断線等がない場合には、インバータ１４に流れる電流が判定電流（基準電圧に相当する）より小さいので、コンパレータ４２の出力ポート４２ｃからはロー信号が出力される。すなわち、異常検知回路４０は異常を検知しない。このとき、フォトカプラ５８は、スイッチとしてはオフ状態である。

したがって、出力ポート５９の電圧Ｖは、電源５５の電圧をＥとし、第１抵抗器５７の抵抗値をＲ１とし、第２抵抗器５４の抵抗値をＲ２とすれば、Ｖ＝Ｅ×（Ｒ１／（Ｒ１＋Ｒ２））で表される。このとき、抵抗値Ｒ２は抵抗値Ｒ１より大きい値に設定されており、フォトカプラ５８がオフ状態である場合には、出力ポート５９の信号レベルはローレベルすなわちロー信号となる。例えば、Ｅ＝５Ｖ、Ｒ１＝１０ＫΩ、Ｒ２＝５１０ＫΩである場合、フォトカプラ５８がオフ状態である場合には、Ｖ＝０．０９６（Ｖ）であるため、信号レベルはローレベルとなる。したがって、インバータ５２ａ２のローレベルを検知できる電圧範囲が０（Ｖ）から電源５５の電圧Ｅ×０．３の範囲（０〜Ｅ×０．３）であれば、抵抗値Ｒ２は抵抗値Ｒ１の２．５倍以上に設定される。また、インバータ５２ａ２のローレベルを検知できる電圧範囲が０（Ｖ）から電源５５の電圧Ｅ×０．２の範囲（０〜Ｅ×０．２）であれば、抵抗値Ｒ２は抵抗値Ｒ１の４倍以上に設定される。その結果、インバータ５２ａ２で反転されたハイ信号がＣＰＵ１６ａの入力ポート１６ａ１に入力する。よって、ＣＰＵ１６ａは、インバータ１４に電流異常がないと判定することができる。

したがって、出力ポート５９は、フォトカプラ５８、電路５１ａおよび電流制限抵抗９３を介して電源５５に接続される。よって、出力ポート５９の電圧Ｖは、ＥＶであり、出力ポート５９の信号レベルはハイレベルすなわちハイ信号となる。その結果、インバータ５２ａ２で反転されたロー信号がＣＰＵ１６ａの入力ポート１６ａ１に入力する。よって、ＣＰＵ１６ａは、インバータ１４に電流異常があると判定することができる。

（電流異常なし・断線等あり）
インバータ１４に電流異常がなく、信号ライン５２に断線等がある場合には、インバータ１４に流れる電流が判定電流（基準電圧に相当する）より小さいので、コンパレータ４２の出力ポート４２ｃからはロー信号が出力される。すなわち、異常検知回路４０は異常を検知しない。このとき、フォトカプラ５８は、スイッチとしてはオフ状態である。
一方、信号ライン５２に断線等がある場合には、ＣＰＵ１６ａの入力ポート１６ａ１は、インバータ５２ａ２および並列ライン５３（第２抵抗器５４）を介して電源５５に接続されることとなる。

よって、第１接続点５２ａ１の電圧Ｖは、Ｅ（Ｖ）であり、第１接続点５２ａ１の信号レベルはハイレベルすなわちハイ信号となる。その結果、インバータ５２ａ２で反転されたロー信号がＣＰＵ１６ａの入力ポート１６ａ１に入力する。よって、ＣＰＵ１６ａは、信号ライン５２に断線等があると判定することができる。

これによれば、ハイ・ロー信号発生回路５１において、第１抵抗器５７およびフォトカプラ５８は、電源５５からグランド５６に向けて電流制限抵抗９３を介し、フォトカプラ５８および第１抵抗器５７の順番で配設されている。
このように、第２接続点５１ａ１ａは、フォトカプラ５８と電源５５との間の部位となる。その結果、ＣＰＵ１６ａの入力ポート１６ａ１に接続されている信号ライン５２が断線した場合、ＣＰＵ１６ａの入力ポート１６ａ１は、並列ライン５３すなわち第２抵抗器５４を介して電源５５に接続（プルアップ）をすることが可能となる。

＜第２変形例＞
また、上述した実施形態において、スイッチをフォトカプラ５８に代えてトランジスタやＦＥＴなどのスイッチング素子１５８に置き換えるようにしてもよい。
この場合、図４に示すように、スイッチング素子１５８は、異常検知回路４０すなわちコンパレータ４２からの信号を受けてフォトカプラ５８と同様に開閉するように構成されるのが好ましい。
このように構成された第２変形例においても、上述した実施形態と同様な作用効果を得ることができる。

＜第３変形例＞
また、上述した第１変形例において、スイッチをフォトカプラ５８に代えてトランジスタやＦＥＴなどのスイッチング素子１５８に置き換えるようにしてもよい。
この場合、図５に示すように、スイッチング素子１５８は、異常検知回路４０すなわちコンパレータ４２からの信号を受けてフォトカプラ５８と同様に開閉するように構成されるのが好ましい。
このように構成された第３変形例においても、上述した第１変形例と同様な作用効果を得ることができる。

なお、本発明に係る信号伝送回路は、上述したコジェネレーションのインバータに適用したが、例えばモータを駆動させる駆動回路と電流を検出する回路とを備えた制御装置にも適用することができる。
また、本発明に係る信号伝送回路は、上述した第１基板６１と第２基板６２とを接続するリード線５２ｂを含む構成だけでなく、上述した第１基板６１と第２基板６２とが一体となった１つの基板からなりリード線５２ｂを含まない構成にも適用することができる。
この場合、信号ライン５２は導電パターンのみで構成されるが、この信号ライン５２の断線等した場合、ＣＰＵ１６ａの入力ポート１６ａ１は、並列ライン５３すなわち第２抵抗器５４を介してグランド５６（または電源５５）に接続（プルダウン（またはプルアップ））をすることが可能となる。よって、ＣＰＵ１６ａ（マイクロプロセッサ、マイコン）の入力ポート１６ａ１に接続されている信号ライン５２が断線等した場合に、部品点数の増大、コスト増大を招くことなく、この断線に起因する異常を確実に検出することができる。ひいては、制御装置１６はインバータ１４を確実に停止することができるので、フェールセーフの観点から有効である。

１…発電装置、１０…電源、１１…電力変換器、１２…コンバータ、１４…インバータ、１６…制御装置、１６ａ…ＣＰＵ、５０…信号伝送回路、５５…電源、５６…グランド、５７…第１抵抗器、５８…フォトカプラ（スイッチ）、５９…出力ポート、５１…ハイ・ロー信号発生回路、５２…信号ライン、５２ａ１…第１接続点、５１ａ５ａ…第２接続点、５３…並列ライン、５４…第２抵抗器。

Claims

ハイ信号およびロー信号を入力する入力ポートを有するＣＰＵと、
前記ＣＰＵの前記入力ポートに出力させる前記ハイ信号およびロー信号を発生させる回路であって、電源とグランドとの間に直列に配設された第１抵抗器およびスイッチ、ならびに前記第１抵抗器と前記スイッチとの間に設けられて発生させた前記ハイ信号およびロー信号を出力する出力ポートを備えたハイ・ロー信号発生回路と、
前記ＣＰＵの前記入力ポートと前記ハイ・ロー信号発生回路の前記出力ポートとを接続する電線である信号ラインと、
前記スイッチに対して並列に設けられている電線であって、前記電線の一端が前記信号ラインの第１接続点に接続されているとともに前記電線の他端が前記ハイ・ロー信号発生回路の前記スイッチと前記電源または前記グランドとの間の部位である第２接続点に接続されている並列ラインと、
前記並列ラインに設けられている抵抗器であって、前記第１抵抗器の抵抗値より大きい抵抗値である第２抵抗器と、を備えている信号伝送回路。
前記ＣＰＵが設けられている第１基板と、
前記ハイ・ロー信号発生回路が設けられている前記第１基板と異なる第２基板と、を備え、
前記信号ラインは、
前記第１基板の導電パターンで構成されかつ一端が前記ＣＰＵの前記入力ポートに接続されている第１導電パターン部と、
前記第１基板に設けられかつ前記第１導電パターン部と接続されている第１基板側端子と、
前記第２基板の導電パターンで構成されかつ一端が前記ハイ・ロー信号発生回路の前記出力ポートに接続されている第２導電パターン部と、
前記第２基板に設けられかつ前記第２導電パターン部と接続されている第２基板側端子と、
リード線と、
前記リード線の一端に接続され前記第１基板側端子と着脱可能に接続される第１コンタクトと、
前記リード線の他端に接続され前記第２基板側端子と着脱可能に接続される第２コンタクトと、から構成されている請求項１記載の信号伝送回路。
前記ハイ・ロー信号発生回路において、前記第１抵抗器および前記スイッチは、前記電源から前記グランドに向けてこの順番で配設されている請求項１または請求項２記載の信号伝送回路。
前記ハイ・ロー信号発生回路において、前記第１抵抗器および前記スイッチは、前記電源から前記グランドに向けて前記スイッチおよび前記第１抵抗器の順番で配設されている請求項１または請求項２記載の信号伝送回路。