JP2018157308A - 受信装置および処理方法 - Google Patents

Abstract

【課題】回路規模の増加を抑制しつつ、再生クロック信号の位相をシフトできるようにする。
【解決手段】受信装置（１００）は、クロック情報を含むシリアルデータを受信する受信装置であって、シリアルデータと再生クロック信号の位相を比較する位相比較器と、第１の値を記憶する第１の記憶素子と、第２の値を記憶する第２の記憶素子と、位相比較器、第１の記憶素子および第２の記憶素子のいずれかの出力を選択するセレクタと、セレクタが位相比較器の出力を選択している期間では、位相比較器の出力に応じた位相の再生クロック信号を生成し、セレクタが第１の記憶素子の出力を選択している期間では、再生クロック信号の位相を維持し、セレクタが第２の記憶素子の出力を選択している期間では、再生クロック信号の位相をシフトさせるクロック生成部とを有する。
【選択図】図１

Description

本発明は、受信装置およびその処理方法に関する。

プロセッサは、画像信号を処理するため、撮像センサ、液晶パネルおよび外部メモリなどのモジュールに対して通信を行う。その際、プロセッサは、信号の高速化を図るため、小振幅差動信号を用い、エンベデットクロック伝送方式を用いたシリアルデータ伝送を行う。受信装置は、シリアルデータのエッジ情報からクロックデータリカバリ（ＣＤＲ）によりクロック信号を生成する。シリアルデータの伝送速度が上昇するにつれ、伝送路による損失が無視できなくなる。その損失を低減するため、送信装置は、エンファシスやデエンファシスを行い、受信装置は、イコライザを有する。エンファシス、デエンファシスおよびイコライザは、伝送路での損失特性を考慮し、それを補償するように、周波数特性を調整する必要がある。

また、送信装置および受信装置は、それらを実現するため、アナログ回路で構築されることが多い。一般に、アナログ回路は、プロセスばらつきや動作電圧および温度の影響を受けやすく、周波数特性の調整には、それらの影響も考量した調整が必要となる。上述したように、送信装置および受信装置は、プロセスばらつきや動作電圧および温度の影響を考慮して特性を調整しなければならない。しかし、送信装置および受信装置の調整値は、個体毎に異なる。そのため、送信装置および受信装置の個体毎に特性を評価する評価手段が必要である。特許文献１には、シリアルデータのアイ（ＥＹＥ）パターンの開口率を評価する方法が記載されている。

特開２０１５−３９１５４号公報

特許文献１に記載されている方法は、アイパターンの開口率を評価するために、専用の回路を設ける必要があり、回路規模（ＬＳＩチップ面積）が増加してしまう。

そこで、本発明は、回路規模の増加を抑制しつつ、再生クロック信号の位相をシフトできるようにすることを目的とする。

本発明に係る受信装置は、クロック情報を含むシリアルデータを受信する受信装置であって、前記シリアルデータと再生クロック信号の位相を比較する位相比較器と、第１の値を記憶する第１の記憶素子と、第２の値を記憶する第２の記憶素子と、前記位相比較器、前記第１の記憶素子および前記第２の記憶素子のいずれかの出力を選択するセレクタと、前記セレクタが前記位相比較器の出力を選択している期間では、前記位相比較器の出力に応じた位相の前記再生クロック信号を生成し、前記セレクタが前記第１の記憶素子の出力を選択している期間では、前記再生クロック信号の位相を維持し、前記セレクタが前記第２の記憶素子の出力を選択している期間では、前記再生クロック信号の位相をシフトさせるクロック生成部とを有する。

本発明によれば、回路規模の増加を抑制しつつ、再生クロック信号の位相をシフトさせることができる。

通信システムの構成例を説明するためのブロック図である。 フラクショナルＰＬＬ回路の構成例を説明するためのブロック図である。 クロック信号の位相を説明するための図である。 判定回路の出力を説明するための図である。 判定回路の出力を説明するための図である。 変調器の構成例を説明するためのブロック図である。 復調器の構成例を説明するためのブロック図である。 トレーニングパターンの送信を説明するための図である。 アイパターンの開口率の検査処理を説明するためのフローチャートである。

以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。

［実施形態１］
図１は、実施形態１における通信システムの構成例を説明するためのブロック図である。

実施形態１における通信システムは、送信装置１５０と、受信装置１００と、基準クロック発生器１６０とを有する。送信装置１５０は、クロック情報を含むシリアルデータを受信装置１００に送信する。受信装置１００は、クロック情報を含むシリアルデータを送信装置１５０から受信する。受信装置１００は、クロックデータリカバリ（ＣＤＲ）機能を有し、送信装置１５０から受信したシリアルデータからクロック信号を生成する。基準クロック発生器１６０は、例えば水晶発振器であり、送信装置１５０および受信装置１００に基準クロック信号を供給する。

まず、図１を参照して、送信装置１５０の構成要素の例を説明する。図１に示すように、送信装置１５０は、送信ドライバ１５１、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路１５２、シリアライザ１５３、変調器１５４およびデータ発生器１５５を有する。送信装置１５０はさらに、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１５６を有する。ＣＰＵ１５６は、送信装置１５０の構成要素および送信装置１５０の動作を制御する制御部として動作する。ＣＰＵ１５６は、送信装置１５０の各構成要素および送信装置１５０の動作を制御するためのプログラムを記憶したメモリと、そのプログラムの実行が可能なプロセッサとを有する。

ＰＬＬ回路１５２は、基準クロック発生器１６０から供給された基準クロック信号の周波数の整数倍の送信クロック信号を生成する。データ発生器１５５は、送信データを生成する。送信データは、例えば８ビットパラレルデータである。変調器１５４は、図６に示すように、スクランブラ６００および８Ｂ１０Ｂ変調器６０１を有する。変調器１５４は、データ発生器１５５の出力データを変調することで、データのトグル率を保証することができる。スクランブラ６００は、データ発生器１５５の出力データにクロック情報を含ませる変調を行う。８Ｂ１０Ｂ変調器６０１は、スクランブラ６００が出力する８ビットパラレルデータを１０ビットパラレルデータに変換する。シリアライザ１５３は、ＰＬＬ回路１５２の送信クロック信号を用いて、変調器１５４が出力するパラレルデータをシリアルデータに変換する。送信ドライバ１５１は、シリアライザ１５３が出力するシリアルデータを高速の小振幅差動信号として出力する。また、送信ドライバ１５１は、高周波数成分を増幅するエンファシスを行うか、低周波数成分を減衰させるデエンファシスを行う。例えば、送信装置１５０は、ＣＰＵ１５６を有する。ＣＰＵ１５６は、送信ドライバ１５１のエンファシスまたはデエンファシスの周波数特性を制御することができる。送信装置１５０は、クロック情報を含むシリアルデータを受信装置１００に送信する。

次に、図１を参照して、受信装置１００の構成要素の例を説明する。図１に示すように、受信装置１００は、受信アンプ１０１、フラクショナルＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路１０２、位相比較器（ＰＤ）１０３、ループフィルタ１０４、タイマ１０５、デシリアライザ１２０および復調器１２１を有する。受信装置１００はさらに、判定回路１２２、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１３０およびＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路１４０を有する。ＣＰＵ１３０は、受信装置１００の構成要素および受信装置１００の動作を制御する制御部として動作する。ＣＰＵ１３０は、受信装置１００の各構成要素および受信装置１００の動作を制御するためのプログラムを記憶したメモリと、そのプログラムの実行が可能なプロセッサとを有する。

受信アンプ１０１は、送信ドライバ１５１が送信した小信号差動信号のシリアルデータを受信し、デジタルシリアルデータの２値信号を出力する。受信アンプ１０１は、伝送路の損失特性により変化した信号の波形を復元するイコライザおよび差動終端抵抗を有する。ＰＬＬ回路１４０は、ＰＬＬ回路１５２と同様に、基準クロック発生器１６０から供給された基準クロック信号の周波数の整数倍の受信クロック信号を生成し、その受信クロック信号をフラクショナルＰＬＬ回路１０２に出力する。ＰＬＬ回路１５２が出力する送信クロック信号とＰＬＬ回路１４０が出力する受信クロック信号は、相互に周波数が同じである。フラクショナルＰＬＬ回路１０２は、クロック生成部であり、受信クロック信号の周波数の小数倍の再生クロック信号を生成することができる。位相比較器１０３は、受信アンプ１０１が出力するシリアルデータと、フラクショナルＰＬＬ回路１０２が生成する再生クロック信号との位相を比較する。位相比較器１０３は、例えば、Ｂａｎｇ−Ｂａｎｇ−Ｐｈａｓｅ−Ｄｅｔｅｃｔｏｒである。ループフィルタ１０４は、位相比較器１０３が出力する位相検出信号を入力する。フラクショナルＰＬＬ回路１０２は、ループフィルタ１０４の出力信号により、再生クロック信号の位相を制御する。ＣＰＵ１３０は、受信装置１００の各構成要素との間で制御信号の入出力を行う。

ループフィルタ１０４は、フィルタ１１０、第１の記憶素子１１１、第２の記憶素子１１２、セレクタ１１３およびΔΣ変調器１１４を有する。フィルタ１１０は、位相比較器１０３の後段に設けられ、位相比較器１０３が出力する位相検出信号の量子化ノイズ（高周波成分）を除去し、必要に応じて位相比較器１０３の位相検出信号（低域成分）にゲインを与える。また、フィルタ１１０は、フラクショナルＰＬＬ回路１０２、位相比較器１０３、ループフィルタ１０４で構成されるＣＤＲの一巡ループの安定性を保つための位相保証を行う。フィルタ１１０は、周波数制御情報を出力する。位相比較器１０３は、受信アンプ１０１が出力するシリアルデータの位相に対して、フラクショナルＰＬＬ回路１０２が出力する再生クロック信号の位相が進んでいる場合、位相が進んでいることを示す位相検出信号を出力する。その場合、フィルタ１１０の出力値は正の値である。また、位相比較器１０３は、受信アンプ１０１が出力するシリアルデータの位相に対して、フラクショナルＰＬＬ回路１０２が出力する再生クロック信号の位相が遅れている場合、位相が遅れていることを示す位相検出信号を出力する。その場合、フィルタ１１０の出力値は負の値である。また、位相比較器１０３は、受信アンプ１０１が出力するシリアルデータの位相に対して、フラクショナルＰＬＬ回路１０２が出力する再生クロック信号の位相が進みでも遅れでもない場合、位相が進みでも遅れでもないことを示す位相検出信号を出力する。その場合、ＣＤＲが同期しており、フィルタ１１０の出力値は０である。

第１の記憶素子１１１および第２の記憶素子１１２は、例えば、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）またはＤ型フリップフロップである。ＣＰＵ１３０は、第１の記憶素子１１１および第２の記憶素子１１２に対して値を書き込む。ΔΣ変調器１１４は、セレクタ１１３とフラクショナルＰＬＬ回路１０２との間に設けられ、フィルタ１１０が出力する周波数制御情報にΔΣ変調を施し、１ビットの値を出力である。ΔΣ変調器１１４によりノイズシェ−ピングされた高域の量子化ノイズは、フラクショナルＰＬＬ回路１０２が持つローパスフィルタ特性により除去される。ΔΣ変調器１１４の入力値が正の値の場合、ΔΣ変調器１１４の出力値は平均的にハイレベルが多く出力される。ΔΣ変調器１１４の入力値が負の値の場合、ΔΣ変調器１１４の出力値は平均的にローレベルが多く出力される。ΔΣ変調器１１４の入力値が０の場合、ΔΣ変調器１１４の出力値は平均的にハイレベルとローレベルが同数出力される。タイマ１０５は、ＣＰＵ１３０の制御により、所定のタイミングの選択信号をセレクタ１１３に出力する。セレクタ１１３は、その選択信号に応じて、フィルタ１１０、第１の記憶素子１１１および第２の記憶素子１１２のいずれの出力端子を選択し、その選択した出力端子をΔΣ変調器１１４の入力端子に接続する。セレクタ１１３が、図１のように、フィルタ１１０の出力端子を選択した場合、位相比較器１０３、ループフィルタ１０４、フラクショナルＰＬＬ回路１０２による一巡のＣＤＲ制御ループが形成される。フラクショナルＰＬＬ回路１０２が出力する再生クロック信号の位相は、受信アンプ１０１が出力するシリアルデータの位相に対して所定の位相差に収束する。

デシリアライザ１２０は、フラクショナルＰＬＬ回路１０２が出力する再生クロック信号を用いて、受信アンプ１０１が出力するシリアルデータをサンプリングし、シリアルデータを１０ビットパラレルデータに変換する。復調器１２１は、デシリアライザ１２０と判定回路１２２との間に設けられ、図７に示すように、１０Ｂ８Ｂ復調器７００およびデスクランブラ７０２を有する。復調器１２１は、変調器２０４で変調されたデータを復調することができる。１０Ｂ８Ｂ復調器７００は、デシリアライザ１２０が出力する１０ビットパラレルデータを８ビットパラレルデータに変換する。デスクランブラ７０２は、１０Ｂ８Ｂ復調器７００が出力する８ビットパラレルデータに対して、スクランブラ６００の変調に対応する復調を行う。判定回路１２２は、復調器１２１が出力するパラレルデータを期待値と比較し、その比較結果をＣＰＵ１３０に出力する。

図２は、フラクショナルＰＬＬ回路１０２の構成要素の例を説明するためのブロック図である。

フラクショナルＰＬＬ回路１０２は、Ｍ分周器２０１、Ｎ分周器２０２、位相周波数比較器（ＰＦＤ）２０３、アナログフィルタ２０４および電圧制御発振器（ＶＣＯ）２０５を有する。Ｍ分周器２０１は、ＰＬＬ回路１４０が出力する受信クロック信号をＭ分周したクロック信号を出力する。Ｍは、小数であり、例えばＭ＝８．５である。Ｍ分周器２０１が例えば８．５分周器である場合、Ｍ分周器２０１は、８分周器と９分周器を有し、受信クロック信号に同期して８分周器と９分周器を１周期毎に交互に切り替えることにより、平均的に８．５分周のクロック信号を出力する。Ｍ分周器２０１は、平均的に８．５分周を実現すれればよく、Ｍ分周器２０１の動作は１周期毎に交互に切り替えることに限定されない。

Ｎ分周器２０２は、電圧制御発振器２０５が出力するクロック信号をＮ分周したクロック信号を出力する。Ｎは小数である。Ｎ分周器２０２は、Ｍ分周器２０１と同様に、例えば８分周器と９分周器を有する。Ｎ分周器２０２は、ループフィルタ１０４内のΔΣ変調器１１４が出力する１ビット信号に応じて動作する。Ｎ分周器２０２は、ΔΣ変調器１１４が出力する１ビット信号がローレベルである場合には、電圧制御発振器２０５が出力するクロック信号を８分周したクロック信号を出力する。また、Ｎ分周器２０２は、ΔΣ変調器１１４が出力する１ビット信号がハイレベルである場合には、電圧制御発振器２０５が出力するクロック信号を９分周したクロック信号を出力する。

ただし、上記の分周比および分周の極性は、上記の説明に限定されない。ＣＤＲの一巡ループがネガティブフィードバックになるのであれば、別の分周比または分周の極性を使用してもよい。例えば、Ｎ分周器２０２は、ΔΣ変調器１１４が出力する１ビット信号がローレベルの場合には８分周し、ΔΣ変調器１１４が出力する１ビット信号がハイレベルの場合には９分周してもよい。また、分周比は、８．５分周を例に説明したが、４．５分周等の他の分周比でもよい。

位相周波数比較器２０３は、Ｍ分周器２０１およびＮ分周器２０２が出力するクロック信号の位相周波数を比較し、その比較結果を示す比較結果信号をアナログフィルタ２０４に出力する。アナログフィルタ２０４は、例えばラグリードフィルタ等であり、その比較結果信号をフィルタリングする。電圧制御発振器２０５は、アナログフィルタ２０４の出力信号に応じた周波数のクロック信号を出力する。

図３（Ａ）〜図３（Ｇ）は、受信アンプ１０１が出力するシリアルデータのアイパターン（データ遷移パターン）の開口率を検査するために、シリアルデータに対する再生クロック信号の位相を変化させる仕組みを説明するための図である。

図３（Ａ）は、図１のセレクタ１１３の選択先を示すタイミングチャートである。セレクタ１１３の選択先が１１０と記載されている期間Ｔ３０１は、セレクタ１１３がフィルタ１１０の出力端子を選択している期間である。この期間Ｔ３０１では、位相比較器１０３、ループフィルタ１０４およびフラクショナルＰＬＬ回路１０２による一巡の制御ループが、送信装置１５０が出力したシリアルデータに対して、ＣＤＲ追従して、再生クロック信号を生成している。

図３（Ｂ）は、ΔΣ変調器１１４の入力レベルを示すタイミングチャートである。セレクタ１１３がフィルタ１１０の出力端子を選択している期間Ｔ３０１では、ＣＤＲの制御ループは安定状態にあり、ΔΣ変調器１１４の平均的な入力レベルはレベルＬＶ３−Ａである。この時、フラクショナルＰＬＬ回路１０２が出力する再生クロック信号の位相は、受信アンプ１０１が出力するシリアルデータの位相に対して進みでも遅れでもなく、フィルタ１１０の出力値は０となる。そのため、図３（Ｂ）のように、レベルＬＶ３−Ａは、ノイズによるレベル変動があるものの、平均的に０となる。また、この時、ΔΣ変調器１１４の出力信号は、前述のように、平均的にハイレベルとローレベルが同数となる。つまり、Ｎ分周器２０２は、Ｎ＝Ｍ＝８．５となるように制御されている。

図３（Ｃ）〜図３（Ｇ）は、受信アンプ１０１が出力するシリアルデータに対する、フラクショナルＰＬＬ回路１０２が出力する再生クロック信号の位相差を説明するための図である。期間Ｔ３０１では、図３（Ｃ）に示すように、シリアルデータに対する再生クロック信号の位相差は、位相差３１１になる。位相差３１１は、１８０度である。図３（Ｅ）に示すように、再生クロック信号は、図３（Ｄ）のシリアルデータの中央（１８０度）の位置している。シリアルデータに対する再生クロック信号の位相差は、１８０度である。期間Ｔ３０１では、フラクショナルＰＬＬ回路１０２は、フィルタ１１０の出力に応じた位相の再生クロック信号を生成する。

図３（Ａ）の期間Ｔ３０２は、セレクタ１１３が第１の記憶素子１１１の出力端子を選択している期間である。ＣＰＵ１３０は、予め、第１の記憶素子１１１に対して、レベルＬＶ３−Ａの値（例えば０）を書き込んである。期間Ｔ３０１では、図３（Ｂ）に示すように、ΔΣ変調器１１４の入力レベルは、平均的にレベルＬＶ３−Ａである。期間Ｔ３０２では、図３（Ｂ）に示すように、ΔΣ変調器１１４の入力レベルは、第１の記憶素子１１１に記憶されているレベルＬＶ３−Ａの値である。そのため、期間Ｔ３０２では、図３（Ｃ）に示すように、シリアルデータに対する再生クロック信号の位相差は、期間Ｔ３０１における位相３１１が維持され続ける。期間Ｔ３０２では、フラクショナルＰＬＬ回路１０２は、再生クロック信号の位相を維持する。その理由を説明する。ＰＬＬ回路１５２とＰＬＬ回路１４０が同一の基準クロック発生器１６０の基準クロック信号を参照しているため、ＰＬＬ回路１５２とＰＬＬ回路１４０が出力するクロック信号の周波数は同一となる。このことにより、位相差３１１が維持され続ける。

図３（Ａ）に示すように、期間Ｔ３０３は、セレクタ１１３が第２の記憶素子１１２の出力端子を選択している期間である。ＣＰＵ１３０は、予め、第２の記憶素子１１２に対して、レベルＬＶ３−Ｂの値を書き込んである。レベルＬＶ３−Ｂは、レベルＬＶ３−Ａより大きい。期間ΔＴは、期間Ｔ３０３と同じ期間である。期間Ｔ３０３（＝ΔＴ）では、図３（Ｂ）に示すように、ΔΣ変調器１１４の入力レベルは、レベルＬＶ３−Ｂである。その場合、ΔΣ変調器１１４の出力値は、ハイレベルの回数がローレベルの回数より多くなる。その結果、Ｎ分周器２０２は、８分周器より９分周器を多く選択する。よって、Ｎ分周器２０２の平均的なＮの値は、Ｍより大きくなる。フラクショナルＰＬＬ回路１０２内の制御ループは、分周比Ｎが大きくなったことを補償するように動作するため、ＶＣＯ２０５が出力する再生クロック信号の周波数は、期間Ｔ３０２より期間Ｔ３０３の方が高い。この周波数差はΔｆである。周波数差Δｆは、レベルＬＶ３−ＡおよびＬＶ３−Ｂの差に対応する。期間Ｔ３０３（＝ΔＴ）では、ＶＣＯ２０５が出力する再生クロック信号の周波数はΔｆ増加する。そのため、図３（Ｃ）に示すように、シリアルデータに対する再生クロック信号の位相差は、位相差３１１に対して位相差Δφ増加し、位相差３１２になる。位相差Δφは、式（１）で表される。
Δφ＝Δｆ×ΔＴ ・・・（１）

期間Ｔ３０３の終了時には、シリアルデータに対する再生クロック信号の位相差は、位相差３１２である。図３（Ｆ）の位相差３１２の時の再生クロック信号は、図３（Ｅ）の位相差３１１の時の再生クロック信号に対して、位相が相対的に位相差Δφずれる。期間Ｔ３０３では、フラクショナルＰＬＬ回路１０２は、再生フロック信号の位相をΔφだけシフトさせる。再生クロック信号の位相のシフト量は、Δφであり、周波数差Δｆおよび期間ΔＴに応じた量である。ＣＰＵ１３０は、第２の記憶素子１１２に書き込むレベルＬＶ３−Ｂの値および期間ΔＴを調整することにより、シフト量Δφを制御することができる。

図３（Ａ）に示すように、期間Ｔ３０４では、セレクタ１１３は、第１の記憶素子１１１の出力端子を選択する。この場合、図３（Ｂ）に示すように、ΔΣ変調器１１４の入力レベルは、レベルＬＶ３−Ａ（＝０）となる。そのため、図３（Ｃ）に示すように、シリアルデータに対する再生クロック信号の位相差は、その直前の位相差３１２を維持する。

以後、同様に、図３（Ａ）に示すように、期間Ｔ３０５では、セレクタ１１３は、第２の記憶素子１１２の出力端子を選択する。シリアルデータに対する再生クロック信号の位相差は、位相差３１２に対して、位相差Δφ＝Δｆ×ΔＴ増加し、位相差３１３になる。図３（Ｇ）は、位相差３１３の時の再生クロック信号を示す。図３（Ｇ）の再生クロック信号は、図３（Ｆ）の再生クロック信号に対して、位相差Δφ増加する。

その後、図３（Ａ）に示すように、期間Ｔ３０６では、セレクタ１１３は、第１の記憶素子１１１の出力端子を選択する。図３（Ｃ）に示すように、シリアルデータに対する再生クロック信号の位相差は、その直前の位相差３１３を維持する。

以上のように、セレクタ１１３は、第１の記憶素子１１１の出力端子の選択と第２の記憶素子１１２の出力端子の選択とを交互に繰り返す。フラクショナルＰＬＬ回路１０２は、セレクタ１１３が第２の記憶素子１１２の出力端子を選択する複数の期間Ｔ３０３およびＴ３０５に対応する複数の位相の再生クロック信号を出力する。

ＣＰＵ１３０は、第１の記憶素子１１１にレベルＬＶ３−Ａの値を書き込み、第２の記憶素子１１２にレベルＬＶ３−Ｂの値を書き込むことにより、周波数差Δｆを制御することができる。シリアルデータに対する再生クロック信号の位相差は、位相差Δφずつ増加する。位相差Δφは、周波数差Δｆと期間ΔＴの積である。そのため、受信装置１００は、シンプルな構成で、周波数差Δｆと期間ΔＴにより、非常に細かい分解能の位相差Δφの調整を行うことができる。

なお、受信装置１００は、周波数差Δｆおよび期間ΔＴのいずれかまたは両方を用いて、位相差Δφを調整してもよい。ＣＰＵ１３０は、期間Ｔ３０３およびＴ３０５の各々の期間ΔＴと、第１の記憶素子１１１と第２の記憶素子１１２に書き込む値を動的に変えることができる。これにより、ＣＰＵ１３０は、位相差３１１から位相差３１２に移る時に増加する位相差Δφと、位相差３１２から位相差３１３へ移る時に増加する位相差Δφを動的に変えることができる。この場合、セレクタ１１３が選択可能な記憶素子の数を増加してもよいし、期間Ｔ３０３およびＴ３０５の際に選択される記憶素子を各々変えてもよい。

このように、ＣＰＵ１３０は、シリアルデータと再生クロック信号の位相差を任意に調整することができる。次に、シリアルデータのアイパターンの開口率を検査する方法を説明する。送信装置１５０のデータ発生器１５５は、送信データを生成する。その送信データのパターンは、アイパターンの開口率を検査する際には、ある取り決めの上に設定される。受信装置１００における判定回路１２２は、予め、その設定に応じた期待値を用いる。

図４（Ａ）は、受信アンプ１０１が出力するシリアルデータのアイパターンを示す図である。１ユニットインターバル（１ＵＩ）は、１ビット期間である。図４（Ｂ）は、フラクショナルＰＬＬ回路１０２が出力する再生クロック信号の位相の位置を示す図である。図４（Ｃ）は、判定回路１２２の出力を示す図である。受信アンプ１０１が出力するシリアルデータは、図４（Ａ）に示すようなアイパターンであるとする。図４（Ｂ）の矢印の位置は、再生クロック信号の立ち上がりエッジの位置を示す。

受信装置１００は、図３（Ａ）〜図３（Ｃ）に示した制御により、図４（Ａ）のシリアルデータに対して、図４（Ｂ）の再生クロック信号の立ち上がりエッジの位相を位相４０１〜４０７に順次変更する。判定回路１２２は、再生クロック信号の立ち上がりエッジの位相４０１〜４０７の各状態で、復調器１２１の出力値と期待値とを比較し、その比較の結果を出力する。

図４（Ｂ）の再生クロック信号の位相４０１，４０２，４０６，４０７は、図４（Ａ）のシリアルデータの遷移期間に位置する。そのため、デシリアライザ１２０は、正しくデータをサンプリングすることができず、サンプリングエラーが発生する。その結果、復調器１２１は、正しくデータを復調することができない。復調器１２１が復調したデータは、データ発生器１５５が生成したデータと異なるものになってしまう。その結果、図４（Ｃ）に示すように、判定回路１２２は、復調器１２１の出力データと期待値とが一致しないと判定し、ＮＧを示す判定結果をＣＰＵ１３０に出力する。

図４（Ｂ）の再生クロック信号の位相４０３，４０４，４０５は、図４（Ａ）のシリアルデータの遷移期間に位置せず、図４（Ａ）のシリアルデータの安定期間に位置する。そのため、デシリアライザ１２０は、正しくデータをサンプリングすることができる。その結果、復調器１２１は、正しくデータを復調することができる。復調器１２１が復調したデータは、データ発生器１５５が生成したデータと同じものになる。その結果、図４（Ｃ）に示すように、判定回路１２２は、復調器１２１の出力データと期待値とが一致すると判定し、ＯＫを示す判定結果をＣＰＵ１３０に出力する。

以上のように、判定回路１２２は、シリアルデータの１周期（１ＵＩ）内の複数の位相４０１〜４０７の再生クロック信号でサンプリングされたシリアルデータがそれぞれ正しく受信されたデータであるか否かを判定する。その結果、ＣＰＵ１３０は、図４（Ｂ）の再生クロック信号の位相４０３〜４０５の区間では、デシリアライザ１２０が正しくデータをサンプリングすることができ、位相４０３〜４０５の区間はシリアルデータのアイパターンが開口していると判定する。

図９は、受信装置１００の処理方法の例を説明するためのフローチャートである。以下、図９を参照して、受信装置１００がシリアルデータのアイパターンの開口率を検査する検査処理を説明する。

ステップＳ９０１では、受信装置１００は、シリアルデータのアイパターンの開口率の検査を開始する。例えば、図３（Ａ）に示すように、期間Ｔ３０１では、セレクタ１１３は、フィルタ１１０を選択する。受信装置１００は、上記の期間Ｔ３０１の動作を行う。

ステップＳ９０２では、セレクタ１１３は、第１の記憶素子１１１を選択する。受信装置１００は、図３（Ａ）の期間Ｔ３０２の処理を行う。図３（Ｂ）に示すように、ΔΣ変調器１１４の入力レベルは、レベルＬＶ３−Ａになる。

ステップＳ９０３では、ＣＰＵ１３０は、判定回路１２２の出力を読み出す。期間Ｔ３０２では、図３（Ｅ）に示すように、再生クロック信号の位相は、シリアルデータの中央（１８０ｄｅｇ）に位置する。その結果、判定回路１２２は、ＯＫを出力する。

ステップＳ９０４では、ＣＰＵ１３０は、判定回路１２２の出力がＮＧであるか否かを判定する。ＣＰＵ１３０は、判定回路１２２の出力がＮＧであると判定した場合にはステップＳ９１３に進み（Ｓ９０４でＹＥＳ）、判定回路１２２の出力がＯＫであると判定した場合にはステップＳ９０５に進む（Ｓ９０４でＮＯ）。

ステップＳ９１３では、ＣＰＵ１３０は、ＣＤ制御ループが期間Ｔ３０１で正しく再生クロック信号を生成できていないことが想定されるため、ステップＳ９０１に戻り、再度、期間Ｔ３０１のＣＤＲ制御ループの動作をやり直す等のシステムエラー処理を行う。

ステップＳ９０５では、ＣＰＵ１３０は、シリアルデータと再生クロック信号の位相差が合計で３６０度以上増加したか否かを判定する。図３（Ｅ）〜図３（Ｇ）に示すように、受信装置１００は、再生クロック信号の位相のシフトを一回行うことにより、シリアルデータと再生クロック信号の位相差がΔφ増加する。そのため、受信装置１００は、再生クロック信号の位相のシフトをＮ回以上行うことで、シリアルデータのアイパターンの開口率を検査することができる。Ｎは、式（２）で表される。
Ｎ＝３６０度／Δφ ・・・（２）

ＣＰＵ１３０は、位相差が合計で３６０度以上増加したと判定した場合にはステップＳ９１０に進み（Ｓ９０５でＹＥＳ）、位相差が合計で３６０度以上増加していないと判定した場合にはステップＳ９０６に進む（Ｓ９０５でＮＯ）。

ステップＳ９０６では、セレクタ１１３は、第２の記憶素子１１２を選択する。図３（Ｂ）に示すように、ΔΣ変調器１１４の入力レベルは、レベルＬＶ３−Ｂになる。

ステップＳ９０７では、セレクタ１１３は、期間ΔＴ、第２の記憶素子１１２の選択状態を維持する。受信装置１００は、図３（Ａ）の期間Ｔ３０３またはＴ３０５の処理を行う。図３（Ｃ）に示すように、シリアルデータと再生クロック信号の位相差は、Δφ増加する。

ステップＳ９０８では、セレクタ１１３は、第１の記憶素子１１１を選択する。図３（Ｂ）に示すように、ΔΣ変調器１１４の入力レベルは、レベルＬＶ３−Ａになる。

ステップＳ９０９では、ＣＰＵ１３０は、判定回路１２２の出力を読み出す。次に、ＣＰＵ１３０は、ステップＳ９０９からステップＳ９０５に戻り、ステップＳ９０５の条件を満たすまで、ステップＳ９０６〜Ｓ９０９を繰り返す。

ステップＳ９１０では、ＣＰＵ１３０は、シリアルデータと再生クロック信号との位相差毎に、判定回路１２２の出力がＯＫであった回数と判定回路１２２の出力がＮＧであった回数とを計数する。例えば、ＣＰＵ１３０は、ステップＳ９０３とステップＳ９０９で読み出した判定回路１２２の出力から、判定回路１２２の出力がＯＫであった回数と判定回路１２２の出力がＮＧであった回数とを計数する。

ステップＳ９１１では、ＣＰＵ１３０は、判定回路１２２の出力がＯＫであった回数と判定回路１２２の出力がＮＧであった回数の割合に基づき、シリアルデータのアイパターンの開口率を評価する。例えば、判定回路１２２の出力がＯＫであった回数がＰ回、判定回路１２２の出力がＮＧであった回数がＱ回である場合、ＣＰＵ１３０は、シリアルデータのアイパターンの開口率として、Ｐ／（Ｐ＋Ｑ）を演算する。例えば、ＣＰＵ１３０は、制御部であり、判定回路１２２の判定の結果を基に、シリアルデータの１周期内の複数の位相の再生クロック信号でサンプリングされたシリアルデータが正しく受信されたデータである率として、Ｐ／（Ｐ＋Ｑ）を演算する。また、ＣＰＵ１３０は、位相差毎のＯＫおよびＮＧを計数しているため、ステップＳ９０２の位相を中心として、前後に等しくアイパターンが開口しているのか、または前後どちらかに偏っているのかを判定することができる。その後、ステップＳ９１２では、受信装置１００は、シリアルデータのアイパターンの開口率の検査を終了する。

上記の説明の中で、判定回路１２２は、入力されたデータパターンとデータ発生器１５５が生成するデータパターンとが一致する場合に、ＯＫの判定を行う例を示したが、実施形態１はこれに限定されない。判定回路１２２は、デシリアライザ１２０が正しくデータをサンプリングできたか否かを判定できればよい。例えば、図４（Ｂ）の再生クロック信号の位相差４０１，４０２，４０６，４０７では、１０Ｂ８Ｂ復調器７００は、１０Ｂ８Ｂ復調の際に検出されるランニングディスパリティの演算結果がエラーとなる。判定回路１２２は、ランニングディスパリティがエラーの状態では、デシリアライザ１２０が正しくデータをサンプリングできない状態であるとして、ＮＧを出力してもよい。この場合、判定回路１２２は、予め、データ発生器１５５が生成するデータパターンを期待値として持っていなくてよいため、回路規模を削減することができる。判定回路１２２は、再生クロック信号でサンプリングされたシリアルデータが正しく受信されたデータであるか否かを判定し、ＯＫまたはＮＧを出力するものであればよい。

前述のように、送信ドライバ１５１は、エンファシスまたはデエンファシスの機能を有しており、その周波数特性を変えることで、シリアルデータのアイパターンの開口が変化する。図５（Ａ）は、図４（Ａ）に対して、送信ドライバ１５１がエンファシスまたはデエンファシスの特性を変えた時のシリアルデータのアイパターンを示す。図５（Ａ）のアイパターンは、図４（Ａ）のアイパターンに対して、アイパターンが広く開口している。図５（Ｂ）は、図５（Ａ）のシリアルデータに対する再生クロック信号の位相（立ち上がりエッジ）５０１〜５０７を示す。図５（Ｃ）は、図５（Ｂ）の再生クロック信号の位相５０１〜５０１に対応する判定回路１２２の出力を示す。判定回路１２２は、再生クロック信号の位相５０１および５０７に対して不一致を示すＮＧを出力し、再生クロック信号の位相５０２〜５０６に対して一致を示すＯＫを出力する。ＣＰＵ１３０は、再生クロック信号の位相５０２〜５０６の区間で、アイパターンが開口していると判断する。また、ＣＰＵ１３０は、図４（Ａ）より図５（Ａ）の方が、アイパターンが広く開口していると判断する。ＣＰＵ１３０は、アイパターンの開口率が大きくなるように、送信ドライバ１５１のエンファシスまたはデエンファシスの周波数特性を制御することができる。

実施形態１では、送信ドライバ１５１のエンファシスまたはデエンファシスによる調整方法を説明したが、ＣＰＵ１３０は、同様の方法で、受信アンプ１０１が有するイコライザの周波数特性を制御することにより、アイパターンの開口率を大きくしてもよい。また、アイパターンの開口率を調整する対象は、エンファシス、デエンファシスまたはイコライザに限定されない。

受信アンプ１０１が内蔵する差動終端抵抗は、半導体プロセスで製造可能なパッシブ素子で実現される。製造上のばらつきにより、その差動終端抵抗の抵抗値は変動する。送信ドライバ１５１と受信アンプ１０１との間を接続する伝送路と差動終端抵抗のミスマッチが生じると、反射による信号波形歪みが発生し、シリアルデータのアイパターンの開口が狭くなる。例えば、受信アンプ１０１は、内蔵する差動終端抵抗をいくつかの抵抗値を切り替えることができる。その場合、ＣＰＵ１３０は、アイパターンの開口率が最大になるように、受信アンプ１０１内の差動終端抵抗の抵抗値を切り替える制御を行うことができる。

図８（Ａ）および図８（Ｂ）は、受信装置１００がアイパターンの開口率を検査し、各種パラメータを最適化する際、送信装置１５０が、その目的のために、特別なデーターパターン（トレーニングパターン）を送付する手順を示す。

図８（Ａ）に示すように、送信装置１５０は、トレーニングパターンを受信装置１００に送信する。図８（Ｂ）に示すように、受信装置１００は、そのトレーニングパターンの期間を利用して、前述した方法で、シリアルデータのアイパターンの開口率を検査する。そして、受信装置１００は、アイパターンの開口率が最大になるように、エンファシス、デエンファシスまたはイコライザのパラメータを最適化する。受信装置１００によるパラメータの最適化が完了した後、図８（Ａ）に示すように、送信装置１５０は、受信装置１００に対して、本来送信したい有効なデータを送信する。既に、アイパターンの開口率が最大になるようにパラメータが最適化されているため、受信装置１００は、図８（Ｂ）に示す有効なデータ受信期間において、安定して有効なデータを受信することができる。

実施形態１によれば、回路規模の増加を抑制しつつ、再生クロック信号の位相をシフトさせ、シリアルデータのアイパターンの開口率を評価することができる。

なお、本発明の実施形態は上記実施形態１に限定されるものではない。発明の技術思想または主要な特徴から逸脱しない範囲であれば、上記実施形態１に様々な変更または修正を加えることができる。

１００ 受信装置、１０２ フラクショナルＰＬＬ回路、１０３ 位相比較器、１１１ 第１の記憶素子、１１２ 第２の記憶素子、１１３ セレクタ

Claims (15)

1. クロック情報を含むシリアルデータを受信する受信装置であって、
   前記シリアルデータと再生クロック信号の位相を比較する位相比較器と、
   第１の値を記憶する第１の記憶素子と、
   第２の値を記憶する第２の記憶素子と、
   前記位相比較器、前記第１の記憶素子および前記第２の記憶素子のいずれかの出力を選択するセレクタと、
   前記セレクタが前記位相比較器の出力を選択している期間では、前記位相比較器の出力に応じた位相の前記再生クロック信号を生成し、前記セレクタが前記第１の記憶素子の出力を選択している期間では、前記再生クロック信号の位相を維持し、前記セレクタが前記第２の記憶素子の出力を選択している期間では、前記再生クロック信号の位相をシフトさせるクロック生成部と
   を有することを特徴とする受信装置。
2. 前記クロック生成部は、フラクショナルＰＬＬ回路であることを特徴とする請求項１に記載の受信装置。
3. 前記再生クロック信号の位相のシフト量は、前記セレクタが前記第２の記憶素子の出力を選択する期間に応じた量であることを特徴とする請求項１または２に記載の受信装置。
4. 前記再生クロック信号の位相のシフト量は、前記セレクタが前記第２の記憶素子の出力を選択する期間および前記第２の値に応じた量であることを特徴とする請求項１から３のいずれか１項に記載の受信装置。
5. 前記再生クロック信号の位相のシフト量は、前記第２の値に応じた量であることを特徴とする請求項１から４のいずれか１項に記載の受信装置。
6. 前記セレクタと前記クロック生成部との間に設けられるΔΣ変調器をさらに有することを特徴とする請求項１から５のいずれか１項に記載の受信装置。
7. 前記位相比較器の後段に設けられるフィルタをさらに有し、
   前記セレクタは、前記フィルタ、前記第１の記憶素子および前記第２の記憶素子のいずれかの出力を選択し、
   前記クロック生成部は、前記セレクタが前記フィルタの出力を選択している期間では、前記フィルタの出力に応じた位相の前記再生クロック信号を生成することを特徴とする請求項１から６のいずれか１項に記載の受信装置。
8. 前記シリアルデータを受信する受信アンプをさらに有し、
   前記位相比較器は、前記受信アンプが出力するシリアルデータと前記再生クロック信号の位相を比較することを特徴とする請求項１から７のいずれか１項に記載の受信装置。
9. 前記再生クロック信号でサンプリングされた前記シリアルデータが正しく受信されたデータであるか否かを判定する判定回路をさらに有することを特徴とする請求項１から８のいずれか１項に記載の受信装置。
10. 前記判定回路は、前記再生クロック信号でサンプリングされた前記シリアルデータが期待値と一致する場合には、正しく受信されたデータであると判定することを特徴とする請求項９に記載の受信装置。
11. 前記再生クロック信号で前記シリアルデータをサンプリングし、前記シリアルデータをパラレルデータに変換するデシリアライザをさらに有し、
    前記判定回路は、前記パラレルデータが正しく受信されたデータであるか否かを判定することを特徴とする請求項９または１０に記載の受信装置。
12. 前記デシリアライザと前記判定回路との間に設けられる復調器をさらに有することを特徴とする請求項１１に記載の受信装置。
13. 前記セレクタは、前記第１の記憶素子の出力の選択と前記第２の記憶素子の出力の選択とを交互に繰り返し、
    前記クロック生成部は、前記セレクタが前記第２の記憶素子の出力を選択する複数の期間に対応する複数の位相の前記再生クロック信号を出力し、
    前記判定回路は、前記複数の位相の再生クロック信号でサンプリングされた前記シリアルデータがそれぞれ正しく受信されたデータであるか否かを判定することを特徴とする請求項９から１２のいずれか１項に記載の受信装置。
14. 前記判定回路は、前記シリアルデータの１周期内の前記複数の位相の再生クロック信号でサンプリングされた前記シリアルデータがそれぞれ正しく受信されたデータであるか否かを判定することを特徴とする請求項１３に記載の受信装置。
15. クロック情報を含むシリアルデータと再生クロック信号の位相を比較する位相比較器と、
    第１の値を記憶する第１の記憶素子と、
    第２の値を記憶する第２の記憶素子とを有する受信装置の処理方法であって、
    セレクタにより、前記位相比較器、前記第１の記憶素子および前記第２の記憶素子のいずれかの出力を選択するステップと、
    クロック生成部により、前記セレクタが前記位相比較器の出力を選択している期間では、前記位相比較器の出力に応じた位相の前記再生クロック信号を生成するステップと、
    前記クロック生成部により、前記セレクタが前記第１の記憶素子の出力を選択している期間では、前記再生クロック信号の位相を維持するステップと、
    前記クロック生成部により、前記セレクタが前記第２の記憶素子の出力を選択している期間では、前記再生クロック信号の位相をシフトさせるステップと
    を有することを特徴とする処理方法。

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