JP2018107641A - Balance output type amplifier - Google Patents
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Abstract
Description
この発明は、アンバランス信号をバランス信号に変換し、あるいは対称性が損なわれているバランス信号を対称なバランス信号に変換して出力するバランス出力型増幅器に関する。 The present invention relates to a balanced output amplifier that converts an unbalanced signal into a balanced signal, or converts a balanced signal whose symmetry is lost into a symmetric balanced signal and outputs the balanced signal.
図７は従来のアンバランス−バランス変換回路の構成例を示す回路図である。このアンバランス−バランス変換回路は、オペアンプ５０１および５０２と、抵抗５１１〜５１４とにより構成されている。図７において、抵抗５１１、５１２、５１３、５１４の抵抗値の比は、１：ｎ：１：１（ｎは任意の数値）となっている。
FIG. 7 is a circuit diagram showing a configuration example of a conventional unbalance-balance conversion circuit. This unbalance-balance conversion circuit includes
この構成によれば、オペアンプ５０１は、入力端子５２０に対する信号ｓを（ｎ＋１）倍した正相出力信号（ｎ＋１）ｓを出力端子５２１に出力する。そして、オペアンプ５０２は、この正相出力信号（ｎ＋１）ｓを極性反転した逆相出力信号−（ｎ＋１）ｓを出力端子５２２に出力する。
According to this configuration, the
図８は従来のアンバランス−バランス変換回路の他の構成例を示す回路図である。このアンバランス−バランス変換回路は、オペアンプ６０１および６０２と、抵抗６１１〜６１３とにより構成されている。図８において、抵抗６１１、６１２、６１３の抵抗値の比は、ｎ：１：ｎ＋１（ｎは任意の数値）となっている。
FIG. 8 is a circuit diagram showing another configuration example of a conventional unbalance-balance conversion circuit. This unbalance-balance conversion circuit includes
この構成によれば、オペアンプ６０２の反転入力端子が仮想接地されるため、オペアンプ６０１は、入力端子６２０に対する信号ｓを（ｎ＋１）倍した正相出力信号（ｎ＋１）ｓを出力端子６２１に出力する。このとき、オペアンプ６０１の反転入力端子は、非反転入力端子と仮想短絡されるため、同反転入力端子に信号ｓが発生する。オペアンプ６０２は、この信号ｓを（ｎ＋１）倍にし、かつ、極性反転した逆相出力信号−（ｎ＋１）ｓを出力端子６２２に出力する。
According to this configuration, since the inverting input terminal of the
図９は従来のアンバランス−バランス変換回路のさらに他の構成例を示す回路図である。このアンバランス−バランス変換回路は、オペアンプ７０１および７０２と、抵抗７１１〜７１８とにより構成されている。図８において、抵抗７１１、７１２、７１３、７１４、７１５、７１６、７１７、７１８の抵抗値の比は、１：ｎ：１：ｎ：１：ｎ：１：ｎ（ｎは任意の数値）となっている。
FIG. 9 is a circuit diagram showing still another configuration example of the conventional unbalance-balance conversion circuit. This unbalance-balance conversion circuit includes
この構成によれば、オペアンプ７０１は、反転入力端子が抵抗７１３を介して接地され、非反転入力端子に抵抗７１１を介して入力端子７２０からの信号ｓが入力されるため、信号ｓを（ｎ＋１）倍した正相出力信号（ｎ＋１）ｓを出力端子７２１に出力する。また、オペアンプ７０２は、非反転入力端子が抵抗７１５を介して接地され、反転入力端子に抵抗７１７を介して入力端子７２０からの信号ｓが入力されるため、信号ｓを−（ｎ＋１）倍した逆相出力信号−（ｎ＋１）ｓを出力端子７２２に出力する。
According to this configuration, in the
なお、図７および図９に示すアンバランス−バランス変換回路は特許文献１に開示されている。
The unbalance-balance conversion circuit shown in FIGS. 7 and 9 is disclosed in
ところで、上述した図７のアンバランス−バランス変換回路は、正相出力信号を出力するオペアンプ５０１がゲインｎ＋１での増幅動作を行うのに対し、逆相出力信号を出力するオペアンプ５０２はゲイン１での反転増幅を行う。このように図７のアンバランス−バランス変換回路は、正相出力信号を出力する回路と、逆相出力信号を出力する回路とが非対称であり、動作が異なるため、正相出力信号の出力特性と逆相出力信号の出力特性が不揃いになる問題がある。また、図７のアンバランス−バランス変換回路では、オペアンプ５０１の処理を経た信号が、オペアンプ５０２の処理を経るようになっている。このため、オペアンプ５０１の出力信号にノイズ等の外乱が与えられた場合に、その外乱をなくす動作が行われず、その外乱がオペアンプ５０２を素通りする問題がある。
In the unbalance-balance conversion circuit of FIG. 7 described above, the
また、図７の回路は、アンバランス−バランス変換の専用回路である。オーディオ機器等では、例えば対称性の損なわれたバランス信号（振幅が同じでない２相の信号の他、位相差が１８０°でない２相の信号を含む）を対称なバランス信号に変換して出力する等、バランス信号を受け取ってバランス信号を出力する回路が必要になる場合があるが、図７の回路はそのような要求に応えることができない問題がある。 The circuit of FIG. 7 is a dedicated circuit for unbalance-balance conversion. In audio equipment or the like, for example, a balanced signal whose symmetry is lost (including a two-phase signal whose amplitude is not the same as well as a two-phase signal whose phase difference is not 180 °) is converted into a symmetrical balanced signal and output. In some cases, a circuit that receives the balance signal and outputs the balance signal may be required. However, the circuit of FIG. 7 has a problem that the request cannot be met.
上述した図８のアンバランス−バランス変換回路にも、図７のアンバランス−バランス変換回路と同様な問題がある。なお、図８の回路において、オペアンプ６０２の非反転入力端子を接地せず、オペアンプ６０１の非反転入力端子およびオペアンプ６０２の非反転入力端子にバランス信号を構成する正相入力信号および逆相入力信号を与える構成とすることも考えられる。しかし、その場合に対称なバランス信号を出力するためには、抵抗６１２の抵抗値と抵抗６１３の抵抗値の比を１：ｎ＋１から１：ｎに変更する必要がある。従って、図８の回路を、アンバランス−バランス変換とバランス−バランス変換の兼用の回路として利用することはできない。
The above-described unbalance-balance conversion circuit of FIG. 8 has the same problem as the unbalance-balance conversion circuit of FIG. In the circuit of FIG. 8, the non-inverting input terminal of the
上述した図９のアンバランス−バランス変換回路は、正相出力信号を出力する回路と逆相出力信号を出力する回路とが対称であり、各々の出力特性を揃えることが可能である。また、図９の回路は、オペアンプ６０２の非反転入力端子を接地するか否かを切り換えることにより、アンバランス−バランス変換とバランス−バランス変換の兼用の回路として利用することが可能である。しかしながら、図９の回路は、入力端子７２０がオペアンプ７０１の反転入力端子と仮想短絡された非反転入力端子に抵抗７１１を介して接続され、オペアンプ７０２の反転入力端子と仮想短絡された非反転入力端子に抵抗７１７を介して接続されているため、入力インピーダンスをあまり高くすることができず、入力端子７２０の前段にバッファが必要になる問題がある。また、図９の回路は、オペアンプ７０１による正相出力信号の出力動作とオペアンプ７０２による逆相出力信号の出力動作が独立して行われるため、正相出力信号または逆相出力信号に外乱等によるノイズが発生した場合に、そのノイズを抑圧することができない問題がある。
In the unbalance-balance conversion circuit of FIG. 9 described above, the circuit that outputs the positive phase output signal and the circuit that outputs the negative phase output signal are symmetrical, and the output characteristics of each can be made uniform. Further, the circuit of FIG. 9 can be used as a circuit for both unbalance-balance conversion and balance-balance conversion by switching whether or not the non-inverting input terminal of the
この発明は以上のような事情に鑑みてなされたものであり、正相出力信号および逆相出力信号の出力特性が揃っており、アンバランス−バランス変換およびバランス−バランス変換の両方が可能であり、入力インピーダンスが高く、正相出力信号または逆相出力信号にノイズが発生する場合に、そのノイズを抑圧することが可能なバランス出力型増幅器を提供することを目的としている。 The present invention has been made in view of the circumstances as described above. The output characteristics of the normal phase output signal and the reverse phase output signal are uniform, and both unbalance-balance conversion and balance-balance conversion are possible. An object of the present invention is to provide a balanced output type amplifier capable of suppressing noise when the input impedance is high and noise occurs in the positive phase output signal or the negative phase output signal.
この発明は、第１の入力信号と第１の帰還信号との差分に応じた信号を出力する第１の引き算部と、第２の入力信号と第２の帰還信号との差分に応じた信号を出力する第２の引き算部と、前記第１の引き算部の出力信号と前記第２の引き算部の出力信号とを差動増幅して正相出力信号および逆相出力信号を生成する差動増幅部と、前記正相出力信号および前記逆相出力信号から前記第１の帰還信号および前記第２の帰還信号を生成する帰還部とを具備することを特徴とするバランス出力型増幅器を提供する。 The present invention provides a first subtraction unit that outputs a signal corresponding to a difference between a first input signal and a first feedback signal, and a signal corresponding to a difference between the second input signal and the second feedback signal. And a differential circuit that differentially amplifies the output signal of the first subtraction section and the output signal of the second subtraction section to generate a positive phase output signal and a negative phase output signal. Provided is a balanced output amplifier comprising: an amplifying unit; and a feedback unit that generates the first feedback signal and the second feedback signal from the positive phase output signal and the negative phase output signal. .
この発明によれば、正相出力信号を出力する回路および逆相出力信号を出力する回路の構成が対称であるため、正相出力信号および逆相出力信号の出力特性を揃えることができる。また、この発明によれば、第１または第２の入力信号の一方のみを与えることによりアンバランス−バランス変換を行うことができ、かつ、第１および第２の入力信号の双方を与えることによりバランス−バランス変換を行うことができる。また、この発明によれば、正相出力信号および逆相出力信号から得られる第１および第２の帰還信号を第１および第２の引き算部に帰還させるので、第１の引き算部における第１の入力信号と第１の帰還信号との差分を減少させる負帰還と、第２の引き算部における第２の入力信号と第２の帰還信号との差分を減少させる負帰還とが働き、正相出力信号または逆相出力信号に発生するノイズを抑圧する効果が発生する。また、この発明によれば、第１の引き算部における第１の入力信号の入力経路は第１の帰還信号の入力経路と短絡されていない。また、第２の引き算部における第２の入力信号の入力経路は第２の帰還信号の入力経路と短絡されていない。また、第１の入力信号の入力経路と第２の入力信号の入力経路は互いに短絡されていない。このため、第１の引き算部における第１の入力信号の入力経路の入力インピーダンスおよび第２の引き算部における第２の入力信号の入力経路の入力インピーダンスは、いずれも高くなる。従って、この発明によれば、バランス出力型増幅器の入力インピーダンスを高くすることができる。 According to the present invention, since the configuration of the circuit that outputs the normal phase output signal and the circuit that outputs the negative phase output signal are symmetrical, the output characteristics of the positive phase output signal and the negative phase output signal can be made uniform. According to the present invention, it is possible to perform unbalance-balance conversion by providing only one of the first or second input signals, and by providing both the first and second input signals. Balance-balance conversion can be performed. Further, according to the present invention, the first and second feedback signals obtained from the normal phase output signal and the negative phase output signal are fed back to the first and second subtraction units. Negative feedback that reduces the difference between the first input signal and the first feedback signal, and negative feedback that reduces the difference between the second input signal and the second feedback signal in the second subtraction unit, and positive phase An effect of suppressing noise generated in the output signal or the reverse phase output signal occurs. According to the present invention, the input path of the first input signal in the first subtraction unit is not short-circuited with the input path of the first feedback signal. In addition, the input path of the second input signal in the second subtraction unit is not short-circuited with the input path of the second feedback signal. Further, the input path of the first input signal and the input path of the second input signal are not short-circuited with each other. For this reason, both the input impedance of the input path of the first input signal in the first subtraction section and the input impedance of the input path of the second input signal in the second subtraction section are both high. Therefore, according to the present invention, the input impedance of the balanced output amplifier can be increased.
以下、図面を参照しつつ本発明の実施の形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
＜第１実施形態＞
図１は、この発明の第１実施形態であるバランス出力型増幅器の構成を示す回路図である。図２に示すように、本実施形態によるバランス出力型増幅器は、第１の引き算部１０と、第２の引き算部２０と、差動増幅部３０と、帰還部４０と、バイアス回路５０と、第１の入力回路７０と、第２の入力回路８０とを有する。
<First Embodiment>
FIG. 1 is a circuit diagram showing the configuration of a balanced output amplifier according to the first embodiment of the present invention. As shown in FIG. 2, the balanced output type amplifier according to the present embodiment includes a
第１の入力回路７０は、第１の入力端子７１および接地線間に直列接続された抵抗７２、キャパシタ７３および抵抗７４からなる。この第１の入力回路７０は、第１の入力端子７１に入力される第１の入力信号ＨＯＴの交流成分を抵抗７２および７４により分圧して第１の引き算部１０に出力する。第２の入力回路８０は、第２の入力端子８１および接地線間に直列接続された抵抗８２、キャパシタ８３および抵抗８４からなる。この第２の入力回路８０は、第２の入力端子８１に入力される第２の入力信号ＣＯＬＤの交流成分を抵抗８２および８４により分圧して第２の引き算部２０に出力する。本実施形態において、第１の入力回路７０の各抵抗の抵抗値およびキャパシタの容量値と、第２の入力回路８０の各抵抗の抵抗値およびキャパシタの容量値は、互いに等しい。
The
バイアス回路５０は、抵抗５１およびツェナーダイオード５２により構成されている。ここで、抵抗５１は一端が高電位電源＋ＶＢに接続され、他端がツェナーダイオード５２のカソードに接続されている。そして、ツェナーダイオード５２のアノードは低電位電源−ＶＢに接続されている。このツェナーダイオード５２は、定電圧源として機能する。
The
第１の引き算部１０は、ＮＰＮトランジスタ１１、１２および１７と、抵抗１３〜１５および１８とにより構成されている。ＮＰＮトランジスタ１１および１２の各エミッタには、抵抗１３および１４の各一端が接続され、これらの抵抗１３および１４の各他端は共通接続されている。また、ＮＰＮトランジスタ１１のコレクタは、抵抗１５を介して高電位電源＋ＶＢに接続され、ＮＰＮトランジスタ１２のコレクタは、高電位電源＋ＶＢに接続されている。ここで、抵抗１３および１４は抵抗値が互いに等しい。また、ＮＰＮトランジスタ１１および１２は互いに同じ特性を有する。そして、抵抗１３および１４の共通接続点はＮＰＮトランジスタ１７のコレクタに接続され、このＮＰＮトランジスタ１７のエミッタは抵抗１８を介して低電位電源−ＶＢに接続されている。ＮＰＮトランジスタ１７のベースには、ツェナーダイオード５２のカソードに発生する定電圧が入力される。このため、ＮＰＮトランジスタ１７および抵抗１８は定電流源として機能する。
The
そして、第１の引き算部１０において、ＮＰＮトランジスタ１１のベースには、第１の入力回路７０を介して第１の入力信号ＨＯＴを分圧した信号ａが入力され、ＮＰＮトランジスタ１２のベースには、差動増幅部３０の正相出力端子ＯＵＴ＋から帰還部４０を介して第１の帰還信号ｅ１が入力される。そして、ＮＰＮトランジスタ１１および１２は、ＮＰＮトランジスタ１７および抵抗１８からなる定電流源を共通インピーダンスとしており、ＮＰＮトランジスタ１１にはＮＰＮトランジスタ１２を介して負帰還が掛かる。このＮＰＮトランジスタ１１には、第１の入力回路７０を介して入力される入力信号ａから第１の帰還信号ｅ１を差し引いた差分に応じたコレクタ電流が流れる。従って、入力信号ａから第１の帰還信号ｅ１を差し引いた差分に応じた信号、より具体的には差分を逆相化した信号ｅ３がＮＰＮトランジスタ１１のコレクタから出力される。
In the
第２の引き算部２０は、ＮＰＮトランジスタ２１、２２および２７と、抵抗２３〜２５および２８とにより構成されている。この第２の引き算部２０は、第１の引き算部１０と同じ構成を有しており、その電気的特性も第１の引き算部１０と同様である。具体的には、抵抗２３〜２５および２８の各抵抗の抵抗値は、抵抗１３〜１５および１８の各抵抗の抵抗値と等しい。また、トランジスタ２３、２４、２７は、トランジスタ１３、１４、１７と同じ特性を有している。この第２の引き算部２０において、ＮＰＮトランジスタ２１のベースには、第２の入力回路８０を介して入力信号ｂが入力され、ＮＰＮトランジスタ２２のベースには、差動増幅部３０の逆相出力端子ＯＵＴ−から帰還部４０を介して第２の帰還信号ｅ２が入力される。従って、第２の入力回路７０を介して入力される入力信号ｂから第２の帰還信号ｅ２を差し引いた差分に応じた信号、より具体的には差分を逆相化した信号ｅ４がＮＰＮトランジスタ２１のコレクタから出力される。
The
差動増幅部３０は、エミッタが共通接続されたＰＮＰトランジスタ３１および３２と、ＰＮＰトランジスタ３１および３２の各コレクタと低電位電源−ＶＢとの間に各々接続された抵抗３３および３４と、ＰＮＰトランジスタ３１および３２のエミッタ同士の共通接続点と高電位電源＋ＶＢとの間に接続された抵抗３５とにより構成されている。ここで、ＰＮＰトランジスタ３１のコレクタと抵抗３３との接続点は差動増幅部３０の正相出力端子ＯＵＴ＋となっており、ＰＮＰトランジスタ３２のコレクタと抵抗３４との接続点は差動増幅部３０の逆相出力端子ＯＵＴ−となっている。そして、ＰＮＰトランジスタ３１のベースには、第１の引き算部１０のＮＰＮトランジスタ１１のコレクタからの出力信号ｅ３が入力される。また、ＰＮＰトランジスタ３２のベースには、第２の引き算部２０のＮＰＮトランジスタ２１のコレクタからの出力信号ｅ４が入力される。差動増幅部３０は、第１の引き算部１０の出力信号ｅ３と第２の引き算部２０の出力信号ｅ４を差動増幅して正相出力端子ＯＵＴ＋および逆相出力端子ＯＵＴ−から信号ｃおよびｄを出力する。
The
帰還部４０は、正相出力端子ＯＵＴ＋と逆相出力端子ＯＵＴ−との間に直列接続された抵抗４１、キャパシタ４４、抵抗４３および４２により構成されている。ここで、抵抗４１およびキャパシタ４４の共通接続点の信号が上述した第１の帰還信号ｅ１として第１の引き算部１０のＮＰＮトランジスタ１２のベースに供給される。また、抵抗４３および４２の共通接続点の信号が上述した第２の帰還信号ｅ２として第２の引き算部２０のＮＰＮトランジスタ２２のベースに供給される。
以上が本実施形態によるバランス出力型増幅器の構成である。
The
The above is the configuration of the balanced output amplifier according to the present embodiment.
次に本実施形態によるバランス出力型増幅器の信号が入力されていない状態の動作を説明する。図１に示す第１の引き算部１０において、ＮＰＮトランジスタ１１のベースは抵抗７４を介して接地されている。この状態において、外乱等の影響により、ＮＰＮトランジスタ１１のコレクタ電流が増加してＮＰＮトランジスタ１１の出力信号ｅ３の電圧が低下すると、差動増幅部３０のＰＮＰトラジスタ３１のコレクタ電流が増加して、差動増幅部３０の正相出力信号ｃの電圧が上昇する。これによりＮＰＮトランジスタ１２のベース電圧が上昇し、同ＮＰＮトランジスタ１２のエミッタ電流が増加し、ＮＰＮトランジスタ１１のエミッタ電流（≒コレクタ電流）が減少する。
Next, the operation of the balanced output amplifier according to the present embodiment when no signal is input will be described. In the
逆に、外乱等の影響により、ＮＰＮトランジスタ１１のコレクタ電流が減少してＮＰＮトランジスタ１１の出力信号ｅ３の電圧が上昇すると、ＰＮＰトラジスタ３１のコレクタ電流が減少して、差動増幅部３０の正相出力信号ｃの電圧が低下する。これによりＮＰＮトランジスタ１２のベース電圧が低下し、同ＮＰＮトランジスタ１２のエミッタ電流が減少し、ＮＰＮトランジスタ１１のエミッタ電流（≒コレクタ電流）が増加する。
Conversely, when the collector current of the NPN transistor 11 decreases and the voltage of the output signal e3 of the NPN transistor 11 rises due to the influence of disturbance or the like, the collector current of the
このような負帰還が働く結果、第１の入力端子７１に対して信号が入力されない状態において、ＮＰＮトランジスタ１２のベースは所定電圧Ｖ１Ｒを維持し、ＮＰＮトランジスタ１１のコレクタは所定電圧Ｖ１Ｆを維持し、ＰＮＰトランジスタ３１のコレクタ（すなわち、正相出力端子ＯＵＴ＋）は所定電圧Ｖ３を維持する。
As a result of such negative feedback, the base of the
第２の引き算部２０においても同様であり、第２の入力端子８１に対して信号が入力されない状態において、ＮＰＮトランジスタ２２のベースは所定電圧Ｖ２Ｒを維持し、ＮＰＮトランジスタ２１のコレクタは所定電圧Ｖ２Ｆを維持し、ＰＮＰトランジスタ３２のコレクタ（すなわち、逆相出力端子ＯＵＴ−）は所定電圧Ｖ４を維持する。
The same applies to the
ここで、第１の引き算部１０および第２の引き算部２０の各抵抗やトランジスタの電気的特性が揃っており、かつ、差動増幅部３０の正相出力側および逆相出力側の各回路の電気的特性が揃っている場合には、Ｖ１Ｒ＝Ｖ２Ｒ、Ｖ１Ｆ＝Ｖ２Ｆ、Ｖ３＝Ｖ４となる。
Here, the respective resistances and transistors of the
そして、例えば第２の入力端子８１が接地された状態において、第１の入力端子７１から交流信号が入力されると、図１に示すバランス出力型増幅器は、この交流信号に応じた動作をする。この交流動作状態では、キャパシタ７３が低インピーダンス化するため、第１の入力端子７１に対する交流入力信号ＨＯＴを抵抗７２および７４により分圧した交流信号ａがＮＰＮトランジスタ１１のベースに与えられ、接地レベルがＮＰＮトランジスタ２１のベースに与えられる。
For example, when an AC signal is input from the
第１の入力端子７１からの交流信号の入力によりＮＰＮトランジスタ１１のベース電圧ａが接地レベルから上昇すると、ＮＰＮトランジスタ１１のコレクタ電圧ｅ３が直流電圧Ｖ１Ｆから低下し、ＰＮＰトランジスタ３１のコレクタ電流が増加し、正相出力信号ｃが直流電圧Ｖ３から上昇する。また、ＰＮＰトランジスタ３１のコレクタ電流の増加に伴い、ＰＮＰトランジスタ３２のコレクタ電流が減少し、逆相出力信号ｄが直流電圧Ｖ４から低下する。
When the base voltage a of the NPN transistor 11 rises from the ground level due to the input of the AC signal from the
交流動作状態では、キャパシタ４４が低インピーダンス化する。このため、正相出力信号ｃの交流成分（直流電圧Ｖ３からの上昇分）および逆相出力信号ｄの交流成分（直流電圧Ｖ４からの低下分）を抵抗４１、４３、４２の分圧比により補間した第１の帰還信号ｅ１および第２の帰還信号ｅ２がＮＰＮトランジスタ１２のベースおよびＮＰＮトランジスタ２２のベースに帰還される。
In the AC operation state, the
具体的には、抵抗４１および４２の抵抗値をＲ１、抵抗４３の抵抗値をＲ２、正相出力信号ｃおよび逆相出力信号ｄの各交流成分の差分をΔｅとした場合、｜Δｅ｜・Ｒ１／（２・Ｒ１＋Ｒ２）だけ正相出力信号ｃから逆相出力信号ｄ側へシフトした電圧が第１の帰還信号ｅ１としてＮＰＮトランジスタ１２のベースに帰還される。また、｜Δｅ｜・Ｒ１／（２・Ｒ１＋Ｒ２）だけ逆相出力信号ｄから正相出力信号電圧ｃ側へシフトした電圧が第２の帰還信号ｅ２としてＮＰＮトランジスタ２２のベースに帰還される。
Specifically, when the resistance values of the
そして、第１の帰還信号ｅ１が直流電圧Ｖ１Ｒから上昇すると、その上昇分に応じてＮＰＮトランジスタ１１のコレクタ電流が減少し、ＮＰＮトランジスタ１１のコレクタの信号ｅ３の直流電圧Ｖ１Ｆからの低下分が減少する。これによりＰＮＰトランジスタ３１のコレクタ電流が減少し、正相出力信号ｃの直流電圧Ｖ３からの上昇分が減少する。また、ＰＮＰトランジスタ３１のコレクタ電流が減少することにより、ＰＮＰトランジスタ３２のコレクタ電流が増加し、逆相出力信号ｄの直流電圧Ｖ４からの低下分が減少する。
When the first feedback signal e1 rises from the DC voltage V1R, the collector current of the NPN transistor 11 decreases according to the increase, and the decrease of the signal e3 of the collector of the NPN transistor 11 from the DC voltage V1F decreases. To do. As a result, the collector current of the
また、第２の帰還信号ｅ２が直流電圧Ｖ２Ｒから低下すると、その低下分に応じてＮＰＮトランジスタ２１のコレクタ電流が増加し、ＮＰＮトランジスタ２１のコレクタの出力信号ｅ４の直流電圧Ｖ２Ｆからの上昇分が減少する。これによりＰＮＰトランジスタ３２のコレクタ電流が増加し、逆相出力信号ｄの直流電圧Ｖ４からの低下分が減少する。また、ＰＮＰトランジスタ３２のコレクタ電流が増加することにより、ＰＮＰトランジスタ３１のコレクタ電流が減少し、正相出力信号ｃの直流電圧Ｖ３からの上昇分が減少する。
Further, when the second feedback signal e2 decreases from the DC voltage V2R, the collector current of the
ここで、正相出力信号ｃの直流電圧Ｖ３からの上昇分が逆相出力信号ｄの直流電圧Ｖ４からの低下分よりも大きい場合、第１の帰還信号ｅ１の帰還量が第２の帰還信号ｅ２の帰還量よりも大きくなる。この場合、ＮＰＮトランジスタ１１のコレクタの出力信号ｅ３の直流電圧Ｖ１Ｆからの低下分を減らす程度が、ＮＰＮトランジスタ２１のコレクタの出力信号ｅ４の直流電圧Ｖ２Ｆからの上昇分を減らす程度よりも大きくなる。このため、正相出力信号ｃの直流電圧Ｖ３からの上昇分が減少し、逆相出力信号ｄの直流電圧Ｖ４からの低下分が増加することとなる。
Here, when the increase amount of the positive phase output signal c from the DC voltage V3 is larger than the decrease amount of the negative phase output signal d from the DC voltage V4, the feedback amount of the first feedback signal e1 is the second feedback signal. It becomes larger than the feedback amount of e2. In this case, the extent to which the decrease in the output signal e3 of the collector of the NPN transistor 11 from the DC voltage V1F is greater than the extent to which the increase in the output signal e4 of the collector of the
逆に正相出力信号ｃの直流電圧Ｖ３からの上昇分が逆相出力信号ｄの直流電圧Ｖ４からの低下分よりも小さい場合、第１の帰還信号ｅ１の帰還量が第２の帰還信号ｅ２の帰還量よりも小さくなる。この場合、ＮＰＮトランジスタ１１のコレクタの出力信号ｅ３の直流電圧Ｖ１Ｆからの低下分を減らす程度が、ＮＰＮトランジスタ２１のコレクタの出力信号ｅ４の直流電圧Ｖ２Ｆからの上昇分を減らす程度よりも小さくなる。このため、正相出力信号ｃの直流電圧Ｖ３からの上昇分が増加し、逆相出力信号ｄの直流電圧Ｖ４からの低下分が減少することとなる。
On the contrary, when the increase amount of the normal phase output signal c from the DC voltage V3 is smaller than the decrease amount of the negative phase output signal d from the DC voltage V4, the feedback amount of the first feedback signal e1 is the second feedback signal e2. Less than the amount of feedback. In this case, the extent to which the decrease in the output signal e3 of the collector of the NPN transistor 11 from the DC voltage V1F is reduced is smaller than the extent to which the increase in the output signal e4 of the collector of the
以上のような負帰還制御が行われる結果、正相出力信号ｃの直流電圧Ｖ３からの変化分と、逆相出力信号ｄの直流電圧Ｖ４からの変化分は、常に逆極性であり、かつ、同じ絶対値となる。また、正相出力端子ＯＵＴ＋および逆相出力端子ＯＵＴ−間の電圧ｃ−ｄの交流成分は、第１の引き算部１０のＮＰＮトランジスタ１１のベース電圧ａの大きさに応じた適切な大きさになる。
As a result of the negative feedback control as described above, the change in the positive phase output signal c from the DC voltage V3 and the change in the negative phase output signal d from the DC voltage V4 are always of opposite polarity, and The same absolute value. Further, the AC component of the voltage cd between the positive phase output terminal OUT + and the negative phase output terminal OUT− has an appropriate magnitude according to the magnitude of the base voltage a of the NPN transistor 11 of the
以上、第２の入力端子８１が接地され、第１の入力端子７１に交流信号が与えられる場合を例に本実施形態の動作を説明したが、第１の入力端子７１および第２の入力端子８１に正逆２相の交流信号が入力される場合の動作も同様である。
The operation of the present embodiment has been described above by taking the case where the
この場合も、上記と同様な負帰還制御が行われ、正相出力信号ｃの直流電圧Ｖ３からの変化分と、逆相出力信号ｄの直流電圧Ｖ４からの変化分は、常に逆極性であり、かつ、同じ絶対値となる。また、正相出力信号および逆相出力信号間の差分ｃ−ｄの交流成分は、第１の引き算部１０のＮＰＮトランジスタ１１のベース電圧ａと第２の引き算部２０のＮＰＮトランジスタ２１のベース電圧ｂとの差分ａ−ｂの大きさに応じた適切な大きさになる。
Also in this case, negative feedback control similar to the above is performed, and the change in the positive phase output signal c from the DC voltage V3 and the change in the negative phase output signal d from the DC voltage V4 are always of opposite polarity. And the same absolute value. Further, the AC component of the difference cd between the positive phase output signal and the negative phase output signal includes the base voltage a of the NPN transistor 11 of the
図２は交流動作状態におけるバランス出力型増幅器の等価回路を例示している。ただし、図２に示す例では、第２の入力端子８１が接地されており、第１の入力端子７１に交流入力信号ＨＯＴが与えられている。
FIG. 2 illustrates an equivalent circuit of a balanced output amplifier in an AC operation state. However, in the example shown in FIG. 2, the
図２では、第１の引き算部１０、第２の引き算部２０および差動出力を持つ差動増幅部３０がオペアンプを使用した等価回路で表されている。図２では、第１の引き算部１０の前段に高入力インピーダンスのボルテージフォロワ１０Ｘ１および１０Ｘ２からなるバッファ回路１０Ｘが配置され、第２の引き算部２０の前段に高入力インピーダンスのボルテージフォロワ２０Ｘ１および２０Ｘ２からなるバッファ回路２０Ｘが配置されている。ここで、ボルテージフォロワ１０Ｘ１および１０Ｘ２は、図１のＮＰＮトランジスタ１１および１２に対応し、ボルテージフォロワ２０Ｘ１および２０Ｘ２は、図１のＮＰＮトランジスタ２１および２２に対応している。
In FIG. 2, the
図３は、図２に示す回路を等価変形した回路を示している。図２における差動増幅部３０は、図３に示すように、２つの差動増幅部３０Ｐおよび３０Ｎに分けることが可能である。図３において、差動増幅部３０Ｐは、第２の引き算部２０の出力信号ｅ４を正相入力信号、第１の引き算部１０の出力信号ｅ３を逆相入力信号として差動増幅を行い、正相出力端子ＯＵＴ＋から出力する。また、差動増幅部３０Ｎは、第１の引き算部１０の出力信号ｅ３を正相入力信号、第２の引き算部２０の出力信号ｅ４を逆相入力信号として差動増幅を行い、逆相出力端子ＯＵＴ−から出力する。帰還部４０における抵抗４１、４２および４３は、上述したように、正相出力端子ＯＵＴ＋の出力信号ｃと、逆相出力端子ＯＵＴ−の出力信号ｄとから、第１の引き算部１０に対する第１の帰還信号ｅ１と、第２の引き算部２０に対する第２の帰還信号ｅ２を生成する。
FIG. 3 shows a circuit equivalently modified from the circuit shown in FIG. The
図３に示す等価回路において、差動増幅部３０Ｐおよび３０Ｎが同じゲインＡを有する場合には次式が成立する。
ｃ＝Ａ（ｅ４−ｅ３） ……（１）
ｄ＝Ａ（ｅ３−ｅ４） ……（２）
In the equivalent circuit shown in FIG. 3, when the
c = A (e4-e3) (1)
d = A (e3-e4) (2)
そして、抵抗４１および４２の抵抗値がＲ１、抵抗４３の抵抗値がＲ２である場合には、次式が成立する。
ｅ１
＝（ｃ−ｄ）・（（Ｒ１＋Ｒ２）／（２・Ｒ１＋Ｒ２））＋ｄ ……（３）
ｅ３
＝ｅ１−ａ
＝（ｃ−ｄ）・（（Ｒ１＋Ｒ２）／（２・Ｒ１＋Ｒ２））＋ｄ−ａ ……（４）
ｅ２
＝（ｃ−ｄ）・（Ｒ１／（２・Ｒ１＋Ｒ２））＋ｄ ……（５）
ｅ４
＝ｅ２−ｂ＝（ｃ−ｄ）・（Ｒ１／（２・Ｒ１＋Ｒ２））＋ｄ−ｂ ……（６）
When the resistance values of the
e1
= (Cd). ((R1 + R2) / (2.R1 + R2)) + d (3)
e3
= E1-a
= (Cd). ((R1 + R2) / (2.R1 + R2)) + da (4)
e2
= (Cd). (R1 / (2.R1 + R2)) + d (5)
e4
= E2-b = (cd). (R1 / (2.R1 + R2)) + db (6)
上記式（１）および（２）を用い、ｂ＝０として、上記式（３）〜（６）を整理すると、次式が得られる。
ｃ＝ｄ・β・（Ａ／（１＋Ａ・β））＋ａ・（Ａ／（１＋Ａ・β）） ……（７）
ここで、βは次式により与えられる。
β＝Ｒ２／（２・Ｒ１＋Ｒ２） ……（８）
When the above formulas (3) to (6) are rearranged using the above formulas (1) and (2) and b = 0, the following formula is obtained.
c = d · β · (A / (1 + A · β)) + a · (A / (1 + A · β)) (7)
Here, β is given by the following equation.
β = R2 / (2 · R1 + R2) (8)
上記式（７）において、１≪Ａ・βなので、１＋Ａ・βをＡ・βと置いて整理すると、次式が得られる。
ｃ−ｄ＝ａ・（１／β） ……（９）
このように本実施形態では、入力信号ａに対する正相出力信号ｃおよび逆相出力信号ｄ間の差分のゲイン１／βが帰還抵抗の比（２・Ｒ１＋Ｒ２）／Ｒ２により定まる。
In the above formula (7), since 1 << A · β, when 1 + A · β is arranged as A · β, the following equation is obtained.
cd = a · (1 / β) (9)
Thus, in the present embodiment, the
図４に示す等価回路では、第１の引き算部１０および第２の引き算部２０に正逆２相の入力信号ａおよびｂが与えられる。この場合、上記式（１）および（２）を用い、ｂを０にしないで、上記式（３）〜（４）を整理すると、次式が得られる。
ｃ−ｄ＝（ａ−ｂ）・（１／β） ……（１０）
このように、第１の引き算部１０および第２の引き算部２０に正逆２相の入力信号ａおよびｂが与えられる場合、信号ａおよびｂの差分に比例した差分を持った正相出力信号ｃおよび逆相出力信号ｄが差動増幅部３０から得られる。その際、入力信号の差分ａ−ｂに対する出力信号の差分ｃ−ｄのゲイン１／βは、帰還抵抗の比（２・Ｒ１＋Ｒ２）／Ｒ２により定まる。
In the equivalent circuit shown in FIG. 4, forward and reverse two-phase input signals a and b are given to the
cd = (ab). (1 / β) (10)
As described above, when the first and
第１の引き算部１０および第２の引き算部２０に与えられる入力信号ａおよびｂが同相信号を含む場合、上記式（１０）から明らかなように、その同相信号は相殺され、出力信号ｃ−ｄに現れない。
When the input signals a and b supplied to the
差動増幅部３０の出力信号（例えば出力信号ｃとする）に歪や外乱等によるノイズＮが発生した場合には、次式が成立する。
ｃ
＝Ａ・（（（ｃ−ｄ）・（Ｒ１／（２・Ｒ１＋Ｒ２））＋ｄ−ｂ）
−（（ｃ−ｄ）・（（Ｒ１＋Ｒ２）／（２・Ｒ１＋Ｒ２））＋ｄ−ａ））＋Ｎ
……（１１）
When noise N due to distortion, disturbance, or the like occurs in the output signal (for example, output signal c) of the
c
= A · (((c−d) · (R1 / (2 · R1 + R2)) + d−b)
-((Cd). ((R1 + R2) / (2.R1 + R2)) + da)) + N
...... (11)
ここで、β＝Ｒ２／（２・Ｒ１＋Ｒ２）として上記式（１１）を整理すると、次式が得られる。
ｃ−ｄ＝（ａ−ｂ）・（１／β）＋Ｎ／（Ａ・β） ……（１２）
Here, when the above equation (11) is arranged as β = R2 / (2 · R1 + R2), the following equation is obtained.
cd = (ab). (1 / .beta.) + N / (A.beta.) (12)
このように本実施形態によれば、出力信号ｃにノイズＮが発生する場合に、そのノイズＮは、負帰還の効果により１／（Ａ・β）に抑圧される。
以上が本実施形態の動作である。
Thus, according to the present embodiment, when noise N occurs in the output signal c, the noise N is suppressed to 1 / (A · β) due to the effect of negative feedback.
The above is the operation of this embodiment.
本実施形態によれば、正相出力信号を出力する回路および逆相出力信号を出力する回路の構成が対称であるため、正相出力信号および逆相出力信号の出力特性を揃えることができる。また、本実施形態によれば、第１の入力端子７１または第２の入力端子８１の一方を接地して使用することによりアンバランス−バランス変換を行うことができ、かつ、第１の入力端子７１または第２の入力端子８１の双方を使用することによりバランス−バランス変換を行うことができる。また、バランス−バランス変換においては、正逆２相の入力信号の対称性が損なわれている場合においても、対称なバランス型の正相出力信号および逆相出力信号を出力することができる。また、本実施形態によれば、正相出力信号および逆相出力信号を第１および第２の引き算部１０および２０に負帰還させるので、正相出力信号または逆相出力信号にノイズが発生する場合に、そのノイズを抑圧することができる。また、本実施形態において、第１の引き算部１０における第１の入力信号ＨＯＴの入力経路は第１の帰還信号ｅ１の入力経路と短絡されていない。また、第２の引き算部２０における第２の入力信号ＣＯＬＤの入力経路は第２の帰還信号ｅ２の入力経路と短絡されていない。また、第１の入力信号ＨＯＴの入力経路と第２の入力信号ｂの入力経路は互いに短絡されていない。このため、第１の引き算部１０における第１の入力信号ＨＯＴの入力経路の入力インピーダンスおよび第２の引き算部２０における第２の入力信号ＣＯＬＤの入力経路の入力インピーダンスは、いずれも高くなる。そして、本実施形態では、ＮＰＮトランジスタ１１および２１が入力信号ａおよびｂに対してエミッタフォロワとして動作する。従って、本実施形態によれば、バランス出力型増幅器の入力インピーダンスを高くすることができる。
According to the present embodiment, the configuration of the circuit that outputs the positive phase output signal and the circuit that outputs the negative phase output signal are symmetric, so that the output characteristics of the positive phase output signal and the negative phase output signal can be made uniform. Further, according to the present embodiment, unbalance-balance conversion can be performed by grounding one of the
＜第２実施形態＞
図５はこの発明の第２実施形態によるバランス出力型増幅器の構成を示す回路図である。本実施形態では、上記第１実施形態における差動増幅部３０が特許文献２に開示された差動増幅部３０Ａに置き換えられている。
Second Embodiment
FIG. 5 is a circuit diagram showing the configuration of a balanced output amplifier according to the second embodiment of the present invention. In the present embodiment, the
差動増幅部３０Ａは、差動増幅部３０に対し、第１および第２のトランジスタであるＮＰＮトランジスタ３０１および３０２と、第１および第２のフローティング電源であるフローティング電源３０３および３０４と、抵抗３０５および３０６を追加した構成となっている。
The
第１のトランジスタであるＮＰＮトランジスタ３０１は、第１の主要電極端子であるコレクタが正相出力端子ＯＵＴ＋に接続され、第２の主要電極端子であるエミッタが抵抗３４を介して低電位電源−ＶＢに接続されている。また、ＮＰＮトランジスタ３０１の制御電極端子であるベースと第２の主要電極端子であるエミッタとの間には抵抗３０５が接続されている。
The
第２のトランジスタであるＮＰＮトランジスタ３０２は、第１の主要電極端子であるコレクタが逆相出力端子ＯＵＴ−に接続され、第２の主要電極端子であるエミッタが抵抗３３を介して低電位電源−ＶＢに接続されている。また、ＮＰＮトランジスタ３０２の制御電極端子であるベースと第２の主要電極端子であるエミッタとの間には抵抗３０６が接続されている。
The
第１のフローティング電源３０３は、負極が第１のトランジスタであるＮＰＮトランジスタ３０１のエミッタに接続され、正極が第２のトランジスタであるＮＰＮトランジスタ３０２のコレクタに接続されている。また、第２のフローティング電源３０４は、負極が第２のトランジスタであるＮＰＮトランジスタ３０２のエミッタに接続され、正極が第１のトランジスタであるＮＰＮトランジスタ３０１のコレクタに接続されている。
他の点は上記第１実施形態と同様である。
The first floating
Other points are the same as in the first embodiment.
本実施形態において、差動増幅部３０Ａでは、第１の引き算部１０の出力信号ｅ３および第２の引き算部２０の出力信号ｅ４に基づき、トランジスタ３０１および３０２のプッシュプル駆動が行われる。
In the present embodiment, in the
本実施形態では、入力信号ａおよびｂ間にａ＞ｂの関係が成立し、ｅ３＜ｅ４となる期間は、ＮＰＮトランジスタ３０２を能動状態にし得るコレクタ電流がＰＮＰトランジスタ３１に流れ、ＮＰＮトランジスタ３０１を能動状態にし得るコレクタ電流がＰＮＰトランジスタ３２に流れない。このため、正相出力端子ＯＵＴ＋からのプッシュ動作、逆相出力端子ＯＵＴ−へのプル動作が行われる。この間、入力信号の差分ａ−ｂに応じた電流がフローティング電源３０４→正相出力端子ＯＵＴ＋および逆相出力端子ＯＵＴ−間の負荷→ＮＰＮトランジスタ３０２という経路に沿って流れる。
In the present embodiment, a relationship of a> b is established between the input signals a and b, and during a period of e3 <e4, a collector current that can activate the
一方、入力信号ａおよびｂ間にａ＜ｂの関係が成立し、ｅ３＞ｅ４となる期間は、ＮＰＮトランジスタ３０２を能動状態にし得るコレクタ電流がＰＮＰトランジスタ３１に流れず、ＮＰＮトランジスタ３０１を能動状態にし得るコレクタ電流がＰＮＰトランジスタ３２に流れる。このため、正相出力端子ＯＵＴ＋へのプル動作、逆相出力端子ＯＵＴ−からのプッシュ動作が行われる。この間、入力信号の差分ａ−ｂに応じた電流がフローティング電源３０３→逆相出力端子ＯＵＴ−および正相出力端子ＯＵＴ＋間の負荷→ＮＰＮトランジスタ３０１という経路に沿って流れる。
On the other hand, during the period in which a <b is established between the input signals a and b and e3> e4, the collector current that can make the
そして、ａ＞ｂ、ｅ３＜ｅ４である期間は、ｃ＞ｄとなり、差分ａ−ｂが大きくなる程、差分ｃ−ｄが大きくなる。また、ａ＜ｂ、ｅ３＞ｅ４である期間は、ｃ＜ｄとなり、差分ｂ−ａが大きくなる程、差分ｄ−ｃが大きくなる。このように信号ｅ３およびｅ４に対する正相出力端子ＯＵＴ＋の出力信号ｃおよび逆相出力端子ＯＵＴ−の出力信号ｄの関係は上記第１実施形態と同じになる。従って、上記第１実施形態と同様な動作が得られる。 In a period in which a> b and e3 <e4, c> d is satisfied, and the difference cd increases as the difference a−b increases. Further, in the period in which a <b, e3> e4, c <d, and the difference d−c increases as the difference b−a increases. Thus, the relationship between the output signal c of the positive phase output terminal OUT + and the output signal d of the negative phase output terminal OUT− with respect to the signals e3 and e4 is the same as that in the first embodiment. Therefore, an operation similar to that of the first embodiment can be obtained.
本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態では、ＮＰＮトランジスタ３０１および３０２と、フローティング電源３０３および３０４を追加したことにより、上記第１実施形態に比べて大電力での負荷の駆動が可能になるという効果が得られる。
Also in this embodiment, the same effect as the first embodiment can be obtained. Further, in the present embodiment, by adding the
＜第３実施形態＞
図６はこの発明の第３実施形態によるバランス出力型増幅器の構成を示す回路図である。本実施形態では、上記第２実施形態における差動増幅部３０Ａが差動増幅部３０Ｂに置き換えられている。この差動増幅部３０Ｂは、差動増幅部３０Ａにおけるフローティング電源３０３および３０４を実現するための手段として、フローティング電源回路３０３ＦＢおよび３０４ＦＢと、バイアス回路３１０を含む。
<Third Embodiment>
FIG. 6 is a circuit diagram showing a configuration of a balanced output amplifier according to a third embodiment of the present invention. In the present embodiment, the
ここで、フローティング電源回路３０３ＦＢは、定電圧源３０３Ｍと、この定電圧源３０３Ｍを挟んで高電位電源＋ＶＢおよび低電位電源−ＶＢ間に直列接続されたハイサイド定電流源３０３Ｈおよびローサイド定電流源３０３Ｌとにより構成されている。また、フローティング電源回路３０４ＦＢは、定電圧源３０４Ｍと、この定電圧源３０４Ｍを挟んで高電位電源＋ＶＢおよび低電位電源−ＶＢ間に直列接続されたハイサイド定電流源３０４Ｈおよびローサイド定電流源３０４Ｌとにより構成されている。また、バイアス回路３１０は、高電位電源＋ＶＢおよび低電位電源−ＶＢ間に直列接続されたツェナーダイオード３１０Ｈ、抵抗３１０Ｍおよびツェナーダイオード３１０Ｌにより構成されている。
Here, the floating power supply circuit 303FB includes a
ハイサイド定電流源３０３Ｈは、ＰＮＰトランジスタ１Ｈａと抵抗１Ｈｂとにより構成されている。ここで、抵抗１Ｈｂは、一端がツェナーダイオード３１０Ｈのカソードとともに高電位電源＋ＶＢに接続され、他端がＰＮＰトランジスタ１Ｈａのエミッタに接続されている。このＰＮＰトランジスタ１Ｈａのベースにはツェナーダイオード３１０Ｈのアノードが接続されている。このハイサイド定電流源３０３Ｈは、ツェナーダイオード３１０Ｈのツェナー電圧からＰＮＰトランジスタ１Ｈａのベース−エミッタ間順方向電圧を差し引いた電圧を抵抗１Ｈｂの抵抗値により除算した電流値の定電流源として機能する。
The high-side constant
ローサイド定電流源３０３Ｌは、ＮＰＮトランジスタ１Ｌａと抵抗１Ｌｂとにより構成されている。ここで、抵抗１Ｌｂは、一端がツェナーダイオード３１０Ｌのアノードとともに低電位電源−ＶＢに接続され、他端がＮＰＮトランジスタ１Ｌａのエミッタに接続されている。このＮＰＮトランジスタ１Ｌａのベースにはツェナーダイオード３１０Ｌのカソードが接続されている。このローサイド定電流源３０３Ｌは、ツェナーダイオード３１０Ｌのツェナー電圧からＮＰＮＰトランジスタ１Ｌａのベース−エミッタ間順方向電圧を差し引いた電圧を抵抗１Ｌｂの抵抗値により除算した電流値の定電流源として機能する。
The low-side constant
本実施形態では、ハイサイド定電流源３０３Ｈとローサイド定電流源３０３Ｌの電流値が等しくなるように、バイアス回路３１０のツェナーダイオード３１０Ｈおよび３１０Ｌのツェナー電圧と、各定電流源の抵抗３０３Ｈｂおよび３０３Ｌｂの抵抗値が決定されている。
In the present embodiment, the zener voltages of the
定電圧源３０３Ｍは、ハイサイド定電流源３０３Ｈにコレクタが接続され、ローサイド定電流源３０３Ｌにエミッタが接続されたＮＰＮトランジスタ１Ｍｃと、ＮＰＮトランジスタ１Ｍｃのコレクタおよびベースにカソードおよびアノードが各々接続されたツェナーダイオード１Ｍｄと、ＮＰＮトランジスタ１Ｍｃのベースおよびエミッタ間に接続された抵抗１Ｍｅと、ＮＰＮトランジスタ１Ｍｃのコレクタおよびエミッタ間に接続されたキャパシタ１Ｍｆとにより構成されている。
The
ハイサイド定電流源３０４Ｈ、ローサイド定電流源３０４Ｌおよび定電圧源３０４Ｍの構成は、ハイサイド定電流源３０３Ｈ、ローサイド定電流源３０３Ｌおよび定電圧源３０３Ｍと同様である。
The configuration of the high side constant
以上の構成において、定電流動作するハイサイド定電流源３０３Ｈ（３０４Ｈ）およびローサイド定電流源３０３Ｌ（３０４Ｌ）は高い内部インピーダンスを有するので、定電圧源３０３Ｍ（３０４Ｍ）は、ハイサイド定電流源３０３Ｈ（３０４Ｈ）およびローサイド定電流源３０３Ｌ（３０４Ｌ）の両方が定電流源として機能する動作範囲内において、上記第２実施形態のフローティング電源３０３（３０４）として機能する。この場合において、定電圧源３０３Ｍ（３０４Ｍ）の両端の電位は、定電圧源３０３Ｍ（３０４Ｍ）の両端に接続される回路の動作により決定される。
In the above configuration, the high-side constant
本実施形態においても上記第２実施形態と同様な効果が得られる。
また、本実施形態によれば、トランス等の絶縁手段を使用しないでフローティング電源３０３および３０４を実現することができるので、バランス出力型増幅器のコストを抑えることができるという効果が得られる。
Also in this embodiment, the same effect as the second embodiment can be obtained.
Further, according to the present embodiment, the floating
＜他の実施形態＞
以上、この発明の第１〜第３実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
<Other embodiments>
Although the first to third embodiments of the present invention have been described above, other embodiments are conceivable for the present invention. For example:
（１）上記各実施形態では、バイポーラトランジスタによりフローティング電源回路および増幅器を構成したが、Ｊ−ＦＥＴ（Junction Field Effect Transistor；接合型電界効果トランジスタ）やＭＯＳＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor；金属−酸化膜−半導体構造の電界効果トランジスタ）等のＦＥＴによりフローティング電源回路および増幅器を構成してもよい。
(1) In each of the above embodiments, the floating power supply circuit and the amplifier are configured by bipolar transistors, but a J-FET (Junction Field Effect Transistor) or MOSFET (Metal Oxide) is used.
The floating power supply circuit and the amplifier may be constituted by FETs such as a semiconductor field effect transistor (metal-oxide film-semiconductor field effect transistor).
（２）上記各実施形態において、バランス出力型増幅器は、ディスクリート素子により構成してもよく、オペアンプにより構成してもよい。 (2) In each of the above embodiments, the balanced output amplifier may be configured by a discrete element or an operational amplifier.
（３）上記各実施形態では、抵抗４１および４２の抵抗値Ｒ１と抵抗４３の抵抗値Ｒ２との比により第１および第２の帰還信号ｅ１およびｅ２の帰還量が定まる。従って、適切な帰還量が得られる場合には、抵抗４１および４２を省略し、正相出力端子ＯＵＴ＋および逆相出力端子ＯＵＴ−をＮＰＮトランジスタ１２のベースおよびＮＰＮトランジスタ２２のベースに直接接続してもよい。
(3) In the above embodiments, the feedback amounts of the first and second feedback signals e1 and e2 are determined by the ratio of the resistance value R1 of the
（４）上記各実施形態では、入力信号ＨＯＴおよびＣＯＬＤの直流成分を除去して引き算部１０および２０に与えたが、入力信号ＨＯＴおよびＣＯＬＤの直流成分の影響により正相出力信号ｃおよび逆相出力信号ｄの直流レベルがずれても構わない場合には、直流除去用のキャパシタ７３および８３を省略してもよい。
(4) In each of the above embodiments, the DC components of the input signals HOT and COLD are removed and applied to the subtracting
１０……第１の引き算部、２０……第２の引き算部、３０，３０Ａ，３０Ｂ……差動増幅部、４０……帰還部、７０……第１の入力部、８０……第２の入力部、５０……バイアス回路、３０３……第１のフローティング電源、３０４……第２のフローティング電源、３０１……第１のトランジスタ、３０２……第２のトランジスタ、３１０，５０……バイアス回路、３０３Ｈ，３０４Ｈ……ハイサイド定電流源、３０３Ｌ，３０４Ｌ……ローサイド定電流源、３０３Ｍ，３０４Ｍ……定電圧源、３０３ＦＢ，３０４ＦＢ……フローティング電源回路。
DESCRIPTION OF
Claims (3)
第２の入力信号と第２の帰還信号との差分に応じた信号を出力する第２の引き算部と、
前記第１の引き算部の出力信号と前記第２の引き算部の出力信号とを差動増幅して正相出力信号および逆相出力信号を生成する差動増幅部と、
前記正相出力信号および前記逆相出力信号から前記第１の帰還信号および前記第２の帰還信号を生成する帰還部と
を具備することを特徴とするバランス出力型増幅器。 A first subtraction unit that outputs a signal corresponding to a difference between the first input signal and the first feedback signal;
A second subtraction unit that outputs a signal corresponding to a difference between the second input signal and the second feedback signal;
A differential amplification unit that differentially amplifies the output signal of the first subtraction unit and the output signal of the second subtraction unit to generate a positive phase output signal and a negative phase output signal;
A balanced output amplifier comprising: a feedback unit that generates the first feedback signal and the second feedback signal from the positive phase output signal and the negative phase output signal.
各々第１および第２の主電極端子と前記第１および第２の主電極端子間の導通状態を制御する制御信号が入力される制御電極端子を有する第１および第２のトランジスタと、
前記第２のトランジスタの第１の主電極端子と前記第１のトランジスタの前記第２の主電極端子との間に接続された第１のフローティング電源と、
前記第１のトランジスタの第１の主電極端子と前記第２のトランジスタの前記第２の主電極端子との間に接続された第２のフローティング電源とを具備し、
前記第１の引き算部の出力信号と前記第２の引き算部の出力信号とを差動増幅することにより前記第１および第２のトランジスタをプッシュプル駆動するための各制御信号を生成し、前記第１のトランジスタの第１の主電極端子から前記正相出力信号を出力し、前記第２のトランジスタの第１の主電極端子から前記逆相出力信号を出力することを特徴とする請求項１に記載のバランス出力型増幅器。 The differential amplifier section is
First and second transistors each having a control electrode terminal to which a control signal for controlling conduction between the first and second main electrode terminals and the first and second main electrode terminals is input;
A first floating power source connected between a first main electrode terminal of the second transistor and the second main electrode terminal of the first transistor;
A second floating power source connected between the first main electrode terminal of the first transistor and the second main electrode terminal of the second transistor;
Generating each control signal for push-pull driving the first and second transistors by differentially amplifying the output signal of the first subtraction unit and the output signal of the second subtraction unit; 2. The positive phase output signal is output from a first main electrode terminal of a first transistor, and the negative phase output signal is output from a first main electrode terminal of the second transistor. The balanced output amplifier described in 1.
前記第１のトランジスタの第１の主電極端子と前記第２のトランジスタの第２の主電極端子の間に接続された定電圧源であって、前記第２のフローティング電源として機能する第２の定電圧源と、
前記第２のトランジスタの第１の主電極端子および前記第１の定電圧源の接続点と高電位電源との間に接続された第１のハイサイド定電流源と、
前記第１のトランジスタの第２の主電極端子および前記第１の定電圧源の接続点と低電位電源との間に接続された第１のローサイド定電流源と、
前記第１のトランジスタの第１の主電極端子および前記第２の定電圧源の接続点と前記高電位電源との間に接続された第２のハイサイド定電流源と、
前記第２のトランジスタの第２の主電極端子および前記第２の定電圧源の接続点と前記低電位電源との間に接続された第２のローサイド定電流源と
を具備することを特徴とする請求項２に記載のバランス出力型増幅器。 A constant voltage source connected between a first main electrode terminal of the second transistor and a second main electrode terminal of the first transistor, the first voltage source functioning as the first floating power source A constant voltage source;
A constant voltage source connected between a first main electrode terminal of the first transistor and a second main electrode terminal of the second transistor, and a second voltage source that functions as the second floating power source A constant voltage source;
A first high-side constant current source connected between a first main electrode terminal of the second transistor and a connection point of the first constant voltage source and a high potential power source;
A first low-side constant current source connected between a second main electrode terminal of the first transistor and a connection point of the first constant voltage source and a low potential power source;
A second high-side constant current source connected between a connection point of the first main electrode terminal of the first transistor and the second constant voltage source and the high potential power source;
And a second low-side constant current source connected between a connection point of the second main electrode terminal of the second transistor and the second constant voltage source and the low potential power source. The balanced output amplifier according to claim 2.
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