JP2018085104A - フルデジタルマルチピン値検出装置及びそれと連動したサンプリング方法 - Google Patents

フルデジタルマルチピン値検出装置及びそれと連動したサンプリング方法 Download PDF

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Abstract

【課題】いくつかの選択可能な特性のうちの１つに従って装置特性を確定するように操作する内部回路および制御モジュールを収容する集積回路（ＩＣ）部材を提供する。
【解決手段】ＩＣチップ１００の回路１２０は、複数の装置特性に対応するｉ個の外部受動回路と連携して操作し、Ｎ個のデジタルＩ／Ｏピンを含む。ｉは３より大きな整数であり、Ｎは１より大きいまたは等しい整数である。制御モジュールは、一連のトリガー信号を生成することに応じて、複数の外部受動回路がそれぞれピンに適用される場合に、複数の異なるシーケンスのピンの状態に応じたサンプル値を生成し、サンプル値により、複数の外部受動回路の各外部受動回路に対応する複数の異なるシーケンスの状態のいずれが発生されたことを確定するステップと、確定した複数の異なるシーケンスに対応する個別装置特性を確定するステップとを含む。
【選択図】図１

Description

本発明はチップ構成を確定する装置に係わり、特にデジタルマルチピンを用いて、チップの状態を検出、サンプリングおよびチップ構成を確定する装置に関する。
ストラップピン（ｓｔｒａｐ ｐｉｎ）は構成設置（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｓｅｔｔｉｎｇ）に広く使われている。通常、ストラップピンは二級設置（０または１、“ＨＩＧＨ”または“ＬＯＷ”に設定する）に使用されることができる。三級設置（“ＨＩＧＨ”、“ＬＯＷ”または“開路（ＯＰＥＮ）”に設定する）も同様に使用される。それ以上のレベルを有する設定において、通常、アナログデジタル変換器（ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ，ＡＤＣ）または比較器（ｃｏｍｐａｒａｔｏｒ）が使用される。抵抗器ネットワークは、ＡＤＣの入力に接続する予め計算された電圧を供給し、多くのオプションのうちの一つを指示するために利用できる。従来のジョイスティックトラッキング機構は、既知の電容器と、スティックの傾きに応じて変化する抵抗器に基づいて、ジョイスティックの位置を識別する。例えば、米国特許第６２９７７５１Ｂ１号および第４６５６４５６号に開示された内容を参照する。
一般的に、ジョイスティックの応用において、抵抗は遅延自体により測定されるのではなく、遅延を生成してその遅延の変化（その抵抗に関連する）に着目して測定される。
本領域において、複数の外部受動回路を少なくとも１つのデジタルＩ／Ｏピン（例えば、チップ上の単一ピン）に適用することによって、複数のチップ構成を選択／確定する装置を提供する必要がある。ここでの「チップ構成」は、「チップ特性」またはより一般的に使用された「装置特性」は、本発明の非限定的な例であることに留意されたい。したがって、チップから構成された装置の場合に、チップ構成以外のチップ特性が存在する可能性がある。装置特性の他の非限定的な例は、例えば、チップ（場合によって他のチップも備える）を収容する基板を備える装置の場合に、チップ上のデジタルＩ／Ｏピンに適用された複数の外部受動回路がその基板のバージョン（製造バージョンなど）またはタイプ（例えば、一般の基板タイプの一つ）を決定する。基板のタイプまたはバージョンは本発明の装置特性のもう一つの非限定的な例である。本発明は、これらの実施例に限定されないことに留意されたい。
説明を簡単にするために、以下の説明は主にチップ構成の非限定的な例に参照する。
また、以下の説明において、用語“デジタルＩ／Ｏピン”は、説明しやすくするために“デジタルピン”、“ストラップピン”、“Ｉ／Ｏピン”または“ピン”と略称される場合があることに留意されたい。
一つの実施例において、内部回路はサブシーケンス１（以下の操作Ｉ〜ＩＩＩを含む）およびサブシーケンス２（以下の操作ＩＶ〜ＶＩを含む）を実行し、且つサブシーケンス２は、サブシーケンス１の後（以下のように）またはその前に実行されることもあり得る。
操作Ｉ：ピンを“ＬＯＷ”に駆動して、ピンをフロートにする
操作ＩＩ：所定時間後にサンブル値Ａを生成する
操作ＩＩＩ：他の所定時間後にサンプル値Ｂを生成する
操作ＩＶ：ピンを“ＨＩＧＨ”に駆動して、ピンをフロートにする
操作Ｖ：所定時間後にサンブル値Ｃを生成する
操作ＶＩ：他の所定時間後にサンプル値Ｄを生成する
それぞれ２進数字を含む４つのサンプルＡ、Ｂ、Ｃ、Ｄの組合せは、ピンに適用された外部受動回路に応じてｉ個のオプションの１つを決定し、そのうち、ｉは３より大きい整数であり、これらのオプションを使用して、チップの他の部分の構成を決定する。本発明の実施例により以下の設備を提供する。
その設備は、内部回路および制御モジュールを備える少なくとも１つのＩＣ部材を備え、内部回路および制御モジュールは、複数の選択可能な装置特性のうちの一つを選択して装置特性を確定（ｄｅｔｅｒｍｉｎｅ）するように操作し、内部回路および制御モジュールは、複数の装置特性に対応する複数の外部受動回路のうちの３つ以上の外部受動回路と結合し、且つ少なくとも１つのデジタルＩ／Ｏピンを備える。そのうち、内部回路の制御モジュールは、予め選択された一連のトリガー信号を生成することに応じて、複数の外部受動回路がそれぞれピンに適用される場合に、複数の異なるシーケンスのピンの状態に応じたサンプル値を生成し、サンプル値により、ピンに適用された複数の外部受動回路の各外部受動回路に対応する複数の異なるシーケンスの状態のいずれが発生されたことを確定し、複数の選択可能な装置特性から、確定した複数の異なるシーケンスに対応する個別装置特性を確定する。
本発明の実施例により、Ｎ個のデジタルＩ／Ｏピンを備える装置がさらに提供され、内部回路および制御モジュールは、前記ピンにおける所定ピンに適用されたｉ個の外部受動回路と結合し、且つ前記所定ピンと異なるピンに適用されたそれぞれの数量の外部受動回路と結合し、そのうち、ｉは３より大き整数であり、Ｎは１より大きいまたは等しい整数である。
本発明の実施例により、Ｎ個のデジタルＩ／Ｏピンを備える装置がさらに提供され、その中の内部回路および制御モジュールは、Ｎ個の前記ピンの各ピンごとに異なるｉ個の外部受動回路と結合し、ｉＮ個の装置特性を生成し、且つｉは３より大き整数であり、Ｎは１より大きい整数である。
本発明の実施例により、Ｎ個のデジタルＩ／Ｏピンを備える装置がさらに提供され、複数の外部受動回路は３つ以上であり、且つＮは１である。
本発明の実施例により、一種の装置がさらに提供され、その装置特性はＩＣ部材の構成である。
本発明の実施例により、一種の装置がさらに提供され、複数の外部受動回路がＣ回路を備える。
本発明の実施例により、一種の装置がさらに提供され、Ｃ回路がプルダウンキャパシタを備える。
本発明の実施例により、一種の装置がさらに提供され、Ｃ回路は、連結されたキャパシタの組み合わせを備える。
本発明の実施例により、一種の装置がさらに提供され、複数の外部受動回路は、Ｒ回路を備える。
本発明の実施例により、一種の装置がさらに提供され、Ｒ回路は、プルダウン抵抗器を備える。
本発明の実施例により、一種の装置がさらに提供され、Ｒ回路は、プルアップ抵抗器を備える。
本発明の実施例により、一種の装置がさらに提供され、Ｒ回路は、連結された抵抗器の組み合わせを備える。
本発明の実施例により、一種の装置がさらに提供され、複数の外部受動回路は、少なくとも１つのＲＣ回路を備える。
本発明の実施例により、一種の装置がさらに提供され、少なくとも１つのＲＣ回路は、プルダウン抵抗器とプルアップキャパシタとを備える。
本発明の実施例により、一種の装置がさらに提供され、少なくとも１つのＲＣ回路は、プルアップ抵抗器とプルダウンキャパシタとを備える。
本発明の実施例により、一種の装置がさらに提供され、ＲＣ回路は、連結された抵抗器の組み合わせおよび連結されたキャパシタの組み合わせを備える。
本発明の実施例により、一種の装置がさらに提供され、複数の外部受動回路は、複数のＲＣ回路を備える。
本発明の実施例により、一種の装置がさらに提供され、サンプル値は、実質的に所定のタイミングで生成される。
予め選択された一連のトリガー信号を生成することに応じて、複数の外部受動回路がそれぞれピンに適用される場合に、複数の異なるシーケンスのピンの状態に応じたサンプル値を生成し、且つ第一サブシーケンス（ｉ）〜（ｖ）に続いて第二サブシーケンス（ｖｉ）〜（ｘ）を含み、
（ｉ）前記ピンを“ＬＯＷ”に駆動して、第一継続時間（ｔＣＡＰ）に維持し；
（ｉｉ）前記ピンの駆動を停止して、第二継続時間（ｔＰＩＮ）に待機し；
（ｉｉｉ）前記ピンの状態をサンプリングしてレジスタに格納し；
（ｉｖ）第三継続時間（ｔＲＣ）に待機し；
（ｖ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
（ｖｉ）前記ピンを“ＨＩＧＨ”に駆動して、前記第一継続時間（ｔＣＡＰ）に維持し；
（ｖｉｉ）前記ピンの駆動を停止して、前記第二継続時間（ｔＰＩＮ）に待機し；
（ｖｉｉｉ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
（ｉｘ）第三継続時間（ｔＲＣ）に待機し；且つ
（ｘ）前記ピンの前記状態をサンプリングして前記レジスタに格納する
予め選択された一連のトリガー信号を生成することに応じて、複数の外部受動回路がそれぞれピンに適用される場合に、複数の異なるシーケンスのピンの状態に応じたサンプル値を生成し、且つ第二サブシーケンス（ｖｉ）〜（ｘ）に続いて第一サブシーケンス（ｉ）〜（ｖ）を含み、
（ｉ）前記ピンを“ＬＯＷ”に駆動して、第一継続時間（ｔＣＡＰ）に維持し；
（ｉｉ）前記ピンの駆動を停止して、第二継続時間（ｔＰＩＮ）に待機し；
（ｉｉｉ）前記ピンの状態をサンプリングしてレジスタに格納し；
（ｉｖ）第三継続時間（ｔＲＣ）に待機し；
（ｖ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
（ｖｉ）前記ピンを“ＨＩＧＨ”に駆動して、前記第一継続時間（ｔＣＡＰ）に維持し；
（ｖｉｉ）前記ピンの駆動を停止して、前記第二継続時間（ｔＰＩＮ）に待機し；
（ｖｉｉｉ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
（ｉｘ）第三継続時間（ｔＲＣ）に待機し；且つ
（ｘ）前記ピンの前記状態をサンプリングして前記レジスタに格納する。
本発明の実施例により、一種の装置がさらに提供され、サンプル値は、以下の状態シーケンスに対応する：
“００００”はピンに適用された第一プルダウンＲ外部受動回路であり、“００１０”はピンに適用された第二ＲＣ外部受動回路であり、“０１１１”はピンに適用された第三ＲＣ外部受動回路であり、“１１１１”はピンに適用された第四プルアップＲ外部受動回路であり、且つ“００１１”はピンに適用された第五Ｃ外部受動回路である。
本発明の実施例により、一種の装置がさらに提供され、サンプル値は、以下の状態シーケンスに対応する：
“００００”はピンに適用された第一プルダウンＲ外部受動回路であり、“１０００”はピンに適用された第二ＲＣ外部受動回路であり、“１１０１”はピンに適用された第三ＲＣ外部受動回路であり、“１１１１”はピンに適用された第四プルアップＲ外部受動回路であり、且つ“１１００”はピンに適用された第五Ｃ外部受動回路である
本発明の実施態様により、一つの方法がさらに提供され、
（ｉ）複数の選択可能な装置特性のうちの１つを選択して装置特性を確定するように操作する内部回路および制御モジュールを収容する少なくとも１つのＩＣ部材を含む装置を提供し、且つ内部回路および制御モジュールは複数の装置特性に対応する複数の外部受動回路のうちのｉ個の外部受動回路と結合し、且つＮ個のピンを備え、
前記方法は、
（ｉｉ）予め選択された一連のトリガー信号を生成することに応じて、複数の外部受動回路がそれぞれピンに適用される場合に、複数の異なるシーケンスのピンの状態のサンプル値を生成するステップと、
（ｉｉｉ）サンプル値により、複数の外部受動回路の各外部受動回路に対応する複数の異なるシーケンスの状態のいずれが発生されたことを確定するステップと、
（ｉｖ）複数の選択可能な装置特性から、確定した複数の異なるシーケンスに対応する個別装置特性を確定するステップと、をさらに含み、且つｉは３より大き整数である、Ｎは１より大きいまたは等しい整数であることを特徴とする、サンプリング方法。
図１は本発明の一部の実施例により、より多くのチップ構成をサポートするためのマルチピン内部回路の通用装置である。 図２Ａは本発明の一部の実施例により、五つのチップ構成の一部または全部をサポートするための装置の単一ピン内部回路である。 図２Ｂは、本発明の一部の実施例により、外部受動回路がピンに接続された場合に、図２Ａの装置の回路の操作シーケンスの通用フローチャート図である。 図３は、５つの可能な外部受動回路であり、その一部または全部は図２Ａのストラップピンに適用される。 図４は、複数の異なるシーケンスのいずれが発生されたこと、およびそれに応じてどの外部受動回路がピンに適用されるを確定する表であり、且つその一部または全部は、例えば、本発明の一部実施例による回路を介して実施することができる。 図５は、本発明の一部の実施例により、所定の外部受動回路に適用することに応じて、スレーブアドレスを選択するためのスレーブアドレス選択テーブルである。
いくつかの構成（４、５、６、７、８、９またはこの以上）のうちの一つに対してＩＣ部材を構成することができる、本発明の一部の実施例による機構を説明する。当該チップ構成は、例えば、本発明の装置の同じパッケージに収容された一つまたは複数の他のチップと同一のチップに適用されても良いことを注意されたい。
本明細書に説明した装置は、少なくとも単一の装置Ｉ／Ｏピンと一緒に使用され、内部回路と結合して使用され、対象ピンに適用された外部受動回路と結合して使用され、或いは本明細書に示されるように、トリガー信号の予め選択された一連シーケンスを介してピンの状態をサンプリングし、且つそのサンプルを復号して、複数の可能な構成から意図されたＩＣ構成を選択することができる。一部実施例により、内部回路は能動部材から構成されてもよく、ある実施例において、その部材はデジタルであってもよいことに留意されたい。
対象ピンに接続された外部受動回路は、例えば、システム設計者によって適用された複数の可能なＲ回路、Ｃ回路またはＲＣ回路のうちの一つでありえる。
一部実施例により、図３の例として示された五つの可能な外部受動回路のそれぞれは、必要とされる特定のＩＣ構成に対応する。
内部回路は、適用された外部受動回路と交互作用して、どの構成がシステム設計者によって選択されたものかを確定することができ、それによって、どの構成を適用するかを装置構成機構に指示する。
一部実施例により、回路を操作およびサンプリングする機構は適切なクロック信号を使用する。図３に示されたＲ／Ｃ値を仮定すると、１００ＫＨｚの周波数を使用することができる。クロックの精度は、例えば、±１０％とすることができる。ここに開示された対象は、クロック信号の使用に制限されないことに留意されたい。よって、非制限的な実施例として、内部回路は、所望のサンプリング操作を達成するための個別遅延回路を収容することができる。タイミングに関しては、以下に説明する。
一部実施例により、以下の制約の少なくとも一つが適用できる。
１．外部受動回路の電容量は、一部の実施例により、２０ｐＦまでのピンおよびトレース電容器よりも遥かに高い。
２．電容量は、短時間内に充電できる（装置の初期化時間を短縮する）ように、高すぎてはいけない。許容時間は適用方法に依存し、いくつかの実施例においては、１ｍｓ未満が合理である。
３．抵抗値は、短時間内に電容器を充電するピンの能力を制限しないように、十分高い値である。よって、一部の実施例により（ピンはＸｍＡを駆動することができる）、抵抗値はＲ＞５＊ＶＣＣ／Ｘ ｋΩである。
４．抵抗器は、短時間でネットレベルを変えることができる（電容器がない場合では最初のサンプルまで）。
これらの設計上の考慮事項は、単なる例として提供され、特定の用途に応じて変化し得ることに留意されたい。より短いリセット時間を必要とするシステムにおいて、２ｋΩの抵抗器と１ｎＦの電容器を採用できる。この例により、サンプリングの時間は現在値の１／５０に短縮される。
この点について、図１には、本発明の一部の実施例により、より多くのチップ構成をサポートする複数のストラップピン内部回路の通用装置が示される。
本明細書に説明される装置（例えば、ＩＣチップ１００）は、Ｎ個の装置Ｉ／Ｏピン（ピン“１”１０１、ピン“２”１０２およびピン“Ｎ”１０３は図示される）および回路１２０と結合して使用される。Ｎ個のピンをサポートする単一の内部回路は図１に示されたが、一部の実施例により、他の装置構造、例えば、一ピンあたりに所定内部回路が適用され、換言すれば、Ｎ個の回路が相応のＮ個のピンをサポートすることができる。説明しやすくするために、図１を参照する以下の説明は、単一の内部回路を指す。
上述したように、本発明の装置は、例えば、チップまたは複数のチップ（例えば、基板上に収容される）などを備えることができる。
一部実施例により、内部回路はチップ構成段階で、例えば、装置がリセットされまたはその直後に操作する。本発明はこの操作段階に限定されないことに留意されたい。内部回路１２０は、相応のピンに適用された各外部受動回路と結合して操作し、各外部受動回路を相応なピンに接続することができる。よって、図１に示されるように、ピン１０１には外部回路“１”１（１１１）が接続され、ピン１０２には外部回路“２”（１１２）が接続され、ピン１０３には外部回路“ｎ”（１１３）が接続される。相応なピンに接続された外部受動回路は、例えば、システム設計者が適用した複数の可能なＲ、ＣまたはＲＣ回路であり得る。これについては図３を参照しながら更に詳しく説明する。
一部実施例により、単一のピンを仮定すると、ｉ個の可能な外部受動回路のそれぞれ が特定のＩＣチップ構成に対応し、ｉは３より大きい整数である。Ｎ個のピンの場合に、Ｎ個のピンに適用された一連のＮ個の回路が特定のＩＣチップ構成を生成するため、ｉＮ個のＩＣチップ構成がサポートされ、そのうち、Ｎは１より大きい整数である。五つの外部受動回路を使用する図３の実施例を考慮すると、それぞれの外部受動回路は相応なピン操作に接続され、サポートするＩＣチップ構成は５Ｎである。一部の実施例により、それぞれのピンに接続することができる外部受動回路の数量は必ずしも同じである必要はないことに留意されたい。したがって、例えば、二つのピン（Ｎ＝２）があり、四つの外部受動回路が第一ピンに接続され、五つの外部受動回路が第二ピンに接続される場合に、サポートできるチップ構成の総数は２０となる。本発明はこれらの実施例によって限定されるものではない。
以下により詳細に説明するように、各ピンに適用された外部受動回路の予め選択されたトリガー信号のシーケンスに応じて、ピンの状態がサンプリングされる（すべてのピンに対して、例えば、図１の１０４、１０５および１０６）。これらのサンプル値は、ｉ個の外部受動回路のうちのどれがピンに適用されたかを決定する（対応するシーケンスによる）ために、異なるシーケンスの状態（各ピン）に対応し、結果として所定の意図されたＩＣ構成（ｉ個の可能な構成から）が選択される。Ｎ個のピンがあることを考慮すると、ｉＮ個の可能な構成が得られ、設計者の選択にしたがって、Ｎ個のピンに適用された特定のＮ個の外部受動回路に応じて、ＩＣ部材を所望のｉＮ個の構成で操作することができる。選択されたＩＣ構成を規定するように、確定されたシーケンスは、例えば、レジスタのような適切な記憶装置に格納される。
関連するＩＣ構成の適切な操作手順は、以下により詳細に説明する。
図２Ａに示されるのは、本開示の一部の実施例により、概略的に外部受動回路（ｉ個の回路構成以外に、この特定の例では五つの回路構成、そのうち、ｉは３より大きい整数である）に接続されるように操作可能な装置の単一のピン内部回路の部分である。
よって、この特定の実施例を介して、Ｃ、Ｒ、ＲＣの五つの異なる組み合わせからなる外部受動回路２１１は、回路位置２１２、２１３に接続され、ピンに接続される外部受動回路２１１を構成し、これらも図３を参照しながら説明する。緩衝器２１６の入力端２１７に提供された起動／中止信号に応じて、データ出力信号２１５が緩衝器２１６（例えば、増幅器）を通る（または、ブロックされ）ことが可能にすることによって、一連のトリガー信号を外部受動回路に印加する。これらのトリガー信号は、ピンに接続された特定の外部受動回路（前記ｉ個のオプション以外）に応じて、ピン２１４で異なるサンプル値を生成する。これらのデジタル形式のサンプル値は、緩衝器２１９の“データ入力”の出力端２１８でサンプリングされ、且つ、例えば、４ビットレジスタ２２１に格納できる、所定のＩＣ構成を表すユニークシーケンスを生成する。データ出力トリガー信号の起動／停止信号の生成、およびサンプルシーケンスのＩＣ構成の演繹（ｄｅｄｕｃｔｉｏｎ）は、例えば、公知された自身の制御モジュール２２０によって実行することができる。制御モジュールの一つの可能な実行方法は、公知された自体の状態マシンを介するものである。本発明はこれらの例に限定されない。また、一部の実施例により、“データ入力”、“データ出力”信号および緩衝器２１６、２１９はデジタル形式であるが、トリガー信号（例えば、緩衝器２１６の出力端）およびサンプリング信号（例えば、緩衝器２１９の入力端）はアナログ形式であることに留意されたい。
本発明は、図２Ａの内部回路構造に限定されるものではなく、同じ機能を達成するために他の周知のそれ自体の実施形態を使用することができることに留意されたい。
図２Ｂに示されるのは、本発明の特定の実施形態により、外部受動回路がピンに接続された場合に、図２Ａの内部回路の一連の動作の通用フローチャートである。
よって、内部回路の使用は以下に説明する操作のステップ２０１０〜２０９５の一部または全部を含む：
サブシーケンス１：
ステップ２０１０：ピン２１４を“ＬＯＷ”に駆動して（例えば、緩衝器２１６に供給された出力信号２１５（例えば、トリガー信号）は“ＬＯＷ”である）、継続時間（ｔＣＡＰ）に維持して、ピンを放電される。緩衝器２１６は入力信号２１７を介して“起動”できることに留意されたい。
ステップ２０２０：ピン２１４の駆動を停止し（例えば、入力信号２１７を介して緩衝器２１６を停止させる）、回路を安定させるための継続時間（ｔＰＩＮ）を維持する。
ステップ２０３０：ピン２１４の状態をサンプリングして格納する⇒ＳＭＰ１（例えば、“データ入力”で緩衝器２１９の出力端をサンプリングし、且つＳＭＰ１を４ビットレジスタ２２１に格納する）。
ステップ２０４０：継続時間（ｔＲＣ）に待機する。
ステップ２０５０：ピン２１４の状態をサンプリングして格納する⇒ＳＭＰ２（例えば、“データ入力”で緩衝器２１９の出力端をサンプリングし、且つＳＭＰ２を４ビットレジスタ２２１に格納する）。
サブシーケンス２：
ステップ２０６０：ピン２１４を“ＨＩＧＨ”に駆動して（例えば、緩衝器２１６に供給された出力信号２１５（例えば、トリガー信号）は“ＨＩＧＨ”である）、継続時間（ｔＣＡＰ）に維持して、ピンが充電される。緩衝器２１６は入力信号２１７を介して“起動”できることに留意されたい。
ステップ２０７０：ピン２１４の駆動を停止し（例えば、入力信号２１７を介して緩衝器２１６を停止する）、回路を安定させるための継続時間（ｔＰＩＮ）を維持する。
ステップ２０８０：ピン２１４の状態をサンプリングして格納する⇒ＳＭＰ３（例えば、“データ入力”で緩衝器２１９の出力端をサンプリングし、且つＳＭＰ３を４ビットレジスタ２２１に格納する）。
ステップ２０９０：継続時間（ｔＲＣ）に待機する。
ステップ２０５０：ピン２１４の状態をサンプリングして格納する⇒ＳＭＰ４（例えば、“データ入力”で緩衝器２１９の出力端をサンプリングし、且つＳＭＰ４を４ビットレジスタ２２１に格納する）。
サブシーケンス２がサブシーケンス１に先行しても良いことが理解される。一部の実施例により実行される操作２０１０〜２０９５は、以下でさらに説明する。
また、図２Ｂを参照して説明した操作のシーケンスは、制御モジュール２２０を内部回路２３０の様々な部材を結合して実行できるが、本発明は、制御モジュール２２０の特定な構造または図２Ａに示された回路構造に限定されることなく、単なる説明のために使用されることに留意されたい。
一部実施例において、ｔＣＡＰおよびｔＰＩＮは、構成する時に利用可能なクロック信号に応じて選択することができる。一部の実施例により、より正確なクロック信号が利用可能であり、且つ他の状況において、比較的に不正確なクロック信号も利用できる。ｔＣＡＰはピン駆動能力と電容量に依存する場合がある。ｔＰＩＮはピンとトレース電容量および抵抗値に依存する場合がある。特定の非制限的な実施例において、ｔＣＡＰおよびｔＰＩＮの両方が１クロック時間（１０μｓ）未満になるように選択される。
開示された主題の教示は、図２Ｂに示されたフローチャートに拘束されないことに留意されたい。
図３に示されるように、五つの可能な外部受動回路（ストラップピン回路にも呼ばれる、例えば、図２Ａの２１１）の一部または全部はストラップピン（例えば、図２Ａの２１４）に適用できる。
図４に示されるように、複数の異なるシーケンスの状態のいずれが発生されたことを確定することを表示し、且つ外部受動回路のどれが回路に適用されることを確定し、そのうちの一部または全部は、例えば、本発明の実施例の一部の実施例の回路を介して実行できる。
以下の説明は、説明を分かりやすくするために、場合によっては図２Ａおよび図２Ｂを参照することに留意されたい。上述のように、本発明は内部回路２３０の構造、および図２Ｂに説明した操作シーケンスにも制限されない。したがって、例えば、図２Ａに描かれた部材の少なくとも１つは他の部材で置き換えられてもよく、または他の異なる交互に接続された部材を介してその回路の効果を達成する。
この表は、図３に示される５つの回路オプションのそれぞれに対応する上記の流れによるイベントのシーケンスを示すことに留意されたい。一番下の行のＡＤＤＲ＿ＳＥＬは、選択されたハードウェア構成の装置アドレス設定への一つ可能な解釈である（例えば、図２Ａの４ビットレジスタ２２１に格納できる状態の４ビットシーケンスから導出される）。他の可能な解釈は、特定のチップ／装置が何を構成するかによって決定される、例えば、可能な動作モード：より多くのテストモード、ＨｉＺのピン、操作クロック周波数など。
図４の表に示すように、各ステップ（例えば、図２Ａの制御回路２２０に制御される図２Ｂのステップ）は、テーブルの「ステップ＃」の欄に説明され、それに関連するタイミングは、図４の“時間”の欄に説明される。図４の表にある全ての特定の値は、説明のために提供されたものであり、本発明を拘束するものではない。
また、時間定数は１００μｓであり、第二サンプリング時間は２１０μｓであることにも注意されたい。時間定数は、変化点からの第二サンプリング時間の約半分であっても良い。一部の実施例により、時間定数の精度は、例えば、最大±２５％であってもよい。
また、図３を参照し、図面に示された五つの外部受動回路のうちの一つ（一般には図２の２１１として示される）は、適用された外部受動回路に対応するＩＣ構成を表す状態シーケンスに対応するサンプル（回路に適用された予め選択されたトリガー信号に応答して）を生成するようにストラップピン（図２Ａの２１４）に適用されても良い。Ｒ（図３の外部受動回路１および４）、ＲＣ（図３の外部受動回路２および３）、およびＣ（図３の外部受動回路５）の値の許容誤差は、例えば、＋１０％、または他の実施例では最大＋２５％であっても良い。
外部受動回路と結合して操作された回路は、タイミングを生成するために１００ＫＨｚのクロックを使用することができる。ストラップ検出回路の操作は、通常、Ｖｃｃパワーアップリセットまたはハードウェアリセット後に数個のクロックサイクルから開始される。パワーアップリセットまたはハードウェアリセットは、本開示の主題のシステムおよび方法に適用されるチップ構成段階の実施例である。
図３において、Ｒ回路＃１は、ピン２１４およびＶｓｓ（接地）に接続された「プルダウン」抵抗器を示し、Ｒ回路＃４は、ピン２１４およびＶｃｃに接続された「プルアップ」抵抗器を示すことに留意されたい。ＲＣ回路＃２は、Ｖｃｃおよびピン２１４に接続された電容器と、ピン２１４およびＶｓｓ（接地）に接続された抵抗器とを示し、ＲＣ回路＃３は、Ｖｃｃおよびピン２１４に接続された抵抗器を示し、およびピン２１４およびＶｓｓ（接地）に接続される電容器が示される。２Ｃ回路＃５は、ピン２１４およびＶｓｓに接続された電容器を示す。本発明は、特定の回路構成に拘束されないことに留意されたい。例えば、回路＃２および＃３に対する等価回路は、図３に示すように、電容器は抵抗と直列ではなく、並列に接続されている。非限定的な例として、回路＃５に対する等価回路は、電容器をＶｓｓではなくＶｃｃに接続したものである。当業者であれば、他の回路についても他の変形例が適用可能であることを容易に理解するであろう。
また、Ｖｃｃ、Ｖｓｓ（例えば接地）、０Ｖ（ゼロボルト）、ＬＯＷ、ＨＩＧＨを参照する説明に留意されたい。Ｖｃｃは、例えば１．７Ｖ〜３．３Ｖの範囲であり、０（アナログ）は接地電位を意味し、ＬＯＷ（デジタル）は論理レベル“０”を意味し、ＨＩＧＨ（デジタル）は論理レベル“１”を意味する。本発明はこれらの特定の値に制限されない。また、説明を簡単にするために、寄生容量、電流リークによる電気的影響などの他の既知の自体の現象は無視されることにも留意されたい。
また、サンプリングは、実質的に予め決定されたタイミングで発生する（例えば、２０、２２０、２５０および４５０μｓｅｃ）。本発明はこれらの数字に限定されない。
これらに考慮すると、図４の表（例えば、制御モジュール２２０の制御下で実行される）を参照して、制御モジュールの制御下で実行される操作の手順を説明し、まずは、それぞれのＣ外部受動回路（図３の回路＃２、＃３および＃５）を参照してから、それぞれのＲ外部受動回路（回路＃１および＃４）を参照する。
したがって、ステップ２０１０から始まり、ステップ＃１については“ピンを“ＬＯＷ”に駆動する”、ピン２１４を“０”に駆動して（例えば、緩衝器２１６に供給された出力信号２１５（例えば、トリガー信号）は“ＬＯＷ”である）、継続時間ｔＣＡＰ（この例においては１０μｓｅｃ）に維持して、電容器Ｃを充電させる。換言すれば、回路＃２において、一端はＶｃｃであり、他端（ピン）は０である電容器Ｃに電圧が発生する。回路＃２と対照的に、ピン２１４を０に駆動すると、電容器Ｃ（例えば、図３の回路＃３および＃５のいずれかの回路２１１の位置２１３）が放電される。すなわち、一端がＶｓｓであり、他端が０である電容器Ｃの電圧は０である。
ステップ２０２０において、ステップ＃２に参照して、ピンの駆動を停止して（例えば、入力信号２１７を介して緩衝器２１６を停止させる）、“ピンをフロートにする”、継続時間ｔＰＩＮ（例えば、もう一つの１０μｓｅｃ、即ち、２０μｓｅｃまで）を維持する。回路＃３および回路＃５のいずれにおいても、電容器が放電状態に維持されるため、ピン２１４の値は０に維持される。
回路＃２において、電容器は充電状態に維持されるため、ピン２１４の値はＬＯＷである。
したがって、ステップ２０３０において（例えば、２０μｓｅｃの時点で）、ステップ＃３に参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベル（例えば、緩衝器２１９の出力端２１８でサンプリングする）は、すべての場合にＬＯＷであり（回路＃２、＃３および＃５を参照、ＳＭＰＬ１＝０）、且つ４ビットレジスタ２２１の１ビットとして格納される。
ステップ２０４０において（図４の表の“待機”ステップ）、制御モジュールは継続時間ｔＲＣを待機し（この例においては２００μｓｅｃ）、電容器Ｃを充電または放電する（図３の回路＃２、＃３、＃５の電容器接続に依存する）。具体的に言うと、回路＃２において、電容器の両端が放電され、即ち、“待機”の時間間隔中に電流がＲＣ回路を流れ、“待機”の時間間隔が経過した後のピン２１４は０Ｖである。
回路＃３において、抵抗器の両端の電圧は、“待機”時間間隔が経過した後に電容器を充電する電流の流れを伴う。回路＃５においては、電容器両端の間の０Ｖ（ピン２１４を含む）は待機時間間隔に沿って保持される。
したがって、ステップ２０５０において（例えば、２２０μｓｅｃの時点で）、ステップ＃４に参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベル（例えば、緩衝器２１９の出力端２１８でサンプリングする）はＬＯＷであるが（回路＃２または＃５のいずれのＳＭＰＬ＝０）、回路＃３にはＨＩＧＨであるため、即ちＳＭＰＬ２＝１（充電された電容器）、その相応するサンプル値は４ビットレジスタ２２１の１ビットとして格納される。
次はステップ２０６０、ステップ＃５を参照して、“ピンをＨＩＧＨに駆動する”：ピン２１４はＶｃｃに駆動され、ここの実施例には３．３Ｖであり（例えば、緩衝器２１６に供給された出力信号２１５（例えば、トリガー信号）は“ＨＩＧＨ”である）、継続時間ｔＣＡＰを維持して、電容器Ｃが放電され（例えば、回路２１１の位置２１２、図３の回路＃２のような）、即ち、回路＃２を参照し、すなわち、一端がＶｃｃであり、他端が０である電容器Ｃの電圧は０である。回路＃３および＃５を参照し、ピン２１４をＨＩＧＨに駆動すると、電容器Ｃが充電され（例えば、回路２１１の位置２１２、図３の回路＃２のような）、すなわち、一端がＶｓｓであり、他端がＶｃｃである電容器Ｃに電圧が発生する。
ステップ２０７０において、ステップ＃６に参照して、ピンの駆動を停止して（例えば、入力信号２１７を介して緩衝器２１６を停止させる）、“ピンをフロートにする”、継続時間ｔＰＩＮ（例えば、もう一つの１０μｓｅｃ、即ち、２４０μｓｅｃまで）を維持する。回路＃３および回路＃５のいずれにおいても、電容器が元の状態に維持されるため、ピン２１４の値はすべての場合にＶｃｃに維持される。回路＃２の場合に、電容器は放電状態に維持されるため、ピン２１４の値はＶｃｃである。
したがって、ステップ２０８０において（例えば、２５０μｓｅｃの時点で）、ステップ＃７に参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベル（例えば、緩衝器２１９の出力端２１８でサンプリングする）はすべての場合にＨＩＧＨであり（回路＃２、＃３および＃５を参照、ＳＭＰＬ３＝０）、且つ４ビットレジスタ２２１の１ビットとして格納される。
ステップ２０９０において（図４の表の“待機”ステップ）、制御モジュールは継続時間ｔＲＣを待機し（この例においては、もう一つの２００μｓｅｃ）、電容器Ｃを充電または放電する（図３の回路＃２、＃３、＃５の電容器接続に依存する）。具体的に言うと、回路＃２において、電容器の両端が放電され、即ち、“待機”の時間間隔中に電流がＲＣ回路を流れ、“待機”の時間間隔が経過した後のピン２１４は０Ｖである。回路＃３の場合に、“待機”の時間間隔が経過した後の電容器は充電状態に維持され、回路＃５の電容器もそうである。
したがって、ステップ２０９５において（例えば、４５０μｓｅｃの時点で）、ステップ＃８に参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベル（例えば、緩衝器２１９の出力端２１８でサンプリングする）はすべての場合にＬＯＷであるが（回路＃２を参照、ＳＭＰＬ４＝０）、回路＃３および＃５のいずれもＨＩＧＨであるため、即ちＳＭＰＬ４＝１（充電された電容器）、その相応するサンプル値は４ビットレジスタ２２１の１ビットとして格納される。
よって、それぞれの４ビットサンプル値（レジスタ２２１に格納される）は、回路＃２のシーケンス００１０、回路＃３のシーケンス０１１１および回路＃５のシーケンス００１１である。
以下にＲ回路＃１および＃４について、ステップ２０１０〜２０９５のシーケンスを簡単に説明する。
したがって、ステップ２０１０から始まり、ステップ＃１については“ピンを“ＬＯＷ”に駆動する”、ピン２１４を“０”に駆動して（例えば、緩衝器２１６に供給された出力信号２１５（例えば、トリガー信号）は“ＬＯＷ”である）、継続時間ｔＣＡＰ（この例においては１０μｓｅｃ）に維持して、回路＃１のプルダウン（２１３に接続される）抵抗器の一端がＶｓｓであり、他端（ピン）は０である抵抗器に電圧は０である。回路＃４において、一端はＶｃｃであり、他端（ピン２１４）は０であるプルアップ抵抗器（２１２に接続される）に電圧は０であるため、この二つの例において、ピンは放電される。
ステップ２０２０において、ステップ＃２に参照して、ピンの駆動を停止して（例えば、入力信号２１７を介して緩衝器２１６を停止させる）、“ピンをフロートにする”、継続時間ｔＰＩＮ（例えば、もう一つの１０μｓｅｃ、即ち、２０μｓｅｃまで）を維持する。回路＃１において、その値は０に維持され（ピン２１４は放電される）、回路＃４において、フロートピンは抵抗器ＲによってＶｃｃに引き上げられ、Ｖｃｃまで上昇する。
したがって、ステップ２０３０において（例えば、２０μｓｅｃの時点で）、ステップ＃３に参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベル（例えば、緩衝器２１９の出力端２１８でサンプリングする）は、回路＃１においてはＬＯＷであり（回路＃１を参照、ＳＭＰＬ１＝０）、回路＃４においてはＨＩＧＨである場合に、（回路＃４を参照、ＳＭＰＬ１＝１）、その１ビットのサンプル値は４ビットレジスタ２２１の１ビットとして格納される。
ステップ２０４０において（図４の表の“待機”ステップ）、制御モジュールは継続時間ｔＲＣを待機し（この例においては２００μｓｅｃ）、且つ回路＃１および回路＃４のそれぞれの状態に影響しないため、ステップ２０５０において（例えば、２２０μｓｅｃの時点で）、ステップ＃４を参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベルはそのままであり、即ち、回路＃１のＳＭＰＬ２＝０であり、回路＃４のＳＭＰＬ２＝１であり、それぞれのサンプル値は４ビットレジスタ２２１の１ビットとして格納される。
次はステップ２０６０に進み、ステップ＃５を参照して、“ピンをＨＩＧＨに駆動する”：ピン２１４はＶｃｃに駆動され、（例えば、緩衝器２１６に供給された出力信号２１５（例えば、トリガー信号）は“ＨＩＧＨ”である）、継続時間ｔＣＡＰ（この例においては１０μｓｅｃである）を維持して、回路＃１の一端がＶｓｓであり、他端がＶｃｃであるプルダウン抵抗器に電圧が発生してピン２１４が充電される。回路＃４のプルアップ抵抗器は、一端がＶｃｃであり、他端がＶｃｃ（ピン２１４）であり、そのうちに０Ｖが発生する。
ステップ２０７０において、ステップ＃６を参照して、ピンの駆動を停止して（例えば、入力信号２１７を介して緩衝器２１６を停止させる）、“ピンをフロートにする”、継続時間ｔＰＩＮ（例えば、もう一つの１０μｓｅｃ、即ち、２４０μｓｅｃまで）を維持する。回路＃１において、ピン２１４の値は０になり、回路＃４の場合に、ピン２１４は接地されないため、Ｖｃｃに維持されて充電される（プルアップ抵抗器に電圧が通過されない）。
したがって、ステップ２０８０において（例えば、２５０μｓｅｃの時点で）、ステップ＃７に参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベル（例えば、緩衝器２１９の出力端２１８でサンプリングする）が回路＃１の場合にはＬＯＷであり（回路＃１を参照、ＳＭＰＬ３＝０）、回路＃４の場合にはＨＩＧＨである（回路＃４を参照、ＳＭＰＬ３＝１）。その１ビットのサンプル値は４ビットレジスタ２２１の１ビットとして格納される。
ステップ２０９０において（図４の表の“待機”ステップ）、制御モジュールは継続時間ｔＲＣを待機し（この例においては、もう一つの２００μｓｅｃ）、それは回路＃１および回路＃４のそれぞれの状態に影響しないため、したがって、ステップ２０９５において（例えば、４５０μｓｅｃの時点で）、ステップ＃８を参照して、“ピンをサンプリングする”、ピン２１４にサンプリングされた論理レベルそのままであり、即ち、回路＃１のＳＭＰＬ４＝０であり、回路＃４のＳＭＰＬ４＝１であり、且つそれぞれのサンプル値は４ビットレジスタ２２１の１ビットとして格納される。
よって、それぞれの４ビットサンプル値（レジスタ２２１に格納される）は、回路＃１のシーケンス００００、回路＃４のシーケンス１１１１である。
したがって、ピンに適用される各外部受動回路（図３の例では、５つの回路）に対してユニークシーケンスが得られることは明らかであり、それによってチップに５つの異なるＩＣ構成のうちのいずれか１つを選択することが可能になる。
ピンをＬＯＷに駆動、フロートして待機（サブシーケンス１）、そしてピンをＨＩＧＨに駆動、フロートして待機という順番を入れ替えることができる。つまり、最初にステップ２０６０−２０９５が発動され、ステップ２０１０〜２０５０は、後の段階で発動されること（すべては、例えば、制御モジュール２２０の制御下にある）。これは明らかに異なるシーケンスにつながり、サンプル値１、サンプル値２、サンプル値３そしてサンプル値４というシーケンスは、サンプル値３、サンプル値４、サンプル値１そしてサンプル値２という異なるユニークシーケンス順列に代わって、最初のシーケンスとは異なるが、依然として外部受動回路に適用される。
一部の実施例により、外部受動回路のそれぞれは単純であり、例えば、図面に示されるように、少数の部材しか含まない。また、図３の回路は、付加的な抵抗器または電源電圧のような付加的な部材を備えることができる。図３に示された抵抗器および電容器の数値は単なる例示的な実施例であることを理解されたい。当業者であれば、設計上の考慮が外部受動回路の各々の構造を変更し得ることを容易に理解するであろう。したがって、一部の実施例により、図３の回路＃２または＃３において、電容器は抵抗器と並列に接続されることも可能であり、且つ同じ結果が得られる。この場合に、図３のような二つの部材のみが存在するより、より大きな空間が必要とされる（四つの部材）。一部の実施例により、回路＃５において、電容器は同じ結果が得られるように、Ｖｓｓじゃなく、Ｖｃｃに接続することができる。また、他の受動部材、例えば、インダクタを備えることができることに留意されたい。さらに、１つの抵抗器の等価回路として、二つの抵抗器を直列または並列に接続されることで代用可能であり、電容器についても同じである。
図３に例示され、説明された回路は、外部回路の唯一の選択ではなく、その一部または全部をストラップピンに適用して、他のものを択一的または付加的に使用することもできることが理解される。
続いて、いくつかの実施形態によるタイミングの考慮に関して説明する。本発明はこの例に限定されるものではない。Ｒ＝１０ＫΩ、Ｃ＝１０ｎＦ、２Ｃ＝１０ｎＦを仮定すると、パラメータは次のようになる：
．ｔＰＩＮ＞０．５ｍｉｃｒｏｓｅｃが要求される（ＣＰＩＮ＋Ｒ＝２０ｐＦの場合に（例えば、ＰＣＢトレースおよび抵抗器を含み）、ｔ＝１０ＫΩ＊２０ｐＦ＝０．２ｍｉｃｒｏｓｅｃ）。
よって、良好なデジタルレベルに上昇または下降する妥当な時間は二倍の定数であるため、２ｔ＝０．４ｍｉｃｒｏｓｅｃ＜０．５ｍｉｃｒｏｓｅｃ
．ｔＣＡＰ＞１０ｍｉｃｒｏｓｅｃ （ｔＣ＝（１０ｎＦ＊３．３Ｖ）／１６ｍＡ＝２ｍｉｃｒｏｓｅｃ；これらはピンの平均電流は１６ｍＡ、電容量およびＶｃｃ＝３．３Ｖのことを考慮する。ｔ２ｃ＝（１０ｎＦ＊３．３Ｖ）／１６ｍＡ＝２ｍｉｃｒｏｓｅｃ＜１０ｍｉｃｒｏｓｅｃは、電容器が完全に充電／放電されることを確保するため）。
．ｔＲＣ＞２００ｍｉｃｒｏｓｅｃ（ｔ＝１０ＫΩ＊１０ｎＦ＝１００ｍｉｃｒｏｓｅｃ、よって、２ｔ＝２００ｍｉｃｒｏｓｅｃ、２ｔの時に、電圧は入力レベルの範囲内にある。
ｔＲＣ期間に、２Ｃの充電／放電はＶ２ｃ＝（１０ＩＩＡ＊２００ｍｉｃｒｏｓｅｃ）／１０ｎＦ＝２００ｍＶ＜＜ＶＩＩ＝０．３Ｖｃｃ、この場合に、入力リーク電流はＩＬＫ＝１０μＡ，ｔＲＣ＝２００ｍｉｃｒｏｓｅｃに仮定する。
図４を参照して上の説明からわかるように、本発明の装置に選択された外部受動回路に適用することに応答して得られた一連のサンプル値に基づいて、固有のシーケンスが決定された。これらのユニークシーケンスは、特定のチップ構成を表す。
本明細書において、図５は、本発明の一部の実施例により、所定の外部受動回路の適用に応答するスレーブアドレス選択のためのスレーブアドレス選択テーブルである。
ストラップピンに接続された回路を検出した後、制御モジュールはビットシーケンスの値をスレーブアドレスの対応する値に変換することができる。
したがって、これらの外部受動回路の１つがピン（２１４）に接続されると、例えば図５の表に従って、Ｉ２Ｃスレーブアドレス（またはテストモード）が選択される。
Ｉ２Ｃスレーブアドレス（およびテストモード）は、異なるＩＣ構成を表す例である。
特定の実施形態によれば、複数の可能なチップ構成（２つ以上のピンを使用する場合にスケーラブルな方法で）を決定する（トリガー信号を提供し、得られたデジタルサンプル値をサンプリングする）ために、一定の時間間隔で操作する単純な受動回路を利用することは、設計者の選択に従ってチップ構成を決定するために外部受動回路を利用する信頼性が高く、エラーの少ない解決策を提供する利点があることに留意されたい。
上記の説明は、本発明を完全に理解するために、多くの細部の描写が記載される。しかしながら、当業者であれば、本明細書に開示された主題がこれらの特定の描写なしに実施できることが理解されるであろう。他の例では、よく知られた方法、手順、部材および回路は、本明細書に開示された主題を不明瞭にしないように、詳しく記載されていない。
チップおよび集積回路（ＩＣ）部品という用語は互換的に使用されることに留意されたい。
図１〜図４を参照してさらに詳細に説明するように、制御回路は、ハードウェア／ソフトウェア／ファームウェア、および非一時的なコンピュータ可読記憶媒体上に実装されたコンピュータ可読命令に従っていくつかの機能モジュールを実行するように構成されたソフトウェアの場合に実行することができる。
ここに開示される主題の教示は、図１および／または図２Ａの回路を参照して説明された装置に限定されないことに留意されたい。等価および／または変更された機能は、別の方法で統合または分割されることができ、ファームウェアおよび／またはハードウェアとソフトウェアの適切な組み合わせで実行されることができ、適切な装置上で実行できる。
本発明は、その適用において、本明細書に含まれる説明または図面に示された描写に限定されないことを理解されたい。本発明は、他の実施形態が可能であり、様々な方法で実施又は実行される。したがって、本明細書で使用される表現および用語は、説明のためのものであり、限定的であると見なされるべきではないことを理解されたい。このように、当業者であれば、本開示が基礎とする概念は、本開示の主題のいくつかの目的を実行するための他の構造、方法、およびシステムを設計するための基礎として容易に利用できることを理解するであろう。
また、本発明によるシステムは、適切にプログラムされたコンピュータ上に少なくとも部分的に実装されてもよいことも理解されよう。同様に、本発明は、本発明の方法を実行するためのコンピュータによって読取り可能なコンピュータプログラムを意図している。本発明はさらに、本発明の方法を実行するために、コンピュータによって実行可能な命令のプログラムを有形に実施する非一時的コンピュータ可読メモリを意図する。
当業者であれば、添付の特許請求の範囲に定義された本発明の範囲から逸脱することなく、上述の本発明の実施形態に様々な修正および変更を適用できることを容易に理解するであろう。
１００：ＩＣチップ
１０１、１０２、１０３、１０４、１０５、１０６、２１４、Ｐｉｎ：ピン
１１１、１１２、１１３、２１１：外部受動回路
１２０、２３０：内部回路
２１２、２１３：回路位置
２１５、２１８：出力信号
２１６、２１９：緩衝器
２１７：入力信号
２２０：制御モジュール
２２１：４ビットレジスタ
２０１０、２０２０、２０３０、２０４０、２０５０、２０６０、２０７０、２０８０、２０９０、２０９５：ステップ
Ｃ：Ｃ回路
２Ｃ：２Ｃ回路
Ｒ：Ｒ回路
ＶＣＣ：電源電圧
ＶＳＳ：接地

Claims (23)

  1. 少なくとも１つのＩＣ部材およびＮ個のデジタルＩ／Ｏピンを備えるフルデジタルマルチピン値検出装置であって、
    前記ＩＣ部材は、内部回路および制御モジュールを備え、前記内部回路および前記制御モジュールは、複数の選択可能な装置特性のうちの一つを選択して装置特性を確定するように操作し、前記内部回路および前記制御モジュールは、複数の前記装置特性に対応する複数の外部受動回路のうちのｉ個前記外部受動回路と結合し、
    前記内部回路の前記制御モジュールは、予め選択された一連のトリガー信号を生成することに応じて、前記複数の外部受動回路がそれぞれ前記ピンに適用される場合に、複数の異なるシーケンスの前記ピンの状態に応じたサンプル値を生成し、
    前記サンプル値により、前記ピンに適用された前記複数の外部受動回路の各外部受動回路に対応する前記複数の異なるシーケンスの状態のいずれが発生されたことを確定し、
    前記複数の選択可能な装置特性から、確定した前記複数の異なるシーケンスに対応する個別装置特性を確定し、且つ
    ｉは３より大き整数であり、Ｎは１より大きいまたは等しい整数であることを特徴とする、マルチピン値検出装置。
  2. 前記内部回路および前記制御モジュールは、前記ピンのうちの所定ピンに適用されるｉ個の外部受動回路と結合し、且つ前記所定ピンと異なるピンに適用される相応数量の前記外部受動回路と結合することを特徴とする、請求項１に記載のマルチピン値検出装置。
  3. 前記内部回路および前記制御モジュールは、Ｎ個の前記ピンの各ピンごとに異なるｉ個の前記外部受動回路と結合し、ｉＮ個の装置特性を生成し、Ｎは１より大きい整数であることを特徴とする、請求項２に記載のマルチピン値検出装置。
  4. 前記外部受動回路の数量は３より多く、Ｎは１であることを特徴とする、請求項１に記載のマルチピン値検出装置。
  5. 前記装置特性は、ＩＣ部材の構成であることを特徴とする、請求項１に記載のマルチピン値検出装置。
  6. 前記複数の外部受動回路がＣ回路を備えることを特徴とする、請求項１に記載のマルチピン値検出装置。
  7. 前記Ｃ回路がプルダウンキャパシタを備えることを特徴とする、請求項６に記載のマルチピン値検出装置。
  8. 前記Ｃ回路は、連結されたキャパシタの組み合わせを備えることを特徴とする、請求項６に記載のマルチピン値検出装置。
  9. 前記複数の外部受動回路は、Ｒ回路を備えることを特徴とする、請求項１に記載のマルチピン値検出装置。
  10. 前記Ｒ回路は、プルダウン抵抗器を備えることを特徴とする、請求項９に記載のマルチピン値検出装置。
  11. 前記Ｒ回路は、プルアップ抵抗器を備えることを特徴とする、請求項９に記載のマルチピン値検出装置。
  12. 前記Ｒ回路は、連結された抵抗器の組み合わせを備えることを特徴とする、請求項９に記載のマルチピン値検出装置。
  13. 前記複数の外部受動回路は、少なくとも１つのＲＣ回路を備えることを特徴とする、請求項１に記載のマルチピン値検出装置。
  14. 前記少なくとも１つのＲＣ回路は、プルダウン抵抗器とプルアップキャパシタとを備えることを特徴とする、請求項１３に記載のマルチピン値検出装置。
  15. 前記少なくとも１つのＲＣ回路は、プルアップ抵抗器とプルダウンキャパシタとを備えることを特徴とする、請求項１３に記載のマルチピン値検出装置。
  16. 前記ＲＣ回路は、連結された抵抗器の組み合わせおよび連結されたキャパシタの組み合わせを備えることを特徴とする、請求項１３に記載のマルチピン値検出装置。
  17. 前記複数の外部受動回路は、複数のＲＣ回路を備えることを特徴とする、請求項１３に記載のマルチピン値検出装置。
  18. 前記サンプル値は、実質的に所定のタイミングで生成されることを特徴とする、請求項１に記載のマルチピン値検出装置。
  19. 前記予め選択された一連の前記トリガー信号を生成することに応じて、前記複数の外部受動回路がそれぞれ前記ピンに適用される場合に、前記複数の異なるシーケンスの前記ピンの状態に応じたサンプル値を生成し、且つ第一サブシーケンス（ｉ）〜（ｖ）に続いて第二サブシーケンス（ｖｉ）〜（ｘ）を含み、
    （ｉ）前記ピンを“ＬＯＷ”に駆動して、第一継続時間（ｔＣＡＰ）に維持し；
    （ｉｉ）前記ピンの駆動を停止して、第二継続時間（ｔＰＩＮ）に待機し；
    （ｉｉｉ）前記ピンの状態をサンプリングしてレジスタに格納し；
    （ｉｖ）第三継続時間（ｔＲＣ）に待機し；
    （ｖ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
    （ｖｉ）前記ピンを“ＨＩＧＨ”に駆動して、前記第一継続時間（ｔＣＡＰ）に維持し；
    （ｖｉｉ）前記ピンの駆動を停止して、前記第二継続時間（ｔＰＩＮ）に待機し；
    （ｖｉｉｉ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
    （ｉｘ）第三継続時間（ｔＲＣ）に待機し；且つ
    （ｘ）前記ピンの前記状態をサンプリングして前記レジスタに格納する
    ことを特徴とする、請求項１に記載のマルチピン値検出装置。
  20. 前記予め選択された一連の前記トリガー信号を生成することに応じて、前記複数の外部受動回路がそれぞれ前記ピンに適用される場合に、前記複数の異なるシーケンスの前記ピンの状態に応じたサンプル値を生成し、且つ第二サブシーケンス（ｖｉ）〜（ｘ）に続いて第一サブシーケンス（ｉ）〜（ｖ）を含み、
    （ｉ）前記ピンを“ＬＯＷ”に駆動して、第一継続時間（ｔＣＡＰ）に維持し；
    （ｉｉ）前記ピンの駆動を停止して、第二継続時間（ｔＰＩＮ）に待機し；
    （ｉｉｉ）前記ピンの状態をサンプリングしてレジスタに格納し；
    （ｉｖ）第三継続時間（ｔＲＣ）に待機し；
    （ｖ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
    （ｖｉ）前記ピンを“ＨＩＧＨ”に駆動して、前記第一継続時間（ｔＣＡＰ）に維持し；
    （ｖｉｉ）前記ピンの駆動を停止して、前記第二継続時間（ｔＰＩＮ）に待機し；
    （ｖｉｉｉ）前記ピンの前記状態をサンプリングして前記レジスタに格納し；
    （ｉｘ）第三継続時間（ｔＲＣ）に待機し；且つ
    （ｘ）前記ピンの前記状態をサンプリングして前記レジスタに格納する
    ことを特徴とする、請求項１に記載のマルチピン値検出装置。
  21. 前記サンプル値は、以下の状態シーケンスに対応する：
    “００００”は前記ピンに適用された第一プルダウンＲ外部受動回路であり、“００１０”は前記ピンに適用された第二ＲＣ外部受動回路であり、“０１１１”は前記ピンに適用された第三ＲＣ外部受動回路であり、“１１１１”は前記ピンに適用された第四プルアップＲ外部受動回路であり、且つ“００１１”は前記ピンに適用された第五Ｃ外部受動回路であることを特徴とする、請求項１９に記載のマルチピン値検出装置。
  22. 前記サンプル値は、以下の状態シーケンスに対応する：
    “００００”は前記ピンに適用された第一プルダウンＲ外部受動回路であり、“１０００”は前記ピンに適用された第二ＲＣ外部受動回路であり、“１１０１”は前記ピンに適用された第三ＲＣ外部受動回路であり、“１１１１”は前記ピンに適用された第四プルアップＲ外部受動回路であり、且つ“１１００”は前記ピンに適用された第五Ｃ外部受動回路であることを特徴とする、請求項２０に記載のマルチピン値検出装置。
  23. フルデジタルマルチピン値検出装置を使用するサンプリング方法であって、
    （ｉ）複数の選択可能な装置特性のうちの１つを選択して装置特性を確定するように操作する内部回路および制御モジュールを収容する少なくとも１つのＩＣ部材を含む装置を提供し、且つ前記内部回路および前記制御モジュールは前記複数の装置特性に対応する複数の外部受動回路のうちのｉ個の外部受動回路と結合し、且つＮ個のピンを備え、
    前記方法は、
    （ｉｉ）予め選択された一連のトリガー信号を生成することに応じて、前記複数の外部受動回路がそれぞれ前記ピンに適用される場合に、複数の異なるシーケンスの前記ピンの状態のサンプル値を生成するステップと、
    （ｉｉｉ）前記サンプル値により、前記複数の外部受動回路の各前記外部受動回路に対応する前記複数の異なるシーケンスの状態のいずれが発生されたことを確定するステップと、
    （ｉｖ）前記複数の選択可能な装置特性から、確定した前記複数の異なるシーケンスに対応する個別装置特性を確定するステップと、
    をさらに含み、且つ
    ｉは３より大き整数であり、Ｎは１より大きいまたは等しい整数であることを特徴とする、サンプリング方法。


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