JP2018082599A - 半導体駆動装置 - Google Patents

Abstract

【課題】過電圧が印加される前に半導体素子に加わる電圧を抑制することにより、半導体素子を確実に保護することができる半導体駆動装置を提供すること。
【解決手段】本発明の半導体駆動装置１０は、半導体素子１２、スナバ回路４０及び過電流検出回路５０がトランス１３の１次側１５に設けられた構造を有する。スナバ回路４０は、半導体素子１２の一対の出力端子Ｄ１，Ｓ１の間に接続され、トランス１３の２次側１６の電圧値を調整する。過電流検出回路５０は、半導体素子１２に流れる過電流を検出する。また、半導体駆動装置１０は、出力端子Ｄ１，Ｓ１の間に接続され、出力端子Ｄ１，Ｓ１の間の静電容量を増加させる静電容量増加部９０を備える。なお、静電容量増加部９０を動作させることにより、半導体素子１２に加わる電圧が抑制される。
【選択図】図２

Description

本発明は、過電流の検出時に、半導体素子に加わる電圧を抑制して半導体素子を保護する機能を有した半導体駆動装置に関するものである。

一般的に、半導体駆動装置は、供給電流に基づいて半導体素子を駆動させる機能を有している。また、半導体素子は、例えば、フライバックトランスにエネルギーを蓄積及び放出させる機能を有している。

ところで、半導体素子のオン時間が長くなった場合や、高温環境下でフライバックトランスのインダクタンス値が小さくなった場合に、定格以上の過電流が流れることがある。この場合、フライバックトランスに蓄積されるエネルギーが過多になるため、過電流の検出時にそのまま半導体素子をオフ状態に切り替えてしまうと、フライバックトランスから放出されるエネルギーが大きくなってしまう。その結果、半導体素子に過電圧が印加され、半導体素子が破損してしまう虞がある。

そこで、従来においては、キャパシタを有するスナバ回路を動作させることにより、半導体素子を高電圧から保護する技術が提案されている（例えば、特許文献１，２参照）。詳述すると、特許文献１には、半導体素子に印加される過電圧を検出した際にスナバ回路を動作させることにより、半導体素子を高電圧から保護する技術が開示されている。また、特許文献２には、半導体素子にスナバ回路を接続し、半導体素子のオフ時のスイッチングノイズを抑制する機能によって、半導体素子を保護する技術が開示されている。

特開２００２−１９６４０２号公報（図１等） 特開平１０−２３４１８０号公報（図１等）

ところが、特許文献１に記載の従来技術では、過電圧の検出後にスナバ回路を動作させているため、スナバ回路の動作が間に合わずに、半導体素子に過電圧が印加されてしまう可能性がある。なお、特許文献２に記載の従来技術では、スナバ回路を常時動作させているため、半導体素子への過電圧の印加を確実に防止することができる。しかしながら、スナバ回路によってフライバックトランスの１次側の電圧上昇も抑制されてしまうため、フライバックトランスの２次側が所望の電圧まで上昇しないという問題がある。

本発明は上記の課題に鑑みてなされたものであり、その目的は、過電圧が印加される前に半導体素子に加わる電圧を抑制することにより、半導体素子を確実に保護することができる半導体駆動装置を提供することにある。

上記課題を解決するための手段（手段１）としては、トランスにエネルギーを蓄積及び放出させる半導体素子と、前記半導体素子の一対の出力端子の間に接続され、前記トランスの２次側の電圧値を調整するスナバ回路と、前記半導体素子に流れる過電流を検出する過電流検出回路とが前記トランスの１次側に設けられた半導体駆動装置であって、前記一対の出力端子の間に接続され、前記一対の出力端子の間の静電容量を増加させる静電容量増加部を備え、前記静電容量増加部を動作させることにより、前記半導体素子に加わる電圧を抑制することを特徴とする半導体駆動装置がある。

従って、上記手段１に記載の発明では、過電流検出回路が半導体素子に流れる過電流を検出した際に静電容量増加部を動作させることにより、半導体素子の一対の出力端子の間の静電容量が増加する。その結果、半導体素子のオフ時に半導体素子に加わる過電圧は、スナバ回路や静電容量増加部に確実に吸収されるため、過電圧が印加される前に半導体素子に加わる電圧が抑制されるようになる。よって、半導体素子を確実に保護することができる。

上記半導体駆動装置では、半導体素子に対してスナバ回路と静電容量増加部とが並列に接続されていることが好ましい。この場合、過電流の検出時に静電容量増加部を動作させて、静電容量増加部をスナバ回路とともに機能させるようにすれば、半導体素子の一対の出力端子の間の静電容量が増加するようになる。その結果、過電圧がスナバ回路及び静電容量増加部の両方に吸収されることにより、半導体素子に加わる電圧を抑制することができる。

なお、上記半導体駆動装置では、スナバ回路と静電容量増加部とが直列に接続されていてもよい。この場合、過電流の検出時に静電容量増加部を動作させて、スナバ回路及び静電容量増加部のうちスナバ回路のみを機能させるようにすれば、半導体素子の一対の出力端子の間の静電容量が増加するようになる。その結果、過電圧がスナバ回路のみに吸収されることにより、半導体素子に加わる電圧を抑制することができる。

また、静電容量増加部は、キャパシタを含むキャパシタ回路であることがよい。このようにすれば、一対の出力端子の間の静電容量を容易にかつ確実に増加させることができる。さらに、キャパシタ回路は、キャパシタと、キャパシタ回路を開状態または閉状態に切り替えるスイッチング素子とによって構成されることが好ましい。このようにすれば、スイッチング素子によってキャパシタ回路を開状態または閉状態に切り替えるだけで、一対の出力端子の間の静電容量を容易にかつ確実に増加させることができる。

上記半導体駆動装置は、半導体素子に流れる過電流を検出する過電流検出回路を備える。ここで、半導体駆動装置は、過電流検出回路による過電流の検出を契機として、過電流の検出を示す過電流検出信号を出力する過電流信号出力部と、過電流検出信号の出力を契機として、キャパシタ回路の動作を指示するためのキャパシタ回路用信号を出力するキャパシタ回路用信号出力部とを備え、キャパシタ回路は、スイッチング素子へのキャパシタ回路用信号の入力を契機として、キャパシタ回路を動作させることが好ましい。このようにすれば、キャパシタ回路用信号出力部から出力されたキャパシタ回路用信号を用いてキャパシタ回路を動作させることにより、キャパシタ回路に対して過電圧を確実に吸収させることができる。

なお、半導体駆動装置は、過電流検出回路による過電流の検出を契機として、過電流の検出を示す過電流検出信号を出力する過電流信号出力部と、過電流検出信号の出力を契機として、キャパシタ回路の動作を指示するためのキャパシタ回路用信号を出力する制御手段とを備え、キャパシタ回路は、スイッチング素子へのキャパシタ回路用信号の入力を契機として、キャパシタ回路を動作させるものであってもよい。このようにした場合、制御手段から出力されたキャパシタ回路用信号を用いてキャパシタ回路を動作させることにより、キャパシタ回路に対して過電圧を確実に吸収させることができる。

第１実施形態における半導体駆動装置の電気的構成を示すブロック図。 半導体駆動装置の電気的構成を示す回路図。 ゲート信号生成回路の電気的構成を示す回路図。 過電流検出回路、過電流信号出力部及びキャパシタ回路用信号出力部の電気的構成を示す回路図。 実施例１において、時間と半導体素子両端の電圧との関係を示すグラフ。 実施例２において、時間と半導体素子両端の電圧との関係を示すグラフ。 比較例において、時間と半導体素子両端の電圧との関係を示すグラフ。 第２実施形態における半導体駆動装置の電気的構成を示す回路図。 ゲート信号生成回路の電気的構成を示す回路図。 過電流検出回路及び過電流信号出力部の電気的構成を示す回路図。 他の実施形態において、半導体装置の電気的構成を部分的に示す回路図。

［第１実施形態］
以下、本発明を具体化した第１実施形態を図面に基づき詳細に説明する。

図１，図２に示されるように、半導体駆動装置１０は、負荷１１（本実施形態ではプラズマリアクタ）を制御する半導体素子１２を駆動させるための装置である。半導体素子１２は、フライバックトランス１３にエネルギーを蓄積及び放出させる機能を有している。また、プラズマリアクタは、自動車のエンジンの排ガスに含まれているＰＭ（Particulate Matter：粒子状物質）を除去する装置であり、排気管に取り付けられている。プラズマリアクタは、放電電極が形成された複数のパネルを積層した構造を有している。この場合、電源から供給されてきたパルス電圧が隣接するパネル間に印加されると、誘電体バリア放電が生じ、放電電極間に誘電体バリア放電によるプラズマが発生する。そして、プラズマの発生により、放電電極間を流通する排ガスに含まれるＰＭが酸化（燃焼）されて除去される。

図２〜図４に示されるように、半導体駆動装置１０には制御基板（図示略）が設けられ、制御基板上には電気回路１４が形成されている。電気回路１４は、ゲート信号生成回路２０、スナバ回路４０及び過電流検出回路５０を備えている。各回路２０，４０，５０は、フライバックトランス１３の１次側１５に設けられている。なお、フライバックトランス１３の２次側１６には、負荷１１のみが設けられている。さらに、フライバックトランス１３の１次側１５には、電源１７（バッテリー）及び電源用キャパシタ１８が設けられている。電源１７は、半導体素子１２、フライバックトランス１３、スナバ回路４０及びキャパシタ回路９０に接続されており、それらに電力を供給する機能を有している。また、電源用キャパシタ１８の両端は、電源１７の正極端子及び負極端子にそれぞれ接続されている。電源用キャパシタ１８は、電気回路１４を流れる大電流によって電源１７が不安定になった際に、電流の一部を電荷を蓄えた電源用キャパシタ１８から供給することにより、電源１７の電圧を安定化させる機能を有している。

図３に示されるように、ゲート信号生成回路２０は、信号源２１からの入力信号の入力を契機として供給された供給電流に基づいて、半導体素子１２を駆動させるための駆動信号（ゲート信号）を生成するようになっている。ゲート信号生成回路２０は電気経路２２を有している。電気経路２２の始端は電源（Ｖｃｃ）に電気的に接続されている。また、電気経路２２上には抵抗２３，２４が設けられている。抵抗２３の一端は電源（Ｖｃｃ）に電気的に接続されている。一方、抵抗２３の他端は抵抗２４の一端に接続され、抵抗２４の他端は過電流信号出力部７０（図４参照）に電気的に接続されている。また、抵抗２３の他端は、コンパレータ２５のプラス側入力端子に接続されている。なお、コンパレータ２５のマイナス側入力端子には、抵抗２６の一端と抵抗２７の一端とが接続されている。抵抗２６の他端には信号源２１が接続され、抵抗２７の他端は接地されている。そして、コンパレータ２５の出力端子はフォトカプラ３４に接続されている。

図３に示されるコンパレータ２５は、マイナス側入力端子に入力される信号（入力信号）の電圧が閾値よりも高い場合、即ち、プラス側入力端子に入力される信号の電圧よりも高い場合に、出力端子からフォトカプラ３４に「Ｌ」レベルのパルス信号を出力するようになっている。また、コンパレータ２５は、マイナス側入力端子に入力される信号の電圧が閾値よりも低い場合、即ち、プラス側入力端子に入力される信号の電圧よりも低い場合に、出力端子からフォトカプラ３４に「Ｈ」レベルのパルス信号を出力するようになっている。

また、ゲート信号生成回路２０は、第１電気経路３１と第２電気経路３２とを有している。第１電気経路３１の始端は電源（Ｖｃｃ）に電気的に接続され、第１電気経路３１の終端はコンパレータ２５の出力端子に電気的に接続されている。よって、コンパレータ２５の出力端子から「Ｌ」レベルのパルス信号が出力されると、第１電気経路３１の始端と終端との間に電位差が生じるため、電源（Ｖｃｃ）から第１電気経路３１に供給電流が流れるようになる。また、第１電気経路３１上には、抵抗３３と、フォトカプラ３４を構成する発光ダイオード３５とが設けられている。抵抗３３の一端は電源（Ｖｃｃ）に電気的に接続され、抵抗３３の他端は、発光ダイオード３５のアノード端子に電気的に接続されている。なお、発光ダイオード３５のカソード端子は、コンパレータ２５の出力端子に電気的に接続されている。

また、図２，図３に示されるように、第２電気経路３２の始端は電源（Ｖｃｃ）に電気的に接続され、第２電気経路３２の終端は、電気回路１４上に設けられた半導体素子１２のゲート端子Ｇ１と過電流検出回路５０（図４参照）とに電気的に接続されている。なお、本実施形態の半導体素子１２は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor ）である。また、第２電気経路３２上には、フォトカプラ３４を構成する受光チップ３６が設けられている。受光チップ３６のＶｃｃ端子は電源（Ｖｃｃ）に電気的に接続され、受光チップ３６のＶｏ出力端子は半導体素子１２のゲート端子Ｇ１と過電流検出回路５０とに電気的に接続され、受光チップ３６のＧＮＤ端子は接地されている。なお、フォトカプラ３４は、第１電気経路３１を流れる供給電流を発光ダイオード３５によって光に変換し、その光を受光チップ３６で受光して再び電流に変換するようになっている。その結果、受光チップ３６のＶｏ出力端子から半導体素子１２のゲート端子Ｇ１に電流（ゲート信号）が流れることにより、半導体素子１２がオン状態に切り替わり、半導体素子１２にドレイン電流が流れるようになる。

図２に示されるように、スナバ回路４０は、電気回路１４を流れる電流の一部を流してフライバックトランス１３の１次側１５の電圧値を抑えることにより、フライバックトランス１３の２次側１６の電圧値を調整するためのものである。スナバ回路４０は、半導体素子１２の一対の出力端子の間に接続されている。詳述すると、スナバ回路４０は電気経路４１を有しており、電気経路４１上にはスナバ回路用キャパシタ４２が設けられている。なお、スナバ回路用キャパシタ４２の静電容量は、１μＦ以上１０μＦ以下（本実施形態では２μＦ）に設定されている。仮に、スナバ回路用キャパシタ４２の静電容量が１０μＦよりも大きくなると、過電流が検出されていない通常時に１次側１５の電圧値が低くなりすぎるため、負荷１１が放電に至らない虞がある。また、スナバ回路用キャパシタ４２の一端は、半導体素子１２の出力端子であるドレイン端子Ｄ１に電気的に接続されている。一方、スナバ回路用キャパシタ４２の他端は、半導体素子１２のもう一方の出力端子であるソース端子Ｓ１に電気的に接続されている。

また、半導体素子１２の一対の端子Ｄ１，Ｓ１間には、Ｖｄｓ検出用回路６０が接続されている。Ｖｄｓ検出用回路６０は、フライバックトランス１３の１次側１５に設けられている。詳述すると、Ｖｄｓ検出用回路６０は電気経路６１を有しており、電気経路６１上には抵抗６２，６３が設けられている。抵抗６２の一端は、半導体素子１２のドレイン端子Ｄ１に電気的に接続されている。抵抗６２の他端は抵抗６３の一端に接続され、抵抗６３の他端は、半導体素子１２のソース端子Ｓ１に電気的に接続されている。そして、電気経路６１において抵抗６２と抵抗６３とを繋ぐ経路には、電気経路６１から分岐した分岐経路６４の始端が接続されている。分岐経路６４の終端は、過電流検出回路５０（図４参照）に電気的に接続されている。なお、Ｖｄｓ検出用回路６０は、電気回路１４から電気経路６１に流れてきた電流の一部を、ドレイン端子Ｄ１とソース端子Ｓ１との間の電位差を示すＶｄｓ検出用信号として、過電流検出回路５０に出力するようになっている。

図４に示されるように、過電流検出回路５０は、半導体素子１２の駆動時に半導体素子１２に流れる過電流を検出するためのものである。過電流検出回路５０は電気経路５１を有している。電気経路５１の始端は電源（Ｖｃｃ）に電気的に接続され、電気経路５１の終端は接地されている。また、電気経路５１上には抵抗５２，５３が設けられている。抵抗５２の一端は電源（Ｖｃｃ）に電気的に接続されている。抵抗５２の他端は抵抗５３の一端に接続され、抵抗５３の他端は接地されている。また、抵抗５２の他端は、コンパレータ５４のマイナス側入力端子に接続されている。なお、コンパレータ５４のプラス側入力端子には抵抗５５の一端が接続され、抵抗５５の他端には、過電流検出回路スイッチ（ＳＷ）であるトランジスタ５６のコレクタ端子が電気的に接続されている。トランジスタ５６のエミッタ端子は、分岐経路６４を介してＶｄｓ検出用回路６０に電気的に接続されている。そして、コンパレータ５４の出力端子は過電流信号出力部７０に接続されている。

図４に示されるコンパレータ５４は、プラス側入力端子に入力される信号（Ｖｄｓ検出用信号）の電圧が閾値よりも低い場合、即ち、マイナス側入力端子に入力される信号の電圧よりも低い場合に、出力端子から過電流信号出力部７０に「Ｌ」レベルの信号を出力するようになっている。また、コンパレータ５４は、プラス側入力端子に入力される信号の電圧が閾値よりも高い場合、即ち、マイナス側入力端子に入力される信号の電圧よりも高い場合に、出力端子から過電流信号出力部７０に「Ｈ」レベルの信号（過電流検出信号）を出力するようになっている。

また、上記電気回路１４は、過電流信号出力部７０とキャパシタ回路用信号出力部８０とを備えている。各出力部７０，８０は、フライバックトランス１３の１次側１５に設けられている。過電流信号出力部７０は、過電流検出回路５０による過電流の検出を契機として、過電流の検出を示す過電流検出信号を出力するようになっている。詳述すると、過電流信号出力部７０は、信号経路７１及び電気経路７２を有している。信号経路７１の始端は、コンパレータ５４の出力端子に電気的に接続され、信号経路７１の終端は、ゲート信号生成回路２０のコンパレータ２５のプラス側入力端子（図３参照）に電気的に接続されている。よって、コンパレータ５４の出力端子から出力された「Ｌ」レベルの信号は、コンパレータ２５のプラス側入力端子に入力されるようになる。また、コンパレータ５４の出力端子から出力された「Ｈ」レベルの信号（過電流検出信号）も、コンパレータ２５のプラス側入力端子に入力されるようになる。

図４に示されるように、電気経路７２の始端は電源（Ｖｃｃ）に電気的に接続され、電気経路７２の終端は接地されている。また、電気経路７２は信号経路７１に電気的に接続されている。電気経路７２において信号経路７１との接続部分よりも始端側の領域には、抵抗７３が設けられている。抵抗７３の一端は電源（Ｖｃｃ）に電気的に接続され、抵抗７３の他端は信号経路７１及びフォトカプラ８１に電気的に接続されている。

また、キャパシタ回路用信号出力部８０は、過電流検出信号の出力を契機として、キャパシタ回路９０の動作を指示するためのキャパシタ回路用信号を出力するためのものである。詳述すると、キャパシタ回路用信号出力部８０は、上記した電気経路７２と、フォトカプラ８１の２次側の電気経路８２とを有している。なお、電気経路７２には、コンパレータ５４の出力端子から出力された「Ｈ」レベルの信号の一部が流れるようになっている。また、電気経路７２において信号経路７１との接続部分よりも終端側の領域には、フォトカプラ８１を構成する発光ダイオード８３が設けられている。発光ダイオード８３のアノード端子は抵抗７３の他端に電気的に接続され、発光ダイオード８３のカソード端子は接地されている。

また、図４に示されるように、電気経路８２の始端は電源（Ｖｃｃ）に電気的に接続され、電気経路８２の終端はキャパシタ回路９０（図２参照）に電気的に接続されている。また、電気経路８２上には、フォトカプラ８１を構成する受光チップ８４が設けられている。受光チップ８４のＶｃｃ端子は電源（Ｖｃｃ）に電気的に接続され、受光チップ８４のＶｏ出力端子はキャパシタ回路９０に電気的に接続され、受光チップ８４のＧＮＤ端子は接地されている。なお、フォトカプラ８１は、電気経路７２を流れる供給電流を発光ダイオード８３によって光に変換し、その光を受光チップ８４で受光して再び電流に変換するようになっている。

なお、図３に示されるゲート信号生成回路２０は、過電流検出信号の入力を契機として、入力信号が入力されたか否かにかかわらず、ゲート信号生成回路２０に対する供給電流の供給を遮断させるようになっている。即ち、コンパレータ２５のプラス側入力端子に過電流検出信号が入力された場合には、コンパレータ２５のマイナス側入力端子に入力信号が入力されたとしても、マイナス側入力端子に入力される信号の電圧が、プラス側入力端子に入力される信号の電圧よりも高くなることはない。その結果、入力信号が入力されたか否かにかかわらず、コンパレータ２５の出力端子からは常時「Ｈ」レベルのパルス信号が出力されるため、ゲート信号生成回路２０に対する供給電流の供給が遮断されるようになる。さらに、ゲート信号生成回路２０は、供給電流の供給が遮断されたことを契機としてフォトカプラ３４が作動しなくなるため、半導体素子１２のゲート端子Ｇ１に流れる電流が遮断される。

図２に示されるように、半導体素子１２の一対の端子Ｄ１，Ｓ１間には、静電容量増加部であるキャパシタ回路９０が接続されている。キャパシタ回路９０は、フライバックトランス１３の１次側１５に設けられている。なお、本実施形態では、半導体素子１２に対してスナバ回路４０とＶｄｓ検出用回路６０とキャパシタ回路９０とが並列に接続されるようになっている。

また、キャパシタ回路９０は、一対の端子Ｄ１，Ｓ１の間の静電容量を増加させるためのものである。詳述すると、キャパシタ回路９０は電気経路９１を有しており、電気経路９１上にはキャパシタ回路用スイッチ９２（スイッチング素子）及びキャパシタ９３が設けられている。キャパシタ回路用スイッチ９２は、キャパシタ回路９０を開状態または閉状態に切り替えるためのものである。なお、本実施形態のキャパシタ回路用スイッチ９２はＭＯＳＦＥＴである。キャパシタ回路用スイッチ９２のドレイン端子は、半導体素子１２のドレイン端子Ｄ１に電気的に接続され、キャパシタ回路用スイッチ９２のソース端子は、キャパシタ９３の一端に電気的に接続されている。さらに、キャパシタ回路用スイッチ９２のゲート端子には、受光チップ８４のＶｏ出力端子が電気的に接続されている。また、キャパシタ９３の他端は、半導体素子１２のソース端子Ｓ１に電気的に接続されている。キャパシタ９３の静電容量は１０μＦに設定されている。

なお、図２に示されるキャパシタ回路９０は、上記したキャパシタ回路用信号がキャパシタ回路用スイッチ９２に入力されたことを契機として動作するようになっている。詳述すると、キャパシタ回路用スイッチ９２は、ゲート端子にキャパシタ回路用信号が入力されことを契機としてオン状態となり、キャパシタ回路９０を閉状態に切り替えるようになっている。その結果、半導体素子１２の一対の端子Ｄ１，Ｓ１間の静電容量が、２μＦ（＝スナバ回路用キャパシタ４２の静電容量（２μＦ））から１２μＦ（＝スナバ回路用キャパシタ４２の静電容量（２μＦ）＋キャパシタ９３の静電容量（１０μＦ））に増加する。この場合、キャパシタ回路９０に電気回路１４を流れる電流の一部が流れてキャパシタ９３に吸収されることにより、フライバックトランス１３の１次側１５の電圧値が抑制され、フライバックトランス１３の２次側１６の電圧値が所望の値に調整される。

次に、半導体駆動装置１０の動作態様を説明する。

まず、過電流が検出されない通常動作、具体的には、半導体素子１２をオン状態に切り替える際の動作について説明する。この場合、ゲート信号生成回路２０の信号源２１から出力され、コンパレータ２５のマイナス側入力端子に入力される入力信号が、「Ｌ」レベル→「Ｈ」レベルに変化する。これに伴い、コンパレータ２５のマイナス側入力端子に入力された入力信号の電圧が閾値（即ち、コンパレータ２５のプラス側入力端子に入力される信号の電圧）よりも高くなるため、コンパレータ２５の出力端子から出力されるパルス信号が、「Ｈ」レベル→「Ｌ」レベルに変化する。その結果、コンパレータ２５の出力端子に接続された第１電気経路３１の始端と終端との間に電位差が生じるため、電源（Ｖｃｃ）から第１電気経路３１に供給電流が流れ始めるようになる。よって、フォトカプラ３４がオン状態になり、受光チップ３６のＶｏ出力端子から半導体素子１２のゲート端子Ｇ１に電流（ゲート信号）が流れるため、半導体素子１２がオン状態に切り替わり、半導体素子１２にドレイン電流が流れ始める。

また、半導体素子１２のゲート端子Ｇ１にゲート信号が流れるのと同時に、フォトカプラ３４を構成する受光チップ３６のＶｏ出力端子から過電流検出回路ＳＷ用信号が出力される。その後、過電流検出回路ＳＷ用信号は、過電流検出回路５０のトランジスタ５６のベース端子に入力される。その結果、トランジスタ５６がオン状態に切り替わって分岐経路６４が通電状態となり、Ｖｄｓ検出用回路６０から出力されたＶｄｓ検出用信号がコンパレータ５４のプラス側入力端子に入力されるようになる。このため、過電流検出回路５０は、コンパレータ５４を用いてＶｄｓ検出用信号が示す電圧をモニタする検出状態となる。

次に、通常動作、具体的には、半導体素子１２をオフ状態に切り替える際の動作について説明する。この場合、コンパレータ２５のマイナス側入力端子に入力される入力信号が、「Ｈ」レベル→「Ｌ」レベルに変化する。これに伴い、マイナス側入力端子に入力された入力信号の電圧が閾値よりも低くなるため、コンパレータ２５の出力端子から出力されるパルス信号が、「Ｌ」レベル→「Ｈ」レベルの信号に変化する。その結果、第１電気経路３１の始端と終端との間の電位差がなくなるため、電源（Ｖｃｃ）から第１電気経路３１に対して供給電流が流れなくなる。よって、フォトカプラ３４がオフ状態になり、受光チップ３６のＶｏ出力端子から０Ｖが出力され、半導体素子１２のゲート端子Ｇ１に電流（ゲート信号）が流れ込まなくなるため、半導体素子１２がオフ状態に切り替わるようになる。

また、半導体素子１２のゲート端子Ｇ１にゲート信号が流れ込まなくなるのと同時に、受光チップ３６からの過電流検出回路ＳＷ用信号の出力が停止される。これに伴い、過電流検出回路５０のトランジスタ５６に対する過電流検出回路ＳＷ用信号の入力も停止される。その結果、トランジスタ５６がオフ状態に切り替わって分岐経路６４が非通電状態となり、Ｖｄｓ検出用信号がコンパレータ５４のプラス側入力端子に入力されなくなる。このため、過電流検出回路５０は、Ｖｄｓ検出用信号が示す電圧をモニタしない非検出状態となる。

さらに、過電流を検出する検出動作、具体的には、半導体素子１２をオン状態に切り替える際の動作について説明する。本実施形態では、上記した通常動作と同様の動作が行われる。即ち、コンパレータ２５のマイナス側入力端子に入力される入力信号が「Ｈ」レベルに変化し、コンパレータ２５の出力端子から出力されるパルス信号が「Ｌ」レベルに変化すると、第１電気経路３１の始端と終端との間に電位差が生じ、第１電気経路３１に供給電流が流れ始める。その結果、フォトカプラ３４がオン状態になり、半導体素子１２がオン状態に切り替わるようになる。また、受光チップ３６のＶｏ出力端子から出力された過電流検出回路ＳＷ用信号が過電流検出回路５０のトランジスタ５６のベース端子に入力されると、トランジスタ５６がオン状態に切り替わって分岐経路６４が通電状態となる。その結果、過電流検出回路５０は、コンパレータ５４を用いてＶｄｓ検出用信号が示す電圧をモニタする検出状態となる。

次に、検出動作、具体的には、半導体素子１２をオフ状態に切り替える際の動作について説明する。この場合、半導体素子１２に流れる電流が急激に増加し、過電流の状態になったことを検知する。具体的には、電気回路１４に過電流が流れることにより、Ｖｄｓ検出用回路６０からコンパレータ５４のプラス側入力端子に入力されるＶｄｓ検出用信号の電圧が閾値（具体的には、電気経路５１からコンパレータ５４のマイナス側入力端子に入力される信号の電圧）よりも高くなると、コンパレータ５４の出力端子から出力される信号が、「Ｌ」レベル→「Ｈ」レベルに変化する。なお、本実施形態の過電流検出信号は、「Ｈ」レベルの信号である。その後、過電流検出信号は、ゲート信号生成回路２０にあるコンパレータ２５のプラス側入力端子に入力される。

また、コンパレータ５４の出力端子から出力される信号が「Ｈ」レベルになると、信号の一部が電気経路７２からフォトカプラ８１の発光ダイオード８３に流れるようになる。その結果、フォトカプラ８１がオン状態になり、受光チップ８４のＶｏ出力端子からキャパシタ回路用信号が出力される。その後、キャパシタ回路用信号は、キャパシタ回路９０にあるキャパシタ回路用スイッチ９２のゲート端子に入力される。その結果、キャパシタ回路用スイッチ９２がオン状態に切り替えられ、キャパシタ回路９０が閉状態となる。この場合、電気回路１４を流れる電流の一部がキャパシタ回路９０に流れてキャパシタ９３に吸収されることにより、フライバックトランス１３の１次側１５の電圧値が抑制され、フライバックトランス１３の２次側１６の電圧値が所望の値に調整される。

次に、半導体駆動装置の評価方法及びその結果を説明する。

本発明者らは、半導体素子１２をオフ状態に切り替える瞬間にキャパシタ回路９０をオン状態に切り替えれば、半導体素子１２の両端（ドレイン端子Ｄ１−ソース端子Ｓ１間）の電圧をどの程度抑制できるかについて、シミュレーション試験を行って確認した。ここでは、キャパシタ回路９０が備えるキャパシタ９３の静電容量を２μＦにした実施例１の半導体駆動装置に対して、シミュレーション試験を行った。また、キャパシタ９３の静電容量を１０μＦに変更した実施例２の半導体駆動装置（即ち、本実施形態の半導体駆動装置１０と同様の半導体駆動装置）に対しても、シミュレーション試験を行った。さらに、キャパシタ９３（またはキャパシタ回路９０全体）を省略した比較例の半導体駆動装置に対しても、シミュレーション試験を行って確認した。なお、図５は実施例１の確認結果を示し、図６は実施例２の確認結果を示し、図７は比較例の確認結果を示している。

その結果、キャパシタ９３を省略した比較例では、半導体素子１２の両端電圧が３２６Ｖと高くなった。これに対して、キャパシタ９３の静電容量を２μＦにした実施例１や、キャパシタ９３の静電容量を１０μＦにした実施例２では、半導体素子１２の両端電圧がそれぞれ２７６Ｖ、２２２Ｖとなり、比較例の場合よりも両端電圧を低く抑えることができた。

以上のことから、キャパシタ回路９０（具体的にはキャパシタ９３）の静電容量を大きくすれば、半導体素子１２をオフ状態に切り替えた瞬間に、半導体素子１２の両端電圧を抑制できることが証明された。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態の半導体駆動装置１０では、過電流検出回路５０が半導体素子１２に流れる過電流を検出した際にキャパシタ回路９０を動作させることにより、半導体素子１２の端子Ｄ１，Ｓ１間の実効的な静電容量が増加する。その結果、半導体素子１２のオフ状態への切替時に半導体素子１２に加わる過電圧は、スナバ回路４０及びキャパシタ回路９０の両方に確実に吸収されるため、過電圧が印加される前に半導体素子１２に加わる電圧が抑制されるようになる。よって、半導体素子１２を確実に保護することができる。

（２）例えば、フライバックトランス１３の１次側１５に過電圧が加わると、フライバックトランス１３の２次側１６にも高電圧が印加されるため、フライバックトランス１３の絶縁破壊に繋がる虞がある。一方、本実施形態では、１次側１５で過電流を検出して過電圧を抑制しているため、２次側１６への高電圧の印加が防止され、ひいては、フライバックトランス１３の絶縁破壊も防止される。

［第２実施形態］
以下、本発明を具体化した第２実施形態を図面に基づいて説明する。ここでは、前記第１実施形態と相違する部分を中心に説明する。本実施形態では、キャパシタ回路を動作させるための構成が前記第１実施形態とは異なっている。

詳述すると、図８〜図１０に示されるように、本実施形態の半導体駆動装置１００は、前記第１実施形態のキャパシタ回路用信号出力部８０の代わりに、制御手段であるＥＣＵ（electronic control unit ）を備えている。本実施形態では、ＥＣＵが、過電流検出信号の出力を契機として、キャパシタ回路１０１（静電容量増加部）の動作を指示するためのキャパシタ回路用信号を出力するようになっている。詳述すると、過電流検出信号は、過電流検出回路１０２による過電流の検出を契機として、過電流信号出力部１０３から出力される。しかし、過電流信号出力部１０３が有する信号経路１０４の終端は、ＥＣＵに電気的に接続されており、前記第１実施形態のようにゲート信号生成回路１０５のコンパレータ１０６に接続される訳ではない。よって、過電流検出回路１０２のコンパレータ１０７の出力端子から出力された過電流検出信号は、ＥＣＵに入力されるようになる。また、ＥＣＵは、キャパシタ回路１０１を構成するキャパシタ回路用スイッチ１０８（スイッチング素子）のゲート端子に電気的に接続されている。このため、キャパシタ回路１０１は、ＥＣＵから出力されたキャパシタ回路用信号がキャパシタ回路用スイッチ１０８のゲート端子に入力されたことを契機として、動作するようになる。

次に、半導体駆動装置１００の動作態様を説明する。

ここでは、過電流を検出する検出動作、具体的には、Ｖｄｓ検出用信号が示す電圧をモニタする検出状態にある場合に、半導体素子１０９をオフ状態に切り替えるときの動作について説明する。この場合、半導体素子１０９に流れる電流が急激に増加し、過電流の状態になったことを検知する。具体的には、電気回路１１０に過電流が流れることにより、Ｖｄｓ検出用回路１１１からコンパレータ１０７のプラス側入力端子に入力されるＶｄｓ検出用信号の電圧が閾値（具体的には、コンパレータ１０７のマイナス側入力端子に入力される信号の電圧）よりも高くなると、コンパレータ１０７の出力端子から過電流検出信号（「Ｈ」レベルの信号）が出力される。その後、過電流検出信号はＥＣＵに入力される。

そして、ＥＣＵは、過電流検出信号の入力を契機としてキャパシタ回路用信号を出力する。その後、キャパシタ回路用信号は、キャパシタ回路１０１にあるキャパシタ回路用スイッチ１０８のゲート端子に入力される。その結果、キャパシタ回路用スイッチ１０８がオン状態に切り替えられ、キャパシタ回路１０１が閉状態となる。この場合、電気回路１１０を流れる電流の一部がキャパシタ回路１０１に流れてキャパシタ１１２に吸収されることにより、フライバックトランス１１３の１次側１１４の電圧値が抑制され、フライバックトランス１１３の２次側１１５の電圧値が所望の値に調整される。

従って、本実施形態によれば、ＥＣＵから出力されたキャパシタ回路用信号を用いてキャパシタ回路１０１を動作させることにより、キャパシタ回路１０１に対して過電圧を確実に吸収させることができる。

なお、上記実施形態を以下のように変更してもよい。

・上記各実施形態では、半導体素子１２，１０９に対してスナバ回路４０とキャパシタ回路９０，１０１とが並列に接続されていた。しかし、図１１の半導体駆動装置１２０に示されるように、スナバ回路１２１とキャパシタ回路１２２（静電容量増加部）とを直列に接続してもよい。具体的に言うと、スナバ回路１２１を構成するスナバ回路用キャパシタ１２３と、キャパシタ回路１２２を構成するキャパシタ１２４とを直列に接続してもよい。なお、キャパシタ回路１２２では、キャパシタ１２４とキャパシタ回路用スイッチ１２５（スイッチング素子）とが並列に接続され、キャパシタ回路１２２は、キャパシタ回路用スイッチ１２５の出力端子（ドレイン端子−ソース端子）の間にキャパシタ１２４を接続することにより構成される。この場合、過電流の検出時にキャパシタ回路用スイッチ１２５をオン状態に切り替えることにより、スナバ回路１２１及びキャパシタ回路１２２のうちスナバ回路１２１のみを機能させるようにすれば、半導体素子１２６の出力端子間（ドレイン端子−ソース端子間）の静電容量が増加するようになる。その結果、過電圧がスナバ回路１２１のみに吸収されることにより、半導体素子１２６に加わる電圧を抑制することができる。

・上記実施形態の半導体素子１２はＭＯＳＦＥＴであったが、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）などの他の半導体素子であってもよい。また、キャパシタ回路用スイッチ９２，１０８は、半導体素子１２と同じＭＯＳＦＥＴからなるスイッチング素子であったが、半導体素子１２とは別の素子からなるスイッチング素子であってもよい。

・上記各実施形態において、半導体素子に過電圧が印加されたことを契機として、自動的にキャパシタ回路を動作させる手段を設けてもよい。例えば、図２，図８に示されるように、キャパシタ回路用スイッチ９２，１０８の代わりにＴＶＳダイオード１３１を設けてもよい。なお、ＴＶＳダイオード１３１は、半導体素子１２，１０９の一対の出力端子（ドレイン端子−ゲート端子）の間に印加される電圧が特定の値（ブレイクダウン電圧）を超えたことを契機として導通状態となる。そして、ＴＶＳダイオード１３１が導通状態になるのに伴って、キャパシタ回路９０，１０１が動作を開始する。このようにすれば、過電圧を検出した際に、タイムラグなしにキャパシタ回路９０，１０１を動作させることができる。

・上記各実施形態では、過電流の検出方法として、半導体素子１２，１０９のドレイン端子Ｄ１−ソース端子Ｓ１間の電圧をモニタする方法が用いられていた。しかし、カレントセンスで電流をモニタする方法（ＩＧＢＴなどの素子内部でコレクタ電流を分流（１：１０００程度）し、微小電流で間接的にコレクタ電流をモニタする方法）や、シャント抵抗によりドレイン電流（ＩＧＢＴの場合はコレクタ電流）をモニタする方法などを用いてもよい。また、電源１７からフライバックトランス１３，１１３に向かって流れる電流をモニタする方法を用いてもよい。

・上記各実施形態のスナバ回路４０は、電気経路４１にスナバ回路用キャパシタ４２のみを設けることによって構成されていた。しかし、電気経路４１には、さらに抵抗やダイオードなどの部品が設けられていてもよい。

・上記各実施形態の半導体駆動装置１０，１００は、１つの半導体素子に対する過電流を検出した際に、半導体素子に加わる電圧を抑制するようになっていた。しかし、半導体駆動装置は、過電流を検出した際に半導体素子に加わる電圧を抑制する電気回路を複数（例えば３つ）備えたものであってもよい。この場合、半導体駆動装置は、複数（例えば３つ）の半導体素子のうち、過電流を検出した半導体素子のみの電圧を抑制するようになっていてもよいし、少なくとも１つの半導体素子に対する過電流を検出した場合に、全ての半導体素子の電圧を抑制するようにしてもよい。

・上記各実施形態の半導体駆動装置１０，１００は、自動車に搭載したプラズマリアクタに用いられていたが、例えば、船舶等に搭載したプラズマリアクタに用いてもよい。また、上記各実施形態の半導体駆動装置１０，１００は、半導体検査装置等の他の装置に用いられていてもよい。

次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）上記手段１において、前記スナバ回路は、スナバ回路用キャパシタを含んで構成されることを特徴とする半導体駆動装置。

（２）上記手段１において、前記トランスはフライバックトランスであることを特徴とする半導体駆動装置。

１０，１００，１２０…半導体駆動装置
１２，１０９，１２６…半導体素子
１３，１１３…トランスとしてのフライバックトランス
１５，１１４…トランスの１次側
１６，１１５…トランスの２次側
４０，１２１…スナバ回路
５０，１０２…過電流検出回路
７０，１０３…過電流信号出力部
８０…キャパシタ回路用信号出力部
９０，１０１，１２２…静電容量増加部としてのキャパシタ回路
９２，１０８，１２５…スイッチング素子としてのキャパシタ回路用スイッチ
９３，１１２，１２４…キャパシタ
Ｄ１…半導体素子の出力端子としてのドレイン端子
Ｓ１…半導体素子の出力端子としてのソース端子

Claims (7)

1. トランスにエネルギーを蓄積及び放出させる半導体素子と、
   前記半導体素子の一対の出力端子の間に接続され、前記トランスの２次側の電圧値を調整するスナバ回路と、
   前記半導体素子に流れる過電流を検出する過電流検出回路と
   が前記トランスの１次側に設けられた半導体駆動装置であって、
   前記一対の出力端子の間に接続され、前記一対の出力端子の間の静電容量を増加させる静電容量増加部を備え、
   前記静電容量増加部を動作させることにより、前記半導体素子に加わる電圧を抑制する
   ことを特徴とする半導体駆動装置。
2. 前記半導体素子に対して前記スナバ回路と前記静電容量増加部とが並列に接続されていることを特徴とする請求項１に記載の半導体駆動装置。
3. 前記スナバ回路と前記静電容量増加部とが直列に接続されていることを特徴とする請求項１に記載の半導体駆動装置。
4. 前記静電容量増加部は、キャパシタを含むキャパシタ回路であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体駆動装置。
5. 前記キャパシタ回路は、前記キャパシタと、前記キャパシタ回路を開状態または閉状態に切り替えるスイッチング素子とによって構成されることを特徴とする請求項４に記載の半導体駆動装置。
6. 前記過電流検出回路による前記過電流の検出を契機として、前記過電流の検出を示す過電流検出信号を出力する過電流信号出力部と、
   前記過電流検出信号の出力を契機として、前記キャパシタ回路の動作を指示するためのキャパシタ回路用信号を出力するキャパシタ回路用信号出力部と
   を備え、
   前記キャパシタ回路は、前記スイッチング素子への前記キャパシタ回路用信号の入力を契機として、前記キャパシタ回路を動作させる
   ことを特徴とする請求項５に記載の半導体駆動装置。
7. 前記過電流検出回路による前記過電流の検出を契機として、前記過電流の検出を示す過電流検出信号を出力する過電流信号出力部と、
   前記過電流検出信号の出力を契機として、前記キャパシタ回路の動作を指示するためのキャパシタ回路用信号を出力する制御手段と
   を備え、
   前記キャパシタ回路は、前記スイッチング素子への前記キャパシタ回路用信号の入力を契機として、前記キャパシタ回路を動作させる
   ことを特徴とする請求項５に記載の半導体駆動装置。

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