JP2018078710A

JP2018078710A - 半導体装置

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Publication number: JP2018078710A
Application number: JP2016218854A
Authority: JP
Inventors: 聡前島; Satoshi Maejima; 淳一萩野; Junichi Hagino
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2016-11-09
Filing date: 2016-11-09
Publication date: 2018-05-17
Anticipated expiration: 2036-11-09
Also published as: CN108063425B; CN108063425A; US20180128868A1; US11029365B2; JP6806533B2

Abstract

【課題】外部端子（＝スイッチング駆動端子）の適切な地絡保護を行う。【解決手段】半導体装置１は、外部端子Ｔ１と、外部端子Ｔ１に現れる端子電圧ＯＵＴをスイッチング駆動するスイッチ出力段１０と、入力パルス信号ＩＮ（より正確にはマスク処理済みの入力パルス信号ＩＮｘ）に応じてスイッチ出力段１０の駆動信号Ｇ１及びＧ２を生成する出力制御部２０と、入力パルス信号ＩＮのパルス数をカウントしてマスク信号ＭＳＫを生成するカウンタ３０と、マスク信号ＭＳＫに応じて入力パルス信号ＩＮをマスクする論理ゲート４０と、端子電圧ＯＵＴと所定の閾値電圧ＶＴＨとを比較してカウンタ３０のリセット信号ＲＳＴを生成するコンパレータ５０と、を有する。【選択図】図１

Description

本明細書中に開示されている発明は、半導体装置に設けられる外部端子（＝スイッチング駆動端子）の地絡保護に関する。

従来より、様々な分野において、外部端子に現れる端子電圧のスイッチング駆動を行う半導体装置（スイッチング電源制御ＩＣなど）が用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開平９−３３１６６９号公報

しかしながら、従来の半導体装置では、スイッチング駆動対象の外部端子に地絡（＝接地端またはこれに準ずる低電位端への短絡）が生じると、電源端から当該外部端子を介して接地端に向けた過大な電流が流れるので、電力ロス、異常発熱、発煙、発火、素子破壊などを招くおそれがあった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、適切な地絡保護を行うことのできる半導体装置を提供することを目的とする。

本明細書中に開示されている半導体装置は、外部端子と、前記外部端子に現れる端子電圧をスイッチング駆動するスイッチ出力段と、入力パルス信号に応じて前記スイッチ出力段の駆動信号を生成する出力制御部と、前記入力パルス信号のパルス数をカウントしてマスク信号を生成するカウンタと、前記マスク信号に応じて前記入力パルス信号をマスクする論理ゲートと、前記端子電圧と所定の閾値電圧とを比較して前記カウンタのリセット信号を生成するコンパレータと、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記カウンタは、前記入力パルス信号のパルス到来時にカウント値をインクリメントする一方、前記リセット信号のパルス到来時に前記カウント値を０にリセットし、前記カウント値がリセットされることなく第１設定値に達した時点で、前記マスク信号をマスク時の第１論理レベルに切り替える構成（第２の構成）にするとよい。

また、上記第２の構成から成る半導体装置において、前記カウンタは、前記マスク信号を前記第１論理レベルとした後も前記入力パルス信号のパルス数をカウントし続け、前記カウント値が前記第１設定値よりも大きい第２設定値に達した時点で前記マスク信号をマスク解除時の第２論理レベルに切り替えるとともに前記カウント値を０にリセットする構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、前記第１設定値及び前記第２設定値の少なくとも一方は、任意に設定することのできる可変値である構成（第４の構成）にするとよい。

また、上記第３又は第４の構成から成る半導体装置において、前記カウンタは、前記カウント値が前記第１設定値に達したときに論理レベルが切り替わる第１パルス信号を出力する第１カウンタ部と；前記第１カウンタ部の後段に接続されており、前記カウント値が前記第２設定値に達したときに論理レベルが切り替わる第２パルス信号を出力する第２カウンタ部と；前記第１パルス信号の入力を受け付けており、前記第１パルス信号の論理レベルが切り替わったときに第３パルス信号を所定の論理レベルに固定するＤフリップフロップと；含み、前記第１カウンタ部は、前記リセット信号と前記第２パルス信号によりリセットされ、前記第２カウンタ部は、前記第３パルス信号によりリセットされ、前記Ｄフリップフロップは、前記第２パルス信号によりリセットされ、前記第３パルス信号またはその論理反転信号が前記マスク信号として出力される構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る半導体装置において、前記スイッチ出力段は、電源端と前記外部端子との間に接続された上側スイッチと、前記外部端子と接地端との間に接続された下側スイッチと、を含む構成（第６の構成）にするとよい。

また、上記第６の構成から成る半導体装置において、前記出力制御部は、前記入力パルス信号がマスクされている間、前記上側スイッチをオフして前記下側スイッチをオンするように前記駆動信号を生成する構成（第７の構成）にするとよい。

また、上記第６または第７の構成から成る半導体装置において、前記上側スイッチは、ＰＭＯＳＦＥＴであり、前記下側スイッチは、ＮＭＯＳＦＥＴである構成（第８の構成）にするとよい。

また、上記第１〜第８いずれかの構成から成る半導体装置は、出力電圧またはこれに応じた帰還電圧が所定の目標値と一致するように前記入力パルス信号を生成する出力帰還部をさらに有する構成（第９の構成）にするとよい。

また、本明細書中に開示されているスイッチング電源は、上記第９の構成から成る半導体装置と、前記半導体装置の外部端子に現れる端子電圧を平滑して出力電圧を生成する平滑部と、前記出力電圧を分圧して帰還電圧を生成する分圧部と、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、適切な地絡保護を行うことのできる半導体装置を提供することが可能となる。

半導体装置の全体構成を示すブロック図カウンタの一構成例を示すブロック図正常時の動作状態を示すブロック図正常時の動作状態を示すタイミングチャート地絡時の第１動作状態（強制停止前）を示すブロック図地絡時の第２動作状態（強制停止後）を示すブロック図地絡時の動作状態を示すタイミングチャートスイッチング電源への適用例を示すブロック図

＜半導体装置＞
図１は、半導体装置の全体構成を示すブロック図である。本構成例の半導体装置１は、スイッチ出力段１０と、出力制御部２０と、カウンタ３０と、ＡＮＤゲート４０と、コンパレータ５０と、を有する。また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１（＝スイッチング駆動端子）と外部端子Ｔ２（＝接地端子）を有する。

スイッチ出力段１０は、外部端子Ｔ１に現れる端子電圧ＯＵＴをスイッチング駆動する手段であり、本図の例では、上側スイッチ１１と下側スイッチ１２を含むハーフブリッジ型が採用されている。

上側スイッチ１１は、電源端（＝電源電圧ＶＣＣの印加端）と外部端子Ｔ１との間に接続されており、ゲート信号Ｇ１に応じてオン／オフされる。なお、本図の例では、上側スイッチ１１として、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］が用いられている。従って、上側スイッチ１１は、ゲート信号Ｇ１がハイレベルであるときにオフし、ゲート信号Ｇ１がローレベルであるときにオフする。

下側スイッチ１２は、外部端子Ｔ１と接地端（＝接地電圧ＧＮＤが印加される外部端子Ｔ２）との間に接続されており、ゲート信号Ｇ２に応じてオン／オフされる。なお、本図の例では、下側スイッチ１２として、ＮＭＯＳＦＥＴ［N-channel type MOSFET］が用いられている。従って、下側スイッチ１２は、ゲート信号Ｇ２がハイレベルであるときにオンし、ゲート信号Ｇ２がローレベルであるときにオフする。

出力制御部２０は、入力パルス信号ＩＮ（より正確にはマスク処理済みの入力パルス信号ＩＮｘ）に応じてゲート信号Ｇ１及びＧ２（＝スイッチ出力段１０の駆動信号に相当）を生成する。より具体的に述べると、出力制御部２０は、入力パルス信号ＩＮｘがハイレベルであるときにゲート信号Ｇ１及びＧ２をいずれもローレベルとし、入力パルス信号ＩＮｘがローレベルであるときにゲート信号Ｇ１及びＧ２をいずれもハイレベルとする。

従って、入力パルス信号ＩＮｘがハイレベルであるときは、上側スイッチ１１がオンして下側スイッチ１２がオフするので、端子電圧ＯＵＴがハイレベル（≒ＶＣＣ）となる。一方、入力パルス信号ＩＮｘがローレベルであるときには、上側スイッチ１１がオフして下側スイッチ１２がオンするので、端子電圧ＯＵＴがローレベル（≒ＧＮＤ）となる。

なお、本図では明示されていないが、出力制御部２０には、ゲート信号Ｇ１及びＧ２をそれぞれ生成するためのドライバ（＝レベルシフタ）や、両スイッチの同時オンを防止するためのデッドタイム設定部などが含まれている。

カウンタ３０は、入力パルス信号ＩＮのパルス数をカウントし、そのカウント値ＣＮＴに応じてマスク信号ＭＳＫを生成する。なお、カウンタ３０の構成及び動作については、後ほど詳細に説明する。

ＡＮＤゲート４０は、入力パルス信号ＩＮとマスク信号ＭＳＫとの論理積演算信号を生成し、これをマスク処理済みの入力パルス信号ＩＮｘとして出力制御部２０に出力する。入力パルス信号ＩＮｘは、入力パルス信号ＩＮとマスク信号ＭＳＫの双方がハイレベルであるときにハイレベルとなり、入力パルス信号ＩＮとマスク信号ＭＳＫの少なくとも一方がローレベルであるときにローレベルとなる。

すなわち、マスク信号ＭＳＫがハイレベル（＝マスク解除時の論理レベル）であるときには、入力パルス信号ＩＮがスルー出力される状態（ＩＮｘ＝ＩＮ）となり、マスク信号ＭＳＫがローレベル（＝マスク時の論理レベル）であるときには、入力パルス信号ＩＮがマスクされた状態（ＩＮｘ＝Ｌ）となる。このように、ＡＮＤゲート４０は、マスク信号ＭＳＫに応じて入力パルス信号ＩＮをマスクする論理ゲートとして機能する。

コンパレータ５０は、非反転入力端（＋）に入力される端子電圧ＯＵＴと、反転入力端（−）に入力される所定の閾値電圧ＶＴＨとを比較して、カウンタ３０のリセット信号ＲＳＴを生成する。なお、リセット信号ＲＳＴは、端子電圧ＯＵＴが閾値電圧ＶＴＨよりも高いときにハイレベルとなり、端子電圧ＯＵＴが閾値電圧ＶＴＨよりも低いときにローレベルとなる。

＜カウンタ＞
図２はカウンタ３０の一構成例を示すブロック図である。本構成例のカウンタ３０は、第１カウンタ部３１と、第２カウンタ部３２と、Ｄフリップフロップ３３と、インバータ３４と、を含む。

第１カウンタ部３１は、複数段のＤフリップフロップ（Ｄ−ＦＦ）を縦列接続して成るｍビットカウンタである。第１カウンタ部３１は、入力パルス信号ＩＮの入力を受け付けており、そのパルス数に相当するカウント値ＣＮＴが第１設定値ＣＮＴｘ（例えば４カウント）に達したときにハイレベルに立ち上がる第１パルス信号Ｓ３１（＝より正確には、カウント値ＣＮＴが第１設定値ＣＮＴｘの整数倍に達する毎に論理レベルが切り替わる二値信号）を出力する。また、第１カウンタ部３１の動作状態（延いては、第１パルス信号Ｓ３１の論理レベル）は、リセット信号ＲＳＴと第２パルス信号Ｓ３２のうち、少なくとも一方がハイレベルに立ち上がるときにリセットされる。なお、第１設定値ＣＮＴｘは、レジスタデータＲＥＧに応じて任意に設定することのできる可変値にしておくとよい。

第２カウンタ部３２は、複数段のＤフリップフロップ（Ｄ−ＦＦ）を縦列接続して成るｎビットカウンタであり、第１カウンタ部３１の後段に接続されている。第２カウンタ部３２は、第１パルス信号Ｓ３１の入力を受け付けており、カウント値ＣＮＴが第２設定値ＣＮＴｙ（例えば５１２カウント）に達したときにハイレベルに立ち上がる第２パルス信号Ｓ３２を出力する。また、第２カウンタ部３２の動作状態（延いては、第２パルス信号Ｓ３２の論理レベル）は、第３パルス信号Ｓ３３がハイレベルに立ち上がるときにリセットされる。なお、第２設定値ＣＮＴｙは、先の第１設定値ＣＮＴｘと同じく、レジスタデータＲＥＧに応じて任意に設定することのできる可変値としておくことが望ましい。

第１カウンタ部３１及び第２カウンタ部３２それぞれの内部構成については、一般的に周知の構成（＝前段Ｄ−ＦＦの反転出力端（ＱＢ）を前段Ｄ−ＦＦのデータ入力端（Ｄ）及び後段Ｄ−ＦＦのクロック入力端（ＣＫ）に接続する構成）を援用すれば足りるので、詳細な説明は割愛する。

Ｄフリップフロップ３３は、クロック信号として第１パルス信号Ｓ３１の入力を受け付けており、第１パルス信号Ｓ３１がハイレベルに立ち上がるときに出力端（Ｑ）の第３パルス信号Ｓ３３をハイレベル（＝データ端（Ｄ）の印加電圧）に固定する。なお、Ｄフリップフロップ３３の動作状態（延いては、第３パルス信号Ｓ３３の論理レベル）は、第２パルス信号Ｓ３２がハイレベルに立ち上がるときにリセットされる。

インバータ３４は、第３パルス信号Ｓ３３の論理反転信号を生成し、これをマスク信号ＭＳＫとして出力する。

＜正常時＞
まず、正常時（＝外部端子Ｔ１に地絡が生じていないとき）における半導体装置１の動作状態について、図３及び図４を参照しながら詳細に説明する。なお、図３及び図４は、それぞれ、正常時における半導体装置１の動作状態を示すブロック図及びタイミングチャートである。なお、図４では、上から順に、入力パルス信号ＩＮ、端子電圧ＯＵＴ、リセット信号ＲＳＴ、カウント値ＣＮＴ、及び、マスク信号ＭＳＫが描写されている。

外部端子Ｔ１に地絡が生じていない場合、端子電圧ＯＵＴは、上側スイッチ１１と下側スイッチ１２のオン／オフに応じてスイッチング駆動される。より具体的に述べると、入力パルス信号ＩＮ（延いては入力パルス信号ＩＮｘ）がハイレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもローレベルとなり、上側スイッチ１１がオンして下側スイッチ１２がオフするので、端子電圧ＯＵＴがハイレベル（≒ＶＣＣ）となる。一方、入力パルス信号ＩＮがローレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもハイレベルとなり、上側スイッチ１１がオフして下側スイッチ１２がオンするので、端子電圧ＯＵＴがローレベル（≒ＧＮＤ）となる。

なお、端子電圧ＯＵＴがハイレベルに立ち上がって閾値電圧ＶＴＨよりも高くなると、リセット信号ＲＳＴがハイレベルとなる。逆に、端子電圧ＯＵＴがローレベルに立ち下がって閾値電圧ＶＴＨよりも低くなると、リセット信号ＲＳＴがローレベルとなる。すなわち、外部端子Ｔ１に地絡が生じていない場合には、リセット信号ＲＳＴもスイッチング駆動される状態となる。

ここで、カウンタ３０の動作状態（延いてはカウント値ＣＮＴ）は、リセット信号ＲＳＴがハイレベルに立ち上がる毎にリセットされる。より具体的に述べると、カウンタ３０は、入力パルス信号ＩＮのパルス到来時（＝ハイレベルへの立ち上がり時）にカウント値ＣＮＴを１つインクリメントする一方、リセット信号ＲＳＴのパルス到来時（＝ハイレベルへの立ち上がり時）にカウント値ＣＮＴを０にリセットする。従って、正常時には、カウント値ＣＮＴが第１設定値ＣＮＴｘ（例えば４カウント）に達しないので、マスク信号ＭＳＫがハイレベルに維持される。

マスク信号ＭＳＫがハイレベルであるときには、入力パルス信号ＩＮがマスクされることなく、ＩＮｘ＝ＩＮとなる。従って、入力パルス信号ＩＮに応じた端子電圧ＯＵＴのスイッチング駆動が妨げられることはない。

＜地絡時＞
次に、地絡時における半導体装置１の動作状態について、図５〜図６を参照しながら詳細に説明する。なお、図５及び図６は、それぞれ、地絡時における半導体装置１の第１動作状態（強制停止前）及び第２動作状態（強制停止後）を示すブロック図である。また、図７は、地絡時における半導体装置１の動作状態を示すタイミングチャートであり、上から順番に、入力パルス信号ＩＮ、端子電圧ＯＵＴ、リセット信号ＲＳＴ、カウント値ＣＮＴ、及び、マスク信号ＭＳＫが描写されている。

半導体装置１の基板実装ミスやアプリケーションボードの不具合などにより、外部端子Ｔ１に地絡が生じた場合、端子電圧ＯＵＴは、上側スイッチ１１と下側スイッチ１２のオン／オフに依らず、閾値電圧ＶＴＨよりも低い接地電圧ＧＮＤに固定される。その結果、リセット信号ＲＳＴがローレベルに維持されるので、カウンタ３０は、その動作状態をリセットされることなく、入力パルス信号ＩＮのパルス数をカウントし続ける。

ただし、カウント値ＣＮＴが第１設定値ＣＮＴｘ（例えば４カウント）に達するまでのカウントアップ期間（時刻ｔ１以前）には、図５で示すように、マスク信号ＭＳＫがハイレベルに維持されるので、入力パルス信号ＩＮがマスクされることなく、ＩＮｘ＝ＩＮとなる。従って、入力パルス信号ＩＮに応じた端子電圧ＯＵＴのスイッチング駆動が妨げられることはない。

なお、上記のカウントアップ期間には、外部端子Ｔ１と接地端との間に上側スイッチ１１のオン／オフに伴う断続的な過電流が流れる。そのため、第１設定値ＣＮＴｘが大き過ぎると、地絡保護機能を損うおそれがある。一方、第１設定値ＣＮＴｘが小さ過ぎると、端子電圧ＯＵＴの瞬時低下を地絡と誤検出してしまうおそれがある。そのため、第１設定値ＣＮＴｘは、上記の背反を鑑みて適切な値に設定することが望ましい。

その後、カウント値ＣＮＴがリセットされることなく第１設定値ＣＮＴｘに達すると、その時点でマスク信号ＭＳＫがローレベルに立ち下がる（図７の時刻ｔ１を参照）。その結果、図６で示すように、入力パルス信号ＩＮがＡＮＤゲート４０によりマスクされた状態（ＩＮｘ＝Ｌ）となるので、出力制御部２０は、上側スイッチ１１をオフして下側スイッチ１２をオンするように、ゲート信号Ｇ１及びＧ２をいずれもハイレベルに固定する。

このように、所定期間に亘って端子電圧ＯＵＴのハイレベル遷移がない場合（＝端子電圧ＯＵＴが閾値電圧ＶＴＨよりも低い状態に維持されている場合）には、外部端子Ｔ１に地絡が生じているものと看做して、端子電圧ＯＵＴのスイッチング駆動が強制的に停止されるので、地絡に伴う電力ロス、異常発熱、発煙、発火、素子破壊などを未然に防止することが可能となる。

なお、カウンタ３０は、マスク信号ＭＳＫをローレベルに立ち下げた後も入力パルス信号ＩＮのパルス数をカウントし続ける（図７の時刻ｔ１〜ｔ２を参照）。そして、カウント値ＣＮＴが第１設定値ＣＮＴｘよりも大きい第２設定値ＣＮＴｙ（例えば５１２カウント）に達すると、その時点でマスク信号ＭＳＫがハイレベルに立ち上げられるとともにカウント値ＣＮＴが０にリセットされる（図７の時刻ｔ２を参照）。その結果、入力パルス信号ＩＮに応じた端子電圧ＯＵＴのスイッチング駆動が復帰されるので、外部端子Ｔ１の地絡が解消されているか否かを定期的に再チェックすることが可能となる。

＜スイッチング電源＞
図８は、スイッチング電源への適用例を示すブロック図である。本構成例のスイッチング電源Ｘは、先述の半導体装置１と、これに外付けされる種々のディスクリート部品（インダクタＬ１、キャパシタＣ１、抵抗Ｒ１及びＲ２）と、を有し、電源電圧ＶＣＣを降圧して所望の出力電圧ＶＯを生成する。

なお、半導体装置１には、スイッチング電源Ｘへの適用に伴い、先述の構成要素に加えて出力帰還部６０と外部端子Ｔ３（＝帰還端子）が設けられている。

半導体装置１の外部接続について述べる。インダクタＬ１の第１端は、外部端子Ｔ１に接続されている。インダクタＬ１の第２端及びキャパシタＣ１の第１端は、いずれも出力電圧ＶＯの出力端に接続されている。キャパシタＣ１の第２端及び外部端子Ｔ２は、いずれも接地端に接続されている。抵抗Ｒ１の第１端は、出力電圧ＶＯの出力端に接続されている。抵抗Ｒ１の第２端及び抵抗Ｒ２の第１端は、いずれも外部端子Ｔ３に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。

上記のように接続された種々のディスクリート部品のうち、インダクタＬ１とキャパシタＣ１は、外部端子Ｔ１に現れる矩形波状のスイッチ電圧ＶＳＷ（＝先出の端子電圧ＯＵＴに相当）を平滑して出力電圧ＶＯを生成する平滑部として機能する。

また、抵抗Ｒ１及びＲ２は、出力電圧ＶＯを分圧して帰還電圧ＶＦＢ（＝ＶＯ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を生成する分圧部として機能する。ただし、出力電圧ＶＯが出力帰還部６０の入力ダイナミックレンジに収まっている場合には、抵抗Ｒ１及びＲ２を割愛して、出力電圧ＶＯを出力帰還部６０に直接入力しても構わない。

出力帰還部６０は、外部端子Ｔ３に入力される帰還電圧ＶＦＢが所定の目標値と一致するように入力パルス信号ＩＮを生成する。なお、入力パルス信号ＩＮの生成手法については、ＰＷＭ［pulse width modulation］制御やＰＦＭ［pulse frequency modulation］制御など、周知の従来技術を援用すれば足りるので、詳細な説明は割愛する。

このように、スイッチング電源Ｘの制御主体（いわゆるスイッチング電源制御ＩＣ）として、先述の半導体装置１を適用すれば、スイッチング電源Ｘの安全性や信頼性を高めることが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、スイッチング電源制御ＩＣに利用することが可能である。

１半導体装置
１０スイッチ出力段
１１上側スイッチ（ＰＭＯＳＦＥＴ）
１２下側スイッチ（ＮＭＯＳＦＥＴ）
２０出力制御部
３０カウンタ
３１第１カウンタ部
３２第２カウンタ部
３３Ｄフリップフロップ
３４インバータ
４０ＡＮＤゲート
５０コンパレータ
６０出力帰還部
Ｔ１、Ｔ２、Ｔ３外部端子
Ｌ１インダクタ
Ｃ１キャパシタ
Ｒ１、Ｒ２抵抗
Ｘスイッチング電源

Claims

外部端子と、
前記外部端子に現れる端子電圧をスイッチング駆動するスイッチ出力段と、
入力パルス信号に応じて前記スイッチ出力段の駆動信号を生成する出力制御部と、
前記入力パルス信号のパルス数をカウントしてマスク信号を生成するカウンタと、
前記マスク信号に応じて前記入力パルス信号をマスクする論理ゲートと、
前記端子電圧と所定の閾値電圧とを比較して前記カウンタのリセット信号を生成するコンパレータと、
を有することを特徴とする半導体装置。
前記カウンタは、前記入力パルス信号のパルス到来時にカウント値をインクリメントする一方、前記リセット信号のパルス到来時に前記カウント値を０にリセットし、前記カウント値がリセットされることなく第１設定値に達した時点で前記マスク信号をマスク時の第１論理レベルに切り替えることを特徴とする請求項１に記載の半導体装置。
前記カウンタは、前記マスク信号を前記第１論理レベルとした後も前記入力パルス信号のパルス数をカウントし続け、前記カウント値が前記第１設定値よりも大きい第２設定値に達した時点で前記マスク信号をマスク解除時の第２論理レベルに切り替えるとともに前記カウント値を０にリセットすることを特徴とする請求項２に記載の半導体装置。
前記第１設定値及び前記第２設定値の少なくとも一方は、任意に設定することのできる可変値であることを特徴とする請求項３に記載の半導体装置。
前記カウンタは、
前記入力パルス信号の入力を受け付けており、前記カウント値が前記第１設定値に達したときに論理レベルが切り替わる第１パルス信号を出力する第１カウンタ部と；
前記第１カウンタ部の後段に接続されており、前記カウント値が前記第２設定値に達したときに論理レベルが切り替わる第２パルス信号を出力する第２カウンタ部と；
前記第１パルス信号の入力を受け付けており、前記第１パルス信号の論理レベルが切り替わったときに第３パルス信号を所定の論理レベルに固定するＤフリップフロップと；
を含み、
前記第１カウンタ部は、前記リセット信号と前記第２パルス信号によりリセットされ、
前記第２カウンタ部は、前記第３パルス信号によりリセットされ、
前記Ｄフリップフロップは、前記第２パルス信号によりリセットされ、
前記第３パルス信号またはその論理反転信号が前記マスク信号として出力される、
ことを特徴とする請求項３または請求項４に記載の半導体装置。
前記スイッチ出力段は、
電源端と前記外部端子との間に接続された上側スイッチと、
前記外部端子と接地端との間に接続された下側スイッチと、
を含むことを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体装置。
前記出力制御部は、前記入力パルス信号がマスクされている間、前記上側スイッチをオフして前記下側スイッチをオンするように前記駆動信号を生成することを特徴とする請求項６に記載の半導体装置。
前記上側スイッチは、ＰＭＯＳＦＥＴであり、
前記下側スイッチは、ＮＭＯＳＦＥＴである、
ことを特徴とする請求項６または請求項７に記載の半導体装置。
出力電圧またはこれに応じた帰還電圧が所定の目標値と一致するように前記入力パルス信号を生成する出力帰還部をさらに有することを特徴とする請求項１〜請求項８のいずれか一項に記載の半導体装置。
請求項９に記載の半導体装置と、
前記半導体装置の外部端子に現れる端子電圧を平滑して出力電圧を生成する平滑部と、
前記出力電圧を分圧して帰還電圧を生成する分圧部と、
を有することを特徴とするスイッチング電源。