JP2018078710A - 半導体装置 - Google Patents
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Abstract
Description
図1は、半導体装置の全体構成を示すブロック図である。本構成例の半導体装置1は、スイッチ出力段10と、出力制御部20と、カウンタ30と、ANDゲート40と、コンパレータ50と、を有する。また、半導体装置1は、装置外部との電気的な接続を確立するための手段として、外部端子T1(=スイッチング駆動端子)と外部端子T2(=接地端子)を有する。
図2はカウンタ30の一構成例を示すブロック図である。本構成例のカウンタ30は、第1カウンタ部31と、第2カウンタ部32と、Dフリップフロップ33と、インバータ34と、を含む。
まず、正常時(=外部端子T1に地絡が生じていないとき)における半導体装置1の動作状態について、図3及び図4を参照しながら詳細に説明する。なお、図3及び図4は、それぞれ、正常時における半導体装置1の動作状態を示すブロック図及びタイミングチャートである。なお、図4では、上から順に、入力パルス信号IN、端子電圧OUT、リセット信号RST、カウント値CNT、及び、マスク信号MSKが描写されている。
次に、地絡時における半導体装置1の動作状態について、図5〜図6を参照しながら詳細に説明する。なお、図5及び図6は、それぞれ、地絡時における半導体装置1の第1動作状態(強制停止前)及び第2動作状態(強制停止後)を示すブロック図である。また、図7は、地絡時における半導体装置1の動作状態を示すタイミングチャートであり、上から順番に、入力パルス信号IN、端子電圧OUT、リセット信号RST、カウント値CNT、及び、マスク信号MSKが描写されている。
図8は、スイッチング電源への適用例を示すブロック図である。本構成例のスイッチング電源Xは、先述の半導体装置1と、これに外付けされる種々のディスクリート部品(インダクタL1、キャパシタC1、抵抗R1及びR2)と、を有し、電源電圧VCCを降圧して所望の出力電圧VOを生成する。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとMOS電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
10 スイッチ出力段
11 上側スイッチ(PMOSFET)
12 下側スイッチ(NMOSFET)
20 出力制御部
30 カウンタ
31 第1カウンタ部
32 第2カウンタ部
33 Dフリップフロップ
34 インバータ
40 ANDゲート
50 コンパレータ
60 出力帰還部
T1、T2、T3 外部端子
L1 インダクタ
C1 キャパシタ
R1、R2 抵抗
X スイッチング電源
Claims (10)
- 外部端子と、
前記外部端子に現れる端子電圧をスイッチング駆動するスイッチ出力段と、
入力パルス信号に応じて前記スイッチ出力段の駆動信号を生成する出力制御部と、
前記入力パルス信号のパルス数をカウントしてマスク信号を生成するカウンタと、
前記マスク信号に応じて前記入力パルス信号をマスクする論理ゲートと、
前記端子電圧と所定の閾値電圧とを比較して前記カウンタのリセット信号を生成するコンパレータと、
を有することを特徴とする半導体装置。 - 前記カウンタは、前記入力パルス信号のパルス到来時にカウント値をインクリメントする一方、前記リセット信号のパルス到来時に前記カウント値を0にリセットし、前記カウント値がリセットされることなく第1設定値に達した時点で前記マスク信号をマスク時の第1論理レベルに切り替えることを特徴とする請求項1に記載の半導体装置。
- 前記カウンタは、前記マスク信号を前記第1論理レベルとした後も前記入力パルス信号のパルス数をカウントし続け、前記カウント値が前記第1設定値よりも大きい第2設定値に達した時点で前記マスク信号をマスク解除時の第2論理レベルに切り替えるとともに前記カウント値を0にリセットすることを特徴とする請求項2に記載の半導体装置。
- 前記第1設定値及び前記第2設定値の少なくとも一方は、任意に設定することのできる可変値であることを特徴とする請求項3に記載の半導体装置。
- 前記カウンタは、
前記入力パルス信号の入力を受け付けており、前記カウント値が前記第1設定値に達したときに論理レベルが切り替わる第1パルス信号を出力する第1カウンタ部と;
前記第1カウンタ部の後段に接続されており、前記カウント値が前記第2設定値に達したときに論理レベルが切り替わる第2パルス信号を出力する第2カウンタ部と;
前記第1パルス信号の入力を受け付けており、前記第1パルス信号の論理レベルが切り替わったときに第3パルス信号を所定の論理レベルに固定するDフリップフロップと;
を含み、
前記第1カウンタ部は、前記リセット信号と前記第2パルス信号によりリセットされ、
前記第2カウンタ部は、前記第3パルス信号によりリセットされ、
前記Dフリップフロップは、前記第2パルス信号によりリセットされ、
前記第3パルス信号またはその論理反転信号が前記マスク信号として出力される、
ことを特徴とする請求項3または請求項4に記載の半導体装置。 - 前記スイッチ出力段は、
電源端と前記外部端子との間に接続された上側スイッチと、
前記外部端子と接地端との間に接続された下側スイッチと、
を含むことを特徴とする請求項1〜請求項5のいずれか一項に記載の半導体装置。 - 前記出力制御部は、前記入力パルス信号がマスクされている間、前記上側スイッチをオフして前記下側スイッチをオンするように前記駆動信号を生成することを特徴とする請求項6に記載の半導体装置。
- 前記上側スイッチは、PMOSFETであり、
前記下側スイッチは、NMOSFETである、
ことを特徴とする請求項6または請求項7に記載の半導体装置。 - 出力電圧またはこれに応じた帰還電圧が所定の目標値と一致するように前記入力パルス信号を生成する出力帰還部をさらに有することを特徴とする請求項1〜請求項8のいずれか一項に記載の半導体装置。
- 請求項9に記載の半導体装置と、
前記半導体装置の外部端子に現れる端子電圧を平滑して出力電圧を生成する平滑部と、
前記出力電圧を分圧して帰還電圧を生成する分圧部と、
を有することを特徴とするスイッチング電源。
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