JP2018074550A - デマッピング回路および光受信装置 - Google Patents

Abstract

【課題】簡単な構成で送信シンボルとの同期を確立すること。
【解決手段】デマップ部１２と、レーン分配部１４と、検出部１６と、反転部１８と、を備える。デマップ部１２は、コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビットにパルス振幅変調された光信号が量子化座標にマッピングされた第１のビット列を受けて、グレイ符号にマッピングされた第２のビット列に変換する。レーン分配部１４は、第２のビット列を複数の論理レーン毎に分配した第３のビット列に変換する。検出部１６は、第３のビット列に、フレーム同期信号においてｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列が含まれていることを検出して検出信号を生成する。反転部１８は、検出信号に応じて、デマップ部１２による第１のビット列から第２のビット列の変換において、グレイ符号の最上位ビットを反転させる。
【選択図】図７

Description

本発明は、デマッピング回路および光受信装置に関し、例えばデジタルコヒーレント光伝送装置において、直交位相振幅変調方式の信号をデマッピングするデマッピング回路および光受信装置に関する。

光通信における大容量化にともない、デジタルコヒーレント光伝送装置における直交位相振幅変調（ＱＡＭ：Quadrature Amplitude Modulation）方式が検討されている（非特許文献）。

Journal of Lightwave Technology, Vol. 27, No. 8, pp989-999, April 15, 2009

非特許文献１では、光受信装置において、送信シンボルとの同期を確立するため差動符号が用いられている。しかしながら、コンスタレーション図（コンスタレーションダイアグラム）において象限を跨がるシンボル判定エラーが発生した場合、複数のビットのエラーとなってしまう。

本発明は、上記課題に鑑みなされたものであり、簡単な構成で送信シンボルとの同期を確立することができるデマッピング回路および光受信装置を提供することを目的とする。

本発明は、コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビット（ｎは１より大きい整数）にパルス振幅変調された光信号が前記Ｉ軸および前記Ｑ軸に係る量子化座標にマッピングされた第１のビット列をグレイ符号にマッピングされた第２のビット列に変換するデマップ部と、論理レーンが単一の場合に、前記第２のビット列に、フレーム同期信号において前記ｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列が含まれていることを検出して検出信号を生成する検出部と、前記検出信号に応じて、前記デマップ部による前記第１のビット列から前記第２のビット列の変換において、前記グレイ符号の最上位ビットを反転させる反転部と、を備えるデマッピング回路である。

本発明は、コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビット（ｎは１より大きい整数）にパルス振幅変調された光信号が前記Ｉ軸および前記Ｑ軸に係る量子化座標にマッピングされた第１のビット列をグレイ符号にマッピングされた第２のビット列に変換するデマップ部と、前記第２のビット列を複数の論理レーン毎に分配した第３のビット列に変換するレーン分配部と、前記第３のビット列に、フレーム同期信号において前記ｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列が含まれていることを検出して検出信号を生成する検出部と、前記検出信号に応じて、前記デマップ部による前記第１のビット列から前記第２のビット列の変換において、前記グレイ符号の最上位ビットを反転させる反転部と、を備えるデマッピング回路である。

本発明によれば、簡単な構成で送信シンボルとの同期を確立可能なデマッピング回路および光受信装置を提供することができる。

図１は、実施例１に係る光受信装置のブロック図である。 図２は、実施例１における各変調方式におけるパラメータ例である。 図３は、ＩＴＵ−Ｔ勧告Ｇ７０９のＯＴＵ３およびＯＴＵ４フレームの構造を示す図である。 図４は、実施例１における２次元ＱＡＭに対するグレイ符号を示す図である。 図５は、実施例１における１６ＱＡＭ非差動グレイ符号のマッピング例を示すコンスタレーション図である。 図６は、実施例１における量子化座標とグレイ符号の対応関係を示す図である。 図７は、実施例１におけるデマッピング回路のブロック図である。 図８は、実施例１におけるデマップ部の一部の回路図である。 図９は、実施例１におけるレーン分配部の処理を示す図である。 図１０は、実施例１におけるｍ＝１のときのフレーム同期信号の例を示す図である。 図１１は、実施例１におけるビット列中のＭＳＢ位置、特定の論理レーン位置およびレーン分配後のビット列中のＭＳＢ位置を示す図である。 図１２は、実施例１における検出部の回路の一部を示すブロック図である。 図１３（ａ）および図１３（ｂ）は、実施例１における検出窓の例を示す図である。 図１４（ａ）は、実施例１における反転部の回路の一部を示す回路図、図１４（ｂ）は、カウンタの入力および出力を示すタイムチャートである。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビット（ｎは１より大きい整数）にパルス振幅変調された光信号が前記Ｉ軸および前記Ｑ軸に係る量子化座標にマッピングされた第１のビット列をグレイ符号にマッピングされた第２のビット列に変換するデマップ部と、論理レーンが単一の場合に、前記第２のビット列に、フレーム同期信号において前記ｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列が含まれていることを検出して検出信号を生成する検出部と、前記検出信号に応じて、前記デマップ部による前記第１のビット列から前記第２のビット列の変換において、前記グレイ符号の最上位ビットを反転させる反転部と、を備えるデマッピング回路。

これにより、送信シンボルに対し極性が反転しているとき、デマッピングされた信号の極性を送信シンボルに合わせることができる。よって、簡単な構成で送信シンボルとの同期を確立することができる。

本願発明は、コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビット（ｎは１より大きい整数）にパルス振幅変調された光信号が前記Ｉ軸および前記Ｑ軸に係る量子化座標にマッピングされた第１のビット列をグレイ符号にマッピングされた第２のビット列に変換するデマップ部と、前記第２のビット列を複数の論理レーン毎に分配した第３のビット列に変換するレーン分配部と、前記第３のビット列に、フレーム同期信号において前記ｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列が含まれていることを検出して検出信号を生成する検出部と、前記検出信号に応じて、前記デマップ部による前記第１のビット列から前記第２のビット列の変換において、前記グレイ符号の最上位ビットを反転させる反転部と、を備えるデマッピング回路である。これにより、複数の論理レーンを有する場合にも簡単な構成で送信シンボルとの同期を確立することができる。

前記検出部は、前記複数の論理レーンの全てにおいて前記参照ビット列が含まれていることを検出したとき、前記検出信号を生成することが好ましい。これにより、誤動作を抑制できる。

前記検出部は、所定時間内に所定回数以上前記参照ビット列が含まれていることを検出したとき、前記検出信号を生成することが好ましい。これにより、誤動作を抑制できる。

前記複数の論理レーンの数は５個であり、前記ｎは４以下であることが好ましい。これにより、分配されたビット列により参照ビット列を検出できる。

本発明は、上記デマッピング回路を含む光受信装置である。これにより、簡単な構成で送信シンボルとの同期を確立することができる。

［光受信装置の説明］
図を参照しながら、本発明の実施例１に係るＤＰ（Dual Polarization）−ＭＱＡＭ（M-array QAM）方式の光受信装置について説明する。図１は、実施例１に係る光受信装置のブロック図である。図１に示すように、光受信装置１００は、コヒーレントレシーバ２０、ＡＤＣ（Analog Digital Converter）２２、デジタル信号処理部２４、デマッピング回路１０およびフレーム処理部２６を備えている。

コヒーレントレシーバ２０には、ＤＰ−ＭＱＡＭ変調された信号光とローカル光が入力する。信号光は、互いに直交する２つの偏波成分を有し、それぞれの偏波成分の光信号は、コンスタレーション図のＩ軸（ｉｎ−ｐｈａｓｅ軸）およびＱ軸（ｑｕａｄｒａｔｕｒｅ軸）に対しグレイ符号から量子化座標にマッピングされ、ｎビット（ｎは1以上の整数）のパルス振幅変調されている。コヒーレントレシーバ２０は、信号光をＩ軸信号Ｉ１、Ｑ軸信号Ｑ１、Ｉ軸信号Ｉ２およびＱ軸信号Ｑ２の４つの電気信号に変換する。Ｉ軸信号Ｉ１、Ｑ軸信号Ｑ１、Ｉ軸信号Ｉ２およびＱ軸信号Ｑ２は４つ物理レーンに相当する。Ｉ軸信号Ｉ１およびＱ軸信号Ｑ１と、Ｉ軸信号Ｉ２およびＱ軸信号Ｑ２と、は信号光における偏波方向が直交する。

ＡＤＣ２２は、Ｉ軸信号Ｉ１、Ｑ軸信号Ｑ１、Ｉ軸信号Ｉ２およびＱ軸信号Ｑ２のアナログ信号をそれぞれデジタル信号に変換する。デジタル信号処理部２４は、デジタル信号に変換されたＩ軸信号Ｉ１、Ｑ軸信号Ｑ１、Ｉ軸信号Ｉ２およびＱ軸信号Ｑ２に対してデジタル信号処理によって波長分散補償処理、等化処理および／またはキャリアフェーズリカバリ処理を行なう。デジタル信号処理部２４は、物理レーンごと（すなわちＩ軸およびＱ軸ごと）にシンボル判定を行ない、物理レーンごとにデマッピング回路１０に量子化された座標値を出力する。デジタル信号処理部２４から各デマッピング回路１０に出力される信号は、パルス振幅変調（ＰＡＭ：Pulse-Amplitude Modulation）における１シンボルのビット数ｎ×シンボル判定後の並列出力シンボル数ｐの長さで区切られるビット列となっている。ここで、ｐは、後述するように、変調方式に応じて決まる正の整数である。

デマッピング回路１０は、入力されたビット列をグレイ符号にデマッピングする。デマッピング回路１０は、デマッピングしたビット列を論理レーンｍ×論理レーン当たりの並列出力ビット数ｐ´に分配し出力する。総ビット数を一致させるため、ｎ×ｐ＝ｍ×ｐ´である。ここで、ｍおよびｐ´は、それぞれ正の整数である。フレーム処理部２６は各物理レーンのデマッピング回路１０から出力されたビット列からフレームデータを生成する。

ＤＰ−ＭＱＡＭ方式の複数の変調方法におけるパラメータについて説明する。図２は、実施例１における各変調方法のパラメータ例である。なお、ＤＰ−ＱＰＳＫ（Quadriphase phase Shift Key）はＤＰ−４ＱＡＭに相当する。図２に示すように、シンボル周波数は２８ＧＨｚである。ＰＡＭビット数ｎは、ＤＰ−ＱＰＳＫ（ＤＰ−４ＰＳＫ）、ＤＰ−１６ＱＡＭ、ＤＰ−６４ＱＡＭおよびＤＰ−２５６ＱＡＭでそれぞれ１、２、３および４ビットである（ここで、それぞれの変調方法をＤＰ−ＭＱＰＳＫ（Ｍは正の整数）と表記した場合のＭとｎとの関係はＭ＝２^２ｎと表される）。並列出力シンボル数ｐは、それぞれ２４０、１２０、８０および６０である。従って、並列出力ビット数ｎ×ｐはいずれも２４０ビットとなる。並列出力クロック周波数は、それぞれ１１７ＭＨｚ、２３３ＭＨｚ、３５０ＭＨｚおよび４６７ＭＨｚである。１物理レーン当たりの論理レーン数ｍは５である。なお、ＯＴＵｋフレームでは、ｍは１または５である。１論理レーン当たりの並列出力バイト数は６であり、ｐ´は４８ビットとなる。１フレーム当たりの論理レーンのバイト数は８１６バイトである。１フレーム処理当たりの並列クロック数は１３６（＝８１６／６）である。

次に、フレーム処理部２６によって生成されるフレームのデータ構造について説明する。図３は、ＩＴＵ−Ｔ勧告Ｇ７０９におけるＯＴＵ（Optical channel Transport Unit）３およびＯＴＵ４フレームの構造を示す図であり、ＩＴＵ−Ｔ(International Telecommunication Union Telecommunication Standardization Sector)勧告Ｇ．７０９からの抜粋である。図３が示すように、１つのフレームは４行×４０８０バイトで表される。データは、左上の１行１列から右上の１行４０８０列まで行くと、次の行に移って、２行１列から２行４０８０列へと流れる。同様に、３行目、４行目とデータが流れる。フレームの先頭（１行１列から１６列）にはフレーム同期信号（ＦＡＳ：Frame Alignment Signal）が配置されている。フレーム同期信号は、ＩＴＵ−Ｔ勧告Ｇ．７０９で規定されているＯＵＴｋフレームの同期をとるための信号である。ビット列内にＦＡＳが含まれる位置を検出することで光受信装置１００においてフレームの同期をとることができる。

［グレイ符号の説明］
次に、グレイ符号について説明する。図４は、本発明の実施例１に係る２次元ＱＡＭに対するグレイ符号を示す図である。図４の座標中心は、コンスタレーション図のＩ軸またはＱ軸の中心を示している。座標中心から上方向および下方向が振幅方向である。ＱＰＳＫではＰＡＭビット数は１のため、１と０が割り当てられる。１６ＱＡＭ、６４ＱＡＭおよび２５６ＱＡＭでは、座標中心より上ではＭＳＢ（Most Significant Bitあるいは最上位ビット）は１であり、座標中心より下ではＭＳＢは０である。ＭＳＢを除いたビットは座標中心に対し上下対称となっている。例えば、座標中心より上で振幅の最大値に対応する符号は１００であり、座標中心より下で振幅の最小値に対応する符号は０００であり、ＭＳＢを除く下２桁はそれぞれ００となり、互いに一致する。一般に、光受信装置における複素シンボルが光ファイバー中を伝送することによって光送信装置に対し回転する等の理由でＩ軸およびＱ軸の座標の極性が反転することがある。グレイ符号では、I軸およびＱ軸のそれぞれについて、複素シンボルの座標の極性が反転すると、ＭＳＢ以外のビットは不変であるがＭＳＢは反転する。

図５は、本発明の実施例１に係る１６ＱＡＭ非差動グレイ符号のマッピング例を示すコンスタレーション図である。図５に示すように、符号の上位２ビットはＩ軸に関する座標に、符号の下位２ビットはＱ軸に関する座標にそれぞれ割り当てられている。上位２ビットのうちＭＳＢは、Ｉ軸の座標中心（Ｑ軸）より上では「１」、Ｉ軸の座標中心（Ｑ軸）より下では「０」である。２ビット目はＩ軸中心（Ｑ軸）に対し上下対称である。下位２ビットのうちＭＳＢは、Ｑ軸の座標中心（Ｉ軸）の右では「１」左では「０」である。２ビット目はＱ軸中心に対し対称である。

図６は、本発明の実施例１に係る量子化座標とグレイ符号の対応関係を示す図である。ＰＡＭビット数が３ビットの場合を示している。図６に示すように、量子化座標の各ビットを上位の方からａ２、ａ１およびａ０とする。グレイ符号の各ビットを上位の方からｂ２、ｂ１およびｂ０とする。光送信装置では、グレイ符号から量子化座標にマッピングが行われる。一方、光受信装置では、量子化座標からグレイ符号にデマッピングが行われる。

［デマッピング回路の説明］
図７は、本発明の実施例１に係るデマッピング回路のブロック図である。図７に示すように、デマッピング回路１０は、デマップ部１２、レーン分配部１４、検出部１６および反転部１８を備えている。デマッピング回路１０は、少なくとも一部が専用回路で構成されていてもよい。また、例えばＣＰＵ（Central Processing Unit）等のプロセッサがプログラムと協働しデマッピング回路１０の少なくとも一部として機能してもよい。デマップ部１２は、入力されたビット列を量子化座標からグレイ符号にデマッピングする。レーン分配部１４は、ｎ×ｐのビット列を複数の論理レーンに分配する。検出部１６は、論理レーンに分配されたビット列に上述した参照ビット列（ＦＡＳ´）が含まれるか否か検出する。反転部１８は、検出部１６の検出結果に基づきデマップ部１２にグレイ符号のＭＳＢを反転（論理反転）させる。ここでいう反転（論理反転）は、論理値０を論理値１に変更し、論理値１を論理値０に変更することを意味する。

図８は、本発明の実施例１に係るデマップ部１２の一部の回路図であり、量子化座標をグレイ符号に変換する回路の例を示している。図８に示すように、ＸＯＲ回路３０ａにＭＳＢ反転信号とビットａ２が入力し、ＸＯＲ回路３０ａからビットｂ２が出力される。ＸＯＲ回路３０ｂにビットａ２とａ１が入力し、ＸＯＲ回路３０ｂからビットｂ1が出力される。ＸＯＲ回路３０ｃにビットａ１とａ０が入力し、ＸＯＲ回路３０ｃからビットｂ０が出力される。ＭＳＢ反転信号が「０」のとき、ビットａ２がビットｂ２として出力される。ＭＳＢ反転信号が「１」のとき、ビットａ２が反転してビットｂ２として出力される。従って、ＭＳＢ反転信号が「１」のとき、ＭＳＢ反転信号が「０」のときに対してグレイ符号のＭＳＢが反転する。

図９は、本発明の実施例１に係るレーン分配部の処理を示す図である。図９において、矢印３２方向にビットストリーム時間が経過している。すなわち、シンボル１、シンボル２、の順でビット列（ビットストリーム）が流れて行く。図９の左図に示すビット列５０は、物理レーン１レーン分のデマップ後（すなわちデマップ部１２の出力）のビット列である。ビット列５０には、シンボル１からシンボルｐまでのシンボル座標がグレイ符号に変換されて順に配置されている。シンボル１のｎビットは先頭のＭＳＢから末尾のＬＳＢ（Least Significant Bit）の順に配置されている。例えば図８の例では、シンボル１のｂ２、ｂ１およびｂ０が時系列に配置されている。シンボル１の次にシンボル２の各ビットが配置し、最後にシンボルｐの各ビットが配置されている。

次に、ビット列５０内の論理レーンの割り振りを図９の中央の図で説明する。この図は、デマップ後のビット列５０を物理的に操作しているわけでなく、ビット列５０内の論理レーンの割り振りを説明するためのものである。ビット列５０には、ｍレーンのビットが多重化されている。すなわち、先頭から、ｐ´ビットのレーン１からレーンｍ、次に、ｐ´−１ビットのレーン１からレーンｍという順になっており、最後が１ビットのレーン１からレーンｍに割り振られている。なお、レーン番号は仮の番号であり、実際のレーンには対応していない。

図９の右図に示すレーン分配は、レーン分配部１４が行なうレーンの分配の処理を説明している。レーン分配部１４は、ビット列５０をビット単位でレーンに順番に割り振って（並べ替えて）論理レーンごとのビット列に分離する。例えばレーン１のビット列としてビット列５０の先頭の「ｐ´」の最初のビット、次の「ｐ´−１」の最初のビットを時系列に配置し、同様の処理を最後の「１」の最初のビットを配置するまで行う。その後、「ｐ´」、「ｐ´−１」、・・・、「１」について、それぞれの２番目のビットを順に時系列に配置し、レーン２のビットを時系列に配置する。さらに、同様の処理を繰り返して行い、最後にレーンｍのビットを時系列に配置する。このように、レーン分配部１４は、シンボル毎に配置されているビット列を論理レーン毎のビット列に分配する（並び替える）。なお、ｍ＝１のとき、ビット列５０とビット列５２は同じとなる。

図１０は、本発明の実施例１に係るｍ＝１のときのＦＡＳおよびＦＡＳ´の例を示す図である。矢印３６方向はビット列（ビットストリーム）順を示す。正規のＦＡＳを１６進表記でＦ６−Ｆ６−Ｆ６−２８−２８とする。ｎが１ビットのときＦＡＳ´はＦＡＳを１ビット周期で反転させたビット列である。反転するビットを太線３８で示す。すなわち、全てのビットがＦＡＳに対し反転している。これにより、ＦＡＳ´は１６進表記で０９−０９−０９−Ｄ７−Ｄ７となる。

ｎが２ビットのとき、ＦＡＳ´はＦＡＳを２ビット毎に反転させたビット列である。ＦＡＳ´は、反転させる位置により２種類ある。すなわち、ＦＡＳ´は１６進表記でそれぞれＡ３−Ａ３−Ａ３−７Ｄ−７Ｄおよび５Ｃ−５Ｃ−５Ｃ−８２−８２となる。ｎが３ビットのとき、ＦＡＳ´はＦＡＳを３ビット毎に反転させたビット列である。この場合、ＦＡＳ´は、反転させる位置により３種類ある。ＦＡＳ´は１６進表記で６４−ＢＦ−Ｄ２−ＢＡ−６１、ＢＦ−Ｄ２−６４−６１−０ＣおよびＤ２−６４−ＢＦ−０Ｃ−ＢＡとなる。

図５のように、グレイ符号ではＭＳＢは座標の極性に対応し、ＭＳＢ以外のビットは座標中心に対し対称である。このため、座標の極性が反転した場合、ＭＳＢは反転し、ＭＳＢ以外のビットは反転しない。ｎ＝１では、極性が反転すると、全てのビットが反転し、ＦＡＳはＦＡＳ´となる。ｎ＝２では、極性が反転すると、ＭＳＢに相当するビットが反転する。ＦＡＳは２ビット間隔で配置される（現れる）ビットのみ反転しＦＡＳ´となる。このとき、ＭＳＢの位置が不明の場合には、２種類のＦＡＳ´のいずれかとなる。ｎ＝３では、極性が反転するとＦＡＳは３ビット間隔で配置された（現れる）ビットのみＦＡＳ´となる。このとき、ＭＳＢの位置が不明の場合には、３種類のＦＡＳ´のいずれかとなる。

検出部１６はレーン分配部１４が出力したビット列５２にＦＡＳ´が含まれるか検出する。ＦＡＳ´が含まれれば、送信シンボルに対し極性が反転していることになる。

次に、論理レーン数が５の場合についてｎが３ビットの場合を例に説明する。図１１は、本発明の実施例１に係るビット列中のグレイ符号のＭＳＢ位置、特定の論理レーン位置およびレーン分配後のビット列中のＭＳＢ位置を示す図である。図１１の上図に示すように、デマップ後のビット列５０をシンボル毎のビット位置で示すとｎ＝３ビットごとにＭＳＢ５４が位置する。中図で示すように、同じビット列５０には５個の論理レーンが多重化されている。このため、特定の論理レーン（例えばレーン２）のビット５６は５ビットごとに位置する。ＭＳＢ５４とレーン２のビット５６は１５ビットごとに重なる。下図のように、レーン分配後のビット列５２では、レーン２に注目すると、ＭＳＢ５４は３ビットごとに位置する。他のレーンでも同様にＭＳＢは３ビットごとに位置する。

以上のように、論理レーンｍが５のときであってもＭＳＢ５４の周期はｍ＝１と同じである。よってｍ極性が反転した場合に現れるビット反転の周期は論理レーンｍが１のときと同じである。ＦＡＳ´の種類もｍ＝１のときと同様である。ビット列５２において、ＭＳＢの周期は、ＬＣＭ（ｎ，ｍ）／ｍで表される。ＬＣＭ（ｎ，ｍ）はｎとｍの最小公倍数である。ｍ＝５のとき、ｎ≦４では、ＬＣＭ（ｎ，ｍ）／ｍ＝ｎとなる。よって、ｍ＝１と同じＦＡＳ´を用い極性の反転を検出できる。

ｍ＝５、ｎ＝５のとき、ＬＣＭ（ｎ，ｍ）／ｍ＝１となり、ＭＳＢ５４は特定のレーンのみに現れてしまう。よって、ｍ＝５のときは、ｎ≦４であることが好ましい。

図１２は、本発明の実施例１に係る検出部１６のＦＡＳ´検出信号を生成する回路（ＦＡＳ´検出信号生成回路）の一部を示すブロック図である。図１２に示すように、ＦＡＳ´検出信号生成回路４０は、複数の比較器４２ａから４２ｎ、ＯＲ回路４４およびラッチ４６を備えている。比較器４２ａから４２ｎはｐ´個設けられている。各比較器４２ａ、４２ｂおよび４２ｎは、それぞれビット列の検出窓Ｗ１、検出窓Ｗ２および検出窓Ｗｐ´とＦＡＳ´とを比較し、検出窓がＦＡＳ´と一致すると「１」を出力し、検出窓がＦＡＳ´と一致しないと「０」を出力する。各比較器４２ａから４２ｎは、各ビットの比較をパラレルに行なってもよく、シリアルに行なってもよい。ＦＡＳ´が複数種類ある場合、検出窓がいずれかのＦＡＳ´と一致すると「１」を出力する。

ＯＲ回路４４は、比較器４２ａから４２ｎのうち１つでもＦＡＳ´を検出すると「１」を出力する。ラッチ４６は、ＯＲ回路４４の出力が「１」になると、「１」をラッチしＦＡＳ´検出信号を出力する。ラッチ４６にラッチ解除信号が入力すると、ラッチ４６は「０」を出力する。ＦＡＳ´検出信号生成回路４０は、論理レーン毎に設けられている。

図１３（ａ）および図１３（ｂ）は、本発明の実施例１に係る検出窓の例を示す図である。図１３（ａ）は、検出窓サイズがｐ´以下の場合、図１３（ｂ）は、検出窓サイズがｐ´より大きく２×ｐ´以下の場合を示す。図１３（ａ）に示すように、ビット列５２に対し、検出窓５８は、１ビットずつシフトして設けられている。検出窓５８サイズはＦＡＳ´と同じサイズである。検出窓Ｗ１はビット列５２の１ビット目から始まり、検出窓Ｗ２はビット列５２の２ビット目から始まり、検出窓Ｗｐ´はビット列５２のｐ´ビット目から始まる。パラレル出力単位５５はｐ´である。検出窓５８サイズがｐ´以下のとき、検出窓Ｗ１からＷｐ´を確保するためには、２単位のパラレル出力単位５５を用いることになる。

図１３（ｂ）に示すように、検出窓サイズがｐ´より大きく２×ｐ´以下のとき、検出窓Ｗ１からＷｐ´を確保するためには、３単位のパラレル出力単位５５を用いることになる。

図１４（ａ）は、本発明の実施例１に係る反転部１８のＭＳＢ反転信号を生成する回路の一部を示す回路図、図１４（ｂ）は、カウンタの入力および出力を示すタイムチャートである。図１４（ａ）に示すように、ＭＳＢ反転信号生成回路６０は、ＡＮＤ回路６２、カウンタ６４、ＸＯＲ回路６６、ＤＦＦ（Flip-Flop）６８、ＯＲ回路７０、ＤＦＦ７２およびタイマー７４を備えている。ＡＮＤ回路６２には、各レーンのＦＡＳ´検出信号が入力する。全てのレーンのＦＡＳ´検出信号が「１」になると、ＡＮＤ回路６２は「１」を出力する。ＯＲ回路７０には、ＡＮＤ回路６２の出力とタイマー７４の出力が入力する。ＡＮＤ回路６２の出力が「１」になると、ＯＲ回路７０は「１」を出力する。ＤＦＦ７２はクロックに同期してラッチ解除信号として「１」を出力する。これにより、各ＦＡＳ´検出信号生成回路４０のラッチ４６（図１２参照）は「１」のラッチを解除する。これにより、各レーンＦＡＳ´検出信号は「０」となる。タイマー７４は、通常「０」を出力するが、所定時間で「１」を出力する。

図１４（ｂ）に示すように、ＡＮＤ回路６２が「１」を出力すると、カウンタ６４は「１」の回数をカウントする。カウンタ６４が「１」を所定回数カウントすると、カウンタ６４は「１」を出力する。ＸＯＲ回路６６には、カウンタ６４の出力とＸＯＲ回路６６の出力が入力する。ＸＯＲ回路６６は、ＭＳＢ反転信号が「０」のときカウンタ６４が「１」を出力すると「１」を出力し、ＭＳＢ反転信号が「１」のときカウンタ６４が「１」を出力すると「０」を出力する。ＤＦＦ６８はクロックに同期してＭＳＢ反転信号を出力する。これにより、送信シンボルに対し、物理レーン内のビット列５２の極性の反転を検出し、ビット列５２の極性を送信シンボルに合わせることができる。フレーム処理部２６には極性が送信シンボルと等しいビット列５２が出力される。フレーム処理部２６は、ビット列５２のＦＡＳに基づきフレーム同期をとる。

ＭＳＢ反転信号生成回路６０は、検出部１６が全ての論理レーンにおいてＦＡＳ´を検出する事象が所定回数おきるとＭＳＢ反転信号を反転させる。また、所定周期ごとにラッチ解除信号を出力する。これにより、反転部１８がＦＡＳ´の検出に要する時間を制限する。例えばｍ＝１の場合カウンタ６４の所定時間を４０フレームの時間範囲とし、カウンタ６４の所定回数を８回とする。また、ｍ＝５の場合カウンタ６４の所定時間を５０フレームの時間範囲とし、カウンタ６４の所定回数を２回とする。ＡＮＤ回路６２および／またはカウンタ６４は設けなくともよいが、ビット列５２に偶然ＦＡＳ´と同じビット列が含まれているとＦＡＳ´を誤検出してしまう。そこで、論理レーンの全てでＦＡＳ´が検出された場合、反転部１８はＭＳＢ反転信号を反転することが好ましい。また、カウンタ６４を設け、所定回数ＦＡＳ´を検出したときにＭＳＢ反転信号を反転することが好ましい。特に、ｍ＝１とのきはカウンタ６４を設けることが好ましい。

本発明の実施例１によれば、図６および図８のように、デマップ部１２は、Ｉ軸および／またはＱ軸においてｎビットにパルス振幅変調された光信号がＩ軸および／またはＱ軸に変換されたビット列をグレイ符号のビット列にデマッピングする。図１０および図１２のように、検出部１６は、ビット列５２に、フレーム同期信号ＦＡＳをｎビット周期で反転させた参照ビット列ＦＡＳ´が含まれているか否かを検出する。反転部１８は、図８および図１４（ａ）のように、ビット列５２に参照ビット列ＦＡＳ´を検出したとき、デマッブ部１２にＭＳＢを反転させる。

すなわち、デマップ部１２は、コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビット（ｎは１より大きい整数）にパルス振幅変調された光信号がＩ軸およびＱ軸に係る量子化座標にマッピングされた第１のビット列をグレイ符号にマッピングされた第２のビット列に変換する。検出部１６は、論理レーンが単一の場合に、第２のビット列に、フレーム同期信号においてｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列ＦＡＳ´が含まれていることを検出して検出信号を生成する。反転部１８は、検出信号に応じて、デマップ部１２による第１のビット列から第２のビット列の変換において、グレイ符号の最上位ビットを反転させる。これにより、デジタル信号処理部２４の出力が送信シンボルに対し極性が反転しているとき、デマッピング回路１０は、デマッピングされた信号の極性を送信シンボルに合わせフレーム処理部２６に出力することができる。よって、簡単な構成で送信シンボルとの同期を確立することができる。

Ｉ軸および／またはＱ軸は、コンスタレーション図において直交する軸であればよい。また、反転部１８が反転させるビットは、軸座標中心に対し反転しているビットであればよい。

また、図９のように、デマップ部１２は、デマッピングされたビット列５０を複数の論理レーンごとに時系列のビット列５２に分配する分配部を備えている。すなわち、分配部（レーン分配部）は、第２のビット列５０を複数の論理レーン毎に分配した第３のビット列５２に変換する。検出部１６は、第３のビット列に、フレーム同期信号においてｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列ＦＡＳ´が含まれていることを検出して検出信号を生成する。このように、物理レーンが複数の論理レーンを有する場合にも信号の極性が反転しているときに、反転部１８はＭＳＢを反転できる。

図１４（ａ）のように、反転部１８は、検出部１６が複数の論理レーンの全てにおいて参照ビット列ＦＡＳ´を検出したとき、ＭＳＢを反転させる。すなわち、検出部１６は、複数の論理レーンの全てにおいて参照ビット列ＦＡＳ´が含まれていることを検出したとき、検出信号を生成する。これにより、ビット列５２に偶然ＦＡＳ´と同じビット列が含まれていた場合の誤動作を抑制できる。

図１４（ａ）のように、反転部１８は、検出部１６が制限時間内に所定回数以上参照ビットＦＡＳ´を検出したとき、ビット列５２のＭＳＢを反転させる。すなわち、検出部１６は、所定時間内に所定回数以上参照ビット列ＦＡＳ´が含まれていることを検出したとき、検出信号を生成する。これにより、誤動作を抑制できる。

図１および図７のように、デマップ部１２、検出部１６および反転部１８は、Ｉ軸およびＱ軸にそれぞれ対応する物理レーンに設けられている。また、デマップ部１２、検出部１６および反転部１８は、第１偏波方向に対応する軸および第１偏波方向に交差する第２偏波方向に対応する直交する軸のそれぞれ対応する物理レーンに設けられている。このように、複数の物理レーンにおいて、極性の反転を是正できる。

複数の論理レーンは５個であり、ｎは４以下であることが好ましい。これにより、図１１で説明したように、レーン分配部１４が出力するビット列５２を用いＦＡＳ´を検出できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ デマッピング回路
１２ デマップ部
１４ レーン分配部
１６ 検出部
１８ 反転部
２０ コヒーレントレシーバ
２２ ＡＤＣ
２４ デジタル信号処理部
２６ フレーム処理部
３０ａ−３０ｃ ＸＯＲ回路
３２、３６ 矢印
３８ 太線（太枠）
４０ ＦＡＳ´検出信号生成回路
４２ａ、４２ｂ、４２ｎ 比較器
４４、７０ ＯＲ回路
４６ ラッチ
５０、５２ ビット列（ビットストリーム）
５５ パラレル出力単位
５６ ビット
５８ 検出窓
６０ ＭＳＢ反転信号生成回路
６２ ＡＮＤ回路
６４ カウンタ
６８ ＤＦＦ
７４ タイマー
１００ 受信装置

Claims (6)

1. コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビット（ｎは１より大きい整数）にパルス振幅変調された光信号が前記Ｉ軸および前記Ｑ軸に係る量子化座標にマッピングされた第１のビット列をグレイ符号にマッピングされた第２のビット列に変換するデマップ部と、
   論理レーンが単一の場合に、前記第２のビット列に、フレーム同期信号において前記ｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列が含まれていることを検出して検出信号を生成する検出部と、
   前記検出信号に応じて、前記デマップ部による前記第１のビット列から前記第２のビット列の変換において、前記グレイ符号の最上位ビットを反転させる反転部と、
   を備えるデマッピング回路。
2. コンスタレーション図のＩ軸およびＱ軸についてそれぞれｎビット（ｎは１より大きい整数）にパルス振幅変調された光信号が前記Ｉ軸および前記Ｑ軸に係る量子化座標にマッピングされた第１のビット列をグレイ符号にマッピングされた第２のビット列に変換するデマップ部と、
   前記第２のビット列を複数の論理レーン毎に分配した第３のビット列に変換するレーン分配部と、
   前記第３のビット列に、フレーム同期信号において前記ｎビットの間隔で配置されるビットのみ論理反転して生成される参照ビット列が含まれていることを検出して検出信号を生成する検出部と、
   前記検出信号に応じて、前記デマップ部による前記第１のビット列から前記第２のビット列の変換において、前記グレイ符号の最上位ビットを反転させる反転部と、
   を備えるデマッピング回路。
3. 前記検出部は、前記複数の論理レーンの全てにおいて前記参照ビット列が含まれていることを検出したとき、前記検出信号を生成する請求項２に記載のデマッピング回路。
4. 前記検出部は、所定時間内に所定回数以上前記参照ビット列が含まれていることを検出したとき、前記検出信号を生成する請求項１または２に記載のデマッピング回路。
5. 前記複数の論理レーンの数は５個であり、前記ｎは４以下である請求項２記載のデマッピング回路。
6. 請求項１から５のいずれか一項に記載のデマッピング回路を含む光受信装置。
   
   

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