JP2018046418A - クロック再生回路 - Google Patents
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Abstract
Description
これにより、一態様よれば、簡素な構成でクロック信号を再生することができる。
これにより、一態様よれば、クロック信号の再生に必要なタイミングを検出した後、不要な回路の動作を停止することで、消費電力の低減、不要輻射の低減を行うことができる。
これにより、一態様よれば、入力信号からクロック信号を再生し、データを分離することができる。
これにより、一態様よれば、クロック信号の精度をより向上することができる。
これにより、一態様よれば、参照クロック信号に基づいてクロック信号を再生することができる。なお、参照クロック信号の周波数は、例えば、入力信号の周波数の3倍以上である。
図1は、本実施形態に係るクロック再生回路1のブロック図である。図1に示すように、クロック再生回路1は、参照クロック回路11、エッジ検出回路12、エッジ検出カウンタ13、バッファ回路14、分周回路15、同期回路16、制御部17を備える。
参照クロック回路11は、出力端子clkoutが、エッジ検出回路12の入力端子clkと、エッジ検出カウンタ13の入力端子clkと、分周回路15の入力端子clkと、分周回路15のedinに接続されている。また、参照クロック回路11には、制御部17が接続されている。
エッジ検出回路12は、出力端子doutが、エッジ検出カウンタ13の入力端子dinに接続されている。
バッファ回路14は、出力端子divnumが、分周回路15の入力端子divnumに接続されている。
外部から入力、または受信したシリアルデータdinは、エッジ検出回路12と制御部17に入力される。シリアルデータは、出力側または送信側において、データとクロックとが同期したものである。また、シリアルデータのヘッダーには、シリアルデータに含まれるクロック信号の周波数を示す情報等が含まれている。
図2は、本実施形態に係るクロック再生回路1に入力されるシリアルデータの構成例を示す図である。図2に示すように、シリアルデータは、スタートビット(例えば1ビット)、ヘッダー情報、クロック、データ、およびストップビットを含む。なお、シリアルデータは、パリティビットを備えていてもよい。
図3は、本実施形態に係るクロック再生回路1のタイミングチャートである。図3において、横軸は時刻である。波形g1は、参照クロック信号の波形である。波形g2は、クロック再生回路1に入力されるシリアルデータdinの波形である。波形g3は、エッジ検出回路12が検出したエッジを検出したタイミングを示す信号の波形である。波形g4は、エッジ検出カウンタ13がカウントしたクロックカウント値を示す波形である。なお、波形g4には、クロックカウント値の情報が含まれる。波形g5は、エッジ検出カウンタ13がカウントしたエッジカウント値を示す波形である。なお、波形g5には、エッジカウント値の情報が含まれる。波形g6は、エッジ検出カウンタ13が出力するenout信号の波形である。波形g7は、分周回路15が出力するクロック信号の波形である。
波形g7に示すように、分周回路15は、enout信号がハイレベルに変化した時刻t14から分周を開始する。分周回路15は、enout信号がハイレベルに変化した時刻t14までにエッジ検出カウンタ13が出力したカウント数6を用いて、参照クロック信号を6つ分のクロック信号を生成することで再生する。
また、上述した例では、検出回数を3、すなわち1周期分の立ち上がりと立ち下がりを検出する例を説明したが、これに限られない。クロック再生回路1は、検出回数を数周期分に設定し、カウントされたクロックカウント値を検出した周期で平均化してクロックの分周比を決定するようにしてもよい。これにより、ノイズの影響を低減することができる。
図1に示した例では、入力されたシリアルデータからクロック信号を再生する例を説明した。変形例では、シリアルデータからクロックとデータを分離するクロック再生回路の例を説明する。
次に、論理回路シミュレータを用いて、クロック再生回路1をシミュレーションした結果の一例を説明する。なお、シミュレーションでは、Altera社のQuartus II Web−Editionを論理回路シミュレータに用いた。また、参照クロック信号の周波数は、1GHzとした。
波形g101は、入力されるシリアルデータの波形である。波形g102は、エッジ検出カウンタがカウントしたエッジカウント値の波形である。波形g103は、クロック信号のカウント値を示す情報の波形である。波形g104は、エッジ検出回路12が検出したエッジを検出したタイミングを示す信号の波形である。波形g105は、enout信号の波形である。波形g106は、分周回路15が出力するクロック信号の波形である。
なお、図5に示す例では、エッジの検出回数が2であり、クロック信号が参照クロック信号の22分周の例である。
また、時刻t102のとき、enout信号は、ローレベルからハイレベルに変化する。
これにともない時刻t102以後、分周回路は参照クロック信号を22分周してクロック信号を再生する。
そして、波形g106に示すように、時刻t103以後、クロック信号が出力される。なお、時刻t103は、シミュレーションにおいて、図5では不図示の参照クロック信号を22個カウントして、参照クロック信号のエッジにクロック信号のエッジを同期させる処理にかかった時間である。
Claims (6)
- 入力される入力信号の周波数より高い周波数の参照クロック信号を発生させる参照クロック回路と、
前記参照クロック信号を用いて、前記入力信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路が検出したエッジの数と、前記参照クロック信号の数と、を前記エッジの検出回数が所定回数になるまでカウントするエッジ検出カウンタと、
前記エッジ検出カウンタがカウントした前記参照クロック信号にカウント値に基づいて、前記参照クロック信号を分周して、クロック信号を再生する分周回路と、
を備えるクロック再生回路。 - 前記エッジ検出カウンタは、
前記エッジ検出回路が検出したエッジの数を所定回数になるまでカウントしたとき、カウントを停止し、
前記参照クロック信号の数を前記エッジの検出回数が所定回数になるまでカウントしたとき、カウント値を保持したままカウントを停止する、請求項1に記載のクロック再生回路。 - 前記エッジ検出カウンタは、
前記エッジ検出回路が検出したエッジの数を所定回数になるまでカウントしたとき、カウントが終了したことを示すカウント終了信号を生成し、生成した前記カウント終了信号を前記分周回路に出力し、
前記分周回路は、
前記カウント終了信号が入力された後、前記クロック信号を再生する、請求項1または請求項2に記載のクロック再生回路。 - 前記カウント終了信号のタイミングに基づいて、前記分周回路が再生した前記クロック信号と同期させて前記入力信号からデータを分離するデータ分離回路、をさらに備える、請求項3に記載のクロック再生回路。
- 前記分周回路が再生した前記クロック信号を、前記参照クロック信号と同期させる同期回路、をさらに備える、請求項1から請求項4のいずれか1項に記載のクロック再生回路。
- 前記参照クロック回路は、前記参照クロック信号の周波数は、前記入力信号に含まれる当該入力信号のクロックの周波数を示す情報に基づいて決定する、請求項1から請求項5のいずれか1項に記載のクロック再生回路。
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